JPH10221413A - 拡張されたオペレーティング・モードを用いて集積回路をデバッグする方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＩＣｓ用検査アクセス・ポートを提供する。 【解決手段】 複数のモジュール２０
４ａ−ｄを有しうる集積回路１０４を検査する方法を提
供する。ターゲット・インターフェイス２００は、ター
ゲット・システム１０４をＩＥＥＥ１１４９．１の拡張
である検査システムに接続するためのインターフェイス
を供給する。ターゲット・システム１０４は、それぞれ
が複数のモジュール２０４を有している、複数のデバイ
ス２０２を有しうる。各デバイス２０２は、ターゲット
・インターフェイス２００に接続するデバイス・インタ
ーフェイス２１０を有する。デコーダ１０２０は、検査
コードをモジュール２０４ａ−ｄのいずれか一つに容易
に指向させる拡張オペレーティング・モードをイネーブ
ルすべくインターフェイス２００からのある一定の信号
をデコードする。システム１０４のハードウェア及びソ
フトウェア・デバッギングは、インターフェイス２００
によって支援されかつシステム１０４の製造検査は、簡
略化される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に大規模集積
回路の検査に関し、特にそのような集積回路を検査する
方法及び装置に関する。

【０００２】

【従来の技術】集積回路の製造技術が進歩することによ
り、より多くのロジック機能が一つの集積回路デバイス
に含まれる。現代の集積回路（ＩＣ）デバイスは、一つ
の半導体チップ上に１００，０００以上のゲートを含
み、これらのゲートは、例えば、汎用マイクロプロセッ
サにおけるもののような、複数のかつ複雑な機能を実行
するように相互接続されている。そのような超大規模集
積回路（ＶＬＳＩ）を組み込んでいるそのような回路の
製造は、ある製造欠陥がそれが実行すべく設計された機
能の全てを実行することを妨げるので、回路の組み立て
製造が誤りのないものであることを必要とする。これ
は、回路の設計の検証及びまた製造後の種々の型の電気
的検査を必要とする。ＩＣ用の検査プログラムの開発及
びそのプログラムのデバッギングは、設計者が論理設計
段階中に検査問題を考慮しない限り、非常に時間及び費
用が掛かる。ＶＬＳＩチップの増大した複雑性により、
検査プログラムを個別に開発しかつデバッグすること
は、検査工学にとって一般的に実行可能ではない。責任
は、ここで、検査することが容易でありかつ設計を徹底
的に検査するために通称検査“ベクトル”の低減された
セットを必要とするようにロジックを設計すべくロジッ
ク設計者に存在する。しかしながら、回路の複雑性が増
大すると、回路のデバイスのそれぞれを検証しかつ電気
的に検査することの費用及び困難性も増大する。電気的
検査の見地から、ＶＬＳＩ回路の各ゲートが適切に機能
するということを総合的に検証するために、理想的に
は、オペレーションの全ての可能な組合せにおいて個別
にだけでなく（ディジタル的な意味において、それがス
タック−オープンでもなくスタック−クローズドでもな
いということを決定すること）、回路の他のゲートと一
緒にゲートのそれぞれを実行することができなければな
らない。これは、所望の検査を実行すべく検査ベクトル
を採り入れる自動検査装置（ＡＴＥ）によって通常達成
される。検査ベクトルは、しばしば特定のゲート（また
はマクロ）を“検査する”ことを試みる、期間中に全て
のパッケージ・ピンに対する所望の検査入力（または信
号）、関連クロック・パルス（またはパルシズ）、及び
期待検査出力（または信号）を記述する。複雑な回路素
子に対して、これは、多数の検査ベクトル従って長い検
査時間を含みうる。マクロ及びセルは、ここで同じもの
を意味すべく用いられかつ区別なく用いられる。更に、
ＶＬＳＩ回路の特定回路構成は、信号の特別な組合せ以
外の全てに対してアクセス不能なそのゲートのあるもの
を有し、それにより、非常に特定な信号のパターンが存
在しない限り故障を覆い隠す。しかしながら、製造され
た回路の１００％のそのような検査を実行する費用は、
各ゲートに各可能な組合せを与えるために必要な長い時
間と共に各回路を実行するために必要な検査装置の高い
費用を考慮すると、驚異的である。これは、最適よりも
少ない製品の付随的品質レベルを伴う、チップのアクテ
ィブ・デバイスの全てよりも少なく検査することを過去
に集積回路製造業者に強制した。それゆえに、集積回路
設計における主要問題の一つは、最終（仕上げ）ＩＣ設
計を適切に検査する機能であり、この問題は、集積回路
の複雑性が増大することにより増大する。

【０００３】この問題を扱う一つの方法は、検査用設計
（ＤＦＴ）を通してである。ＤＦＴの重要な概念は、可
制御性及び可観測性である。可制御性は、回路の全ての
ノードの状態をセット及びりセットする機能であり、可
観測性は、回路の全てのノードの状態を直接的または間
接的に観測する機能である。ＤＦＴの目的は、外部入力
／出力から内部及び外部ノードを制御しかつ観測する機
能を増大することである。即ち、ＤＦＴ技術は、ロジッ
ク検証及びＤＣパラメトリック検査のために採用されう
る。検査容易性をあらゆる回路に設計することは、ある
程度、回路素子に影響を及ぼす。更なるロジックがたぶ
ん追加されなばならないであろう。この更なるロジック
は、設計を実行するために必要なシリコンの量を増大す
る。向上した検査容易性からの節約は、回路及びそのエ
ンド・システムの開発時間及び検査費用が分析されるま
で通常現れない。回路設計者は、そのようなＶＬＳＩ回
路の検査の効率を改良することにスタック−フォールト
・モデリング技術を用いていた。スタック−フォールト
・モデリングは、個別のゲートにおけるスタック−オー
プンまたはスタック−クローズド欠陥に指向されない
が、ロジック回路のスタック−ハイ及びスタック−ロー
・ノードを結果として生ずるそのような欠陥ゲート（及
び欠陥相互接続）の効果に指向される。検査ベクトルの
最小パターンは、次いでロジック回路の実行のために導
出される。そのような検査ベクトルを回路に適用するこ
とは、欠陥が存在すれば、スタック−ハイ及びスタック
−ローのノードを検出する。そのような技術は、現行世
代のＶＬＳＩ回路の検査効率を改良することに成功し
た。

【０００４】スタック−フォールト・モデリング及び関
連検査世代と共に、他の回路素子がその検査容易性を改
良するために特に設計されたＶＬＳＩ回路に含まれう
る。一つの型の検査回路素子は、ロジック回路の走査経
路である。走査経路は、それぞれがロジック回路の特定
のノードに接続される、一連の同時にクロックされたマ
スター／スレーブ・ラッチ（またはレジスタ）を備えて
いる。これらのラッチは、ロジック回路ノードを所定の
状態にプリセットする直列データ・ストリーム（“スキ
ャン・イン”）で装填することができる。ロジック回路
は、次いで、その対応ラッチに記憶された（走査ラッチ
を有しているノードのそれぞれにおける）オペレーショ
ンの結果を伴って、通常の方法で実行することができ
る。ラッチの内容を連続的に装填解除することによって
（“スキャン・アウト”）、関連ノードにおける特定の
検査オペレーションの結果は、読み出されかつ不適切な
ノード・オペレーションに対して分析されうる。多数の
異なるデータ・パターンによりこのオペレーションの繰
返しは、ロジック回路の全ての必要な組合せを効果的に
検査するが、各アクティブ・コンポーネントまたはセル
及び全てのそれらの相互作用を別々に検査することに比
べて低減された検査時間及び費用を伴う。走査経路は、
ラッチ（またはレジスタ）に直接書き込むこと及びラッ
チ（またはレジスタ）の内容を直接観測することによっ
て回路初期化を許容する。走査経路を用いることは、従
来の“機能的モード”アプローチと比較して検査ベクト
ルの量を低減することを助ける。そのようなデータを走
査する技術は、“Ａ Ｓｕｒｖｅｙｏｆ Ｄｅｓｉｇｎ
ｆｏｒ Ｔｅｓｔａｂｉｌｉｔｙ Ｓｃａｎ Ｔｅｃ
ｈｎｉｑｕｅｓ”，ＶＬＳＩ Ｄｅｓｉｇｎ（Ｖｏｌ．
５，Ｎｏ．１２，ｐｐ．３８−６１，Ｄｅｃｅｍｂｅｒ
１９８４）においてＥ．Ｊ．ＭｃＣｌｕｓｋｅｙによっ
て説明されている。また、ＶＬＳＩ技術が進歩している
ように、集積回路のユーザは、ユーザのアプリケーショ
ンのために特注した機能を実行するために、特別に設計
かつ構築された集積回路を望んでいる。そのような集積
回路は、専用集積回路（ＡＳＩＣｓ）と呼ばれている。
プログラム可能なファームウェアで実行される特別機能
を有しうる汎用マイクロコンピュータと費用−競合であ
り、かつより小規模な集積回路で構成されたボード設計
と費用−競合であるべきＡＳＩＣデバイスのために、Ａ
ＳＩＣ回路の設計時間は、短くなければならずかつＡＳ
ＩＣ回路は、低い費用で製造可能かつ検査可能でなけれ
ばならない。従って、モジュールのそれぞれがある一定
の機能を実行するような、設計においてモジュラーであ
ることは、そのような回路に対して有用であり、それに
より新しいＡＳＩＣ回路は、以前に設計された回路モジ
ュールを組み合せることによって構築されうる。そのよ
うなアプローチは、非ＡＳＩＣマイクロコンピュータ及
びマイクロプロセッサに対しても用いることができる。
最終生成物に係わりなく、モジュラー・アプローチの使
用は、設計者に以前に検証され、かつ製造可能であると
証明されたロジックを使用させる。しかしながら、既存
の走査経路を含んでいるロジック・モジュールが新しい
回路アプリケーションに設置されるならば、新しい検査
パターンが新しいデバイスに対して一般的に要求され、
それによって設計／製造のサイクル時間が長くなる。

【０００５】走査経路及び他の検査容易性回路を利用す
ることに対するモジュラー・アプローチは、効率的方法
で全ての可能なフォールトの完全な適用範囲を供給すべ
く用いられている。しかしながら、このアプローチは、
走査検査を設定しかつ動作するためにシステム・バスを
利用するので、各モジュールが個別に検査されても、所
与のモジュールに対して設計された検査パターンは、バ
ス制御及びモジュール選択の目的に対してロジック回路
の他のモジュールのオペレーションに依存する。これ
は、他のモジュールのフォールト−フリー・オペレーシ
ョンに依存している特定のモジュールの検査容易性を結
果として生ずる。更に、所与のモジュールの検査に対す
る条件を設定するＡＴＰＧプログラムは、他のモジュー
ルに対するモジュールの位置に依存し、かつそのような
他のモジュールの動作特徴に依存する。低減された検査
時間及び費用がそれゆえにそのようなモジュール化によ
って達成されると同時に、個々のモジュールに走査経路
を装填及び装填解除するためのシステム・バスの使用
は、特定のモジュールのオペレーションに影響を及ぼす
ばかりでなく、一つのロジック回路から別のロジック回
路への所与のモジュールに対する検査プログラムの“ポ
インティング”をも排除するであろう。最近、メガモジ
ュール（ＭｅｇａＭｏｄｕｌｅｓ）がＡＳＩＣｓの設計
に用いられている。（メガモジュール（ＭｅｇａＭｏｄ
ｕｌｅｓ）は、テキサス・インストルメンツ・インコー
ポレーティッドの登録商標である）。メガモジュールの
型は、ＳＲＡＭｓ、ＦＩＦＯｓ、レジスタ・ファイル、
ＲＡＭｓ、ＲＯＭｓ、汎用同期送受信機（ＵＡＲＴ
ｓ）、プログラム可能なロジック・アレイ及び他のその
ようなロジック回路を含む。メガモジュールは、複雑性
において少なくとも５００ゲートの集積回路モジュール
として通常規定されかつ複雑なＡＳＩＣマクロ機能を有
している。これらのメガモジュールは、予め設計されか
つＡＳＩＣ設計ライブラリに記憶されうる。メガモジュ
ールは、次いで、設計者によって選択されかつ所望のＩ
Ｃチップ上のある一定の領域内に設置することができ
る。これは、ＡＳＩＣ設計者にメガモジュールを簡単な
マクロのように容易にそれらのロジックの中に統合させ
る。

【０００６】従来、これらのメガモジュールは、標準の
カタログ・デバイスとして入手可能でありかつ検査容易
性なしに設計される。ＡＳＩＣを検査するために、特注
検査プログラムがその特定のチップのために開発されな
ければならない。特注検査プログラムが各特注チップに
対して案出されなければならないので、それに関連付け
られた費用は、所望よりも大きい。更に最近では、周辺
セルがチップの通常のオペレーション中の入力及び出力
に対して供給され、かつまた検査プログラムに対する検
査信号の入力及び出力にも供給されている。これらの周
辺セルは、一般的に、入力、出力、及び入力／出力型で
ある。入力検査端子に対して入力セル及び出力検査端子
に対して出力セルを用いる検査プログラムが以前に案出
された。これは、あらゆる型の検査ピンの数を同じ型の
入手可能な信号ピンの数に制限する欠点を有する。ＡＳ
ＩＣのこの検査問題に対する別の解決策は、“直接接
続”スキームとしばしば呼ばれる、通称、パラレル・モ
ジュール検査（Ｐａｒａｌｌｅｌ Ｍｏｄｕｌｅ Ｔｅ
ｓｔ）（ＰＭＴ）の使用である。（パラレル・モジュー
ル検査は、テキサス・インストルメンツ・インコーポレ
ーティッドの登録商標である）。それが全てのロジッ
ク、バッファ、等をバイパスすることによって外部ピン
をメガモジュールに接続するので、ＰＭＴは、直接接続
スキームである。それは、ロジック検証検査容易性スキ
ームとして初め企図されかつ制限付きＶＩＨ／ＶＩＬ及
びＩＣＣＱ検査容易性スキームを扱うべく最近向上され
た。しかしながら、ＡＳＩＣｓの回路素子のロジック状
態は、検査選択及びイネーブリング中に検査処理の一部
として妨害されるので、ＰＭＴでさえも問題を有しう
る。

【０００７】別の解決策は、ＩＥＥＥ１１４９．１標
準、によって規定された検査アクセス・ポート及び境界
−走査アーキテクチャ、通称、ＪＴＡＧ検査ポートてあ
る。ＩＥＥＥ１１４９．１標準は、システム検査解決策
として初め企図された。ＩＥＥＥ１１４９．１標準は、
検査機能専用の最小４つのパッケージ・ピンを必要とす
る。ＩＥＥＥ１１４９．１標準は、各Ｉ／Ｏバッファに
対して境界走査セルを必要とし、全ての通常オペレーシ
ョン機能ピン並びにシリコン・オーバーヘッドにデータ
遅延を加える。それは、ある内部検査容易性スキームを
制御するための“フック”を有するが、それは、チップ
−レベル検査に対して最適化されない。ＩＥＥＥ１１４
９．１は、内部ＤＣパラメトリクスの検査を明示的に支
持しない。製造者に対して、ＤＣパラメトリクスは、こ
こで先に説明された、ロジック検証検査と同様に、検査
処理に対してまさに重要である。一般に、ＤＣパラメト
リクス検査は、先に説明した検査が実行するそれらの論
理的オペレーションを検査するよりも、個々のゲート及
びそれらの相互接続の組立て製造の品質を評価するため
に採り入れられる。検査技術者は、デバイスがＤＣパラ
メトリクス検査の性能に適切な状態にあるような適切な
検査ベクトルを見出すために検査パターンを評価しなけ
ればならない。従来のロジック検査では、ＤＣパラメト
リクス検査を実行するための機会は、検査パターン全体
に散乱されている。必要なことは、ＤＣパラメトリクス
検査を実行するために有用な効率的検査パターンを生成
するためのより単純、容易、かつより高速な方法であ
る。

【０００８】

【発明が解決しようとする課題】検査品質を増大しかつ
／または検査時間を低減する多くの検査容易性スキーム
が説明された部分的なリストは、プルアップ（ＰＵ）及
びプルダウン（ＰＤ）セルに対するＤＣ貫通−電流のデ
ィスエーブリング、ＶＩＨ／ＶＩＬツリーの出力を非専
用パッケージ・ピンに指向すること、３状態Ｉ／Ｏバッ
ファに対する高インピーダンス状態を強制すること、及
びパラレル・モジュール検査を介するメガモジュールの
論理検証を含む。しかしながら、これらの検査容易性ス
キームの全てに対して規定される共通の制御方法が存在
しない。各検査容易性スキームに対する制御回路がそれ
自体の独自なロジック及びパッケージ・ピン資源要求事
項を有するので、その結果シリコン効率が良くない。こ
れらの検査容易性スキームのほとんどが標準検査ソフト
ウェアによってよく規定されかつ支持されていないの
で、設計及び検査工学効率は、良くない。そして、新し
い検査容易性スキームは、既存のシリコン、工学専門技
術、及びソフトウェア資源を利用することができない。
更に、これらの種々の既知の検査スキームの全てに対す
る共通の制御技術が存在しない。即ち、各検査スキーム
は、それ自体の制御技術を有する。ＪＴＡＧでさえもを
変更なしで全てのこれら検査スキームを制御することが
できない。従来技術のこれら及び他の欠点は、しかしな
がら、本発明によって克服され、かつチップ−レベル検
査、並びにシステム−レベル検査に対する改良された方
法及び装置が提供される。本発明の目的は、ＩＣｓ用検
査アクセス・ポートを提供することである。本発明の目
的は、また、ＩＣｓを採り入れていうシステムに対する
試験アクセス・ポートを提供することである。本発明の
別の目的は、既存の検査スキームの利用を許容すると同
時にそれらが開発されたときに将来の検査スキームの利
用を許容する検査アクセス・ポート・アーキテクチャを
提供することである。本発明の別の目的は、改良された
検査アクセス・ポートに対する方法及び装置を提供する
ことである。本発明の別の目的は、一つの専用検査ピン
及び複数の共有検査ピンを採り入れる改良された検査ア
クセス・ポートに対する方法及び装置を提供することで
ある。本発明の更なる目的は、ただ一つの外部ピンの信
号を用いることによって検査特徴を起動するための方法
及び装置を提供することである。本発明の更なる目的
は、コア・ロジックを妨害することなく検査情報を装填
すべく共有の検査ピンを採り入れる方法及び装置を提供
することである。本発明のこれら及び他の目的及び効果
は、参照が添付した図面の図についてなされる以下の詳
細な説明から明らかになるであろう。

【０００９】

【課題と解決するための手段】本発明の上記目的は、複
数のデバイス・デバッグ・インターフェイス端子を有す
るターゲット・システム・デバッグ・インターフェイス
を有している集積回路を動作する方法であって、複数の
組合せ拡張オペレーティング・モードから選択した第１
の拡張オペレーション・モードを特定する信号の第１の
所定のパターンを前記ターゲット・システム・デバッグ
・インターフェイスに配置し；前記選択した組合せ拡張
オペレーティング・モードにより前記集積回路を動作
し；複数のラッチ拡張オペレーティング・モードから選
択した第２の拡張オペレーション・モードを特定する信
号の第２の所定のパターンを前記ターゲット・システム
・デバッグ・インターフェイスに配置し；デバッグ・オ
ペレーションにシフトするために前記ターゲット・シス
テム・デバッグ・インターフェイス端子の一つの第１の
信号を検出し；かつ前記第１の信号に応じて前記選択し
たラッチ拡張オペレーティング・モードにより前記集積
回路を動作する段階を具備する方法によって達成され
る。また、本発明の上記目的は、集積回路を設計する方
法であって、それぞれが共通のデバイス・デバッグ・イ
ンターフェイスを有するデバイス・モジュールのライブ
ラリを供給し；前記集積回路に対する複数の前記デバイ
ス・モジュールを選択しかつターゲット・システム・イ
ンターフェイスに並列に前記選択したデバイス・モジュ
ールのそれぞれの前記デバイス・インターフェイスを接
続し；かつ前記ターゲット・インターフェイスに配置さ
れた所定のコードに応じてデバッグ・オペレーションに
対して前記集積回路に含まれた前記デバイス・モジュー
ルのそれぞれを選択するためにデコード回路素子を供給
する段階を具備する方法によって達成される。

【００１０】

【作用】ターゲット・システム・デバッグ・インターフ
ェイスを有する集積回路を動作する方法が提供される。
ワパー・アップでは、コードが、検査モードまたは通常
のオペレーション・モードでありうる、集積回路に対す
る動作モードを選択するターゲット・システム・インタ
ーフェイスに適用される。ワパー・アップの後いつで
も、別のコードは、工場検査、プリント回路基盤検査、
及びターゲット・システム・コード・デバッギングにお
いて支援すべく種々のハードウェア回路及びモードをイ
ネーブルすることができる多数の拡張オベレーティング
・モードの一つにターゲット・システム・インターフェ
イスに適用されかつ集積回路を設置すべく選択された信
号によってイネーブルされる。本発明のより完全な理解
は、同様な参照番号が図面全体を通して同様な機能を示
すような添付した図面と共に考慮される場合詳細な説明
及び特許請求の範囲を参照することによって導出されう
る。

【００１１】

【実施例】検査システム・ホスト及び検査アダプタに関
する種々の創意に富む電子アーキテクチャ、デバイス、
システム及び方法は、米国特許第５，３２９，４７１号
公報と共同に譲渡された出願の詳細な説明及び図面に広
範囲に渡って記述された。この先の共同に譲渡された出
願は、参考文献としてここに採り入れられる。本発明
は、参考文献としてここに採り入れられる、ＩＥＥＥ１
１４９．１−１９９０“ＳｔａｎｄａｒｄＴｅｓｔ Ａ
ｃｃｅｓｓ Ｐｏｒｔ ａｎｄ Ｂｏｕｎｄａｒｙ Ｓ
ｃａｎ Ａｒｃｈｉｔｅｃｔｕｒｅ”の構造における改
良である。ここで用いられるＩＥＥＥ１１４９．１に関
する用語及び概念は、このＩＥＥＥ標準に全て説明され
ている。デバイス・デバッグ・インターフェイスは、タ
ーゲット・システム・ソフトウェア及びハードウェア・
デバッグにおいてきわめて重要な役割を担う。ホスト・
コンピュータ上で実行されているデバッグ・ソフトウェ
アを有する、ホスト・デバッグ局は、強力な開発ツール
を生成することをこのインターフェイスに接続する。本
発明によるデバッグ・アーキテクチャは、通常のエミュ
レータで遭遇する問題の多くを回避し、製品開発サイク
ルを最小にしかつ集積回路製品の大量注文の製造を加速
する。本発明のアプローチは、ボード検査、埋込み型コ
ア検査、及びターゲット・システム・ハードウェア及び
ソフトウェア・デバッグ要求事項を一つの解決策に組合
せる。各またはこれらの領域は、特別なニーズを有しか
つそれぞれを支持するために必要なオペレーティング・
モードは、互いに妨げてはならない。チップ・ピン計数
は、システム設計において非常に重要なパラメータなの
で、検査機能に関する全てのチップ及びシステムを呼出
すために最小数のピンを利用することは、必要不可欠で
ある。

【００１２】この明細書に開示されたアプローチは、ボ
ード・レベル境界走査検査、埋込み型コア検査、及びＡ
ＳＩＣ分類デバイスに埋込まれたメモリ・モジュールの
検査の様々な要求事項を扱う。それは、システム・レベ
ル機能の増大する集積化を単一のチップに含むと同時
に、チップ製造検査中にメガ（Ｍｅｇａ）・モジュール
の個別性を保存する。本発明の利点は、より完全に説明
する、検査モジュールとコード開発ケイパビリティの間
の衝突の排除である。本発明の別の利点は、ＩＣ製造者
によって用いられる製造検査モードが、それらの機能的
構成以外の何かにおいてデバイス・ピン・アウト（ＩＥ
ＥＥ１１４９．１またはＪＴＡＧを含んでいる）インタ
ーフェイスを利用することができるということである。
ＩＣの製造検査に対するシステム検査インターフェイス
のこの再利用可能性は、非常に必要なデバイス・ピン計
数軽減を供給しかつ検査方法を標準化する。ＩＥＥＥ１
１４９．１標準は、システム内に埋込まれた一つ以上の
デバイスの選択を許容する通信プロトコルを供給する。
このプロトコルは、チップ・デバッグ及び検査ファシリ
ティを制御するために必要な基本命令を実行する。本発
明のデバッグ・インターフェイスは、二つの更なる端子
（ｎＥＴ１及びｎＥＴ０）を標準ＩＥＥＥインターフェ
イス（ｎＴＲＳＴ、ＴＣＫ、ＴＭＳ、ＴＤＩ、及びＴＤ
Ｏ）の５つの端子バージョンに追加する。デバッグ・イ
ンターフェイス規定にｎＴＲＳＴを含むことは、この端
子が、ＬＯＷを維持する場合、システム内の各デバイス
の検査及びデバッグ・ロジックに対する非同期リセット
を生成するように、システム設計を簡略化する。これ
は、通常のシステム・オペレーションを保証する。これ
は、また、継続的に実行されるＴＣＫを供給すべくシス
テムに対する必要性も排除する。しかしながら、ＣＰＵ
コアを含んでいるチップ設計は、走査コントローラへの
接続が存在しないシステム・オペレーション中に低に保
持されるｎＴＲＳＴ端子を有するということを強力に推
薦する。本発明のデバッグ・インターフェイスは、標準
ＩＥＥＥインターフェイスに対するハードウェア拡張を
含み、更に高度なデバッギング及び製造検査機能を供給
する。ＩＥＥＥ標準ターゲット検査ボードまたはその機
能性へのシステム・レベル相互接続、拡張は、更に多く
のことができる。次のような、４つの重要な拡張がベー
スラインＩＥＥＥ機能に追加される：デバッグ・ファシ
リティ、複数の走査技術、二つの更なる端子を通るトリ
ガ・チャネル、及び拡張されたオペレーティング・モー
ド（ＥＯＭｓ）。以下の段落は、これら４つの拡張のそ
れぞれを簡単に説明する。

【００１３】デバッグ・ファシリティ：開発ツールは、
アプリケーション・プログラムの実行フローを制御しか
つＣＰＵレジスタ、周辺レジスタ、及びシステム・メモ
リを見るかまたは変更するためにデバッグ・インターフ
ェイスを用いる。内蔵デバッグ・ファシリティは、停止
モード及びリアル−タイム・デバッグ環境の両方を供給
する。ＩＥＥＥインターフェイス基本命令で管理され
た、特殊化されたハードウェアは、これらのデバッグ・
モードの両方に対する実行制御を供給する。停止モード
・デバッグ・ファシリティは、プログラムのあらゆる点
におけるあらゆる命令の後でプログラム実行を停止する
ことができる。これは、全てのプログラム実行の正確な
制御を供給しかつシステム資源の開発ツールの使用を最
小にする。リアル−タイム・デバッグ・ファシリティ
は、デバッグ・アクティビティからタイム・クリティカ
ル（割込み駆動された）部分を絶縁する。アプリケーシ
ョンのこれらの部分は、継続的に実行されると同時にア
プリケーションの残りの部分（あまりタイム・クリティ
カルでない）は、通常の方法でデバッグされる。リアル
−タイム及び停止モード・デバッグの両方は、プログラ
ム実行を以下の理由に対して停止させる：単一の命令が
実行された後；ブレークポイントとして識別された命令
の実行の前；特定データ・アクセス（読取りまたは書込
み）の後、または；非同期外部要求によって。

【００１４】交互走査技術に対するアクセス：種々のシ
ステム設計は、それらが異なる技術的効果（利点）を供
給するときに、ＩＥＥＥ及びプロプラエタリ走査アーキ
テクチャのような、複数の走査技術を含みうる。標準Ｉ
ＥＥＥ命令走査、データ走査及び実行は、二つ以上の技
術を検査する。ハードウェアは、ＩＥＥＥと他の走査技
術の間にブリッジを供給すべくデバッグに追加される。可視性及びトリガリング ：ＩＥＥＥ標準は、ある検査及
びエミュレーション機能性に必要な内部チップ・アクテ
ィビティの並列観測またはチップ・アクティビティの並
列スティミュレーションを支持しない。本発明による、
デバッグ・インターフェイスへの二つの更なる端子（ｎ
ＥＴ１及びｎＥＴ０）の追加は、この欠陥を扱う。これ
らの端子は、内部デバッグ事象をエクスポートしかつ外
部デバッグまたは検査事象をインポートするための方法
を供給する。これらの追加したＩ／Ｏ端子は、それらに
限定されないが： ・アプリケーションをベンチマークすること； ・内部事象から導出されたトリガをエクスポートするこ
と； ・データ・ロギング・オペレーション中にデータをエク
スポートすること； ・システム・デバッグ中に内部的に導出されたトリガを
エクスポートすること； ・システム・デバッグ中にデータをエクスポートするこ
と； ・外部事象から導出されたトリガをインポートするこ
と； ・システム・デバッグ中に外部的に導出されたトリガを
インポートすること； ・フラッシュ・メモリ・プログラメーションを容易にす
るハンドシェーク機構；・アプリケーション開発中に拡
張デバイス・オペレーティング・モードを特定すること
を含んでいるアプリケーション開発ケイパビリティ、及
びそれらに限定されないが： ・ＰＳＡエイリアジングを監視すること； ・フェーズ・ロックド・ループ（ＰＬＩ）性能を観測す
ること； ・内部クロック発生を観測すること； ・標準パワーダウン・ウェークアップ・スティミュライ
を生成すること； ・製造検査中に検査データをエクスポートすること； ・製造検査中に拡張デバイス・オペレーティング・モー
ドを特定すること；を含んでいる製造検査ケイパビリテ
ィを供給する。

【００１５】拡張オペレーティング・モード：製造検
査、歩留り分析、デバイス・コンポーネントの特徴付け
及びターゲット・システム・ハードウェア及びソフトウ
ェア・デバッグは、種々のデバイス・オペレーティング
・モードの実行を必要とする。検査モード選択は、二つ
の方法、即ち間接（走査シーケンス）及び直接（並列デ
バイス端子トランザクション）、の一つを含む。メモリ
検査モードは、一般に直接選択方法を用いる。これらの
検査は、メモリ・アレイミたはメモリへの直接アクセス
を供給しかつ走査を支持しないメモリ・テスターを用い
うる。ＣＰＵコア検査は、間接方法を用いる。テスター
は、ＣＰＵコア検査を装填するために走査を用いかつそ
れらを実行するために必要な検査モードを特定する。デ
バイスの複数の走査可能なメガ（Ｍｅｇａ）・モジュー
ル、即ち、二つのプロセッサは、一度に一つのメガ（Ｍ
ｅｇａ）・モジュールの選択及び検査を必要とする。こ
の必要事項は、全てのモジュール検査環境におけるモジ
ュール検査パターンの未変更セットを用いることの必要
性から生じる。利点的に、本発明のデバッグ・インター
フェイスは、７つのＩＥＥＥ１１４９１及びｎＥＴｘ端
子を用いて拡張オペレーティング・モード（ＥＯＭｓ）
の選択を支持する。換言すると、７つのデバッグ・イン
ターフェイスに適用されたロジック・レベルの組合せ
は、デバイスのオペレーティング・モードを特定する。
ＥＯＭ選択は、あらゆる他のデバッグ・インターフェイ
ス機能性を妨害しないしかつシステムにおける通常のＩ
ＥＥＥ１１４９．１走査アクティビティのオペレーショ
ンを妨害しない。このように規定された、ＥＯＭｓは、
検査単一メガ（Ｍｅｇａ）・モジュールを隔離する。こ
のアプローチは、それが検査モード規定に対するデバッ
グ・インターフェイスを用いるときにシステム機能に対
して利用可能なデバイス端子の数を最大にする。ＥＯＭ
ｓは、デバイス走査順序及び他の環境属性を変更するこ
とができ、標準化された、環境独立モジュール検査パタ
ーンの使用を許容する。

【００１６】ターゲット・デバッグ環境 ＣＰＵコアを含んでいるシステムをデバッグすること
は、ホスト・コンピュータ上で実行されている高レベル
・デバッギング・ソフトウェアをデバイスによって支持
される低レベル・デハッグ・インターフェイスに接続す
る、図１に示した、デバッグ環境を含む。デバッグ環境
は、図１に示したように３つの部分を有するデバッグ・
ホスト１００、アクセス・アダプタ１０２、及びターゲ
ット・システム１０４。デバッグ・ホスト１００は、そ
のタスクの一つとしてＣＰＵコア特定ソフトウェア・デ
バッガーを走らせている、コンピュータ、例えばＰＣで
ある。デバッグ・ホストは、ユーザに“位置０ｘ６７８
９にブレークポイントを設定する”、“一つのインスト
ラクションをステップする”または“０ｘ１０００から
０ｘ１０４８にメモリの内容を表示する”のような高レ
ベル・コマンドを発行させる。例示ホスト・システム
は、米国特許第５，３２９，１１７１号公報に完全に説
明されている。アクセス・アダプタ１０２は、デバッグ
・ホスト１００をアプリケーションに接続するハードウ
ェア・コンポーネントである。それは、ユーザ・インタ
ーフェイス・コマンドによって生成されたメッセージを
デバッグ・コマンドに変換するために一つ以上のハード
ウェア・インターフェイス及び／又はプロトコルを利用
する。このコンポーネントは、例えば、ターゲット・シ
ステム・デバッグ・インターフェイス及びＳＣＳＩポー
トを介してＰＣに接続された、テキサス・インストルメ
ントＸＤＳ５１０ＷＳコントローラでありうる。代替構
成は、ターゲット・システム・デバッグ・インターフェ
イスに接続されたＰＣに設置されたテキサス・インスト
ルメントＸＤＳ５１０コントローラである。例示アクセ
ス・アダプタは、米国特許第５，３２９，４７１号公報
に完全に説明されている。ターゲット・システム１０４
は、一つ以上のＣＰＵコアを含む。コアは、デバッギン
グのチョア（退屈な仕事）を容易化するために明示的に
設計されたハードウェアを含む。それは、システム・デ
バッグ環境における最も低いエレメントである。ＣＰＵ
コア・デバッグ・ファシリティは、ユーザにプログラム
実行を制御させ、リアル−タイム及び停止モード・デバ
ッグ・モードの両方におけるシステム、メモリ、及びコ
ア資源の状態を試験させる。ターゲット・システム１０
４は、以下の段落に詳細に説明される。

【００１７】図２は、ターゲット・システム１０４の４
レベル・デバッグ構造（デバッグ・アナトミー）を示
す。ターゲット・システム１００は、： ・ＣＰＵコアを含む複数のデバイス２０２ａ−ｃ； ・単一デバイス２０２ａ内の複数のＣＰＵコア；または ・デバイス２０２ａ内の単一ＣＰＵコア； を含み得る。ターゲット１０４は、本発明による、拡張
ＩＥＥＥ１１４９．１デバッグ・インターフェイス２０
０を与えるコネクタを通してアクセス・アダプタ１０２
に接続される。拡張ＩＥＥＥ１１４９．１インターフェ
イス２００は、ターゲット・デバッグ構造のバックボー
ンを形成する。それは、ターゲット・インターフェイス
からデバイス２０２ａ−ｃに構造を横切り、ＣＰＵを含
む各メガ（Ｍｅｇａ）・モジュール２０４内のエミュレ
ーション及び検査ロジック・ブロックに接続する。イン
ターフェイス（ｎＥＴｘよりも少ない）は、ＩＥＥＥ走
査互換性を支持する他のモジュールに接続しうる。ユー
ザ・デバッグ指示文（ディレクティブズ）は、一連のデ
バッグ・インターフェイス基本命令（プリミティブズ）
に変換する。これらの基本命令は、ＩＥＥＥ走査アクテ
ィビティ（インストラクション及びデータ走査）及びＩ
ＥＥＥ状態アクティビティ（ＩＥＥＥアイドル状態の発
生）を規定する。これらの基本命令のシーケンスは、デ
バッグ・アクションを実行すべくデバッガー／テスト・
コントローラ（Ｄｅｂｕｇｇｅｒ／Ｔｅｓｔ Ｃｏｎｔ
ｒｏｌｌｅｒ）（ＤＴＣ）２０６を指図する。ＤＴＣ２
０６は、ドメインと呼ばれる、ＣＰＵコア２０８ａのよ
うな、個々に制御可能なサブシステム・コンポーネント
に接続する。ＤＴＣ２０６は、ドメインと相互作用する
制御及び走査アクションを発生する。デバッグ指示文
（ディレクティブズ）は、一つ以上のＤＴＣドメイン相
互作用をもたらす。デバッグ・ターゲットのハードウェ
ア観点は、先に示したように、４レベル階層構造を明ら
かにする。表１は、これらの階層構造的レベルを示す。

【００１８】

【表１】 ターゲット・インターフェイス及びデバイス・レベル
は、オン及びオフ・チップ上の両方の、システム接続性
に主に対処する。ＤＴＣ及びドメイン・レベルは、埋込
まれたＣＰＵメガ（Ｍｅｇａ）モジュール・コンポーネ
ントの仕様及び設計に対処する。

【００１９】第１のレベル、ターゲット・インターフェ
イス２００は、ターゲット・アプリケーションとアクセ
ス・アダプタの間に物理的接続を供給する。ターゲット
・システムは、選択したアクセス・アダプタと互換性が
ある物理的及び電気的特性を有する物理的接続を供給し
なければならない。ＩＥＥＥ１１４９．１標準は、直列
またはスター構成における複数のデバイスの接続を許容
する。直列構成は、最も一般的な構成でありかつ強く推
奨される。このシステム構成は、ＣＰＵコアを含んでい
る単一または複数のデバイスを含むことができる。デバ
ッグ・ソフトウェア及びハードウェアは、ユーザにグロ
ーバルまたはローカルな方法で複数のＣＰＵコアを制御
される。この環境は、 ・複数のプロセッサの同期化されたグローバルな開始及
び停止； ・個々のプロセッサの開始及び停止； ・各プロセッサに対する個別のデバッグ・ウィンドウ； ・他のプロセッサの実行フローを変更するために用いら
れうるトリガを発生するための各プロセッサ；を供給す
る。 システム・トピックは、それらに限定されないが、 ・システム・クロッキング及びパワーダウン・イッシュ
ーズ； ・複数のデバイスの相互接続； ・トリガ・チャネル（ｎＥＴ１及びｎＥＴ０接続）； を含む。デバイス２０２ａは、一般的に一つ以上のメガ
（Ｍｅｇａ）・モジュール２０４ａ−ｃを含む。これら
のモジュールのあるものまたは全ては、ＣＰＵコア２０
８ａ及び結果として拡張ＩＥＥＥインターフェイスを含
みうる。デバイス・レベルでマージする、これらのイン
ターフェイスは、単一の拡張ＩＥＥＥインターフェイス
を形成すべく組合わされる。更に、拡張オペレーティン
グ・モード規定は、この階層構造レベルで行われる。デ
バイス・トピックスは、以下の主体領域を含む： ・メガ・モジュール検査イッシューズ； ・拡張オペレーティング・モード（ＥＯＭｓ）の生成； ・単一のチップ・レベル拡張ＩＥＥＥインターフェイス
に（個別のメガ・モジュールから）複数の拡張ＩＥＥＥ
インターフェイスをマージすること； ・デバッグ・インターフェイス端子アウト・オプション
ズ； ＣＰＵコアを含んでいる各メガ・モジュールは、デバイ
ス及び検査制御ブロック（ＤＴＣ）２０６も含む。この
ブロックは、ＩＥＥＥインターフェイスを含みかつ以下
のＩＥＥＥインターフェイス拡張へのアクセスを実行ま
たは供給する：・エミュレーション・ファシリティーズ
（実行制御及びメモリ／レジスタ・アクセス）； ・デバイス内で用いられる代替走査技術へのアクセス； ・可視性及びトリガリング；

【００２０】ＤＴＣブロックは、拡張ＩＥＥＥインター
フェイスとドメイン中に分配されたデバッグ及び検査ケ
イパビリティの間にブリッジを供給する。ＤＴＣトピッ
クスは、それらに限定されないが、： ・ＤＴＣアーキテクチャ及び仕様； ・メガ・モジュール走査経路オプションズ； ・実行状態管理； ・ＩＥＥＥインストラクション一般規定； ・デバッグ・インターフェイス信号規定； ・ドメイン・インターフェイス信号規定； を含む。ＣＰＵコアを含んている各メガ・モジュール
は、多数のドメイン２０８に分割される。ドメインは、
ＤＴＣによって個別に制御可能である。換言すると、他
のドメインがそれらの通常の機能的方法で動作し続ける
間に一つ以上のドメインを走査または制御することがで
きる。ドメイン・トピックスは、それらに限定されない
が、： ・ドメイン内の走査経路実行； ・別のドメインを誤って動作させる一つのドメインを走
査することを防止するために必要なドメイン・インター
ロックス。例えば、ＣＰＵを走査することは、周辺装置
またはメモリへの読取り及び書込みをもたらすべきでは
ない； ・一般的なモジュール検査及びデバッグ・ガイドライン
ズ； を含む。

【００２１】図３の例示システムは、一つがＣＰＵコア
を含んでいる、一つ以上のデバイスを有するユニープロ
セッサ・デバッグに必要なシステム接続性を示す。この
図は、機能的システムを生成するために必要な信号バッ
ファリング及び他の電気的考慮を省略している。この例
では、ターゲット・システム１０４は、ＣＰＵコアを含
むデバイス１とＣＰＵコアを含まないデバイス０とを有
する。二つのデバイス２０２ａ−ｂは、信号ｎＴＲＳ
Ｔ、ＴＣＫ、及びＴＭＳに対する並列接続を共有する。
走査経路は、コネクタでＴＤＩとして開始し、デバイス
１に入り、デバイス０を出て、コネクタに戻ってＴＤＯ
として終わる。デバイス１とコネクタｎＥＴ１及びｎＥ
Ｔ０端子との間の接続は、トリガ・チャネル１及び０を
生成する。コントローラ１０２は、ＶＤＤ（パワー（Ｐ
ｏｗｅｒ））、ＧＮＤ（グラウンド（Ｇｒｏｕｎ
ｄ））、及びＴＣＫをコネクタに供給しなければならな
い。走査コントローラ１００／１０２は、（ＳＹＳＴＣ
Ｋ）のシステム発生またはＴＣＫの走査コントローラ発
生（ＴＣＫＯ）を収容する。図４の例示的システムは、
複数のデバイスにおける複数のＣＰＵｓとのデバックに
必要なシステム接続性を示す。この図は、機能的システ
ムを生成するために必要な信号バッファリング及び他の
電気的考慮を省略する。この例では、デバイス１及びデ
バイス０は、ＣＰＵコアを含みデバイス２は、ＣＰＵコ
アを含まない。３つのデバイス２０２ａ−ｃは、信号ｎ
ＴＲＳＴ、ＴＣＫ、及びＴＭＳに対する並列接続を共有
する。走査経路は、ＴＤＩによりコネクタで開始し、デ
バイス２に入り、デバイス１を通過して、デバイス０を
出て、コネクタに戻ってＴＤＯとして終わる。デバイス
１とデバイス０ｎＥＴ１及びｎＥＴ０との間の接続は、
トリガ・チャネル１及び０を生成する。コントローラ１
０２は、ＶＤＤ（パワー（Ｐｏｗｅｒ））、ＧＮＤ（グ
ラウンド（Ｇｒｏｕｎｄ））、及びＴＣＫをコネクタに
供給しかつ図３を参照して説明したＴＣＫオプションを
供給する。多重処理デバッグ環境は、ホスト１００でマ
ルチ−タスキング・オペレーティング・システムを必要
とする。マルチ−タスキングＯＳフレームワークは、グ
ローバルなデバッガー・シェルによって複数の単一プロ
セッサ・デバッガーを個別のタストとして産出させる。
これは、ユーザに、個々のウィンドウにおいて単一のプ
ロセッサ・デバッガーを介して個々に各プロセッサを操
作させるかまたはグローバル・デバッガー・シェルの一
部であるグローバル実行制御指示文を介してグローバル
的にプロセッサを制御させる環境を生成する。図５の例
示システムは、単一デバイスの複数のＣＰＵｓとデバッ
グするために必要なシステム接続性を示す。この図は、
機能的システムを生成するために必要な信号バッファリ
ング及び他の電気的考慮を省略する。この例では、メガ
・モジュール２０４ａ−ｂは、ＣＰＵコアを含む。二つ
のメガ・モジュール２０４ａ−ｂは、信号ｎＴＲＳＴ、
ＴＣＫ、及びＴＭＳに対する並列接続を共有する。走査
経路は、コネクタでＴＤＩとして開始し、メガ・モジュ
ール１に入り、メガ・モジュール０を出て、コネクタに
戻ってＴＤＯとして終わる。マージ回路素子５００を用
いているデバイス２０２内のメガ・モジュールｎＥＴ１
及びｎＥＴ０機能は、デバイス・デバッグ・インターフ
ェイスで単一セットのｎＥＴｘ端子を生成する。これ
は、トリガ・チャネル１及び０を生成する。マージ処理
は、図４に示したものと同じであるトリガ・チャネルの
ソフトウェア観点を供給する。コントローラ１０２は、
ＶＤＤ（パワー（Ｐｏｗｅｒ））、ＧＮＤ（グラウンド
（Ｇｒｏｕｎｄ））、及びＴＣＫをコネクタに供給しか
つ図３を参照して説明したＴＣＫオプションを供給す
る。

【００２２】ターゲット・インターフェイス ターゲット・インターフェイス２００は、デバッグ・ア
ーキテクチャの第１のレベルであり、かつここで詳細に
説明する。図２に示した、第１のレベルは、アクセス・
アダプタ（走査コントローラ）１０２が拡張ＩＥＥＥイ
ンターフェイスにターゲット・デバッグ構造のバックボ
ーンを接続するために用いるインターフェイスを供給す
る。先に説明したように、本発明による拡張ＩＥＥＥイ
ンターフェイスは、従来のＩＥＥＥインターフェイスに
対して更なるデバッグ機能を供給する。ターゲット・シ
ステムは、一般的にターゲット・デバッグ・インターフ
ェイスを１４ピン、５０ミル、ヘッダのテキサス・イン
ストルメント（ＴＩ）走査コントローラ１０２に与え
る。図６に示す、このヘッダは、走査コントローラ１０
２とターゲット・システム１０４の間に単一点インター
フェイスを供給する。アクセス・アダプタ１０２は、種
々のシステム構成に対して、適切な、異なるコネクタ構
成または相互接続手段を用いうる。

【００２３】ヘッダ６００に見出されるターゲット・レ
ベル・デバッグ・インターフェイスは、５つの標準ＩＥ
ＥＥ１１４９．１（ＪＴＡＧ）信号（ｎＴＲＳＴ、ＴＣ
Ｋ、ＴＭＳ、ＴＤＩ、及びＴＤＯ）及び二つの拡張（ｎ
ＥＴ１及びｎＥＴ０）を用いる。走査コントローラ１０
２に対してターゲット・システム１０４をインターフェ
イスするために用いる１４−ピンＪＴＡＧヘッダは、ま
た、検査クロック・アウト（ＴＣＫＯ）、ターゲット供
給（ＶＤＤ）及びグラウンド（ＧＮＤ）も必要とする。
ＴＣＫＯは、それがそれ自身の検査クロックを供給した
くない（その場合にはＴＣＫＯが単に用いられない）な
らば、ターゲット・システムが用いる、ターゲット・シ
ステムへの、走査コントローラからの検査クロックであ
るということに注目する。多くのターゲット・システム
では、ＴＣＫＯは、単にＴＣＫに接続されかつ検査クロ
ックとして用いられる。表２及び表３は、ターゲット・
インターフェイス・デバッグ信号の説明を供給する。タ
ーゲット・システム１０４によって供給された信号は、
出力（Ｏ）であり、走査コントローラ１０２によって供
給された信号は、入力（Ｉ）であり、ターゲット・シス
テムまたはコントローラによって供給された信号は、入
力／出力（Ｉ／Ｏ）である。

【００２４】

【表２】

【表３】

【００２５】５つのＩＥＥＥ端子機能は、ＣＰＵコアま
たは標準ＩＥＥＥインターフェイスを含むチップに伝搬
する。二つの拡張信号ｎＥＴ０−１は、ＣＰＵモジュー
ルを含むチップに伝搬する。図７は、ＣＰＵコアを有す
る３つのデバイス７１０−７１２とＩＥＥＥ１１４９．
１互換性インターフェイスを有する二つの他のデバイス
７２０−７２１を含んでいる例示システム７００におけ
るデバッグ接続性を示す。この例は、左から右にデバイ
スを通る直列走査経路７６０を示す。ＣＰＵコアを含ん
でいるデバイス７１０−７１２は、本発明による、ＩＥ
ＥＥ１１４９．１拡張ｎＥＴ１及びｎＥＴ０を有する。
これらの端子は、汎用Ｉ／Ｏ端子であり多重処理、ベン
チマーキング、検査、及びシステム観測性機能を供給す
る。並列に全てのｎＥＴ１及びｎＥＴ０端子を接続する
ことは、二つの独立したトリガ・チャネル７７０−７７
１を形成する。各デバイス内のｎＥＴｘ端子に割り当て
られた機能は、システム・トリガ・チャネル機能を規定
する。二つのトリガ・チャネルは、１０ＫΩプルアップ
抵抗を必要とする。全ての構成は、浮動入力及び誤った
デバイス動作を防止するためにこれらの抵抗または同等
なプルアップ・デバイスを必要とする。ユーザ生成シス
テム説明ファイルは、ホスト１００上で実行されるデバ
ッグ・ソフトウェアにデバイスの走査連鎖順序（ｓｃａ
ｎ ｃｈａｉｎ ｏｒｄｅｒ）を運ぶ。このファイル
は、存続（実行）可能な走査経路を生成するあらゆる物
理的デバイス走査順序の実行を許容する。ｎＥＴ１及び
ｎＥＴ０デバイス端子をそれらの対応ヘッダ端子に接続
することは、一対のトリガ・チャネル７７０−７７１を
生成する。これら二つのトリガ・チャネルは、二つのオ
ペレーティング・モード、単一の所有者または複数の所
有者を有する。ホスト１００及びデバイス７１０−７１
２のデバッグ・ソフトウェアは、オペレーティング・モ
ードを選択されたトリガ機能に基づき各チャネルに割り
当てる。ベンチマーキングまたはデータ・ロギングのよ
うなトリガ機能は、両方のチャネルの同時使用を必要と
し、ブレークポイントのような他の機能は、単一のチャ
ネルを必要とする。

【００２６】第１のトリガ・チャネル・モード、単一所
有者は、ホスト１００のデバッグ・ソフトウェアに単一
デバイスに対するチャネル所有権を割り当てさせる。こ
のモードは、チャネル所有者に全ての他のデバイス及び
走査コントローラ１０２に対してローカル事象をエクス
ポートさせる。チャネル所有者（プロセッサ）は、この
ｎＥＴｘ端子を二つの状態、アクティブ（ＬＯＷ）及び
インアクティブ（ＨＩＧＨ）のいずれかに駆動しうる。
他のデバイスのデバッグ・ソフトウェアは、このチャネ
ルに接続された全ての他のデバイスｎＥＴｘ端子を接続
解除状態（ＨＩ−Ｚ−−高インピーダンス）に想定され
る。第２のトリガ・チャネル・モード、複数の所有者
は、デバイスｎＥＴｘ出力をワイヤＯＲｅｄ（ｗｉｒｅ
ＯＲｅｄ）構成に配置する。このモードは、デバイス
７１０−７１２間のローカル事象のプロセッサ間信号方
式を許容する。換言すると、トリガ・チャネルに接続さ
れた各デバイスは、端子値を二つの値、インアクティブ
（ＬＯＷ）又は接続解除（ＨＩ−Ｚ）の一つに駆動しう
る。これは、出力駆動競合を防ぐ。プロセッサは、共有
チャネルをインアクティブ状態（ＨＩＧＨ）に駆動する
ことができないが、その代わりこの状態を確立すべくチ
ャネル・プルアップ抵抗に依存する。デバッグ・ソフト
ウェアは、デバイス７１０−７１２のプロセッサにチャ
ネルの一つ、または両方を監視させるかまたは全く監視
させないことができ、デバイスでのプログラム実行を停
止させるべくアクティブ事象（ＬＯＷロジック・レベ
ル）を処理する。デバッグ・ソフトウェアは、全てのデ
バイスに対してチャネル所有権を管理する。これは、あ
らゆる単一デバイスを結果として生ずる： ・一つまたは両方のトリガ・チャネルを共有すること； ・一つまたは両方のトリガ・チャネルを所有すること；
または、 ・一つまたは両方のトリガ・チャネルから接続解除する
こと； デバッグ・ソフトウェアのグローバル層は、チャネル接
続が二つ以上のプロセッサを含む場合にトリガ・チャネ
ル機能を管理する。これは、チャネルの二重割り当てを
回避する。

【００２７】ハードウェア回路素子は、ｎＴＲＳＴをア
クティブにするかまたは状態推移によりＩＥＥＥ ＴＡ
Ｐ ＴＬＲ（検査アクセス・ポート・検査ロジック・リ
セット）状態を生成することによってｎＥＴｘ端子駆動
状態を初期化する。これら二つの条件は、（全てのデバ
イスにおいて）ｎＥＴ１とｎＥＴＯの両方をＨＩ−Ｚ状
態にさせる。それらは、デバッグ・ソフトウェアがＨＩ
−Ｚ以外の端子状態の発生を許容する端子機能を特定す
るまでこの状態のままである。ｎＥＴｘ端子動作及び駆
動競合の回避に対する責任は、ＩＥＥＥインターフェイ
スがリセット状態でない場合にはデバッグ・ソフトウェ
アに全てある。次のセクションは、プロセッサ間信号方
式の例を含む。このシーケンスは、二つのチャネル停止
事象間で発生したトリガ・チャネル・アクティビティを
規定する。初期条件 ：二つのデバイス７１０−７１１が二つのチャ
ネルの初期状態ロジックＯＮＥを有するトリガ・チャネ
ルの両方を共有するものと想定する。全てのデバイスｎ
ＥＴｘ端子ドライバは、ＨＩ−Ｚ状態にあり、インアク
ティブ・チャネル状態（ＨＩＧＨ）を規定すべくチャネ
ル・プルアップ抵抗７８０−７８１をそのままにする。
デバッグ・ソフトウェアは、これらの端子の一つまたは
両方の他のものに信号を送るべく各プロセッサをプログ
ラムする。また、両方のプロセッサが停止されかつそれ
らの対応デバッグ肯定応答信号がアサートされた（アプ
リケーションが停止された）初期条件も想定する。端子
をインアクティブ状態にさせるべくソフトウェア動作に
よって生成された、ｎＥＴｘ端子のＨＩ−Ｚ状態は、イ
ンアクティブ・チャネル状態（ＨＩＧＨ）を確立してい
るプルアップ抵抗を結果として生ずる。強制動作は、プ
ロセッサがコードを実行し始めかつデバッグ肯定応答が
そのインアクティブ状態に戻った後にアクティブ状態
（ＬＯＷ）に駆動すべく端末を解放する。換言すると、
デバッグ・ソフトウェアは、それらがＨＩ−Ｚレベルに
行くように出力をマスクし、かつそれが通常マスクされ
ていない端子レベルをＨＩ−Ｚに駆動する状態に到達し
たプロセッサは、マスクを不活性にする。各デバイス７
１０−７１１のデバッグ・ソフトウェアは、ロジックＬ
ＯＷレベルに対するトリガ・チャネル端子を監視しかつ
それれをブルークポイント事象として翻訳すべく各プロ
セッサに指図する。

【００２８】信号方式点にプロセッサを実行すること：
ホスト１００からのグローバル実行コマンドは、両方の
プロセッサ７１０−７１１にほぼ同時に実行を開始させ
る。次いでプロセッサの一つは、ソフトウェア・ブレー
クポイント・インストラクションを実行する。これは、
デバッグ例外をもたらす。デバッグ例外は、イネーブル
されたｎＥＴｘ端子に、その対応トリガ・チャネルをＬ
ＯＷに駆動させる。第２のプロセッサは、監視されたト
リガ・チャネル上のＬＯＷ値を検出しかつ実行を停止す
る。この地点で第２のプロセッサは、また、ｎＥＴｘ端
子の一つまたは両方をアクティブ状態に駆動する。この
地点で両方のプロセッサは、ｎＥＴｘ端子の一つまたは
両方を低（ｌｏｗ）に駆動している。状態試験及び再び実行するために準備すること ：デバイ
ス７１０−７１１の二つの独立デバッグ・ソフトウェア
・パッケージは、それらの対応プロセッサ状態を監視す
る。それぞれは、停止条件を検出し、この条件をユーザ
に報告する。プロセッサ状態の調査の後、グローバル実
行コマンドは、同時に実行を開始すべく両方のプロセッ
サに指図する。この地点で先の停止条件は、トリガ・チ
ャネルの一つ以上がＬＯＷに駆動されたまま残る。実行
を開始したプロセッサは、再び即に停止する。デバッグ
・ソフトウェアは、ｎＥＴｘ端子をＨＩ−Ｚ状態にさせ
るべく各プロセッサにおける抑制端子駆動機能（上述し
たのと同じ機能）を用いる。これは、プルアップ抵抗が
ｎＥＴｘ端子でＨＩＧＨロジック・レベルを生成するよ
うにチャネルをインアクティブ状態に戻させる。プロセ
ッサがコードを実行し始めかつデバッグ肯定応答がその
イアクティブ状態に戻る場合に強制ＨＩ−Ｚ動作は、リ
セットする。この機構は、ｎＥＴｘ端子を最初に生成し
たデバッグ肯定応答の不活性化がＬＯＷ条件を駆動まで
ｎＥＴｘ端子高インピーダンス状態を生成する。ｎＥＴ
ｘ端子は、プロセッサの一つが再び停止するまでＨＩ−
Ｚ状態のまま残る。この状態は、この説明における最初
の想定と合致する。図８は、実行の再開始のために生成
されたｎＥＴｘＰｉｎ制御を示す（ｎｍａｋｅＺ）。ｎ
ＥＴｘＨＩ−Ｚは、デバイスＩＥＥＥ１１４９．１イン
ストラクション・レジスタが８０１の時にこの動作（ｎ
ｅｃｌｒ）を特定しているオプ−コードを含むと同時に
ＩＥＥＥ１１４９．１ ＩＤＬＥ状態が発生する場合に
（ＥＴ１＿ｚ及びＥＴ０＿ｚ）アクティベートを制御す
る。これらの制御は、プロセッサがデバッグ状態を離れ
るまでＨＩＧＨ状態にそのまま残る。

【００２９】デバイス・インターフェイス デバイス・インターフェイス２１０ａ−ｃは、図２を参
照して先に説明したように、デバッグ・アーキテクチャ
の第２のレベルであり、かつここでより詳細に説明す
る。図２を再び参照すると、ターゲット・システム１０
４のような一般的な慣用または標準製品は、一つ以上の
ＣＰＵモジュールを他の標準または慣用設計されたロジ
ック・モジュールに組合わせる。この機能の重要な密閉
された部分は、モジュール２０４ａのような、メガ・モ
ジュール（Ｍｅｇａ Ｍｏｄｕｌｅ）である。メガ・モ
ジュールは、ＣＰＵコア２０８ａ及びデバッグ・インタ
ーフェイス２１２ａを含みうる。ＣＰＵコアは、存在す
るならば、デバッグ／検査制御（Ｄｅｂｕｇ／Ｔｅｓｔ
Ｃｏｎｔｒｏｌ）２０６によって制御される多数の検査
及びアプリケーション・デバッグ・ファシリティーズ２
０８ｂを含む。

【００３０】デバイス・レベル・デバッグ・インターフ
ェイス２１０は、ターゲット・レベル・インターフェイ
ス２００のサブセットである。それは、本発明による、
５つのＩＥＥＥ端子機能（ｎＴＲＳＴ、ＴＣＫ、ＴＭ
Ｓ、ＴＤＩ、及びＴＤＯ）及び２つの拡張（ｎＥＴ１及
びｎＥＴ０）を含む。これらの機能は、デバイス・イン
ターフェイス２１０ａ−ｃによって示したように、ター
ゲット・インターフェイスをＣＰＵコアを含んでいる一
つ以上のデバイス・メガ・モジュールに接続する。５つ
のＩＥＥＥ端子機能は、ＣＰＵコアを含まないモジュー
ルに接続しうる。これらの機能は、表２に示された同じ
機能性を保守する。デバッグ・インターフェイス２１０
は、同じ機能を有するが、表４に示すように、デバイス
入力及び出力バッファの各側に異なる信号を有する。デ
バイスの内側で、ＨＩ−Ｚ出力機能は、出力データ及び
出力ＨＩ−Ｚ制御に分かれる。二方向性機能は、入力デ
ータ、出力データ、及び出力ＨＩ−Ｚ制御に分かれる。

【００３１】

【表４】 一つ以上のデバッグ・インターフェイス端子（ｎＴＲＳ
Ｔ、ＴＣＫ、ＴＭＳ、ＴＤＩ、又はＴＤＯ）へのパワー
またはグラウンド接続を含むことは、開発ツールの使用
を防ぐということに気付くべきであり、従って回避され
るべきである。ツールセットは、これらの端子をＨＩＧ
及びＬＯＷロジック状態に駆動することができなければ
ならない。図９は、一つのＣＰＵを有しかつデバイス・
デバッグ・インターフェイス２１０ａに接続される単一
のメガ・モジュール２０４ａを示す。種々の信号端子
は、表４に規定される。デバイス・レベルで、デバッグ
・インターフェイスは、３つの端子フォーマットの一つ
を引き受ける。３つのフォーマットのそれぞれは、完全
なデバイス製造検査を支持するがしかしイン−システム
・デバッグ・ケイパビリティの異なるレベルを供給す
る。３つの端子アウト・フォーマットは、デバッグ機能
がシステム機能と共有するピンの量を規定する。システ
ム機能とデバイス・ピンを共有することは、エンド・ア
プリケーション内のデバイス検査及びデバッグ機能の使
用を制限するかまたは禁止する。３つのフォーマット
は、次の通りである：非共有デバイス・インターフェイ
ス、部分的共有デバイス・インターフェイス、及び完全
共有デバイス・インターフェイス。各フォーマットを、
表５−７を参照して詳細に説明する。

【００３２】非共有デバイス・デバッグ・インターフェ
イス： このフォーマットは、全てのエンド・システム
の埋込み型検査及びデバッグ機能を供給する。７つの専
用デバイス・ピンへのデバッグ・インターフェイス機能
の割り当ては、デバッグ・インターフェイスを連続的に
利用可能にする。デバイス・デバッグ機能は、他のター
ゲット・システム機能とこれらのピンを共有しない。表
５は、ピン規定を供給する。

【００３３】

【表５】 非共有デバッグ・インターフェイス・ピン・アウトは、
以下のターゲット・システム属性を有する： ・（ターゲット・システムまたはチップ内のプルダウン
・デバイスがｎＴＲＳＴをＬＯＷロジック・レベルに保
持することを前提として）このインターフェイスに対し
て接続が行われない場合に全ての検査及びデバッグ・ロ
ジックを連続的に非同期にリセットする； ・デバッグ通信インターフェイスを供給する； ・通信速度（走査周波数）からシステム・バス速度（オ
ペレーティング周波数）を切り離す； ・アプリケーションズ・ベンチマーキングを利用可能に
する； ・ｎＥＴ１及びｎＥＴ０ピンに適用されたデバッグ・ト
リガ入力を処理することを許容する； ・ｎＥＴ１及びｎＥＴ０ピンを介してトリガ出力のエキ
スポートを許容する； 非共有デバッグ・インターフェイスは、以下の検査特定
属性を有する： ・走査に基づかない検査パターン変更を有する製造検査
に対する個々のメガ・モジュールの選択を許容する； ・専門のモジュール検査に対する特別オペレーティング
・モード（即ち、ＰＭＴ−並列モジュール検査）の選択
を許容する； ・デバイス検査ケイパビリティへのイン−システム・ア
クセスを供給する； ・７つのピンに対する全ての検査モード規定を拡張イン
ターフェイスに集中させる； ・拡張可能ＩＥＥＥ走査アーキテクチャ（境界走査のた
めのフック）エキジット・ザ・コアを生成する； ・検査ロジック、即ち、ＰＳＡ出力、ＰＬＬ／ＯＳＣＩ
ＬＬＡＴＯＲ特性の検査監視を供給する。

【００３４】一部共有デバイス・デバッグ・インターフ
ェイス： このフォーマットは、アプリケーション・べ
ンチマーキング、内部及び外部トリガリング、データ・
ロギング、等のような埋込み型アプリケーション開発及
び検査機能のイン−システム使用を防ぐ。標準ＩＥＥＥ
１１４９．１ピン機能専用の５つのデバイス・ピンは、
デバイス内部への走査アクセスを供給する。ＩＥＥＥ機
能は、これらのピンを他のシステム機能と共有しない。
本発明による、二つの専門のデバッグ機能（ｎＥＴ１及
びｎＥＴ０）は、デバイス・ピンをビットＩ／Ｏ機能と
共有する。ｎＴＲＳＴがアクティブ（ＬＯＷ）である場
合、これらのピンは、ビットＩ／Ｏ機能を実行する。ｎ
ＴＲＳＴがＦＡＬＳＥ（ＨＩＧＨ）である場合、これら
のピンは、ｎＥＴ１及びｎＥＴ０に割り当てられたデバ
ッグ機能を実行する。表６は、ピン規定を供給する。

【００３５】

【表６】

【００３６】共有デバイス・インターフェイス・ピン・
アウトから構成されている５つのピンは、同等な５つの
非共有デバイス・インターフェイス・ピンと同じ属性を
有する。ｎＴＲＳＴに適用されたＬＯＷロジック・レベ
ルは、ビットＩ／Ｏ機能をｎＥＴ１／ＳＹＳ１及びｎＥ
Ｔ０／ＳＹＳ０ピンに割り当てる。ｎＴＲＳＴに適用さ
れたＨＩＧＨロジック・レベルは、走査シーケンスで拡
張ＩＥＥＥ ｎＥＴ１及びｎＥＴ０ピン機能へのｎＥＴ
１／ＳＹＳ１及びｎＥＴ０／ＳＹＳ０機能の変換を可能
にする。一部共有デバイス・デバッグ・インターフェイ
スは、非共有デバイス・インターフェイスｎＥＴ１及び
ｎＥＴ０ピンによって供給されるトリガ・チャネル、デ
ータ・ロギング及びべンチマーキング・デバッグ・ケイ
パビリティを支持しない。検査モードがｎＥＴ１及びｎ
ＥＴ０ピン機能を可能にするので、一部共有デバイス・
デバッグ・インターフェイス重要検査関連ケイパビリテ
ィは、非共有デバイス・デバッグ・インターフェイスに
対するものと同じである。完全共有デバイス・デバッグ・インターフェイス ： こ
のフォーマットは、エンド・システムの全てのデバッグ
及び検査機能の使用を防ぐ。単一専用ピン、ＴＥＳＴ−
ＨＩＧＨアクティブ信号は、検査モードを可能にしかつ
デバッグ・インターフェイス・ピン機能を変更する。こ
のピンが不活性（ＬＯＷ）である場合、７つのデバイス
・デバッグ・インターフェイス・ピンは、使用禁止の全
ての検査及びエミュレーション機能により、ビットＩ／
Ｏ又は他のシステム機能を引き受ける。ＴＥＳＴピンが
アクティブ（ＨＩＧＨ）である場合、これらのピンは、
使用禁止のシステム機能により、非共有デバイス・デバ
ッグ・インターフェイスの機能性を想定する。ＴＥＳＴ
は、専用インターフェイス・ピンでありかつシステム機
能とピンを共有しない。このインターフェイスは、自己
エミュレーションを必要としないデバイスに対して有用
である。表７は、ピン規定を供給する。

【００３７】

【表７】

【００３８】ＬＯＷロジック・レベルをＴＥＳＴピンに
通常適用するターゲット・システムにより、デバイスの
デバッグ・ケイパビリティは、エンド・システム内で使
用禁止にされる。システム機能は、共有ピンを占める。
ＴＥＳＴがＨＩＧＨロジック・レベルである場合、ピン
機能は、非共有デバイス・デバッグ・インターフェイス
機能に復帰する。このデバッグ・インターフェイスを標
準ヘッダ６００に接続することは、デバイス・デバッグ
にデバッグ・インターフェイスに通常割り当てられるシ
ステム機能をマイナスさせる。ＴＥＳＴピンに適用され
るロジックＨＩＧＨがデバイス・デバッグ・インターフ
ェイ・ピン機能を可能にするので、完全共有デバイス・
デバッグ・インターフェイス検査関連ケイパビリティ
は、非共有デバイス・デバッグ・インターフェイスに対
するものと同じである。図１０は、完全共有デバイス・
デバッグ・インターフェイスの例示的実施を示す。ＴＥ
ＳＴ及びｎＴＲＳＴのインターロッキングは、信号Ｔｅ
ｓｔ ｉ及びラッチ１０１０を介して信号を送るという
ことに注目する。このインターロッキングは、ｎＴｅｓ
ｔ ｉがＴＥＳＴピンの遷移中にアクティブのままであ
るということを確保する。ＴＥＳＴに適用されるＨＩＧ
Ｈは、ｎＴｅｓｔ ｉをアクティブにする。それは、ｎ
ＴＲＳＴに適用されたＬＯＷ ＨＩＧＨロジック・レベ
ル・シーケンスがそれを不活性になるようにするまでア
クティブのままである。このインターロッキング回路
は、表８に示した真理値表に従う。

【表８】 メガ・モジュール検査及び拡張オペレーティング・モー
ド（ＥＯＭｓ） 製造検査、歩留り分析、デバイス・デバッグ及びソフト
ウェア・デバッグは、種々の拡張デバイス・オペレーテ
ィング・モード（ＥＯＭｓ）から利益を得ることができ
る。デバイス・デバッグ・インターフェイスは、７つの
ＩＥＥＥ１１４９．１及びｅＥＴｘピンを用いてこれら
のモード（ＥＯＭｓ）の選択を支持する。本発明の重要
な形態は、ＥＯＭｓ選択が他のデバッグ・インターフェ
イス機能性を制限または妨害しないということである。
このように規定された、ＥＯＭｓは、単一メガ・モジュ
ールの検査を分離する。このアプローチは、それが検査
モード規定に対してデバッグ・インターフェイスを用い
るときにシステム機能に利用可能なデバイス・ピンの数
を最大にする。ＥＯＭｓは、デバイス走査順序及び他の
環境属性を変更することができ、標準化された、環境独
立特定モジュール検査パターンの使用を許容する。

【００３９】本発明の別の形態は、７つのピン・デバッ
グ・インターフェイスに適用されたロジック・レベルの
組合せがＥＯＭｓを特定する標準化された方法を供給す
るということである。図１０の、ＥＯＭデコーダ１０２
０は、種々の信号組合せをデコードする。この方法は、
種々のデバイス・ピン構成と互換性がある。それらは、
検査問題の多様なセットを扱うが、必須のデバイス機能
ではない。あるデバッグ・シナリオは、スレーブ・モー
ド構成における製造デバイス・オペレートを必要とす
る。この構成は、デバイスの周辺部分をスタンドアロン
周辺チップとして動作すると同時にデバイスのＣＰＵ及
びメモリ部分を不能にする。この動作のモード（スレー
ブ・モード（Ｓｌａｖｅ Ｍｏｄｅ））は、拡張オペレ
ーティング・モードである。ＥＯＭｓは、メモリ・モジ
ュールの並列検査及びＣＰＵｓの走査に基づく検査及び
組合せロジックのような検査方法の混合物の配備を許容
する。ＥＯＭｓは、システム構成に用いられるメガ・モ
ジュールの数または型に係わりなく多様な検査方法配備
を許容する。検査下部構造におけるＥＯＭｓの組込み
は、： ・標準直列検査パターンで個々のモジュールを選択しか
つ検査すること； ・標準並列検査パターンで個々のモジュールを選択しか
つ検査すること； ・標準混合直列及び並列検査パターンで個々のモジュー
ルを選択しかつ検査すること； ・デバイス構成からメガ・モジュール検査を切り離すこ
とを許容する。 インターフェイス・ピン機能が各フォーマットを特徴付
けるときに３つのデバイス・インターフェイス・フォー
マットは、ＥＯＭ規定と相互作用する。それらが各特定
インターフェイス・フォーマットと関連するときの拡張
オペレーティング・モードにおける変形を、表９−１５
を参照してここで説明する。二つの型のＥＯＭｓ、組合
せ及びラッチ型は、異なる種類のデバッグ・ケイパビリ
ティを供給する。組合せＥＯＭｓは、パワー・アップの
点からデバイス機能の規定を許容する。デバッグ・イン
ターフェイス・ピンのブール組合せによって一般的に特
定される、組合せＥＯＭｓは、クロックの必要性なしで
デバイス・オペレーションの代替モードを静的に発生す
る都合のよい方法を供給する。これらのモードは、： ・ノーマル（Ｎｏｒｍａｌ）； ・スレーブ（Ｓｌａｖｅ） − 周辺だけの構成にＣＰ
Ｕコアを含んでいるデバイスを配置する； ・ＨＩ−Ｚ − 全デバイス出力をＨＩ−Ｚに供給す
る； ・ユーザ（Ｕｓｅｒ） − ＣＰＵコアによって規定さ
れなかったならば特注可能； を含む。

【００４０】ラッチ型ＥＯＭｓは、パワー・アップ後の
あらゆる地点におけるデバイス・オペレーティング・モ
ードの再規定を許容する。ＬＯＷからＨＩＧＨへのｎＴ
ＲＳＴ遷移は、他のデバッグ・インターフェイス値をラ
ッチしかつ特定ラッチ型ＥＯＭモードを可能にすべくラ
ッチされた値をｎＴＲＳＴのＨＩＧＨ値と組合わせる。
この点から、デバッグ・インターフェイス使用は、標準
デバッグ・アクティビティに復帰する。ラッチ型ＥＯＭ
ｓは、デバッグ製造またはべンチ検査デバイスを主に支
持する。表９は、組合せ及びラッチ型ＥＯＭｓの両方に
対する選択機構を示す。

【表９】 組合せＥＯＭｓは、以下の段落に説明するような機能的
特性を有しうる；しかしながら、更なるＥＯＭ特性は、
本発明の範疇内に含むことができる。

【００４１】スレーブ：スレーブ・モードでデバイスを
動作することは、パワー・アップで即にこのモードを特
定する端子またはデバッグ・インターフェイス端子の組
合せを必要とする。スレーブ・モードは、デバイスのＣ
ＰＵ及びメモリ部分を不能にし、デバイスの周辺部分を
スタンドアロン周辺チップとして動作させる。別のプロ
セッサは、周辺チップとしてスレーブ・モードで動作し
ているデバイスを取り扱う。一般的に特別のエミュレー
ション・デバイスまたはＳＥである、第２のデバイス
は、あたかもそれらが第２のデバイスの一部であるかの
ようにスレーブ・モードに配置されたデバイス内の周辺
装置をアクセスする。スレーブ・モードは、あらゆるＣ
ＰＵコアに対するリセットを発生しなければならない。ＨＩ−Ｚ ： ＨＩ−Ｚモードは、（システム設計者によ
って決定された）あるまたは全てのデバイス端子を高イ
ンピーダンス状態にさせることによってボード検査方法
を支持する。スレーブ・モードに配置されたデバイス
は、開発ツールへの接続を全く必要としない。ユーザ ： ユーザ規定のために確保された、ＵＳＥＲ
ＥＯＭは、システム設計者にシステム特定ＥＯＭを許容
する。ノーマル ： ＮＯＲＭＡＬ ＥＯＭは、デバイスをその
通常のオペレーティング・モードに配置する、それゆえ
にその名前である。システムに接続された走査コントロ
ーラによって供給される、この端子状態は、開発ツール
を、他のＥＯＭを選択することなしに機能させる。組合
せＥＯＭｓを可能にするために用いる端子は、ターゲッ
ト・システムにおいてプルアップを必要とし（デバイス
の内側または外側）かつ不要な組合せまたはラッチ型Ｅ
ＯＭへの事故的入力を防ぐために製造検査環境において
ＨＩＧＨロジック・レベルに駆動される。図１０を再び
参照すると、組合せＥＯＭｓは、デコード回路素子１０
２０によってデコードされる。モジュール２０４ａは、
システム・ワイド・リセット信号、ＲＥＳＥＴ、がディ
アサートされた後にデコードされたＥＯＭに応じて動作
する。ラッチ型ＥＯＭｓは、検査関連問題（イッシュー
ズ）を管理するのに都合がよい方法をシステム設計者に
供給する。それらは、非共有及び完全共有インターフェ
イスで４８までの異なる検査モード及び一部共有インタ
ーフェイスで１２までのモードを生成するためにデバイ
ス・デバッグ・インターフェイスを用いる。この発明
は、ラッチ型ＥＯＭｓの機能を規定しないが、その代わ
り、ラッチ型ＥＯＭｓを生成するために用いる方法及び
機構を規定する。デバイス・アーキテクトは、必要に応
じてこれらの検査モードを割り当て、最大のシステム柔
軟性を供給する。このアプローチは、余分な検査ピンを
追加しないでモジュール検査モードをデバイス端子アウ
トにマップする都合のよい方法を供給する。非共有デバイス・インターフェイス ： 表１０は、走査
コントローラへの接続が全く存在しない場合の非共有デ
バイス・インターフェイスの一般的な状態を示す。

【００４２】

【表１０】 ＴＣＫに適用されたロジック・レベルは、ＨＩＧＨ、Ｌ
ＯＷまたは自由実行クロックである。ｎＴＲＳＴに適用
されたＬＯＷロジック・レベルは、ＴＤＯ、ｎＥＴ１、
及びｎＥＴ０をＨＩ−Ｚ状態に配置する。ＴＤ１及びＴ
Ｄ０ロジック・レベルは、ＨＩＧＨまたはＬＯＷのいず
れかである。デバイス、システム・ロジックまたはＶＤ
Ｄの内側または外側のプルアップ抵抗へのピン接続は、
ＨＩＧＨロジック・レベルを確立する。デバイス、シス
テム・ロジックまたはグラウンドの内側または外側のプ
ルダウン抵抗へのピン接続は、ＬＯＷロジック・レベル
を確立する。表１１に示した、組合せＥＯＭ規定は、シ
ステムが表１０に示したデフォルト・デバッグ・インタ
ーフェイス値を供給することを必要とする。これは、組
合せＥＯＭｓを含んでいるデバイスに対して必須（強制
的）ではない。

【００４３】

【表１１】 （インターフェイス・デフォルト値に基づき）ｎＴＲＳ
Ｔがロジック・ゼロである場合にｎＥＴ１、及びｎＥＴ
０は、既知の値（ＨＩＧＨ）なので、全て１以外のｎＥ
Ｔ１、及びｎＥＴ０の値は、拡張オペレーティング・モ
ードを識別する。ｎＴＲＳＴがＬＯＷからＨＩＧＨに遷
移するときにラッチされた、ｎＥＴ１、及びｎＥＴ０の
ピン値は、ラッチ型ＥＯＭｓモードのデバイス・デコー
ドを起動すべくｎＴＲＳＴのＨＩＧＨ値と組合わされ
る。ＴＣＫ、ＴＭＳ、ＴＤＩ、及びＴＤＯをｎＴＲＳＴ
とラッチしかつそれらをデコードに含むことは、更なる
ＥＯＭｓの規定を許容する。このアプローチは、最大４
８ＥＯＭｓを発生する。デバッグ・インターフェイス・
ピンは、ｎＴＲＳＴが生起された後には関係ない。ｎＴ
ＲＳＴが生起された場合にサンプルされた各追加ピンに
対してＥＯＭｓの数は二倍になりかつＥＯＭデコードに
含む。７つのデバッグ・インターフェイス以外のデバイ
ス・ピンを含むことは（専用入力がほとんど問題を与え
ない）、受け入れ可能である。ｎＴＲＳＴのＬＯＷから
ＨＩＧＨまたはＨＩＧＨからＬＯＷへの遷移は、ｎＥＴ
１及びｎＥＴ０が両方ともＨＩＧＨである場合には関係
ない。ｎＴＲＳＴが高である後にこれら二つのピンに適
用されたロジック・レベルは、関係ない。一部共有デバイス・インターフェイス ：表１２は、走査
コントローラへの接続が全く存在しない場合の一部共有
デバイス・インターフェイスの一般的状態を示す。

【００４４】

【表１２】 ＴＣＫに適用されたロジック・レベルは、ＨＩＧＨ、Ｌ
ＯＷまたは自由走実行クロックである。ｎＥＴ１／ＳＹ
Ｓ１及びｎＥＴ０／ＳＹＳ０ロジック・レベルは、未規
定である。ｎＴＲＳＴに適用されたＬＯＷロジック・レ
ベルは、ＴＤＯをＨＩ−Ｚ状態に配置しかつビットＩ／
ＯとしてｎＥＴ１／ＳＹＳ１及びｎＥＴ０／ＳＹＳ０を
構成する。デバイス、システム・ロジックまたはＶＤＤ
の内側または外側のプルアップ抵抗へのピン接続は、Ｈ
ＩＧＨロジック・レベルを確立する。デバイス、システ
ム・ロジックまたはグラウンドの内側または外側のプル
ダウン抵抗へのピン接続は、ＬＯＷロジック・レベルを
確立する。表１３に示した、組合せＥＯＭ規定は、表１
２に示したデフォルト・デバッグ・インターフェイス値
を供給するシステムを必要とする。これは、組合せＥＯ
Ｍｓを含んでいるデバイスに対して必須（強制的）であ
る。スレーブ、ユーザ、ＨＩ−Ｚ、ノーマル及びラッチ
型ＯＥＭモードは、モードが異なる方法で呼出されるに
もかかわらず、非共有及び一部共有デバイス・インター
フェイスの間で同じ機能を供給する。

【００４５】

【表１３】 ｎＴＲＳＴのＬＯＷからＨＩＧＨまたはＨＩＧＨからＬ
ＯＷへの遷移は、ＴＭＳ及びＴＤＩが両方ともＨＩＧＨ
である場合には関係ない。ｎＴＲＳＴが高である後にこ
れら二つのピンに適用されたロジック・レベルは、関係
ない。一部共有デバイス・インターフェイス・モード
は、１２の異なるラッチ型ＥＯＭ検査モードまで支持す
る。表１３に示した、ラッチ型ＥＯＭｓは、システムに
表１２に示したデフォルト・デバッグ・インターフェイ
ス値を供給することを要求する。これは、開発ツールが
ラッチ型ＥＯＭｓを含んでいるデバイスで用いられる場
合に必須（強制的）である。一部共有デバッグ・インタ
ーフェイスに対するＥＯＭｓ ｄを規定するためのＴＭ
Ｓ及びＴＤＩピン機能の使用は、インターフェイスをＩ
ＥＥＥ１１４９．１仕様と不従順（ｎｏｎｃｏｍｐｌｉ
ａｎｔ）にする。組合せ及びラッチ型ＥＯＭ規定は、イ
ンターフェイスをＩＥＥＥ１１４９．１仕様と不従順に
する。限定ＩＥＥＥ互換性は、特注製品に対して一般的
に要求されない。完全共有デバイス・インターフェイス ：ターゲット・シ
ステムのデバイスとの完全共有デバイス・インターフェ
イスの一般的状態を表１４に示す。

【表１４】

【００４６】ＴＥＳＴに適用されたロジック・レベル
は、ＬＯＷである（これは、デバイスを検査モード外に
保つ）。ｎＴＲＳＴ／ＳＹＳ６、ＴＭＳ／ＳＹＳ５、Ｔ
ＤＩ／ＳＹＳ４、ＴＤＩ／ＳＹＳ３、ＴＤＯ／ＳＹＳ
２、ｎＥＴ１／ＳＹＳ１、及びｎＥＴ０／ＳＹＳ０ロジ
ック・レベルは、関係ない。ＴＥＳＴに適用されたＬＯ
Ｗロジック・レベルは、ビットＩ／Ｏまたは他のシステ
ム機能としてｎＴＲＳＴ／ＳＹＳ６、ＴＭＳ／ＳＹＳ
５、ＴＤＩ／ＳＹＳ４、ＴＤＩ／ＳＹＳ３、ＴＤＯ／Ｓ
ＹＳ２、ｎＥＴ１／ＳＹＳ１、及びｎＥＴ０／ＳＹＳ０
を構成する。デバイス内プルアップ抵抗、外部プルアッ
プ抵抗、システム・ロジックまたはピンに接続された供
給（ｓｕｐｐｌｙ）は、ＨＩＧＨロジック・レベルを確
立する。デバイス内プルダウン抵抗、外部プルダウン抵
抗、システム・ロジックまたはピンに接続された供給
（ｓｕｐｐｌｙ）は、ＬＯＷロジック・レベルを確立す
る。完全共有デバイス・デバッグ・インターフェイスに
対するＴＥＳＴピン機能及びＥＯＭ規定は、インターフ
ェイスをＩＥＥＥ１１４９．１仕様と不従順にする。イ
ンターフェイスは、ＨＩＧＨロジック・レベルがＴＥＳ
Ｔピンに適用されるときにだけコンパチブルのままであ
る。システム検査またはデバッグ要求事項を全く有さな
いデバイスは、完全共有デバイス・デバッグ・インター
フェイスを用いることができる。これらのデバイスは、
ＥＯＭｓを更に支持しなければならない。ＴＥＳＴに適
用されたロジックＬＯＷは、全ての検査及びデバッグ・
ロジックを非同期でリセットしかつシステム機能をＴＥ
ＳＴ以外の検査インターフェイス・ピンに割り当てる。
ＨＩＧＨロジック・レベルをＴＥＳＴに適用すること
は、完全共有デバイス・デバッグ・インターフェイスを
非共有デバイス・デバッグ・インターフェイスに変換す
る。ホスト１００上で実行されている検査ケースは、Ｔ
ＥＳＴピンに適用されるロジック・レベルを変更するこ
とによってモードを切り替えることができる。検査シー
ケンスは、検査プログラムを装填するためにＨＩＧＨロ
ジック・レベルを適用する。装填を終了した後、テスタ
は、インターフェイス機能を通常のシステム機能に変更
するためにＬＯＷロジック・レベルを適用する。検査シ
ーケンスは、アクセス・アダプタ１０２のＩＥＥＥ Ｔ
ＡＰ状態マシンをＴＬＲ状態（検査ロジック・リセット
状態）に指向した後でＨＩＧＨからＬＯＷにＴＥＳＴピ
ンの状態を変更する。ＴＥＳＴピンに適用されたＨＩＧ
Ｈは、表１５に示した組合せＥＯＭｓを可能にする。

【００４７】

【表１５】 ｎＴＲＳＴのＬＯＷからＨＩＧＨまたはＨＩＧＨからＬ
ＯＷへの遷移は、ｎＥＴ１及びｎＥＴ０が両方ともＨＩ
ＧＨである場合には関係ない。ｎＴＲＳＴが高である後
にこれら二つのピンに適用されたロジック・レベルは、
関係ない。ＴＥＳＴピンに適用されたＨＩＧＨロジック
・レベルは、ラッチ型ＥＯＭｓの発生を可能にし、検査
インターフェイスを使用可能にする。ＴＥＳＴ、ｎＥＴ
１／ＳＹＳ１、及びｎＥＴ０／ＳＹＳ０ピンにＨＩＧＨ
ロジック・レベルを供給することは、開発ツールにデバ
ッグ・インターフェイスを使用させる。両方がＨＩＧＨ
以外のｎＥＴ１／ＳＹＳ１、及びｎＥＴ０／ＳＹＳ０の
ピン値は、拡張オぺレーティング・モードを識別する。
ｎＴＲＳＴがＬＯＷからＨＩＧＨに遷移するときにラッ
チされた、ｎＥＴ１／ＳＹＳ１、及びｎＥＴ０／ＳＹＳ
０のピン値は、ラッチ型ＥＯＭｓモードのデバイス・デ
コードを起動すべくｎＴＲＳＴのＨＩＧＨ値と組合わさ
れる。ＴＣＫ、ＴＭＳ、ＴＤＩ、及びＴＤＯをｎＴＲＳ
Ｔ ＬＯＷ−トゥ−ＨＩＧＨ遷移とラッチしかつそれら
をデコードに含むことは、更なるＥＯＭｓの規定を許容
する。このアプローチは、最大４８ＥＯＭｓを発生す
る。デバッグ・インターフェイス・ピンは、ｎＴＲＳＴ
が生起された後には関係ない。ｎＴＲＳＴが生起された
場合にサンプルされた各追加ピンに対してＥＯＭｓの数
は二倍になりかつＥＯＭデコードに含む。７つのデバッ
グ・インターフェイス以外のデバイス・ピンを含むこと
は（専用入力がほとんど問題を与えない）、受け入れ可
能である。自己デバッグ必要事項またはＩＥＥＥ１１４
９．１ ５ピン・インターフェイスによるあらゆる機能
を実行するための必要事項を有さないデバイスは、その
場限りの検査方法を用いることができる。専用検査ピン
または他の独自に規定されたモード規定は、これらの必
要性を扱う。

【００４８】単一デバッグ・インターフェイスを生成す
ること 図１１は、単一デバイス・デバッグ・インターフェイス
２１０を共有している複数のメガ・モジュール２０４ａ
−２０４ｎを示す。デバイス２０２内の全てのデバッグ
・インターフェイスを単一のデバッグ・インターフェイ
ス２１０にマージすることは、７つのデバッグ・ピン機
能（ｎＴＲＳＴ、ＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯ、ｎ
ＥＴ１、及びｎＥＴ０）を生成する。マージング処理
は、機能性を犠牲にすることなくデバイス・ピン計数を
最適化する。メガ・モジュール（Ｍｅｇａ Ｍｏｄｕｌ
ｅ）、デバイス（Ｄｅｖｉｃｅ）、及びアプリケーショ
ン・デバッグ・インターフェイス（Ａｐｐｌｉｃａｔｉ
ｏｎｓ Ｄｅｂｕｇ Ｉｎｔｅｒｆａｃｅｓ）は、同じ
７つの機能を含む。二つの別個のマージング機能は、ト
リガ・チャネル及び検査ニーズを扱う。トリガ・チャネ
ルをトリガ機能マージ回路素子１１１０とマージするこ
とは、ＮデバイスのｎＥＴｘ端子を接続することから生
成された正確なトリガ・チャネル・ケイパビリティを供
給する。マージング処理は、外側に接続されたｎＥＴｘ
端子を有する二つのデバイス構成のロジック的同等物を
生成する。メガ・モジュール検査機能マージ回路素子１
１２０は、検査のために個々のメガ・モジュール２０４
ａ−ｎを分離する検査構成を生成する。ＥＯＭｓは、メ
ガ・モジュール検査を容易にするために走査経路及び他
のシステム属性を再構成する。トリガ機能マージ ： ｎＥＴｘ端子に装着された各デバ
イスまたはメガ・モジュールは、ソフトウェアに対して
同じに見える。ソフトウェアは、それらが単一セットの
ｎＥＴｘ端子を共有するにもかかわらず、単一デバイス
の複数のメガ・モジュールを個別デバイスとして見る。
図１２は、二つ以上のオン−チップ・メガ・モジュール
がｎＥＴｘ端子機能を必要とするならばｎＥＴｘ端子を
直接的に制御するかまたはマージ・ロジック１１１０を
介してｎＥＴｘ端子を連帯的に制御することができる出
力を供給しているメガ・モジュール２０４ａ−ｂを示
す。図１３Ａ−１３Ｂは、マージ・ロジック１１１０の
回路図である。二対の信号（ｎＥＴ１ ｏ，ｎＥＴ１
ｚ）及び（ｎＥＴ０ ｏ，ｎＥＴ０ ｚ）は、図１３Ａ
に示すように直接的に出力バッファ１３１０及び１３１
１を制御することができるかまたは図１３Ｂに示すよう
に出力バッファ１３１０及び１３１１の制御を共有する
ことができる。ｎＥＴ１及びｎＥＴ０端子機能は、ＬＯ
Ｗアクティブ信号である。トリガ・チャネル・インアク
ティブ（不活性）状態は、ＨＩＧＨである。全てのｎＥ
Ｔｘ出力がＨＩ−Ｚである場合、外部プルアップ抵抗
は、インアクティブ（不活性）状態を確立する。メガ・
モジュールは、モジュールがｎＥＴｘ端子が駆動される
ことを要求する場合それらの対応ＥＴｘ ｚ信号をＬＯ
Ｗに設定する。モジュールは、ロジック・レベルを規定
すべくｎＥＴｘ ｏ信号を駆動する。全てのモジュール
は、それらがｎＥＴｘ端子を駆動していない場合にそれ
らのｎＥＴｘ ｏ端子をＬＯＷ状態に配置しなければな
らない。これは、駆動しているモジュールにｎＥＴｘ端
子ロジック・レベルを規定させる。

【００４９】メガ・モジュール検査マージ： デバイス
拡張オペレーティング・モードが検査モード中に走査経
路を再構成する場合、個々のモジュール検査パターン
は、変更なしで実行される。検査中のメガ・モジュール
だけを含むべく再構成された、デバイス走査経路は、検
査パターンの標準セットを用いてそれを検査可能にして
いる別個のエンティティとして各走査可能なモジュール
を検査することを許容する。ＥＯＭｓは、走査経路を再
構成するために用いられかつ全てのモジュール端子がデ
バイス・ピンでアクセスできることを検査させる。個別
にモジュールを検査することは、： ・検査中のモジュール以外の全てのモジュールは、それ
らの走査データ入力が１に強制されたこと； ・検査中のモジュールは、その走査データ入力がＴＤＩ
入力ピンに接続されたこと；及び ・検査中のモジュールは、走査データ出力がＴＤＯ出力
ピンをソースすることを必要とする。

【００５０】図１４は、デコーダ１０２０によってデコ
ードされた並列規定拡張オペレーティング・モードを用
いて４つの個別に検査可能なモジュール２０４ａ−ｄの
一般的な構成を示す。この方法は、ＩＥＥＥ１１４９．
１走査を支持している各モジュールが全てＯＮＥのＩＥ
ＥＥ１１４９．１ＢＹＰＡＳＳオプ−コードを含むとい
う事実を大文字化する。ｎＴＲＳＴにＬＯＷを適用する
か、状態遷移を通してＩＥＥＥ ＴＡＰ ＴＬＲ状態に
進むか、または、全てＯＮＥのインストラクション・レ
ジスタ走査がこのインストラクション・レジスタ・オプ
−コードを装填する。ＢＹＰＡＳＳオプ−コードは、モ
ジュール内の動作を全くもたらさない。図１４では、信
号ｎＡＬＬは、デフォルト状態にアサートされる（ｌｏ
ｗ）、入力ＴＤＩ ｉを全て４つのモジュール２０４ａ
−ｄに供給しかつそれによりＢＹＰＡＳＳオプ−コード
を全てのモジュールに供給させる。検査に対して一つの
モジュールを選択するラッチ型ＥＯＭを特定することに
よって、ラッチ型ＥＯＭは、信号ｎＴＯ−ｎＴ３の一つ
をアサートしかつｎＡＬＬをディアサートする。これ
は、全ての非選択メガ・モジュールのＩＥＥＥインスト
ラクション・レジスタにＢＹＰＡＳＳインストラクショ
ンを残す。検査されていないモジュールの走査データ入
力（ＳＩ）にゲート１４１０ａ−ｄからＨＩＧＨを供給
することは、ＢＹＰＡＳＳインストラクションをそれら
のインストラクション・レジスタに配置し続ける。これ
らのモジュールは、ＩＥＥＥ１１４９．１走査オペレー
ションを効果的に無視する。検査中のモジュールは、Ｂ
ＹＰＡＳＳインストラクションを検出すること以外の動
作でＩＥＥＥ１１４９．１状態アクティビティに応答す
るモジュールだけである。選択されたモジュールは、マ
ルチプレクサ１４１４を介してＴＤＯを出力するために
そのＳＯ出力信号を供給する。構成独立である検査パタ
ーン・セットを生成することは、全てのモジュールまた
はメガ・モジュール検査パターンがデバイス端子ｎＴＲ
ＳＴ高（ｈｉｇｈ）で生成されるということを必要とす
る。走査アダプタ１０２は、標準検査パターンを後続し
てＥＯＭを特定するためにプリアンブル検査パターンを
適用する。

【００５１】デバッグ・インターフェイス・フォーマッ
ト・サマリー 表１６は、説明した３つのデバッグ・インターフェイス
・フォーマット及びそれぞれのケイパビリティを纏め
る。説明した実施例は、二つの更なる信号（ｎＥＴ１及
びｎＥＴ０）でＩＥＥＥ１１４９．１を向上しかつ４８
までのＥＯＭ状態を供給するが、本発明の概念は、この
実施例に限定されない。ＥＯＭ状態の対応する増大によ
り三つの信号以上が追加されうる。他の標準インターフ
ェイスは、同様な方法で向上することができる。新し
い、または非標準の、インターフェイスは、本発明の創
意に富む概念を含むべく生成または向上することができ
る。

【表１６】 本発明の効果は、所定の検査プログラムを有するモジュ
ールがターゲット・システム上で一緒に組合せられうる
し、かつ各モジュールに対する所定の検査プログラム
は、変更なしで再使用されうるということである。本発
明の別の効果は、種々の拡張オペレーティング・モード
を特定すべく並列に複数の端子を感知しかつデコードす
ることによって、メモリ・テスタのような、複雑な検査
初期化を行うことができない簡単なテスタは、メモリ・
モジュールのような、選択されたモジュールを検査する
ためにターゲット・システムにインターフェイスされう
るということである。本発明の別の効果は、少なくとも
二度目に、ｎＴＲＳＴのような、制御信号をトグルする
ことによって、第１のＥＯＭが用いられた後で、少なく
とも第２のＥＯＭが選択できるということである。更
に、第２のＥＯＭ状態は、第１のＥＯＭ状態に対して敏
感であり、第２のＥＯＭ状態の選択またはオペレーショ
ンがどの第１のＥＯＭ状態が先に選択されたかに依存す
る。ここで用いられたように、用語“ａｐｐｌｉｅｄ
（適用された）”、“ｃｏｎｎｅｃｔｅ（接続され
た）”、及び“ｃｏｎｎｅｃｔｉｏｎ（接続）”は、電
気的に接続されたことを意味し、追加の構成要素が電気
接続経路のどこにあるかということを含む。本発明は、
例示的な実施例を参照して説明されたが、この説明は、
制限することを意図していない。本発明の種々の他の実
施例は、この説明を参照することにより当業者に明らか
であろう。従って、特許請求の範囲は、本発明の真の範
疇及び精神内に入る実施例のそのような変更を網羅する
所存である。

【００５２】

【発明の効果】本発明の方法は、複数のデバイス・デバ
ッグ・インターフェイス端子を有するターゲット・シス
テム・デバッグ・インターフェイスを有している集積回
路を動作する方法であって、複数の組合せ拡張オペレー
ティング・モードから選択した第１の拡張オペレーショ
ン・モードを特定する信号の第１の所定のパターンを前
記ターゲット・システム・デバッグ・インターフェイス
に配置し；前記選択した組合せ拡張オペレーティング・
モードにより前記集積回路を動作し；複数のラッチ拡張
オペレーティング・モードから選択した第２の拡張オペ
レーション・モードを特定する信号の第２の所定のパタ
ーンを前記ターゲット・システム・デバッグ・インター
フェイスに配置し；デバッグ・オペレーションにシフト
するために前記ターゲット・システム・デバッグ・イン
ターフェイス端子の一つの第１の信号を検出し；かつ前
記第１の信号に応じて前記選択したラッチ拡張オペレー
ティング・モードにより前記集積回路を動作する段階を
具備するので、所定の検査プログラムを有するモジュー
ルがターゲット・システム上で一緒に組合せられうる
し、かつ各モジュールに対する所定の検査プログラム
は、変更なしで再使用されうるし、種々の拡張オペレー
ティング・モードを特定すべく並列に複数の端子を感知
しかつデコードすることによって、メモリ・テスタのよ
うな、複雑な検査初期化を行うことができない簡単なテ
スタは、メモリ・モジュールのような、選択されたモジ
ュールを検査するためにターゲット・システムにインタ
ーフェイスされうるし、かつ少なくとも二度目に、ｎＴ
ＲＳＴのような、制御信号をトグルすることによって、
第１のＥＯＭが用いられた後で、少なくとも第２のＥＯ
Ｍが選択できるということである。本発明の方法は、集
積回路を設計する方法であって、それぞれが共通のデバ
イス・デバッグ・インターフェイスを有するデバイス・
モジュールのライブラリを供給し；前記集積回路に対す
る複数の前記デバイス・モジュールを選択しかつターゲ
ット・システム・インターフェイスに並列に前記選択し
たデバイス・モジュールのそれぞれの前記デバイス・イ
ンターフェイスを接続し；かつ前記ターゲット・インタ
ーフェイスに配置された所定のコードに応じてデバッグ
・オペレーションに対して前記集積回路に含まれた前記
デバイス・モジュールのそれぞれを選択するためにデコ
ード回路素子を供給する段階を具備するので、所定の検
査プログラムを有するモジュールがターゲット・システ
ム上で一緒に組合せられうるし、かつ各モジュールに対
する所定の検査プログラムは、変更なしで再使用されう
るし、種々の拡張オペレーティング・モードを特定すべ
く並列に複数の端子を感知しかつデコードすることによ
って、メモリ・テスタのような、複雑な検査初期化を行
うことができない簡単なテスタは、メモリ・モジュール
のような、選択されたモジュールを検査するためにター
ゲット・システムにインターフェイスされうるし、かつ
少なくとも二度目に、ｎＴＲＳＴのような、制御信号を
トグルすることによって、第１のＥＯＭが用いられた後
で、少なくとも第２のＥＯＭが選択できるということで
ある。

【００５３】以上の説明に関し、更に以下の項を開示す
る。 （１）複数のデバイス・デバッグ・インターフェイス端
子を有するターゲット・システム・デバッグ・インター
フェイスを有している集積回路を動作する方法であっ
て、複数の組合せ拡張オペレーティング・モードから選
択した第１の拡張オペレーション・モードを特定する信
号の第１の所定のパターンを前記ターゲット・システム
・デバッグ・インターフェイスに配置し；前記選択した
組合せ拡張オペレーティング・モードにより前記集積回
路を動作し；複数のラッチ拡張オペレーティング・モー
ドから選択した第２の拡張オペレーション・モードを特
定する信号の第２の所定のパターンを前記ターゲット・
システム・デバッグ・インターフェイスに配置し；デバ
ッグ・オペレーションにシフトするために前記ターゲッ
ト・システム・デバッグ・インターフェイス端子の一つ
の第１の信号を検出し；かつ前記第１の信号に応じて前
記選択したラッチ拡張オペレーティング・モードにより
前記集積回路を動作する段階を具備する方法。 （２）第１項記載の方法であって、前記組合せ拡張オペ
レーティング・モードの第１のものにより前記集積回路
を動作することは、該集積回路をその通常のオペレーテ
ィング・モードで動作することを含み；前記組合せ拡張
オペレーティング・モードの第２のものにより前記集積
回路を動作することは、割込み禁止のＣＰＵを有する周
辺だけの構成で該集積回路を動作することを含み；かつ
前記組合せ拡張オペレーティング・モードの第３のもの
により前記集積回路を動作することは、高インピーダン
ス・モードで複数の出力端子を有する該集積回路を動作
することを含む、方法。

【００５４】（３）第１項記載の方法であって、前記ラ
ッチ拡張オペレーティング・モードの第１のものにより
前記集積回路を動作することは、該集積回路に関するパ
ラメトリック・データが前記デバッグ・インターフェイ
ス端子の少なくとも一つで利用可能であるように該集積
回路を動作することを含み；前記ラッチ拡張オペレーテ
ィング・モードの第２のものにより前記集積回路を動作
することは、該集積回路上で実行されるソフトウェアを
デバッグするモードで該集積回路を動作することを含
み；かつ前記ラッチ拡張オペレーティング・モードの第
３のものにより前記集積回路を動作することは、該集積
回路の正しい動作を検証するモードで該集積回路を動作
することを含む、方法。 （４）第１項記載の方法であって、前記集積回路は、複
数のモジュールを含み、該複数のモジュールのそれぞれ
は、前記ターゲット・システム・デバッグ・インターフ
ェイスに接続されたデバイス・デバッグ・インターフェ
イスを有し、かつ前記ラッチ拡張オペレーティング・モ
ードの第１のものにより前記集積回路を動作すること
は、前記モジュールの第１のものを選択することを含
み；更に、前記ターゲット・システム・デバッグ・イン
ターフェイスに適用した標準検査シーケンスで前記選択
した第１のモジュールを検査し；複数のラッチ拡張オペ
レーティング・モードから選択した第３の拡張オペレー
ション・モードを特定する信号の第３の所定のパターン
を前記ターゲット・システム・デバッグ・インターフェ
イスに配置し；第２のデバッグ・オペレーションにシフ
トするために前記ターゲット・システム・デバッグ・イ
ンターフェイス端子の一つの第１の信号を検出し；かつ
第２の前記複数のモジュールを選択することによって前
記第１の信号に応じて前記３の拡張オペレーティング・
モードにより前記集積回路を動作し；かつ前記ターゲッ
ト・システム・デバッグ・インターフェイスに適用した
標準検査シーケンスで前記第２の選択したモジュールを
検査する段階を具備する、方法。

【００５５】（５）第４項記載の方法であって、前記ラ
ッチ拡張オペレーティング・モードが選択された後で前
記集積回路に検査データを送るかまたはそれから受取る
ために前記デバッグ・インターフェイス端子の少なくと
も一つを用いる段階を更に具備する、方法。 （６）集積回路を設計する方法であって、それぞれが共
通のデバイス・デバッグ・インターフェイスを有するデ
バイス・モジュールのライブラリを供給し；前記集積回
路に対する複数の前記デバイス・モジュールを選択しか
つターゲット・システム・インターフェイスに並列に前
記選択したデバイス・モジュールのそれぞれの前記デバ
イス・インターフェイスを接続し；かつ前記ターゲット
・インターフェイスに配置された所定のコードに応じて
デバッグ・オペレーションに対して前記集積回路に含ま
れた前記デバイス・モジュールのそれぞれを選択するた
めにデコード回路素子を供給する段階を具備する方法。 （７）第６項記載の方法であって、前記デバッグ・オペ
レーションは、回路ボードへの前記集積回路の設置の前
の該集積回路の工場検査；前記回路ボードへの設置の後
の該集積回路の回路内エミュレーション；及び前記集積
回路内のデバイスのパラメトリック検査を含む、方法。

【００５６】（８）複数のモジュール２０４ａ−ｄを有
しうる集積回路１０４を検査する方法を提供する。ター
ゲット・インターフェイス２００は、ターゲット・シス
テム１０４をＩＥＥＥ１１４９．１の拡張である検査シ
ステムに接続するためのインターフェイスを供給する。
ターゲット・システム１０４は、それぞれが複数のモジ
ュール２０４を有している、複数のデバイス２０２を有
しうる。各デバイス２０２は、ターゲット・インターフ
ェイス２００に接続するデバイス・インターフェイス２
１０を有する。デコーダ１０２０は、検査コードをモジ
ュール２０４ａ−ｄのいずれか一つに容易に指向させる
拡張オペレーティング・モードをイネーブルすべくイン
ターフェイス２００からのある一定の信号をデコードす
る。システム１０４のハードウェア及びソフトウェア・
デバッギングは、インターフェイス２００によって支援
されかつシステム１０４の製造検査は、簡略化される。

【図面の簡単な説明】

【図１】本発明によるターゲット・システムに対するイ
ンターフェイスを有するデバッグ環境のブロック図であ
る。

【図２】本発明の態様を含むターゲット・システムの４
レベル・デバッグ構造を示す図である。

【図３】一つがＣＰＵコアを含んでいる、一つ以上のデ
バイスでターゲット・システムをデバッグするために必
要なシステム接続性を示しているブロック図である。

【図４】複数のデバイスにおいて複数のＣＰＵｓでデバ
ッグするために必要なシステム接続性を示してブロック
図である。

【図５】単一のデバイスにおいて複数のＣＰＵｓでデバ
ッグするために必要なシステム接続性を示しているブロ
ック図である。

【図６】本発明による、更なるピンｎＥＴ０及びｎＥＴ
１を有するＪＴＡＧコネクタ・ヘッダを示す図である。

【図７】例示ターゲット・システムのデバッグ接続性を
示すブロック図である。

【図８】本発明によるターゲット・システムでのプログ
ラム実行の再開始に対して生成されたｎＥＴｘＰｉｎ制
御を示しているタイミング図である。

【図９】一つのＣＰＵを有しかつ図２によるデバイス・
デバッグ・インターフェイスに接続される単一のメガモ
ジュール（ＭｅｇａＭｏｄｕｌｅ）を示している回路図
である。

【図１０】本発明による、完全共有デバイス・デバッグ
・インターフェイスの例示的実施を示している回路図で
ある。

【図１１】単一のデバイス・デバッグ・インターフェイ
スを共有している複数のメガモジュール（ＭｅｇａＭｏ
ｄｕｌｅｓ）を示している回路図である。

【図１２】ｎＥＴｘ端子を直接制御するかまたはマージ
・ロジックを介してｎＥＴｘ端子を共同で制御すること
ができる出力を供給するメガモジュール（ＭｅｇａＭｏ
ｄｕｌｅｓ）を示しているブロック図である。

【図１３】図１２に示すマージ・ロジックの回路図であ
る。

【図１４】本発明によるデコーダによってデコードされ
た並列規定式拡張型オペレーティング・モードを用いて
いる４つの個別に検査可能なモジュールの一般的な構成
を示している回路図である。

【符号の説明】

１０４ ターゲット・システム（集積回路） ２００ ターゲット・インターフェイス ２０２ デバイス ２０４ａ−ｄ モジュール ２１０ デバイス・インターフェイス

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のデバイス・デバッグ・インターフ
   ェイス端子を有するターゲット・システム・デバッグ・
   インターフェイスを有している集積回路を動作する方法
   であって、 複数の組合せ拡張オペレーティング・モードから選択し
   た第１の拡張オペレーション・モードを特定する信号の
   第１の所定のパターンを前記ターゲット・システム・デ
   バッグ・インターフェイスに配置し；前記選択した組合
   せ拡張オペレーティング・モードにより前記集積回路を
   動作し；複数のラッチ拡張オペレーティング・モードか
   ら選択した第２の拡張オペレーション・モードを特定す
   る信号の第２の所定のパターンを前記ターゲット・シス
   テム・デバッグ・インターフェイスに配置し；デバッグ
   ・オペレーションにシフトするために前記ターゲット・
   システム・デバッグ・インターフェイス端子の一つの第
   １の信号を検出し；かつ前記第１の信号に応じて前記選
   択したラッチ拡張オペレーティング・モードにより前記
   集積回路を動作する段階を具備することを特徴とする方
   法。