JP2001189387A - システムオンチップの設計検証方法および装置 - Google Patents
システムオンチップの設計検証方法および装置Info
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- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】システムオンチップの設計を正確高速且つ低コ
ストで検証する方法と装置を提供する。 【解決手段】シテムオンチップに集積される各コアの検
証を行うステップと、各コアに相当するシリコンＩＣと
コア提供者からのシミュレーション・テストベンチを使
用するステップと、各コア間のインターフェイス、コ
ア、オンチップバス、およびグルーロジックをシステム
オンチップの設計において形成されたテストベンチとグ
ルーロジックのＦＰＧＡまたはエミュレーションを用い
て検証するステップと、コアとコア間のタイミングおよ
びシステムオンチップレベルのタイミングを検証するス
テップと、システムオンチップ全体のシミュレーション
・テストベンチを使用しかつアプリケーションを実行す
ることによりシステム全体としての設計の検証するステ
ップと、による検証方法の実施を可能にする。
ストで検証する方法と装置を提供する。 【解決手段】シテムオンチップに集積される各コアの検
証を行うステップと、各コアに相当するシリコンＩＣと
コア提供者からのシミュレーション・テストベンチを使
用するステップと、各コア間のインターフェイス、コ
ア、オンチップバス、およびグルーロジックをシステム
オンチップの設計において形成されたテストベンチとグ
ルーロジックのＦＰＧＡまたはエミュレーションを用い
て検証するステップと、コアとコア間のタイミングおよ
びシステムオンチップレベルのタイミングを検証するス
テップと、システムオンチップ全体のシミュレーション
・テストベンチを使用しかつアプリケーションを実行す
ることによりシステム全体としての設計の検証するステ
ップと、による検証方法の実施を可能にする。
Description
【０００１】
【発明の属する技術分野】この発明は、複数の機能コア
を有するシステムオンチップ（ＳｏＣ）集積回路の設計
の完全性を試験するための方法および装置に関し、特に
各コアの意図した機能、各コアのタイミング、各コア間
のインタフェース、およびシステムオンチップのシステ
ム全体としての動作のそれぞれについて正しい設計がさ
れているかを確認するようにしたシステムオンチップの
設計検証方法および装置に関する。
を有するシステムオンチップ（ＳｏＣ）集積回路の設計
の完全性を試験するための方法および装置に関し、特に
各コアの意図した機能、各コアのタイミング、各コア間
のインタフェース、およびシステムオンチップのシステ
ム全体としての動作のそれぞれについて正しい設計がさ
れているかを確認するようにしたシステムオンチップの
設計検証方法および装置に関する。
【０００２】
【従来の技術】最近数年間において、ＡＳＩＣ（Applic
ation Specific IC）の技術は、チップ組み合わせ思考
から埋込みコアをベースとしたシステムオンチップの思
考に発展している。これらのシステムオンチップは、
「コア」（ＩＰまたは知的財産とも称される）として知
られる設計済みの複雑で各種のアプリケーションに寄与
する機能ブロックを用いて構成されている。これらの機
能コアは、一般にＶｅｒｉｌｏｇ／ＶＨＤＬのような高
級記述言語（ＨＤＬ）の形態として（ソフトコアとも称
される）、あるいはＧＤＳＩＩのようなトランジスタレ
ベルのレイアウトの形態として（ハードコアとも称され
る）入手することができる。システムオンチップは、オ
ンチップによる機能を形成するために、ハードコアとソ
フトコアの組み合わせとして構成されている。そのよう
なオンチップ機能の例は、マイクロプロセッサ、大規模
メモリアレー、オーディオ・ビデオコントローラ、モデ
ム、インターネット・チューナ、二次元・三次元グラフ
ィック・コントローラ、DSP等である。
ation Specific IC）の技術は、チップ組み合わせ思考
から埋込みコアをベースとしたシステムオンチップの思
考に発展している。これらのシステムオンチップは、
「コア」（ＩＰまたは知的財産とも称される）として知
られる設計済みの複雑で各種のアプリケーションに寄与
する機能ブロックを用いて構成されている。これらの機
能コアは、一般にＶｅｒｉｌｏｇ／ＶＨＤＬのような高
級記述言語（ＨＤＬ）の形態として（ソフトコアとも称
される）、あるいはＧＤＳＩＩのようなトランジスタレ
ベルのレイアウトの形態として（ハードコアとも称され
る）入手することができる。システムオンチップは、オ
ンチップによる機能を形成するために、ハードコアとソ
フトコアの組み合わせとして構成されている。そのよう
なオンチップ機能の例は、マイクロプロセッサ、大規模
メモリアレー、オーディオ・ビデオコントローラ、モデ
ム、インターネット・チューナ、二次元・三次元グラフ
ィック・コントローラ、DSP等である。
【０００３】多くの場合、このようなコア（以後「機能
コア」ともいう）は、コア提供会社より購入することが
でき、これを集積回路化してシステムオンチップを形成
する。機能コアを外部より購入する場合、コア提供会社
は、そのコアのシミュレーションテストベンチととも
に、その設計ネットリストを購入者に提供する。したが
って、そのコアがシステムオンチップに集積する場合、
そのコアのテストベンチを、直接的に何らの変更も加え
ずに、集積されたシステムオンチップの設計の動作検証
に用いることが望ましい。
コア」ともいう）は、コア提供会社より購入することが
でき、これを集積回路化してシステムオンチップを形成
する。機能コアを外部より購入する場合、コア提供会社
は、そのコアのシミュレーションテストベンチととも
に、その設計ネットリストを購入者に提供する。したが
って、そのコアがシステムオンチップに集積する場合、
そのコアのテストベンチを、直接的に何らの変更も加え
ずに、集積されたシステムオンチップの設計の動作検証
に用いることが望ましい。
【０００４】現在においては、コアの設計は、Ｖｅｒｉ
ｌｏｇ／ＶＨＤＬのような高級記述言語を用いて、ブロ
ックあるいはサブブロックについて記述され、ビヘイビ
オラルおよびゲートレベルのＶｅｒｉｌｏｇ／ＶＨＤＬ
シミュレータによりシミュレートされている。このシミ
ュレーションは、コア設計がシリコンＩＣに組み込まれ
る前に、その機能をチェックすることを目的としてい
る。
ｌｏｇ／ＶＨＤＬのような高級記述言語を用いて、ブロ
ックあるいはサブブロックについて記述され、ビヘイビ
オラルおよびゲートレベルのＶｅｒｉｌｏｇ／ＶＨＤＬ
シミュレータによりシミュレートされている。このシミ
ュレーションは、コア設計がシリコンＩＣに組み込まれ
る前に、その機能をチェックすることを目的としてい
る。
【０００５】システムオンチップの設計において、その
設計の有効性を検証することが最も重要でかつ難しい仕
事の１つである。それは、完全な機能の検証を経なくて
は、設計上の問題を発見することも取り除くこともでき
ないからである。シミュレーション速度が遅いこと、シ
ステムオンチップのサイズが大規模であることの理由に
より、今日の装置や方法によっては、システムオンチッ
プの全体レベルでの設計有効性の確認はほとんど不可能
な仕事である。
設計の有効性を検証することが最も重要でかつ難しい仕
事の１つである。それは、完全な機能の検証を経なくて
は、設計上の問題を発見することも取り除くこともでき
ないからである。シミュレーション速度が遅いこと、シ
ステムオンチップのサイズが大規模であることの理由に
より、今日の装置や方法によっては、システムオンチッ
プの全体レベルでの設計有効性の確認はほとんど不可能
な仕事である。
【０００６】検証とは受付けた対象のチェックを意味
し、それはシステム設計について言えば、仕様との対比
における設計をチェックすることを意味する。システム
設計においてその検証は、ある抽象レベルから他の抽象
レベルへの翻訳が正しいかを証明することにより実行さ
れる。この目的は、実用的な限度においてこの設計を実
施し、チップを製造する際に、意図したようにシステム
が動作するかを判断することである。システムオンチッ
プは、複数の埋込コアによる単一のハードウェア素子で
ある。したがって、システムオンチップの設計検証は、
コアの検証、コア間の相互接続についての検証、および
コアを組み合わせたシステム全体としての検証により構
成される。
し、それはシステム設計について言えば、仕様との対比
における設計をチェックすることを意味する。システム
設計においてその検証は、ある抽象レベルから他の抽象
レベルへの翻訳が正しいかを証明することにより実行さ
れる。この目的は、実用的な限度においてこの設計を実
施し、チップを製造する際に、意図したようにシステム
が動作するかを判断することである。システムオンチッ
プは、複数の埋込コアによる単一のハードウェア素子で
ある。したがって、システムオンチップの設計検証は、
コアの検証、コア間の相互接続についての検証、および
コアを組み合わせたシステム全体としての検証により構
成される。
【０００７】現在のシステムオンチップの設計手法にお
いて、システムオンチップの仕様の開発とともに、ビヘ
イビオラル・モデル（行動モデル）が開発され、それに
より設計の有効確認あるいはシステム動作の検証のため
のシミュレーション用テストベンチが形成される。
いて、システムオンチップの仕様の開発とともに、ビヘ
イビオラル・モデル（行動モデル）が開発され、それに
より設計の有効確認あるいはシステム動作の検証のため
のシミュレーション用テストベンチが形成される。
【０００８】システムレベルでの検証は、設計のハイア
ラキ（階級）に基づいて実施される。最初にブロックレ
ベル（通常それはコアレベル）において、スタンドアロ
ン（単一状態）での正当性がチェックされる。次に、こ
れらのコア間のインタフェースが、処理タイプとデータ
内容についての正当性がチェックされる。次のステップ
においては、完全にアセンブリされたチップ上で、アプ
リケーション・ソフトウェアあるいはそれに等価のテス
トベンチを走らせる。これはハードウェアとソフトウェ
アの共同検証を伴う(M. Keating and P. Bricaud, "Reu
se methodologymanual",Kluwer Academic Press, 1998;
J. Stcunstrub and W. Wolf, "hardware-software co-
design" KluwerAcademic Press, 1997)。ソフトウェア
はそのソフトウェアコードをその動作時間で実行するこ
とにより始めて検証することができるのであり、このた
めソフトウェアとハードウェアの共同シミュレーション
を行う必要がある。
ラキ（階級）に基づいて実施される。最初にブロックレ
ベル（通常それはコアレベル）において、スタンドアロ
ン（単一状態）での正当性がチェックされる。次に、こ
れらのコア間のインタフェースが、処理タイプとデータ
内容についての正当性がチェックされる。次のステップ
においては、完全にアセンブリされたチップ上で、アプ
リケーション・ソフトウェアあるいはそれに等価のテス
トベンチを走らせる。これはハードウェアとソフトウェ
アの共同検証を伴う(M. Keating and P. Bricaud, "Reu
se methodologymanual",Kluwer Academic Press, 1998;
J. Stcunstrub and W. Wolf, "hardware-software co-
design" KluwerAcademic Press, 1997)。ソフトウェア
はそのソフトウェアコードをその動作時間で実行するこ
とにより始めて検証することができるのであり、このた
めソフトウェアとハードウェアの共同シミュレーション
を行う必要がある。
【０００９】ＡＳＩＣ（アプリケーション・スペシフィ
ックＩＣ）あるいはＦＰＧＡ（フィールド・プログラマ
ブル・ゲートアレー）によるハードウェア試作品（プロ
トタイプ）を形成し、それをシステム全体としての動作
を検証するために用いることも頻繁に行われる。
ックＩＣ）あるいはＦＰＧＡ（フィールド・プログラマ
ブル・ゲートアレー）によるハードウェア試作品（プロ
トタイプ）を形成し、それをシステム全体としての動作
を検証するために用いることも頻繁に行われる。
【００１０】（機能の検証）第１図は、コア設計におけ
る異なる抽象化レベルとその各レベルにおいて現在用い
られている検証方法例をあらわしている。第１図では抽
象化の最上位レベルから最下位レベルに向かって、ビヘ
イビオラル（行動）ＨＤＬレベル２１、ＲＴＬ（レジス
タ・トランスファ・ランゲージ）レベル２３、ゲートレ
ベル２５および物理的設計レベル２７がそれぞれ示され
ている。そのような異なる抽象化レベルに対応する検証
方法例が、第１図のブロック２８に示されている。この
ような検証方法における各種の試験種類には、以下のよ
うなものがある。
る異なる抽象化レベルとその各レベルにおいて現在用い
られている検証方法例をあらわしている。第１図では抽
象化の最上位レベルから最下位レベルに向かって、ビヘ
イビオラル（行動）ＨＤＬレベル２１、ＲＴＬ（レジス
タ・トランスファ・ランゲージ）レベル２３、ゲートレ
ベル２５および物理的設計レベル２７がそれぞれ示され
ている。そのような異なる抽象化レベルに対応する検証
方法例が、第１図のブロック２８に示されている。この
ような検証方法における各種の試験種類には、以下のよ
うなものがある。
【００１１】（１）設計仕様に追従しているか確認する
ための追従テスト。 （２）電圧、温度あるいはプロセスの各条件における最
大値と最小値のような両極端な状態でのテストであるコ
ーナテスト。 （３）基本的に特定の対象を有せず、まれにバグを検出
できるのみのランダムテスト。 （４）設計を現実に適用して、意図した機能の誤記を修
正することができる実コードテスト。 （５）設計の修正後に集合的に行う回帰テスト。一般的
にバグを修正する毎にテスト条件を付加した新たなテス
トが必要となる。
ための追従テスト。 （２）電圧、温度あるいはプロセスの各条件における最
大値と最小値のような両極端な状態でのテストであるコ
ーナテスト。 （３）基本的に特定の対象を有せず、まれにバグを検出
できるのみのランダムテスト。 （４）設計を現実に適用して、意図した機能の誤記を修
正することができる実コードテスト。 （５）設計の修正後に集合的に行う回帰テスト。一般的
にバグを修正する毎にテスト条件を付加した新たなテス
トが必要となる。
【００１２】テストベンチの開発については、目標とす
るシステムオンチップやコアの機能により異なる。例え
ばプロセッサのテストベンチは、インストラクションに
基づいたテストプログラムを実行するが、バスコントロ
ーラ・インタフェースコアの場合は、バス機能モデルと
バスモニタを用いてテスト信号を与え、そのシミュレー
ション出力結果をチェックする。このようなアプローチ
における問題は、ビヘイビオラル・テストベンチは非常
に速度が遅いことである。
るシステムオンチップやコアの機能により異なる。例え
ばプロセッサのテストベンチは、インストラクションに
基づいたテストプログラムを実行するが、バスコントロ
ーラ・インタフェースコアの場合は、バス機能モデルと
バスモニタを用いてテスト信号を与え、そのシミュレー
ション出力結果をチェックする。このようなアプローチ
における問題は、ビヘイビオラル・テストベンチは非常
に速度が遅いことである。
【００１３】テスト信号あるいはテストパターンを発生
した後、その応答出力が正しいかどうかをチェックする
必要がある。現在において、そのようなチェックは、出
力波形を観察することにより手動的に行っているが、設
計に変更があった場合には、このような手動によるチェ
ックは不可能になる。応答出力を検証する他の方法とし
ては、実際のアプリケーション・ソフトウェアを実行す
ることであり、これは基本的にハードウェアとソフトウ
ェアの共同シミュレーションをすることである。しかし
この方法は、現在のコンピュータを用いた場合には、非
常に非効率的である。さらにそのようなテストベンチに
おいて、アプリケーションソフトウェアと機能コア間の
やりとり（トランザクション）は、シミュレーションの
全体のサイクルにおけるわずか一部に相当するにすぎな
い。したがって、わずか一部の機能が検証されるにすぎ
ない。
した後、その応答出力が正しいかどうかをチェックする
必要がある。現在において、そのようなチェックは、出
力波形を観察することにより手動的に行っているが、設
計に変更があった場合には、このような手動によるチェ
ックは不可能になる。応答出力を検証する他の方法とし
ては、実際のアプリケーション・ソフトウェアを実行す
ることであり、これは基本的にハードウェアとソフトウ
ェアの共同シミュレーションをすることである。しかし
この方法は、現在のコンピュータを用いた場合には、非
常に非効率的である。さらにそのようなテストベンチに
おいて、アプリケーションソフトウェアと機能コア間の
やりとり（トランザクション）は、シミュレーションの
全体のサイクルにおけるわずか一部に相当するにすぎな
い。したがって、わずか一部の機能が検証されるにすぎ
ない。
【００１４】（インタフェースの検証）システムオンチ
ップの設計において、コアとコアとの間のインタフェー
スを検証する必要がある。通常、インタフェースは、コ
アとコア間バス、あるいはチップ全体用のバスにより、
コア間を接続するためのアドレスとデータによる一定の
構造を有している。またインタフェースは何らかの形式
による制御機構、リクエストや許可のような信号、及び
バスコントローラを有している。このようなインタフェ
ースにおける一定構造は、所定シーケンス数のデータや
制御信号を処理することにより規定することができる。
ップの設計において、コアとコアとの間のインタフェー
スを検証する必要がある。通常、インタフェースは、コ
アとコア間バス、あるいはチップ全体用のバスにより、
コア間を接続するためのアドレスとデータによる一定の
構造を有している。またインタフェースは何らかの形式
による制御機構、リクエストや許可のような信号、及び
バスコントローラを有している。このようなインタフェ
ースにおける一定構造は、所定シーケンス数のデータや
制御信号を処理することにより規定することができる。
【００１５】インタフェースの検証には、各インタフェ
ースにおける全ての可能な処理の一覧が必要となるが、
そのような全てのテスト信号を形成することは実際には
できないので、そのような検証は不可能である。したが
って限られた範囲での検証が行われる。この限られた検
証の後、次のタスクは、各コアが受領する全てのデータ
の値および全てのデータのシーケンスについて、そのコ
アが正しく行動するかを検証することである。全ての異
なるデータ値を処理することは、必要データ量が大きす
ぎるので、そのような検証は不可能である。したがっ
て、今日においては、非常に不完全な検証しかされてい
ない。
ースにおける全ての可能な処理の一覧が必要となるが、
そのような全てのテスト信号を形成することは実際には
できないので、そのような検証は不可能である。したが
って限られた範囲での検証が行われる。この限られた検
証の後、次のタスクは、各コアが受領する全てのデータ
の値および全てのデータのシーケンスについて、そのコ
アが正しく行動するかを検証することである。全ての異
なるデータ値を処理することは、必要データ量が大きす
ぎるので、そのような検証は不可能である。したがっ
て、今日においては、非常に不完全な検証しかされてい
ない。
【００１６】（タイミングの検証）タイミングの検証
は、機能の検証よりもさらに困難なタスクである。静的
タイミング分析が、現在最も広く用いられている方法で
ある。静的タイミング分析は、各種の技術ライブラリに
より合成されたコアの代表的なネットリストについて実
行される。静的タイミング分析は、不良信号路が適切に
抽出されないため、信頼を置くことはできない。不良信
号路を除去することは、手動のプロセスによることにな
り、過誤が起こる可能性がある。ゲートレベルでのシミ
ュレーションは、そのような過誤について現実的なチェ
ックを行うことができるが、テスト信号を形成するた
め、さらにゲートレベルにおけるあらゆるタイミング信
号路をシミュレーションするために、多大な時間を要す
るので、完全な解決策とはならない。さらに、このゲー
トレベルによるシミュレーションは、設計技術者が適切
に検出するにはあまりにも複雑で大量であるために、最
悪条件下でのタイミングの検証をすることは不可能であ
る。
は、機能の検証よりもさらに困難なタスクである。静的
タイミング分析が、現在最も広く用いられている方法で
ある。静的タイミング分析は、各種の技術ライブラリに
より合成されたコアの代表的なネットリストについて実
行される。静的タイミング分析は、不良信号路が適切に
抽出されないため、信頼を置くことはできない。不良信
号路を除去することは、手動のプロセスによることにな
り、過誤が起こる可能性がある。ゲートレベルでのシミ
ュレーションは、そのような過誤について現実的なチェ
ックを行うことができるが、テスト信号を形成するた
め、さらにゲートレベルにおけるあらゆるタイミング信
号路をシミュレーションするために、多大な時間を要す
るので、完全な解決策とはならない。さらに、このゲー
トレベルによるシミュレーションは、設計技術者が適切
に検出するにはあまりにも複雑で大量であるために、最
悪条件下でのタイミングの検証をすることは不可能であ
る。
【００１７】（システムオンチップ全体の検証）システ
ムオンチップの設計検証の主な目標は、最終ユーザによ
り使用されるような形態での、システム全体としての動
作を検証することである。このためには、全ての機能コ
ア（ハードウェア・モデル）の完全な機能モデルが必要
であり、かつ実際のシステムのアプリケーションが適切
な量的範囲内で実行できることが必要である。新たなシ
ステムの場合には、そのようなアプリケーションは存在
しないこともある。ここでの主な問題はシミュレーショ
ン速度である。例えばＲＴＬ（レジスタ・トランスファ
・ランゲージ）レベルであっても、プロセッサにオペレ
ーティング・システムを起動させるために何時間も要す
る。このシミュレーション速度を向上させるためには、
シミュレーションをより高速に実行するためにより高い
抽象レベルを用いるか、ハードウェアによるプロトタイ
プ化、またはエミュレーションのいずれかの方法を用い
る。
ムオンチップの設計検証の主な目標は、最終ユーザによ
り使用されるような形態での、システム全体としての動
作を検証することである。このためには、全ての機能コ
ア（ハードウェア・モデル）の完全な機能モデルが必要
であり、かつ実際のシステムのアプリケーションが適切
な量的範囲内で実行できることが必要である。新たなシ
ステムの場合には、そのようなアプリケーションは存在
しないこともある。ここでの主な問題はシミュレーショ
ン速度である。例えばＲＴＬ（レジスタ・トランスファ
・ランゲージ）レベルであっても、プロセッサにオペレ
ーティング・システムを起動させるために何時間も要す
る。このシミュレーション速度を向上させるためには、
シミュレーションをより高速に実行するためにより高い
抽象レベルを用いるか、ハードウェアによるプロトタイ
プ化、またはエミュレーションのいずれかの方法を用い
る。
【００１８】より高い抽象モデルとしては、ＲＴＬモデ
ルが機能コアについて用いられ、ビヘイビオラル（行
動）モデルやＩＳＡ（インストラクション・セット・ア
ーキテクチャ）モデルが、メモリやプロセッサコアにつ
いて用いられ、バス機能モデルやバスモニタが、通信コ
アをチェックするために用いられる。メディア・プロセ
ッサのようなシステムオンチップにおいては、シミュレ
ーション環境上で実行するためのアプリケーションコー
ドが発生される。ソフトウェア・アプリケーションを用
いる場合には、設計検証としてできることはほとんどな
く、そのシリコンチップが機能しているかあるいは完全
に死んでいるかの判定と、基本的なバグを見つける程度
に限られる。現在は、バスモニタあるいはシーケンスチ
ェッカを通信インタフェースに用いて、手動で不良を検
出している。しかし、そのシミュレーション速度は非常
に遅く、１秒間に１０サイクル程度しかできないので、
現実的なシステム規模に用いるにはあまりにも時間がか
かりすぎる。
ルが機能コアについて用いられ、ビヘイビオラル（行
動）モデルやＩＳＡ（インストラクション・セット・ア
ーキテクチャ）モデルが、メモリやプロセッサコアにつ
いて用いられ、バス機能モデルやバスモニタが、通信コ
アをチェックするために用いられる。メディア・プロセ
ッサのようなシステムオンチップにおいては、シミュレ
ーション環境上で実行するためのアプリケーションコー
ドが発生される。ソフトウェア・アプリケーションを用
いる場合には、設計検証としてできることはほとんどな
く、そのシリコンチップが機能しているかあるいは完全
に死んでいるかの判定と、基本的なバグを見つける程度
に限られる。現在は、バスモニタあるいはシーケンスチ
ェッカを通信インタフェースに用いて、手動で不良を検
出している。しかし、そのシミュレーション速度は非常
に遅く、１秒間に１０サイクル程度しかできないので、
現実的なシステム規模に用いるにはあまりにも時間がか
かりすぎる。
【００１９】ソフトウェアとハードウェアが同時にシミ
ュレーションされることをコシミュレーション（共同シ
ミュレーション）と呼んでいる。ハードウェアはＣ言語
によりモデル化することができ、全体のシステムが単一
のＣ言語プログラムによって実行される。しかしこれは
システムの実施レベルで行われるのではなく、むしろビ
ヘイビオラル（行動的）検証、あるいは実行可能性の検
討ともいうべきものであるので、システム設計の検証と
はならない。ハードウェア素子の実現状態をあらわすＨ
ＤＬ／ＲＴＬが、システム全体の検証のために必要であ
る。共同シミュレーションには、１または２以上のＨＤ
ＬシミュレータとＣ・Ｃ＋＋プログラム間の通信が必要
である。したがって、現在における共同シミュレーショ
ンのさらに別の問題は、異なるシミュレータ間の通信で
ある。
ュレーションされることをコシミュレーション（共同シ
ミュレーション）と呼んでいる。ハードウェアはＣ言語
によりモデル化することができ、全体のシステムが単一
のＣ言語プログラムによって実行される。しかしこれは
システムの実施レベルで行われるのではなく、むしろビ
ヘイビオラル（行動的）検証、あるいは実行可能性の検
討ともいうべきものであるので、システム設計の検証と
はならない。ハードウェア素子の実現状態をあらわすＨ
ＤＬ／ＲＴＬが、システム全体の検証のために必要であ
る。共同シミュレーションには、１または２以上のＨＤ
ＬシミュレータとＣ・Ｃ＋＋プログラム間の通信が必要
である。したがって、現在における共同シミュレーショ
ンのさらに別の問題は、異なるシミュレータ間の通信で
ある。
【００２０】（ハードウェア・プロトタイプ）全ての設
計者は、最初の半導体チップを作成する際に、全ての機
能が完全であることを目指す。しかし、実際にシステム
を形成した場合には、１回目の製作では５０％以上が失
敗する。これはシステムレベルでの検証、すなわちシス
テムオンチップレベルでのデザインの有効性の確認が不
足しているからである。１回目の試作で信頼性ある結果
を得るためには、さらにより現実のアプリケーションを
シミュレーションすることが必要である。このためシミ
ュレーションの時間が非常に長くなる。したがって現在
可能なより現実的な手段は、非常にコスト高にはなる
が、シリコンプロトタイプ（半導体試作品）を用いるこ
とである。このような技術としてＦＰＧＡ／ＬＰＧＡお
よびエミュレーションがある。
計者は、最初の半導体チップを作成する際に、全ての機
能が完全であることを目指す。しかし、実際にシステム
を形成した場合には、１回目の製作では５０％以上が失
敗する。これはシステムレベルでの検証、すなわちシス
テムオンチップレベルでのデザインの有効性の確認が不
足しているからである。１回目の試作で信頼性ある結果
を得るためには、さらにより現実のアプリケーションを
シミュレーションすることが必要である。このためシミ
ュレーションの時間が非常に長くなる。したがって現在
可能なより現実的な手段は、非常にコスト高にはなる
が、シリコンプロトタイプ（半導体試作品）を用いるこ
とである。このような技術としてＦＰＧＡ／ＬＰＧＡお
よびエミュレーションがある。
【００２１】小規模な設計の場合は、ＦＰＧＡ（フィー
ルド・プログラマブル・ゲートアレー）やＬＰＧＡ（レ
ーザ・プログラマブル・ゲートアレー）によるプロトタ
イプを作成することができる。ＦＰＧＡやＬＰＧＡはＡ
ＳＩＣ（アプリケーション・スペシフィックＩＣ）ほど
のゲート数容量や動作速度は得られないが、小さな機能
ブロックやコアには好都合である。しかしシステムオン
チップの全体として用いるには不都合である。複数のＦ
ＰＧＡを回路基板上で相互に接続し、全体としてのシス
テムオンチップのプロトタイプを構成することは可能で
ある。しかしこの場合、もしバグを修正することにより
システムオンチップの再分離が必要となる場合には、Ｆ
ＰＧＡ間の接続も変更する必要が生じ、したがって新た
な回路基板が必要となる。すなわち、設計の変更がある
と非常に大きな費用と時間が必要となる。
ルド・プログラマブル・ゲートアレー）やＬＰＧＡ（レ
ーザ・プログラマブル・ゲートアレー）によるプロトタ
イプを作成することができる。ＦＰＧＡやＬＰＧＡはＡ
ＳＩＣ（アプリケーション・スペシフィックＩＣ）ほど
のゲート数容量や動作速度は得られないが、小さな機能
ブロックやコアには好都合である。しかしシステムオン
チップの全体として用いるには不都合である。複数のＦ
ＰＧＡを回路基板上で相互に接続し、全体としてのシス
テムオンチップのプロトタイプを構成することは可能で
ある。しかしこの場合、もしバグを修正することにより
システムオンチップの再分離が必要となる場合には、Ｆ
ＰＧＡ間の接続も変更する必要が生じ、したがって新た
な回路基板が必要となる。すなわち、設計の変更がある
と非常に大きな費用と時間が必要となる。
【００２２】このように大規模なチップ用設計の評価の
ために複数のＦＰＧＡを組み合わせる方法の代わりに、
エミュレーション技術を用いることができる。エミュレ
ーション技術では、機能ブロック相互間の接続がプログ
ラム可能であり、ボード設計を固定でき、比較的大きな
ゲート容量を実現でき、かつメモリとプロセッサによる
サポートが得られる。もしシステム全体の設計をエミュ
レータに搭載できるのであれば、エミュレーションは、
シミュレーションより高速な動作が得られる。しかし、
実際のシリコンによるシステムと比較すると、その実行
速度はまだ非常に低速である。システムオンチップ・デ
ータあるいはテストベンチ・データのかなりの部分が、
ホストコンピュータにロードされた場合には、エミュレ
ーションの性能はさらに劣化する。この方法のさらに別
の欠点は費用である。現在商業的に入手可能なエミュレ
ーション・システムは、１００万ドルを超過している。
ために複数のＦＰＧＡを組み合わせる方法の代わりに、
エミュレーション技術を用いることができる。エミュレ
ーション技術では、機能ブロック相互間の接続がプログ
ラム可能であり、ボード設計を固定でき、比較的大きな
ゲート容量を実現でき、かつメモリとプロセッサによる
サポートが得られる。もしシステム全体の設計をエミュ
レータに搭載できるのであれば、エミュレーションは、
シミュレーションより高速な動作が得られる。しかし、
実際のシリコンによるシステムと比較すると、その実行
速度はまだ非常に低速である。システムオンチップ・デ
ータあるいはテストベンチ・データのかなりの部分が、
ホストコンピュータにロードされた場合には、エミュレ
ーションの性能はさらに劣化する。この方法のさらに別
の欠点は費用である。現在商業的に入手可能なエミュレ
ーション・システムは、１００万ドルを超過している。
【００２３】設計規模が数１００万トランジスタのよう
に非常に大きい場合、シリコンによるプロトタイプを作
成して最終システムとしての不備を修正することが、現
在可能な唯一の方法である。この場合において、同じプ
ロトタイプが最初のいくつかの不備を修正するために使
用できる。不備の修正の全行程を行うためには、シリコ
ンによるプロトタイプの作成を２ー３回行うことが必要
であるが、１回の作成毎に大きな費用を伴うので、生産
までの総合費用は膨大になる。
に非常に大きい場合、シリコンによるプロトタイプを作
成して最終システムとしての不備を修正することが、現
在可能な唯一の方法である。この場合において、同じプ
ロトタイプが最初のいくつかの不備を修正するために使
用できる。不備の修正の全行程を行うためには、シリコ
ンによるプロトタイプの作成を２ー３回行うことが必要
であるが、１回の作成毎に大きな費用を伴うので、生産
までの総合費用は膨大になる。
【００２４】上述したように、現在用いられている技術
では、システムオンチップの設計を性能、コスト、速度
の観点から有効にテストすることができない。したがっ
て、半導体工業分野において、システムオンチップの設
計の完全な検証を、高速にかつ低コストで実施すること
ができる新たな方法と装置が望まれている。
では、システムオンチップの設計を性能、コスト、速度
の観点から有効にテストすることができない。したがっ
て、半導体工業分野において、システムオンチップの設
計の完全な検証を、高速にかつ低コストで実施すること
ができる新たな方法と装置が望まれている。
【００２５】
【発明が解決しようとする課題】したがって、本発明の
目的は、各コアの機能、各コア間の相互接続の正当性、
およびシステム全体の性能について、完全な設計検証を
することができるシステムオンチップの設計検証方法と
その装置を提供することにある。
目的は、各コアの機能、各コア間の相互接続の正当性、
およびシステム全体の性能について、完全な設計検証を
することができるシステムオンチップの設計検証方法と
その装置を提供することにある。
【００２６】また、本発明の他の目的は、高速でかつ低
コストにより、完全な設計検証をすることができるシス
テムオンチップの設計検証方法とその装置を提供するこ
とにある。
コストにより、完全な設計検証をすることができるシス
テムオンチップの設計検証方法とその装置を提供するこ
とにある。
【００２７】本発明のさらに他の目的は、システムオン
チップ全体としての機能を検証するためのテストを実行
することができる設計検証ステーションを提供すること
にある。
チップ全体としての機能を検証するためのテストを実行
することができる設計検証ステーションを提供すること
にある。
【００２８】また、本発明のさらに他の目的は、現在の
システムで得られるよりはるかに容易に、システムオン
チップのコアの欠陥を修正することができる方法と装置
を提供することにある。
システムで得られるよりはるかに容易に、システムオン
チップのコアの欠陥を修正することができる方法と装置
を提供することにある。
【００２９】本発明は埋込コアによるシステムオンチッ
プの設計検証についての現在の困難性を解決し、設計の
検証あるいは完全な機能検証を行うための新規な方法と
装置をもたらすものである。本発明のシステムはシステ
ムオンチップの全体の機能を検証するために用いること
ができるので、発明者らはこれを設計検証ステーション
と称している。本出願において開示するシステム構成は
非常に効率的であり、より低コストであり、上述した従
来技術とは基本的に異なるものである。
プの設計検証についての現在の困難性を解決し、設計の
検証あるいは完全な機能検証を行うための新規な方法と
装置をもたらすものである。本発明のシステムはシステ
ムオンチップの全体の機能を検証するために用いること
ができるので、発明者らはこれを設計検証ステーション
と称している。本出願において開示するシステム構成は
非常に効率的であり、より低コストであり、上述した従
来技術とは基本的に異なるものである。
【００３０】
【課題を解決するための手段】本発明の１の態様は、複
数の機能コアが集積された埋込コアによるシステムオン
チップの設計を検証する方法である。本発明の方法は、
システムオンチップに集積される各コアの検証を行うス
テップと、各コアに相当するシリコンＩＣとコア提供者
からのシミュレーション・テストベンチを使用するステ
ップと、各コア間のインタフェース、コア、オンチップ
バス、およびグルーロジックをシステムオンチップの設
計において形成されたテストベンチとグルーロジックの
ＦＰＧＡまたはエミュレーションを用いて検証するステ
ップと、コアとコア間のタイミングおよびシステムオン
チップレベルのタイミングを検証するステップと、シス
テムオンチップ全体のシミュレーション・テストベンチ
を使用しかつアプリケーションを実行することによりシ
ステム全体としての設計の検証するステップと、により
構成される。
数の機能コアが集積された埋込コアによるシステムオン
チップの設計を検証する方法である。本発明の方法は、
システムオンチップに集積される各コアの検証を行うス
テップと、各コアに相当するシリコンＩＣとコア提供者
からのシミュレーション・テストベンチを使用するステ
ップと、各コア間のインタフェース、コア、オンチップ
バス、およびグルーロジックをシステムオンチップの設
計において形成されたテストベンチとグルーロジックの
ＦＰＧＡまたはエミュレーションを用いて検証するステ
ップと、コアとコア間のタイミングおよびシステムオン
チップレベルのタイミングを検証するステップと、シス
テムオンチップ全体のシミュレーション・テストベンチ
を使用しかつアプリケーションを実行することによりシ
ステム全体としての設計の検証するステップと、により
構成される。
【００３１】本発明の他の態様は、システムオンチップ
の設計検証を行うための装置である。本発明の装置は、
使用者とのインタフェースを行うとともに設計検証のた
めの全体動作を制御するためのメイン・システム・コン
ピュータと、そのメイン・システム・コンピュータから
受けたテストベンチ・データを用いてシステムオンチッ
プに集積された複数の機能コアをテストするためのテス
トパターンを発生する複数の検証ユニットと、その複数
の検証ユニットとメイン・システム・コンピュータをイ
ンタフェースするシステムバスとにより構成される。本
発明の装置では、複数のシリコンＩＣが検証ユニットに
接続されて、その検証ユニットからテストパターンを受
け、それに対する応答出力を発生してそれを検証ユニッ
トとメイン・システム・コンピュータにより評価する。
そのシリコンＩＣは、システムオンチップに集積される
機能コアと同一の内部構造と機能を有する。
の設計検証を行うための装置である。本発明の装置は、
使用者とのインタフェースを行うとともに設計検証のた
めの全体動作を制御するためのメイン・システム・コン
ピュータと、そのメイン・システム・コンピュータから
受けたテストベンチ・データを用いてシステムオンチッ
プに集積された複数の機能コアをテストするためのテス
トパターンを発生する複数の検証ユニットと、その複数
の検証ユニットとメイン・システム・コンピュータをイ
ンタフェースするシステムバスとにより構成される。本
発明の装置では、複数のシリコンＩＣが検証ユニットに
接続されて、その検証ユニットからテストパターンを受
け、それに対する応答出力を発生してそれを検証ユニッ
トとメイン・システム・コンピュータにより評価する。
そのシリコンＩＣは、システムオンチップに集積される
機能コアと同一の内部構造と機能を有する。
【００３２】
【発明の実施の形態】本発明のシステムオンチップ設計
検証方法の全体的なフローを第２図に示す。この検証方
法は、個々のコアの検証、オンチップバスおよびグルー
ロジックにおける各コア間の接続状態の検証、タイミン
グの検証、およびシステム全体としての動作の検証の４
ステップによるプロセスにより構成されている。
検証方法の全体的なフローを第２図に示す。この検証方
法は、個々のコアの検証、オンチップバスおよびグルー
ロジックにおける各コア間の接続状態の検証、タイミン
グの検証、およびシステム全体としての動作の検証の４
ステップによるプロセスにより構成されている。
【００３３】より具体的には、ステップＳ３１におい
て、検証プロセスは最初に、試験対象としてのコアと同
一構成を有するシリコンＩＣとそのコアのテストベンチ
を用いて、各コアの検証を実行する。次にこのプロセス
は次のステップＳ３２に移行して、コア相互間のインタ
フェース、オンチップバスの機能やグルーロジック機能
を検証する。次のステップＳ３３では、コアとコアとの
間の通信やシステムオンチップレベルでのクリティカル
パスについてのシミュレーション・テストベンチを用い
てコアにおけるタイミングを検証する。最後のステップ
Ｓ３４では、全機能シミュレーション・テストベンチを
用い、かつアプリケーション・ソフトウェアを実行し
て、システムオンチップ全体の設計検証を行う。
て、検証プロセスは最初に、試験対象としてのコアと同
一構成を有するシリコンＩＣとそのコアのテストベンチ
を用いて、各コアの検証を実行する。次にこのプロセス
は次のステップＳ３２に移行して、コア相互間のインタ
フェース、オンチップバスの機能やグルーロジック機能
を検証する。次のステップＳ３３では、コアとコアとの
間の通信やシステムオンチップレベルでのクリティカル
パスについてのシミュレーション・テストベンチを用い
てコアにおけるタイミングを検証する。最後のステップ
Ｓ３４では、全機能シミュレーション・テストベンチを
用い、かつアプリケーション・ソフトウェアを実行し
て、システムオンチップ全体の設計検証を行う。
【００３４】本発明の方法は、第３図に示す装置で実施
することができる。第３図は本発明のシステムオンチッ
プ設計検証の全体的コンセプト、さらに電子自動設計
（ＥＤＡ）環境とこの設計検証ステーションとの関係を
あらわしている。第３図の左上部はＥＤＡ環境を示して
おり、システムオンチップ４３のような半導体素子が、
ＣＡＤ（コンピュータ支援設計）を用いて設計される。
第３図の右下部において、本発明は設計検証ステーショ
ン５０として実施されている。設計検証ステーション５
０は、テストの対象であるシステムオンチップ４３の設
計段階で形成された設計データとテストデータを用い、
さらにシステムオンチップに集積される各コアと同一構
成のシリコンＩＣを用いて、システムオンチップ４３の
設計検証を実施する。
することができる。第３図は本発明のシステムオンチッ
プ設計検証の全体的コンセプト、さらに電子自動設計
（ＥＤＡ）環境とこの設計検証ステーションとの関係を
あらわしている。第３図の左上部はＥＤＡ環境を示して
おり、システムオンチップ４３のような半導体素子が、
ＣＡＤ（コンピュータ支援設計）を用いて設計される。
第３図の右下部において、本発明は設計検証ステーショ
ン５０として実施されている。設計検証ステーション５
０は、テストの対象であるシステムオンチップ４３の設
計段階で形成された設計データとテストデータを用い、
さらにシステムオンチップに集積される各コアと同一構
成のシリコンＩＣを用いて、システムオンチップ４３の
設計検証を実施する。
【００３５】この例において、システムオンチップ４３
は、機能コアＡ、ＢおよびＣを有しており、そのより詳
細な構成は第４図（Ａ）に示されている。ＥＤＡ環境４
１のもとでシステムオンチップが設計されると、設計デ
ータファイル４５とテストデータファイル５３が得られ
る。各種のデータ変換プロセスを経て、設計データファ
イル４５は、設計した半導体集積回路としてのシステム
オンチップを構成する各ゲートをあらわした物理レベル
データに変換される。この物理レベルデータに基づい
て、現実のシステムオンチップ４９が、半導体集積回路
製造工程（シリコンプロセス）により製造される。本発
明においては、このように現実に製造されたシステムオ
ンチップを直接に試験するのではなく、システムオンチ
ップ４３の各機能コアＡ、Ｂ、Ｃ等をあらわす個別のＩ
Ｃを設計検証ステーション５０において検証する。
は、機能コアＡ、ＢおよびＣを有しており、そのより詳
細な構成は第４図（Ａ）に示されている。ＥＤＡ環境４
１のもとでシステムオンチップが設計されると、設計デ
ータファイル４５とテストデータファイル５３が得られ
る。各種のデータ変換プロセスを経て、設計データファ
イル４５は、設計した半導体集積回路としてのシステム
オンチップを構成する各ゲートをあらわした物理レベル
データに変換される。この物理レベルデータに基づい
て、現実のシステムオンチップ４９が、半導体集積回路
製造工程（シリコンプロセス）により製造される。本発
明においては、このように現実に製造されたシステムオ
ンチップを直接に試験するのではなく、システムオンチ
ップ４３の各機能コアＡ、Ｂ、Ｃ等をあらわす個別のＩ
Ｃを設計検証ステーション５０において検証する。
【００３６】システムオンチップの設計段階で得られた
テストデータファイル５３を用いて、テストベンチ５４
によりロジックシミュレーションを実行することによ
り、Ｖｅｒｉｌｏｇ／ＶＣＤのようなＶＣＤデータファ
イル５５が得られる。ＶＣＤデータファイル５５のデー
タは、各機能コアおよびシステムオンチップ全体として
の入力出力間の関係をあらわしている。後で説明する
が、ＶＣＤファイル５５のデータは、イベントフォーマ
ットになっている。ＶＣＤファイル５５のデータは、設
計検証ステーション５０のイベントファイル５８に転送
される。設計検証ステーション５０は、第２図に示した
プロセスによるテストを実施するために、イベントテス
タ５９を複数備えている。
テストデータファイル５３を用いて、テストベンチ５４
によりロジックシミュレーションを実行することによ
り、Ｖｅｒｉｌｏｇ／ＶＣＤのようなＶＣＤデータファ
イル５５が得られる。ＶＣＤデータファイル５５のデー
タは、各機能コアおよびシステムオンチップ全体として
の入力出力間の関係をあらわしている。後で説明する
が、ＶＣＤファイル５５のデータは、イベントフォーマ
ットになっている。ＶＣＤファイル５５のデータは、設
計検証ステーション５０のイベントファイル５８に転送
される。設計検証ステーション５０は、第２図に示した
プロセスによるテストを実施するために、イベントテス
タ５９を複数備えている。
【００３７】設計検証ステーション５０の基本構成例
は、第４図（Ｂ）に示されており、これはソフトウェア
とハードウェアの共同開発および検証を行う。設計検証
ステーション５０は、複数の検証ユニット（ＶＵ）６６
1ー６６Nを有しており、この検証ユニットは被試験デバ
イスのピン構成に基づいて構成変更できる。検証ユニッ
ト６６1ー６６NはシリコンＩＣ６８1−６８Nに割り当て
られる。シリコンＩＣ６８1−６８Nは、試験対象である
システムオンチップに集積される機能コアＡ−Ｎに相当
する機能と構成を有している。
は、第４図（Ｂ）に示されており、これはソフトウェア
とハードウェアの共同開発および検証を行う。設計検証
ステーション５０は、複数の検証ユニット（ＶＵ）６６
1ー６６Nを有しており、この検証ユニットは被試験デバ
イスのピン構成に基づいて構成変更できる。検証ユニッ
ト６６1ー６６NはシリコンＩＣ６８1−６８Nに割り当て
られる。シリコンＩＣ６８1−６８Nは、試験対象である
システムオンチップに集積される機能コアＡ−Ｎに相当
する機能と構成を有している。
【００３８】メイン・システム・コンピュータ６２は、
検証プロセスの全体の動作を制御する。メイン・システ
ム・コンピュータ６２と検証ユニット６６1ー６６N間
は、システムバス６４により接続されている。検証プロ
セスの開始に先立ち、メイン・システム・コンピュータ
６２には、各機能コアＡ−Ｎの設計段階で得られた設計
データ６１とテストベンチデータ６３が与えられる。
検証プロセスの全体の動作を制御する。メイン・システ
ム・コンピュータ６２と検証ユニット６６1ー６６N間
は、システムバス６４により接続されている。検証プロ
セスの開始に先立ち、メイン・システム・コンピュータ
６２には、各機能コアＡ−Ｎの設計段階で得られた設計
データ６１とテストベンチデータ６３が与えられる。
【００３９】設計検証ステーションのより詳細は第５図
に示されており、ここでは設計検証ステーションは、説
明の便宜のために６個の設計検証ステーションＤＶＳ1
ーＤＶＳ6により構成された状態を示している。この例
では、機能コアＡ−Ｅとグルーロジックとを有するシス
テムオンチップ設計の正当性を評価する場合を想定して
いる。この例において、設計検証ステーションＤＶＳ1
は、「バス・マスタ・コア」（機能コアＡ）をテストす
るために構成されており、設計検証ステーションＤＶＳ
2は、「プロセッサ・コア」（機能コアＢ）をテストす
るために構成されており、設計検証ステーションＤＶＳ
3およびＤＶＳ4は、「機能固有コア」（機能コアＣおよ
びＤ）をテストするために構成されており、設計検証ス
テーションＤＶＳ5は、「メモリ・コア」（機能コア
Ｅ）をテストするために構成されている。同様に、設計
検証ステーションＤＶＳ6は、システムオンチップ内の
「グルーロジック」をテストするために構成されてい
る。本発明においては、上記の機能コアＡ−Ｅの設計検
証のために、別のシリコンＩＣ６８1−６８Nを形成して
用いる。
に示されており、ここでは設計検証ステーションは、説
明の便宜のために６個の設計検証ステーションＤＶＳ1
ーＤＶＳ6により構成された状態を示している。この例
では、機能コアＡ−Ｅとグルーロジックとを有するシス
テムオンチップ設計の正当性を評価する場合を想定して
いる。この例において、設計検証ステーションＤＶＳ1
は、「バス・マスタ・コア」（機能コアＡ）をテストす
るために構成されており、設計検証ステーションＤＶＳ
2は、「プロセッサ・コア」（機能コアＢ）をテストす
るために構成されており、設計検証ステーションＤＶＳ
3およびＤＶＳ4は、「機能固有コア」（機能コアＣおよ
びＤ）をテストするために構成されており、設計検証ス
テーションＤＶＳ5は、「メモリ・コア」（機能コア
Ｅ）をテストするために構成されている。同様に、設計
検証ステーションＤＶＳ6は、システムオンチップ内の
「グルーロジック」をテストするために構成されてい
る。本発明においては、上記の機能コアＡ−Ｅの設計検
証のために、別のシリコンＩＣ６８1−６８Nを形成して
用いる。
【００４０】第４図（Ｂ）および第５図に示すように、
本発明のシステムは、バスを基本とする構造を取ってい
る。システムバス６４は、メイン・システム・コンピュ
ータ６２から検証ユニット６６1ー６６5の入力ピンへデ
ータを転送するためのバスであり、業界の標準的なバス
であるＶＭＥバス、ＶＸＩバス、あるいはＰＣＩバスで
もよい。このシステムのピン割り当ては、再構成（割り
当ての変更）することができるので、使用者は、各機能
コアＡ−Ｅに対応する各シリコンＩＣ６８1−６８5の入
出力ピンに応じて、検証ユニットのテストピンを、適宜
グループ分けすることができる。シリコンＩＣ６８1−
６８5は、ピンエレクトロニクス・デバイス搭載ボード
（以後「ピンエレクトロニクス」）６９1ー６９5に搭載
され、相互接続バス７１を通して相互に接続されてい
る。
本発明のシステムは、バスを基本とする構造を取ってい
る。システムバス６４は、メイン・システム・コンピュ
ータ６２から検証ユニット６６1ー６６5の入力ピンへデ
ータを転送するためのバスであり、業界の標準的なバス
であるＶＭＥバス、ＶＸＩバス、あるいはＰＣＩバスで
もよい。このシステムのピン割り当ては、再構成（割り
当ての変更）することができるので、使用者は、各機能
コアＡ−Ｅに対応する各シリコンＩＣ６８1−６８5の入
出力ピンに応じて、検証ユニットのテストピンを、適宜
グループ分けすることができる。シリコンＩＣ６８1−
６８5は、ピンエレクトロニクス・デバイス搭載ボード
（以後「ピンエレクトロニクス」）６９1ー６９5に搭載
され、相互接続バス７１を通して相互に接続されてい
る。
【００４１】第５図に示すように、各ピングループ（割
り当てられた検証ユニット）は、制御コンピュータ６７
を有しており、この制御コンピュータ６７は、データフ
ローの制御、シミュレーション・データのシリコンＩＣ
６８1−６８5への供給とその応答出力の比較、さらに各
コアの各種のタスクのスケジュール管理、各コアやシス
テムオンチップの状態の観察等を行う。制御コンピュー
タ６７1ー６７6は相互に接続されている。また制御コン
ピュータ６７1ー６７6は、メイン・システム・コンピュ
ータ６２に、システムバス６４を経由して接続されてい
る。グルーロジックの検証のための設計検証ステーショ
ンＤＶＳ6には、同期ユニット７５と調停ユニット７６
が設けられており、メイン・システム・コンピュータ６
２と、設計検証ステーションＤＶＳ1ーＤＶＳ6の制御コ
ンピュータ６７1ー６７6との相互のデータ転送を促進す
る機能を果たす。
り当てられた検証ユニット）は、制御コンピュータ６７
を有しており、この制御コンピュータ６７は、データフ
ローの制御、シミュレーション・データのシリコンＩＣ
６８1−６８5への供給とその応答出力の比較、さらに各
コアの各種のタスクのスケジュール管理、各コアやシス
テムオンチップの状態の観察等を行う。制御コンピュー
タ６７1ー６７6は相互に接続されている。また制御コン
ピュータ６７1ー６７6は、メイン・システム・コンピュ
ータ６２に、システムバス６４を経由して接続されてい
る。グルーロジックの検証のための設計検証ステーショ
ンＤＶＳ6には、同期ユニット７５と調停ユニット７６
が設けられており、メイン・システム・コンピュータ６
２と、設計検証ステーションＤＶＳ1ーＤＶＳ6の制御コ
ンピュータ６７1ー６７6との相互のデータ転送を促進す
る機能を果たす。
【００４２】検証プロセスの開始に先だって、メイン・
システム・コンピュータ６２は、個別のテストベンチデ
ータ７８を搭載し、このテストベンチデータを検証ユニ
ット６６1ー６６5に分配する。メイン・システム・コン
ピュータ６２は、ユーザインタフェース、ソフトウェア
・アプリケーションの実行、複数の検証ユニットへの分
配制御等を含む、設計検証の全体プロセスを制御する。
各設計検証ステーションＤＶＳにおいて、検証ユニット
６６は、テストベンチデータに基づいて形成したテスト
パターンを、機能コアに対応するシリコンＩＣ６８に供
給する。後で説明するが、各検証ユニット６６は、イベ
ントテスタとして構成されていることが好ましい。
システム・コンピュータ６２は、個別のテストベンチデ
ータ７８を搭載し、このテストベンチデータを検証ユニ
ット６６1ー６６5に分配する。メイン・システム・コン
ピュータ６２は、ユーザインタフェース、ソフトウェア
・アプリケーションの実行、複数の検証ユニットへの分
配制御等を含む、設計検証の全体プロセスを制御する。
各設計検証ステーションＤＶＳにおいて、検証ユニット
６６は、テストベンチデータに基づいて形成したテスト
パターンを、機能コアに対応するシリコンＩＣ６８に供
給する。後で説明するが、各検証ユニット６６は、イベ
ントテスタとして構成されていることが好ましい。
【００４３】テストパターン（イベント）は、第５図の
ピンエレクトロニクス６９を経由して、被試験デバイス
（シリコンＩＣ６８）に供給される。ピンエレクトロニ
クス６９は、テストピンを割り当てられた被試験デバイ
ス（シリコンＩＣ６８）のデバイスピンに物理的に接続
する。ピンエレクトロニクス６９は、基本的に、試験対
象であるシリコンＩＣ６８と検証ユニット６６間を接続
するためのインタフェース回路により構成されている。
例えば各インタフェース回路は、１または２以上のドラ
イバとコンパレータ（図示せず）およびパフォーマンス
ボードで構成されている。ドライバは、テストパターン
を被試験デバイスの入力ピンに与えるものであり、コン
パレータは、被試験デバイスの応答出力を期待値と比較
するものである。パフォーマンスボードは、被試験デバ
イスを機械的に搭載するためのものである。
ピンエレクトロニクス６９を経由して、被試験デバイス
（シリコンＩＣ６８）に供給される。ピンエレクトロニ
クス６９は、テストピンを割り当てられた被試験デバイ
ス（シリコンＩＣ６８）のデバイスピンに物理的に接続
する。ピンエレクトロニクス６９は、基本的に、試験対
象であるシリコンＩＣ６８と検証ユニット６６間を接続
するためのインタフェース回路により構成されている。
例えば各インタフェース回路は、１または２以上のドラ
イバとコンパレータ（図示せず）およびパフォーマンス
ボードで構成されている。ドライバは、テストパターン
を被試験デバイスの入力ピンに与えるものであり、コン
パレータは、被試験デバイスの応答出力を期待値と比較
するものである。パフォーマンスボードは、被試験デバ
イスを機械的に搭載するためのものである。
【００４４】（各機能コアの検証）本発明において、機
能コアＡ−Ｅの設計検証を実施するために、個別のシリ
コンＩＣ６８1−６８Nを用いる。一般にこのようなシリ
コンＩＣ６８は、その機能コアの提供会社あるいはその
提供会社のパートナーとして半導体を製造する会社から
入手が可能である。本発明のシステム全体を、目的に応
じて構成の割り当てを行う。例えば第４図（Ｂ）や第５
図に示すように、１の検証ユニットを１の機能コア（シ
リコンＩＣ６８）に割り当てる。検証の実施のために、
各機能コアのテストベンチを、各コアの入出力情報とと
もに、メイン・システム・コンピュータ６２に搭載す
る。
能コアＡ−Ｅの設計検証を実施するために、個別のシリ
コンＩＣ６８1−６８Nを用いる。一般にこのようなシリ
コンＩＣ６８は、その機能コアの提供会社あるいはその
提供会社のパートナーとして半導体を製造する会社から
入手が可能である。本発明のシステム全体を、目的に応
じて構成の割り当てを行う。例えば第４図（Ｂ）や第５
図に示すように、１の検証ユニットを１の機能コア（シ
リコンＩＣ６８）に割り当てる。検証の実施のために、
各機能コアのテストベンチを、各コアの入出力情報とと
もに、メイン・システム・コンピュータ６２に搭載す
る。
【００４５】メイン・システム・コンピュータ６２は、
システムピンを１の検証ユニットについて１の機能コア
の関係となるように割り当てるとともに、制御コンピュ
ータ６７を割り当てる。システム性能を強化するために
は、１の制御コンピュータ６７を１の検証ユニットに割
り当てる代わりに、１のピンについて１の制御コンピュ
ータを割り当てることもできる。そのような実施方法
は、第４図（Ｂ）および第５図に示すシステムの直接的
な延長であるので、ここではその内容の記述はしない。
システムピンを１の検証ユニットについて１の機能コア
の関係となるように割り当てるとともに、制御コンピュ
ータ６７を割り当てる。システム性能を強化するために
は、１の制御コンピュータ６７を１の検証ユニットに割
り当てる代わりに、１のピンについて１の制御コンピュ
ータを割り当てることもできる。そのような実施方法
は、第４図（Ｂ）および第５図に示すシステムの直接的
な延長であるので、ここではその内容の記述はしない。
【００４６】機能コアの入出力情報に基づいて、検証ユ
ニット６６のピン数は、例えば６４ピンから２５６ピン
の間の値であり「２のべき乗」であるピン数で構成され
る。このピンは基本的にイベントテスタ・チャンネルで
あり、これを通してテストパターンの供給動作と応答信
号の比較動作が行なわれる。第４図（Ｂ）や第５図に示
す本発明のシステムは、各コアに対するこのようなピン
の再構成や再分配が可能である。したがって、基本的に
全体のシステムを複数の検証ユニット６６として構成す
ることができ、その検証ユニットが、第５図に示すよう
に各コアに割り当てられる。したがって、各個別のコア
について、割り当てられた検証ユニット６６は、専用の
イベント型テストシステムのようになる。イベントテス
タの例については、米国特許出願番号０９／４０６３０
０「イベント型半導体試験システム」に詳述されてお
り、後でも簡単に説明する。検証ユニット６６により、
イベント型のシミュレーション・テストベクタ（コアの
機能および構造テストのため）がコア（シリコンＩＣ６
８）に与えられて、その応答出力がシミュレーションデ
ータ（期待値データ）と比較される。
ニット６６のピン数は、例えば６４ピンから２５６ピン
の間の値であり「２のべき乗」であるピン数で構成され
る。このピンは基本的にイベントテスタ・チャンネルで
あり、これを通してテストパターンの供給動作と応答信
号の比較動作が行なわれる。第４図（Ｂ）や第５図に示
す本発明のシステムは、各コアに対するこのようなピン
の再構成や再分配が可能である。したがって、基本的に
全体のシステムを複数の検証ユニット６６として構成す
ることができ、その検証ユニットが、第５図に示すよう
に各コアに割り当てられる。したがって、各個別のコア
について、割り当てられた検証ユニット６６は、専用の
イベント型テストシステムのようになる。イベントテス
タの例については、米国特許出願番号０９／４０６３０
０「イベント型半導体試験システム」に詳述されてお
り、後でも簡単に説明する。検証ユニット６６により、
イベント型のシミュレーション・テストベクタ（コアの
機能および構造テストのため）がコア（シリコンＩＣ６
８）に与えられて、その応答出力がシミュレーションデ
ータ（期待値データ）と比較される。
【００４７】機能コアの意図機能とタイミングを検証す
るために、メイン・システム・コンピュータ６２は、該
当するコアのシミュレーション・テストベンチデータ
を、対応する検証ユニット６６の制御コンピュータ６７
に供給する。このデータは、対象とするコアの設計シミ
ュレーション・テストベンチである。このテストベンチ
は、信号値とその信号値が０から１または１から０に変
化したときのタイミング情報、すなわちイベント型のテ
ストパターンを有している。したがって、何らのデータ
翻訳は必要なく、そのデータを直接にコア（シリコンＩ
Ｃ６８）に印加することができる。
るために、メイン・システム・コンピュータ６２は、該
当するコアのシミュレーション・テストベンチデータ
を、対応する検証ユニット６６の制御コンピュータ６７
に供給する。このデータは、対象とするコアの設計シミ
ュレーション・テストベンチである。このテストベンチ
は、信号値とその信号値が０から１または１から０に変
化したときのタイミング情報、すなわちイベント型のテ
ストパターンを有している。したがって、何らのデータ
翻訳は必要なく、そのデータを直接にコア（シリコンＩ
Ｃ６８）に印加することができる。
【００４８】このデータ（テストパターン）は設計シミ
ュレーションデータなので、コアに欠陥がなければ、こ
のシミュレーションで予定した通りの動作をすることに
なる。このテストパターンの印加の結果としてのコアの
応答出力は、検証ユニット６６の制御コンピュータ６７
によりシミュレーションデータ（期待値）と比較され
る。このシミュレーションデータとの相違があるとき
は、それが制御コンピュータ６７により検出される。こ
れにより被試験コア（シリコンＩＣ６８）に不良がある
ことが、検証ユニット６６により検出される。このステ
ップにより、システムオンチップの総合レベルでの設計
検証を行う前に、各検証ユニットに対応した被試験コア
（シリコンＩＣ６８）に欠陥がない状態を確立すること
が可能となる。
ュレーションデータなので、コアに欠陥がなければ、こ
のシミュレーションで予定した通りの動作をすることに
なる。このテストパターンの印加の結果としてのコアの
応答出力は、検証ユニット６６の制御コンピュータ６７
によりシミュレーションデータ（期待値）と比較され
る。このシミュレーションデータとの相違があるとき
は、それが制御コンピュータ６７により検出される。こ
れにより被試験コア（シリコンＩＣ６８）に不良がある
ことが、検証ユニット６６により検出される。このステ
ップにより、システムオンチップの総合レベルでの設計
検証を行う前に、各検証ユニットに対応した被試験コア
（シリコンＩＣ６８）に欠陥がない状態を確立すること
が可能となる。
【００４９】本発明の方法と装置はさらに、コアの有す
る欠陥を使用者により修正する作業が、現在のテストシ
ステムを用いるよりもはるかに容易にできる。これは、
本発明の検証システムの環境が、被試験デバイスの元の
設計環境、すなわちＥＤＡ環境と同じであるからであ
り、イベント型データを用いることができるからであ
る。
る欠陥を使用者により修正する作業が、現在のテストシ
ステムを用いるよりもはるかに容易にできる。これは、
本発明の検証システムの環境が、被試験デバイスの元の
設計環境、すなわちＥＤＡ環境と同じであるからであ
り、イベント型データを用いることができるからであ
る。
【００５０】（検証ユニット（イベントテスタ））上記
のように、各検証ユニットは、イベントテスタとして構
成されている。そのようなイベントテスタの例を第６図
を参照して簡単に説明する。イベントテスタのより詳細
については、本発明の出願人と同一の出願人による上記
の米国特許出願番号０９／４０６３００「イベント型半
導体試験システム」に開示されている。イベントテスタ
においては、テストパターンは、信号値の０から１また
は１から０への変化が、基準時間点からの時間長として
記述されている。これに対して、伝統的なサイクル型の
テストデータにおいては、テストパターンは、各テスト
サイクルについて、タイミングデータと波形データとベ
クタデータとの組み合わせにより記述されている。現在
の設計自動化システムは、設計された半導体デバイスの
論理シミュレーションを実行することにより、イベント
形式のテストデータを形成する。したがって、イベント
型のテストシステムは、その半導体デバイスの設計段階
で形成された論理シミュレーションデータを直接的に使
用することができる利点がある。
のように、各検証ユニットは、イベントテスタとして構
成されている。そのようなイベントテスタの例を第６図
を参照して簡単に説明する。イベントテスタのより詳細
については、本発明の出願人と同一の出願人による上記
の米国特許出願番号０９／４０６３００「イベント型半
導体試験システム」に開示されている。イベントテスタ
においては、テストパターンは、信号値の０から１また
は１から０への変化が、基準時間点からの時間長として
記述されている。これに対して、伝統的なサイクル型の
テストデータにおいては、テストパターンは、各テスト
サイクルについて、タイミングデータと波形データとベ
クタデータとの組み合わせにより記述されている。現在
の設計自動化システムは、設計された半導体デバイスの
論理シミュレーションを実行することにより、イベント
形式のテストデータを形成する。したがって、イベント
型のテストシステムは、その半導体デバイスの設計段階
で形成された論理シミュレーションデータを直接的に使
用することができる利点がある。
【００５１】第６図の例において、検証ユニット６６
は、検証ユニット書き込みデコーダ８３、システムバス
６４に接続された制御コンピュータ６７、内部バス８
５、アドレスシーケンサ８８、フェイルメモリ８７、イ
ベントメモリ９０、伸張復元ユニット９２、タイミング
・カウント・スケーリング・ロジック９３、およびイベ
ント発生器９４により構成されている。検証ユニット６
６は、ピンエレクトロニクスを通して、試験対象である
コアの機能を有したシリコンＩＣ６８にテストパターン
を供給する。
は、検証ユニット書き込みデコーダ８３、システムバス
６４に接続された制御コンピュータ６７、内部バス８
５、アドレスシーケンサ８８、フェイルメモリ８７、イ
ベントメモリ９０、伸張復元ユニット９２、タイミング
・カウント・スケーリング・ロジック９３、およびイベ
ント発生器９４により構成されている。検証ユニット６
６は、ピンエレクトロニクスを通して、試験対象である
コアの機能を有したシリコンＩＣ６８にテストパターン
を供給する。
【００５２】検証ユニット書き込みデコーダ８３は、検
証ユニットの身元確認を行うもので、それによりメイン
・システム・コンピュータ６２が、システムバス６４を
通してグループ選択アドレスを送付することにより、検
証ユニット６６の構成を設定することができる。内部バ
ス８５は、ハードウェアとしてのイベントテスタ用のバ
スであり、アドレスシーケンサ８８、フェイルメモリ８
７、イベントメモリ９０、伸張復元ユニット９２、タイ
ミング・カウント・スケーリング・ロジック９３、およ
びイベント発生器９４のようなテスタ内の大部分の構成
ブロックに共通に接続されている。
証ユニットの身元確認を行うもので、それによりメイン
・システム・コンピュータ６２が、システムバス６４を
通してグループ選択アドレスを送付することにより、検
証ユニット６６の構成を設定することができる。内部バ
ス８５は、ハードウェアとしてのイベントテスタ用のバ
スであり、アドレスシーケンサ８８、フェイルメモリ８
７、イベントメモリ９０、伸張復元ユニット９２、タイ
ミング・カウント・スケーリング・ロジック９３、およ
びイベント発生器９４のようなテスタ内の大部分の構成
ブロックに共通に接続されている。
【００５３】上記のように、制御コンピュータ６７は、
メイン・システム・コンピュータ６２から送られた試験
対象コアのテストベンチデータに基づいて、検証ユニッ
ト６６内の他の機能ブロックにインストラクションを供
給する。フェイルメモリ８７は、試験結果を格納するも
のであり、例えばコンパレータ（図示せず）からのシリ
コンＩＣ６８（被試験コア）についての不良情報を、ア
ドレスシーケンサ８８からのアドレス情報ともに格納す
る。フェイルメモリ８７に保存した情報は、被試験コア
とシステムオンチップの不良解析の段階で利用される。
メイン・システム・コンピュータ６２から送られた試験
対象コアのテストベンチデータに基づいて、検証ユニッ
ト６６内の他の機能ブロックにインストラクションを供
給する。フェイルメモリ８７は、試験結果を格納するも
のであり、例えばコンパレータ（図示せず）からのシリ
コンＩＣ６８（被試験コア）についての不良情報を、ア
ドレスシーケンサ８８からのアドレス情報ともに格納す
る。フェイルメモリ８７に保存した情報は、被試験コア
とシステムオンチップの不良解析の段階で利用される。
【００５４】アドレスシーケンサ８８は、イベントメモ
リ９０にアドレスデータを供給する。イベントメモリ９
０は、各イベントのタイミングデータを格納している。
例えば、イベントメモリ９０は、イベントデータを２つ
に分けて保存する。１つはマスタ（基準）クロックの１
周期時間の整数倍の値を示すタイミングデータを格納
し、他の１つは、基準クロックの１周期の端数分のタイ
ミングデータを格納する。
リ９０にアドレスデータを供給する。イベントメモリ９
０は、各イベントのタイミングデータを格納している。
例えば、イベントメモリ９０は、イベントデータを２つ
に分けて保存する。１つはマスタ（基準）クロックの１
周期時間の整数倍の値を示すタイミングデータを格納
し、他の１つは、基準クロックの１周期の端数分のタイ
ミングデータを格納する。
【００５５】イベントメモリのタイミングデータを圧縮
された状態で保存することにより、イベントメモリの必
要な容量を減少させることが好ましい。伸張復元（デコ
ンプレッション）ユニット９２は、イベントメモリ９０
から圧縮されたデータを受け、それを伸張プロセスによ
り復元する。復元されたタイミングデータは、タイミン
グ・カウント・スケーリング・ロジック９３に供給され
る。
された状態で保存することにより、イベントメモリの必
要な容量を減少させることが好ましい。伸張復元（デコ
ンプレッション）ユニット９２は、イベントメモリ９０
から圧縮されたデータを受け、それを伸張プロセスによ
り復元する。復元されたタイミングデータは、タイミン
グ・カウント・スケーリング・ロジック９３に供給され
る。
【００５６】タイミング・カウント・スケーリング・ロ
ジック９３は、イベントメモリからのタイミングデータ
に基づき、現イベントのタイミングを決定する。現イベ
ントのタイミングデータとそれ以前のイベントのタイミ
ングデータを加算して、総合的なタイミングデータを形
成する。タイミング・カウント・スケーリング・ロジッ
ク９３は、タイミングデータをスケーリングファクタに
比例した値に変更する（スケーリング）機能もはたす。
そのようなタイミングデータのスケーリング動作は、タ
イミングデータ（絶対的時間あるいは相対的時間）にス
ケーリングファクタを乗算する動作により構成される。
イベント発生ユニット９４は、タイミング・カウント・
スケーリング・ロジック９３からの総合的なタイミング
データに基づいて、イベント信号を実際に発生する。イ
ベント発生ユニット９４は、そのイベント信号（テスト
パターン）をピンエレクトロニクス６９に供給する。
ジック９３は、イベントメモリからのタイミングデータ
に基づき、現イベントのタイミングを決定する。現イベ
ントのタイミングデータとそれ以前のイベントのタイミ
ングデータを加算して、総合的なタイミングデータを形
成する。タイミング・カウント・スケーリング・ロジッ
ク９３は、タイミングデータをスケーリングファクタに
比例した値に変更する（スケーリング）機能もはたす。
そのようなタイミングデータのスケーリング動作は、タ
イミングデータ（絶対的時間あるいは相対的時間）にス
ケーリングファクタを乗算する動作により構成される。
イベント発生ユニット９４は、タイミング・カウント・
スケーリング・ロジック９３からの総合的なタイミング
データに基づいて、イベント信号を実際に発生する。イ
ベント発生ユニット９４は、そのイベント信号（テスト
パターン）をピンエレクトロニクス６９に供給する。
【００５７】（インタフェース、オンチップバスおよび
グルーロジックの検証）システムオンチップの大部分
は、予め設計された機能コアにより構成されているが、
システムオンチップには常に、その設計者（各種コアを
システムに集積する設計者）により設計された特殊な機
能や各コアを接続する機能を果たすためのロジックが存
在する。そのようなロジックを「グルーロジック」と呼
んでいる。伝統的には、このグルーロジックは、カスタ
ムデザインとして実現されてきたが、最近は埋込のＦＰ
ＧＡ（フィールド・プログラマブル・ゲートアレー）に
より、そのようなグルーロジックを実施することが提案
されている。上述したように、現在の技術においては、
このグルーロジックの検証は、極めて不完全にしかされ
ていない。
グルーロジックの検証）システムオンチップの大部分
は、予め設計された機能コアにより構成されているが、
システムオンチップには常に、その設計者（各種コアを
システムに集積する設計者）により設計された特殊な機
能や各コアを接続する機能を果たすためのロジックが存
在する。そのようなロジックを「グルーロジック」と呼
んでいる。伝統的には、このグルーロジックは、カスタ
ムデザインとして実現されてきたが、最近は埋込のＦＰ
ＧＡ（フィールド・プログラマブル・ゲートアレー）に
より、そのようなグルーロジックを実施することが提案
されている。上述したように、現在の技術においては、
このグルーロジックの検証は、極めて不完全にしかされ
ていない。
【００５８】本発明の方法では、グルーロジックの検証
は、第５図に示すような専用の設計検証ステーションＤ
ＶＳ6のようなサブシステムにより行う。その基本的な
方法は以下である。 （１）第５図に示すように、各種のシリコンＩＣ６８を
接続する相互接続バス７１を、システムオンチップのオ
ンチップバスの模型（モデル）として使用する。これは
各機能コアＡ−Ｅを接続するシステムバスであり、オン
チップバスの行動を模擬するものである。この相互接続
バスにより、インストラクションとデータのフローを、
システムオンチップのレベル（１のコアから他のコア
へ）から設計検証ステーションのレベル（１の検証ユニ
ットから他の検証ユニットへ）のインストラクションと
データのフローに模擬する。したがってこのバスは、シ
ステムオンチップのオンチップバスにおける全てのリク
エスト・許可プロトコルや各コアのインタフェースにお
ける処置を捉えることができる。
は、第５図に示すような専用の設計検証ステーションＤ
ＶＳ6のようなサブシステムにより行う。その基本的な
方法は以下である。 （１）第５図に示すように、各種のシリコンＩＣ６８を
接続する相互接続バス７１を、システムオンチップのオ
ンチップバスの模型（モデル）として使用する。これは
各機能コアＡ−Ｅを接続するシステムバスであり、オン
チップバスの行動を模擬するものである。この相互接続
バスにより、インストラクションとデータのフローを、
システムオンチップのレベル（１のコアから他のコア
へ）から設計検証ステーションのレベル（１の検証ユニ
ットから他の検証ユニットへ）のインストラクションと
データのフローに模擬する。したがってこのバスは、シ
ステムオンチップのオンチップバスにおける全てのリク
エスト・許可プロトコルや各コアのインタフェースにお
ける処置を捉えることができる。
【００５９】（２）グルーロジックを実現するためのＦ
ＰＧＡ（フィールド・プログラマブル・ゲートアレー）
を、専用サブシステムにおいて利用する。さらにその代
替え方法として、専用サブシステムにおいて、グルーロ
ジックをエミュレートする。これらの方法は、それぞれ
第７図と第８図に示されている。
ＰＧＡ（フィールド・プログラマブル・ゲートアレー）
を、専用サブシステムにおいて利用する。さらにその代
替え方法として、専用サブシステムにおいて、グルーロ
ジックをエミュレートする。これらの方法は、それぞれ
第７図と第８図に示されている。
【００６０】第７図はエミュレータによるサブシステム
を示している。この方法では、商業的に得られるどんな
エミュレータでも使用可能である。第７図において、エ
ミュレータ７２は、グルーロジック・テストベンチ・フ
ァイル７７からのグルーロジックの合成可能ＲＴＬデー
タとテストベンチをロードする。同期ユニット７５と調
停ユニット７６は、市販のエミュレータと検証ユニット
とのインタフェースを行うために使用する。制御コンピ
ュータ６７は、メイン・システム・コンピュータ６２と
の同期と通信のタスクを行う。
を示している。この方法では、商業的に得られるどんな
エミュレータでも使用可能である。第７図において、エ
ミュレータ７２は、グルーロジック・テストベンチ・フ
ァイル７７からのグルーロジックの合成可能ＲＴＬデー
タとテストベンチをロードする。同期ユニット７５と調
停ユニット７６は、市販のエミュレータと検証ユニット
とのインタフェースを行うために使用する。制御コンピ
ュータ６７は、メイン・システム・コンピュータ６２と
の同期と通信のタスクを行う。
【００６１】第８図はＦＰＧＡによる方法を示してい
る。この方法では、グルーロジックはＦＰＧＡ７３によ
り実現され、このＦＰＧＡ７３をシリコンＩＰ（知的財
産）、すなわちコアとして取り扱う。もしグルーロジッ
クが、システムオンチップにおいて、埋込ＦＰＧＡとし
て実現される場合には、このＦＰＧＡ７３は、埋込ＦＰ
ＧＡ（グルーロジック）の単独の複製となる。このＦＰ
ＧＡ７３は、独立したＩＰとして用いられ、専用の検証
ユニットに割り当てられる。
る。この方法では、グルーロジックはＦＰＧＡ７３によ
り実現され、このＦＰＧＡ７３をシリコンＩＰ（知的財
産）、すなわちコアとして取り扱う。もしグルーロジッ
クが、システムオンチップにおいて、埋込ＦＰＧＡとし
て実現される場合には、このＦＰＧＡ７３は、埋込ＦＰ
ＧＡ（グルーロジック）の単独の複製となる。このＦＰ
ＧＡ７３は、独立したＩＰとして用いられ、専用の検証
ユニットに割り当てられる。
【００６２】もしグルーロジックがカスタムデザインと
してシステムオンチップに実現される場合には、グルー
ロジックのＲＴＬが、独立のＦＰＧＡとして専用検証ユ
ニットに用いられる。この状態では大部分の場合におい
て、ＦＰＧＡのスピードは、システムオンチップ内のカ
スタム・グルーロジックより低速となる。したがって、
この専用検証ユニットは、追加の同期ユニット７５やバ
スの調停ユニット７６が必要となる。この低速動作スピ
ード以外は、この専用検証ユニットは、他の検証ユニッ
トと構成や動作が類似している。
してシステムオンチップに実現される場合には、グルー
ロジックのＲＴＬが、独立のＦＰＧＡとして専用検証ユ
ニットに用いられる。この状態では大部分の場合におい
て、ＦＰＧＡのスピードは、システムオンチップ内のカ
スタム・グルーロジックより低速となる。したがって、
この専用検証ユニットは、追加の同期ユニット７５やバ
スの調停ユニット７６が必要となる。この低速動作スピ
ード以外は、この専用検証ユニットは、他の検証ユニッ
トと構成や動作が類似している。
【００６３】（タイミングの検証）各機能コアとそのコ
ア間のインタフェース、およびグルーロジックの各機能
が検証されると、システムオンチップレベルにおけるク
リティカル信号路のタイミング検証が行われる。第２図
のステップ３２と３３が完了すると、本発明の設計検証
ステーションにおいて、システムオンチップを構成する
各機能ブロック（コアとグルーロジック）およびその相
互接続関係が利用可能になっている。各コアの機能とグ
ルーロジックは検証されており、各コアのタイミングも
検証されている。したがって、システムオンチップレベ
ルのテストベンチと全てのアプリケーションをシステム
全体に起動することができ、不良があった場合には、そ
の不良は（個別のコアではなく）コアの集積したシステ
ムにあると結論づけることができる。
ア間のインタフェース、およびグルーロジックの各機能
が検証されると、システムオンチップレベルにおけるク
リティカル信号路のタイミング検証が行われる。第２図
のステップ３２と３３が完了すると、本発明の設計検証
ステーションにおいて、システムオンチップを構成する
各機能ブロック（コアとグルーロジック）およびその相
互接続関係が利用可能になっている。各コアの機能とグ
ルーロジックは検証されており、各コアのタイミングも
検証されている。したがって、システムオンチップレベ
ルのテストベンチと全てのアプリケーションをシステム
全体に起動することができ、不良があった場合には、そ
の不良は（個別のコアではなく）コアの集積したシステ
ムにあると結論づけることができる。
【００６４】本発明の方法では、少数のシステムオンチ
ップレベルのシミュレーションベクタ（テストベンチ）
を実行することが好ましい。これによりコアとコア間の
タイミングの正当性とシステムオンチップレベルのタイ
ミングのクリティカルな信号路の正当性が検証される。
このために、システムオンチップレベルのシミュレーシ
ョン・テストベンチをメイン・システム・コンピュータ
にロードする。システムオンチップの設計段階におい
て、そのようなシミュレーション・テストベンチが、タ
イミングについてクリティカルな信号路を実行するため
に開発される。このテストベンチのデータは、イベント
形式になっており、現在の技術では一般にＶｅｒｉｌｏ
ｇ／ＶＨＤＬにより得られるＶＣＤ（バリュー・チェン
ジ・ダンプ）フォーマットで入手できる。
ップレベルのシミュレーションベクタ（テストベンチ）
を実行することが好ましい。これによりコアとコア間の
タイミングの正当性とシステムオンチップレベルのタイ
ミングのクリティカルな信号路の正当性が検証される。
このために、システムオンチップレベルのシミュレーシ
ョン・テストベンチをメイン・システム・コンピュータ
にロードする。システムオンチップの設計段階におい
て、そのようなシミュレーション・テストベンチが、タ
イミングについてクリティカルな信号路を実行するため
に開発される。このテストベンチのデータは、イベント
形式になっており、現在の技術では一般にＶｅｒｉｌｏ
ｇ／ＶＨＤＬにより得られるＶＣＤ（バリュー・チェン
ジ・ダンプ）フォーマットで入手できる。
【００６５】テストベンチデータのベクタは、システム
オンチップの各種の異なる部分を接続するタイミングの
クリティカルな通路について実行する。上述したよう
に、本発明の設計検証ステーションは、システムオンチ
ップの全ての構成素子を有しており、従ってタイミング
検証のためのシミュレーション・テストベンチを実行す
ることにより、設計段階でのシミュレーションと同一の
結果が得られることが期待できる。シミュレーション結
果と異なる結果が得られた場合には、それは不良を意味
し、本発明のイベント型の環境（設計シミュレーション
環境と同等）において、容易に修復できる。
オンチップの各種の異なる部分を接続するタイミングの
クリティカルな通路について実行する。上述したよう
に、本発明の設計検証ステーションは、システムオンチ
ップの全ての構成素子を有しており、従ってタイミング
検証のためのシミュレーション・テストベンチを実行す
ることにより、設計段階でのシミュレーションと同一の
結果が得られることが期待できる。シミュレーション結
果と異なる結果が得られた場合には、それは不良を意味
し、本発明のイベント型の環境（設計シミュレーション
環境と同等）において、容易に修復できる。
【００６６】（システムオンチップの検証および全体設
計の検証）システムオンチップをシステム全体として機
能を検証するためには、設計段階でのシミュレーション
により形成したシステムオンチップレベルの機能ベクタ
を設計検証ステーション上で実行する。これらのベクタ
もイベント形式になっている。多くの場合、これらのベ
クタは、システムオンチップの設計データ（Ｖｅｒｉｌ
ｏｇ／ＶＨＤＬのＲＴＬモデルあるいはビヘイビオラル
モデル）にソフトウェア・アプリケーションを実行して
発生する。これらのベクタは、システムオンチップの異
なる部分について同時にあるいは異なる時間で実行さ
れ、これによりシステムオンチップの全体としての動作
（ビヘイビア）がこれらを結合した応答から決定され
る。
計の検証）システムオンチップをシステム全体として機
能を検証するためには、設計段階でのシミュレーション
により形成したシステムオンチップレベルの機能ベクタ
を設計検証ステーション上で実行する。これらのベクタ
もイベント形式になっている。多くの場合、これらのベ
クタは、システムオンチップの設計データ（Ｖｅｒｉｌ
ｏｇ／ＶＨＤＬのＲＴＬモデルあるいはビヘイビオラル
モデル）にソフトウェア・アプリケーションを実行して
発生する。これらのベクタは、システムオンチップの異
なる部分について同時にあるいは異なる時間で実行さ
れ、これによりシステムオンチップの全体としての動作
（ビヘイビア）がこれらを結合した応答から決定され
る。
【００６７】アプリケーション・プログラムが、Ｃ／Ｃ
＋＋のような高級レベル言語あるいはバイナリ形式であ
るときは、第９図に示すように、ＡＰＩ（アプリケーシ
ョン・プログラム・インタフェース）やＰＬＩ（プログ
ラム・ランゲージ・インタフェース）のようなインタフ
ェースが、これらのプログラムをメイン・システム・コ
ンピュータにロードするため、あるいはメイン・システ
ム・コンピュータと外部世界との通信のために必要とな
る。
＋＋のような高級レベル言語あるいはバイナリ形式であ
るときは、第９図に示すように、ＡＰＩ（アプリケーシ
ョン・プログラム・インタフェース）やＰＬＩ（プログ
ラム・ランゲージ・インタフェース）のようなインタフ
ェースが、これらのプログラムをメイン・システム・コ
ンピュータにロードするため、あるいはメイン・システ
ム・コンピュータと外部世界との通信のために必要とな
る。
【００６８】これを実現するために、メイン・システム
・コンピュータ６２は、複数バスプロトコルを有した複
数分配コントロール機能（第５図や第９図）備えてい
る。これはアプリケーションタスク（ソフトウェアアプ
リケーション）を複数のサブタスクに分解（フォーク）
して、それらのスケジュールを決定し、そのサブタスク
を異なる検証ユニット６６に割り当てることにより対応
するコアに割り当てる。この複数サブタスクに分解する
動作（フォーク動作）は、Ｖｅｒｉｌｏｇ／ＶＨＤＬや
Ｃ／Ｃ＋＋のような高級レベル言語によるアプリケーシ
ョン・ソフトウェア上で行われる。したがって、複数分
配コントロールによるシステムコンパイラは、アプリケ
ーションタスクについてフォーク動作を実施することが
でき、複数の検証ユニット６６により構成される分散コ
ンピュータ環境でそのフォーク動作を実行する。
・コンピュータ６２は、複数バスプロトコルを有した複
数分配コントロール機能（第５図や第９図）備えてい
る。これはアプリケーションタスク（ソフトウェアアプ
リケーション）を複数のサブタスクに分解（フォーク）
して、それらのスケジュールを決定し、そのサブタスク
を異なる検証ユニット６６に割り当てることにより対応
するコアに割り当てる。この複数サブタスクに分解する
動作（フォーク動作）は、Ｖｅｒｉｌｏｇ／ＶＨＤＬや
Ｃ／Ｃ＋＋のような高級レベル言語によるアプリケーシ
ョン・ソフトウェア上で行われる。したがって、複数分
配コントロールによるシステムコンパイラは、アプリケ
ーションタスクについてフォーク動作を実施することが
でき、複数の検証ユニット６６により構成される分散コ
ンピュータ環境でそのフォーク動作を実行する。
【００６９】このフォーク動作の後、そのサブタスクは
システムバスを通して、個々の検証ユニットに分配され
る。制御コンピュータ６７、調停ユニット７６および同
期ユニット７５は、メイン・システム・コンピュータ６
２から各検証ユニット６６の制御コンピュータへの通信
とエラーのないデータ転送を可能にする。このような調
停ユニット７６、同期ユニット７５、およびメイン・シ
ステム・コンピュータ６２による構成は第９図に示され
ている。
システムバスを通して、個々の検証ユニットに分配され
る。制御コンピュータ６７、調停ユニット７６および同
期ユニット７５は、メイン・システム・コンピュータ６
２から各検証ユニット６６の制御コンピュータへの通信
とエラーのないデータ転送を可能にする。このような調
停ユニット７６、同期ユニット７５、およびメイン・シ
ステム・コンピュータ６２による構成は第９図に示され
ている。
【００７０】このサブタスクの割り当てに基づいて、制
御コンピュータ６７は、イベント型ベクタを各機能コア
に与え、その機能コアからの応答信号を収集する。この
応答信号は、調停ユニット７６や同期ユニット７５を用
いたエラー無しのデータ転送により、メイン・システム
・コンピュータ６２に伝送される。メイン・システム・
コンピュータ６２は、「ジョイン」動作を実施し、各応
答信号を合流させてシステムレベルでの応答信号を形成
する。このシステムレベルの応答信号が、シミュレーシ
ョンされた応答信号と比較され、システムオンチップ
が、正しい動作をしているかが決定される。これがアプ
リケーションの実行の場合には、この応答信号はアプリ
ケーションの期待結果と比較される。例えば映像アプリ
ケーションが実行されている場合には、ピクチャフレー
ムの表示が現れることが必要である。応答出力が、シミ
ュレーションデータあるいはアプリケーションの期待値
出力と異なる場合には、メイン・システム・コンピュー
タ６２により、その不一致が検出される。本発明の設計
検証ステーションの環境が、元のシステムオンチップ設
計の環境と同じなので、そのような設計上の問題点は、
設計技術者により容易に修正できる。
御コンピュータ６７は、イベント型ベクタを各機能コア
に与え、その機能コアからの応答信号を収集する。この
応答信号は、調停ユニット７６や同期ユニット７５を用
いたエラー無しのデータ転送により、メイン・システム
・コンピュータ６２に伝送される。メイン・システム・
コンピュータ６２は、「ジョイン」動作を実施し、各応
答信号を合流させてシステムレベルでの応答信号を形成
する。このシステムレベルの応答信号が、シミュレーシ
ョンされた応答信号と比較され、システムオンチップ
が、正しい動作をしているかが決定される。これがアプ
リケーションの実行の場合には、この応答信号はアプリ
ケーションの期待結果と比較される。例えば映像アプリ
ケーションが実行されている場合には、ピクチャフレー
ムの表示が現れることが必要である。応答出力が、シミ
ュレーションデータあるいはアプリケーションの期待値
出力と異なる場合には、メイン・システム・コンピュー
タ６２により、その不一致が検出される。本発明の設計
検証ステーションの環境が、元のシステムオンチップ設
計の環境と同じなので、そのような設計上の問題点は、
設計技術者により容易に修正できる。
【００７１】（フィクスチャまたはパフェーマンスボー
ド）本発明の設計検証ステーションは、シリコンＩＣ
（コア）やグルーロジックとのインタフェースのため
に、パフォーマンスボードを必要とする。第５図から第
９図の例では、デバイス搭載ボード、すなわちパフォー
マンスボード６９は、各コア毎（各設計検証ステーショ
ン毎）に装備されている。第１０図のブロック図では、
パフォーマンスボードについての他の構成を示してい
る。この例では、パフォーマンスボード９０は、全ての
コアとグルーロジックを搭載している。コネクタ９５が
パフォーマンスボード９０上に設けられ、検証ユニット
６６とシリコンＩＣ（コア）６８間を接続する。
ド）本発明の設計検証ステーションは、シリコンＩＣ
（コア）やグルーロジックとのインタフェースのため
に、パフォーマンスボードを必要とする。第５図から第
９図の例では、デバイス搭載ボード、すなわちパフォー
マンスボード６９は、各コア毎（各設計検証ステーショ
ン毎）に装備されている。第１０図のブロック図では、
パフォーマンスボードについての他の構成を示してい
る。この例では、パフォーマンスボード９０は、全ての
コアとグルーロジックを搭載している。コネクタ９５が
パフォーマンスボード９０上に設けられ、検証ユニット
６６とシリコンＩＣ（コア）６８間を接続する。
【００７２】このパフォーマンスボード９０は、従来技
術におけるテスタのパフォーマンスボードによく類似し
ており、例えば多層回路基板により構成されている。テ
スタのパフォーマンスボードとこのパフォーマンスボー
ド９０の基本的な相違は、テスタのパフォーマンスボー
ドは、単一の被試験デバイスを搭載するにすぎないが、
本発明の設計検証ステーションにおけるパフォーマンス
ボード９０は、全てのコアに対応するシリコンＩＣ６８
とグルーロジック（ＦＰＧＡ等）を搭載する。
術におけるテスタのパフォーマンスボードによく類似し
ており、例えば多層回路基板により構成されている。テ
スタのパフォーマンスボードとこのパフォーマンスボー
ド９０の基本的な相違は、テスタのパフォーマンスボー
ドは、単一の被試験デバイスを搭載するにすぎないが、
本発明の設計検証ステーションにおけるパフォーマンス
ボード９０は、全てのコアに対応するシリコンＩＣ６８
とグルーロジック（ＦＰＧＡ等）を搭載する。
【００７３】第１１図は本発明の設計検証ステーション
の別の例を示しており、複数の検証ユニットがメイン・
システム・コンピュータにより直接的に制御されてい
る。この例では、先の例と異なり、各設計検証ステーシ
ョンは、制御コンピュータを有しなく、システムバス６
４を通して、メイン・システム・コンピュータ６２によ
り直接的に制御される。したがって、全てのタスク、例
えば同期、コアの応答信号の評価、タイミング評価、シ
ステムオンチップ全体としての評価等が、メイン・シス
テム・コンピュータ６２により実施される。好ましい実
施例しか明記していないが、上述した開示に基づき、添
付した請求の範囲で、本発明の精神と範囲を離れること
なく、本発明の様々な形態や変形が可能である。
の別の例を示しており、複数の検証ユニットがメイン・
システム・コンピュータにより直接的に制御されてい
る。この例では、先の例と異なり、各設計検証ステーシ
ョンは、制御コンピュータを有しなく、システムバス６
４を通して、メイン・システム・コンピュータ６２によ
り直接的に制御される。したがって、全てのタスク、例
えば同期、コアの応答信号の評価、タイミング評価、シ
ステムオンチップ全体としての評価等が、メイン・シス
テム・コンピュータ６２により実施される。好ましい実
施例しか明記していないが、上述した開示に基づき、添
付した請求の範囲で、本発明の精神と範囲を離れること
なく、本発明の様々な形態や変形が可能である。
【００７４】
【発明の効果】本発明は、上述の説明内容からして、下
記に記載される効果を奏する。各コアの機能、各コア間
の相互接続の正当性、およびシステム全体の性能につい
て、完全な設計検証をすることができるシステムオンチ
ップの設計検証方法とその装置を提供することができ
た。
記に記載される効果を奏する。各コアの機能、各コア間
の相互接続の正当性、およびシステム全体の性能につい
て、完全な設計検証をすることができるシステムオンチ
ップの設計検証方法とその装置を提供することができ
た。
【図１】機能コアの設計における抽象化レベルとその設
計の検証のためにその抽象化レベルに対応した検証方法
を示す概念図である。
計の検証のためにその抽象化レベルに対応した検証方法
を示す概念図である。
【図２】本発明におけるシステムオンチップ設計検証の
全体的コンセプトと設計検証のプロセスを示すフローチ
ャートである。
全体的コンセプトと設計検証のプロセスを示すフローチ
ャートである。
【図３】本発明におけるシステムオンチップ設計検証の
全体的コンセプトであり、電子自動設計（ＥＤＡ）環境
と設計検証ステーションとの関係を含む概念図である。
全体的コンセプトであり、電子自動設計（ＥＤＡ）環境
と設計検証ステーションとの関係を含む概念図である。
【図４】（Ａ）は第３図のＥＤＡ環境で設計されたシス
テムオンチップの例を示すブロック図であり、（Ｂ）は
第３図の設計検証ステーションの基本構成の例を示すブ
ロック図である。
テムオンチップの例を示すブロック図であり、（Ｂ）は
第３図の設計検証ステーションの基本構成の例を示すブ
ロック図である。
【図５】本発明における設計検証ステーションのより詳
細な構成例を示すブロック図であり、複数の検証ユニッ
トを有している。
細な構成例を示すブロック図であり、複数の検証ユニッ
トを有している。
【図６】第５図の検証ユニットの構成例を示すブロック
図であり、検証ユニットはイベントテスタの構成を有し
ている。
図であり、検証ユニットはイベントテスタの構成を有し
ている。
【図７】システムオンチップ内のグルーロジックを評価
するための検証ユニットの構成例を示すブロック図であ
る。
するための検証ユニットの構成例を示すブロック図であ
る。
【図８】システムオンチップ内のグルーロジックを評価
するための検証ユニットの他の構成例を示すブロック図
である。
するための検証ユニットの他の構成例を示すブロック図
である。
【図９】本発明における設計検証ステーションの他の構
成例を示すブロック図であり、高級アプリケーション言
語をサポートする。
成例を示すブロック図であり、高級アプリケーション言
語をサポートする。
【図１０】本発明における設計検証ステーションのさら
に他の構成例を示すブロック図であり、試験対象として
の機能コアを搭載するパフォーマンスボードとの構造的
関係を示している。
に他の構成例を示すブロック図であり、試験対象として
の機能コアを搭載するパフォーマンスボードとの構造的
関係を示している。
【図１１】本発明における設計検証ステーションのさら
に他の構成例を示すブロック図であり、複数の検証ユニ
ットがメイン・システム・コンピュータにより直接的に
制御される。
に他の構成例を示すブロック図であり、複数の検証ユニ
ットがメイン・システム・コンピュータにより直接的に
制御される。
６２ メイン・システム・コンピュータ ６４ バス ６６ 検証ユニット ６７ 制御コンピュータ ６８ シリコンＩＣ ６９ ピンエレクトロニクス・デバイス搭載ボ
ード ７１ 相互接続バス ７２ エミュレータ ７３ フィールド・プログラマブル・ゲートア
レー（ＦＰＧＡ） ７５ 同期ユニット ７６ 調停ユニット ７７ グルーロジックＲＴＬデータ ７８ 個別コアのテストベンチデータ ＤＶＳ 設計検証ステーション
ード ７１ 相互接続バス ７２ エミュレータ ７３ フィールド・プログラマブル・ゲートア
レー（ＦＰＧＡ） ７５ 同期ユニット ７６ 調停ユニット ７７ グルーロジックＲＴＬデータ ７８ 個別コアのテストベンチデータ ＤＶＳ 設計検証ステーション
Claims (33)
- 【請求項１】 複数の機能コアが集積された埋込コア型
システムオンチップの設計を検証する方法において、 システムオンチップに集積される各コアの検証を行うス
テップと、 各コアに相当するシリコンＩＣとコア提供
者からのシミュレーション・テストベンチを使用するス
テップと、 各コア間のインタフェース、コア、オンチップバス、お
よびグルーロジックをシステムオンチップの設計におい
て形成されたテストベンチとグルーロジックのＦＰＧＡ
またはエミュレーションを用いて検証するステップと、 コアとコア間のタイミングおよびシステムオンチップレ
ベルのタイミングを検証するステップと、 システムオンチップ全体のシミュレーション・テストベ
ンチを使用しかつアプリケーションを実行することによ
りシステム全体としての設計を検証するステップと、 により構成されるシステムオンチップの設計検証方法。 - 【請求項２】 上記検証するステップは、複数の検証ユ
ニットを各コアに対応するシリコンＩＣに割り当てた後
に実施する請求項１に記載のシステムオンチップの設計
検証方法。 - 【請求項３】 上記検証するステップは、複数の検証ユ
ニットを各コアに対応するシリコンＩＣに割り当てた後
に実施し、その検証ユニットのテストピンは試験対象で
あるシリコンＩＣの入力・出力ピンに基づいて構成する
請求項１に記載のシステムオンチップの設計検証方法。 - 【請求項４】 上記検証するステップは、複数の検証ユ
ニットを各コアに対応するシリコンＩＣに割り当てた後
に実施し、それぞれの検証ユニットはイベント型テスタ
で構成され、テストパターンの信号値の変化とその変化
点のタイミングをあらわしたイベントデータに基づいて
テストパターンを発生する請求項１に記載のシステムオ
ンチップの設計検証方法。 - 【請求項５】 上記各コアのシミュレーション・テスト
ベンチは、イベント型のフォーマットを有しており、こ
れによりイベント型テスタで構成される検証ユニットに
よりシステムオンチップのコアの不良の発見とその修復
を容易に行う請求項１に記載のシステムオンチップの設
計検証方法。 - 【請求項６】 複数の機能コアが集積された埋込コア型
システムオンチップの設計を検証する方法において、 システムオンチップに集積されるコアに対応する回路構
成を有する複数のシリコンＩＣを備え、複数の検証ユニ
ットを備え、その検証ユニットを試験対象コアに相当す
る上記シリコンＩＣに割り当てるステップと、 その各コアをシステムオンチップ内で結合するためのオ
ンチップバスをモデルとした相互接続バスにより上記シ
リコンＩＣを接続するステップと、 そのシリコンＩＣにテストパターンを印加してそのシリ
コンＩＣの応答出力を評価することによりシステムオン
チップに集積される上記コアの検証を行うテップと、 により構成され、上記テストパターンは、コア提供者か
らのテストベンチデータを用いて直接的に形成されるシ
ステムオンチップの設計検証方法。 - 【請求項７】 エミュレータによりインタフェースとグ
ルーロジックをエミュレーションすることにより、シス
テムオンチップに集積するコア間のインターファイスや
グルーロジックの設計の検証を行うステップをさらに有
する請求項６に記載のシステムオンチップの設計検証方
法。 - 【請求項８】 フィールド・プログラマブル・ゲートア
レー（ＦＰＧＡ）によりインタフェース機能とグルーロ
ジックを実行することにより、システムオンチップに集
積するコア間のインターファイスやグルーロジックの設
計の検証を行うステップをさらに有する請求項６に記載
のシステムオンチップの設計検証方法。 - 【請求項９】 システムオンチップレベルでのテストベ
ンチデータに基づいて形成したテスト信号を各コアに対
応するシリコンＩＣに与えることにより、コアとコア間
のタイミングおよびシステムオンチップレベルでのタイ
ミング・クリティカル信号路のタイミングの設計の検証
を行うステップをさらに有する請求項６に記載のシステ
ムオンチップの設計検証方法。 - 【請求項１０】 システムオンチップ全体のシミュレー
ション・テストベンチとアプリケーション・ソフトウェ
アの実行によりシステムオンチップ全体の設計の検証を
行うステップをさらに有する請求項６に記載のシステム
オンチップの設計検証方法。 - 【請求項１１】 上記検証するステップは、複数の検証
ユニットを各コアに対応するシリコンＩＣに割り当てた
後に実施する請求項６に記載のシステムオンチップの設
計検証方法。 - 【請求項１２】 上記検証するステップは、複数の検証
ユニットを各コアに対応するシリコンＩＣに割り当てた
後に実施し、それぞれの検証ユニットはイベント型テス
タで構成され、テストパターンの信号値の変化とその変
化点のタイミングをあらわしたイベントデータに基づい
てテストパターンを発生する請求項６に記載のシステム
オンチップの設計検証方法。 - 【請求項１３】 上記各コアのシミュレーション・テス
トベンチは、イベント型のフォーマットを有しており、
これによりイベント型テスタで構成される検証ユニット
によりシステムオンチップのコアの不良の発見とその修
復を容易に行う請求項６に記載のシステムオンチップの
設計検証方法。 - 【請求項１４】 上記検証するステップは、複数の検証
ユニットを各コアに対応するシリコンＩＣに割り当てた
後に実施し、その検証ユニットのテストピンは試験対象
であるシリコンＩＣの入力・出力ピンに基づいて構成す
る請求項６に記載のシステムオンチップの設計検証方
法。 - 【請求項１５】 複数の機能コアが集積された埋込コア
型システムオンチップの設計を検証する設計検証装置に
おいて、 使用者とのインタフェースを行うとともに設計検証のた
めの全体動作を制御するためのメイン・システム・コン
ピュータと、 そのメイン・システム・コンピュータから受けたテスト
ベンチ・データを用いてシステムオンチップに集積され
る複数の機能コアをテストするためのテストパターンを
発生する複数の検証ユニットと、 その複数の検証ユニットとメイン・システム・コンピュ
ータをインタフェースするシステムバスと、 を有し、上記各検証ユニットは上記メイン・システム・
コンピュータからテストベンチデータを受け取る制御コ
ンピュータを有しており、複数のシリコンＩＣが検証ユ
ニットに接続されて、その検証ユニットからテストパタ
ーンを受け、そのテストパターンに対する応答出力を発
生し、その応答出力を検証ユニットとメイン・システム
・コンピュータにより評価し、そのシリコンＩＣは、シ
ステムオンチップに集積される機能コアと同一の内部構
造と機能を有する、 ように構成されたシステムオンチップの設計検証装置。 - 【請求項１６】 上記各検証ユニットにおける上記制御
コンピュータは、割り当てられた上記シリコンＩＣに、
メイン・システム・コンピュータからシステムバスを通
して送られたテストベンチデータに基づいて形成したテ
ストパターンを印加しかつそのシリコンＩＣからの応答
出力を評価する請求項１５に記載のシステムオンチップ
の設計検証装置。 - 【請求項１７】 上記各検証ユニットは、上記各シリコ
ンＩＣに割り当てられる請求項１５に記載のシステムオ
ンチップの設計検証装置。 - 【請求項１８】 上記各検証ユニットは、上記各シリコ
ンＩＣに割り当てられ、その検証ユニットのテストピン
は被試験シリコンＩＣの入力・出力ピンに基づいて構成
される請求項１５に記載のシステムオンチップの設計検
証装置。 - 【請求項１９】 上記各検証ユニットは複数のテストピ
ンによるグループを構成しており、テストピンの構成は
試験対象であるシリコンＩＣのピン構成に対応して自由
に構成の変更ができる請求項１５に記載のシステムオン
チップの設計検証装置。 - 【請求項２０】 上記各検証ユニットは複数のテストピ
ンによるグループを構成しており、テストピンの構成は
試験対象であるシリコンＩＣのピン構成に対応して自由
に構成の変更ができ、そのグループのサイズは試験対象
であるシリコンＩＣの入力・出力ピンの数に基づいてメ
イン・システム・コンピュータにより決定される請求項
１５に記載のシステムオンチップの設計検証装置。 - 【請求項２１】 上記各検証ユニットは制御コンピュー
タを有し、その制御コンピュータは上記メイン・システ
ム・コンピュータからシステムバスを通して送られたテ
ストベンチデータを受けてテストパターン形成し、その
テストパターンを割り当てられたシリコンＩＣに印加し
てそのシリコンＩＣからの応答出力を評価し、その制御
コンピュータは上記検証ユニットの１のテストピン毎に
設けられている請求項１５に記載のシステムオンチップ
の設計検証装置。 - 【請求項２２】 上記検証ユニットは、割り当てられた
シリコンＩＣを評価することにより対応する機能コアを
検証し、さらに検証ユニットは、搭載したエミュレータ
によりインタフェースとグルーロジックをエミュレーシ
ョンすることにより、システムオンチップに集積する機
能コア間のインターファイスやグルーロジックを検証す
る請求項１５に記載のシステムオンチップの設計検証装
置。 - 【請求項２３】 上記検証ユニットは、割り当てられた
シリコンＩＣを評価することにより対応する機能コアを
検証し、さらに検証ユニットは、搭載したフィールド・
プログラマブル・ゲートアレー（ＦＰＧＡ）によりイン
タフェース機能とグルーロジックを実行することによ
り、システムオンチップに集積する機能コア間のインタ
ーファイスやグルーロジックの検証を行う請求項１５に
記載のシステムオンチップの設計検証装置。 - 【請求項２４】 上記メイン・システム・コンピュータ
と制御ユニットは、システムオンチップレベルでのテス
トベンチデータに基づいて形成したテスト信号を各コア
に対応するシリコンＩＣに与えることにより、コアとコ
ア間のタイミングおよびシステムオンチップレベルでの
タイミング・クリティカル信号路のタイミングの設計の
検証を行う請求項１５に記載のシステムオンチップの設
計検証装置。 - 【請求項２５】 上記メイン・システム・コンピュータ
と制御ユニットは、システムオンチップ全体のシミュレ
ーション・テストベンチとアプリケーション・ソフトウ
ェアの実行により、システムオンチップ全体の検証を行
う請求項１５に記載のシステムオンチップの設計検証装
置。 - 【請求項２６】 上記メイン・システム・コンピュータ
と制御ユニットは、システムオンチップ全体のシミュレ
ーション・テストベンチとアプリケーション・ソフトウ
ェアの実行により、システムオンチップ全体の検証を行
い、さらにメイン・システム・コンピュータは、システ
ムオンチップのアプリケーション・ソフトウェアの実行
のための計算を複数のサブタスクに分離して検証ユニッ
トに分配し、その分配したサブタスクを複数の検証ユニ
ットに割り当てる請求項１５に記載のシステムオンチッ
プの設計検証装置。 - 【請求項２７】 上記メイン・システム・コンピュータ
と制御ユニットは、システムオンチップ全体のシミュレ
ーション・テストベンチとアプリケーション・ソフトウ
ェアの実行により、システムオンチップ全体の検証を行
い、さらにメイン・システム・コンピュータは、システ
ムオンチップのアプリケーション・ソフトウェアの実行
のための計算を複数のサブタスクに分離して検証ユニッ
トに分配し、その分配したサブタスクを複数の検証ユニ
ットに割り当て、さらにメイン・システム・コンピュー
タは、その検証ユニットからの上記シリコンＩＣの応答
出力を合成してシステムオンチップレベルでの応答出力
を形成し、その良否を決定する請求項１５に記載のシス
テムオンチップの設計検証装置。 - 【請求項２８】 上記各検証ユニットは、対応するシリ
コンＩＣを搭載するためのパフォーマンスボードをさら
に有する請求項１５に記載のシステムオンチップの設計
検証装置。 - 【請求項２９】 上記各検証ユニットは、被試験グルー
ロジックと全てのシリコンＩＣを搭載するためのパフォ
ーマンスボードをさらに有する請求項１５に記載のシス
テムオンチップの設計検証装置。 - 【請求項３０】 上記各検証ユニットはイベント型テス
タで構成され、その検証ユニットは、テストパターンの
信号値の変化とその変化点のタイミングをあらわしたイ
ベントデータに基づいてテストパターンを発生する請求
項１５に記載のシステムオンチップの設計検証装置。 - 【請求項３１】 上記各コアのシミュレーション・テス
トベンチは、イベント型のフォーマットを有しており、
これによりイベント型テスタで構成される検証ユニット
によりシステムオンチップのコアの不良の発見とその修
復を容易に行う請求項１５に記載のシステムオンチップ
の設計検証装置。 - 【請求項３２】 上記各検証ユニットはイベント型テス
タとして構成され、そのイベント型テスタは、 基準クロック周期の整数倍データと基準クロック周期の
端数データとで形成されるタイミングデータを格納する
イベントメモリを有し、そのタイミングデータは予め定
めた基準時点と現在のイベントとの間の時間差であり、 上記タイミングデータを読み出すために、上記イベント
メモリをアクセスするためのアドレスデータを発生する
アドレスシーケンサと、 上記基準クロックの上記整数倍だけ遅延したイベントス
タート信号を発生するためのタイミング・カウント・ロ
ジック部と、 そのタイミング・カウント・ロジック部からのイベント
スタート信号と上記イベントメモリからの端数データを
基にして、各イベントを形成し、これにより上記テスト
信号やストローブ信号を発生するためのイベント発生ユ
ニットと、 上記シリコンＩＣのピンに上記検証ユニットを割り当て
るために検証ユニットのアドレスを検出する検証ユニッ
ト書き込みデコーダと、 により構成される請求項１５に記載のシステムオンチッ
プの設計検証装置。 - 【請求項３３】 複数の機能コアが集積された埋込コア
型システムオンチップの設計を検証する設計検証装置に
おいて、 使用者とのインタフェースを行うとともに設計検証のた
めの全体動作を制御するためのメイン・システム・コン
ピュータと、 そのメイン・システム・コンピュータから受けたテスト
ベンチ・データを用いてシステムオンチップに集積され
る複数の機能コアをテストするためのテストパターンを
発生する複数の検証ユニットと、 その複数の検証ユニットとメイン・システム・コンピュ
ータをインタフェースするシステムバスとにより構成さ
れ、 上記各検証ユニットは上記メイン・システム・コンピュ
ータからテストベンチデータを受け取る制御コンピュー
タを有しており、複数のシリコンＩＣが検証ユニットに
接続されて、その検証ユニットからテストパターンを受
け、そのテストパターンに対する応答出力を発生し、そ
の応答出力を検証ユニットとメイン・システム・コンピ
ュータにより評価し、そのシリコンＩＣは、システムオ
ンチップに集積される機能コアと同一の内部構造と機能
を有しており、 さらに上記メイン・システム・コンピュータは、上記シ
リコンＩＣに印加するテストパターンの発生、そのシリ
コンＩＣからの応答出力の評価、システムオンチップの
タイミングやインタフェースの評価、およびシステムオ
ンチップ全体の設計検証の全てのタスクを行うシステム
オンチップの設計検証装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/428746 | 1999-10-28 | ||
| US09/428,746 US6678645B1 (en) | 1999-10-28 | 1999-10-28 | Method and apparatus for SoC design validation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001189387A true JP2001189387A (ja) | 2001-07-10 |
| JP4804620B2 JP4804620B2 (ja) | 2011-11-02 |
Family
ID=23700234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000333518A Expired - Fee Related JP4804620B2 (ja) | 1999-10-28 | 2000-10-27 | システムオンチップの設計検証方法および装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6678645B1 (ja) |
| JP (1) | JP4804620B2 (ja) |
| KR (1) | KR100491461B1 (ja) |
| DE (1) | DE10053207A1 (ja) |
| TW (1) | TW494325B (ja) |
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