KR100626663B1 - 인터넷 전화용 시스템온칩 개발 및 검증 장치 - Google Patents
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Abstract
본 발명은 ARM 코어 모듈과, FPGA, 주변 인터페이스 장치 및 시스템온칩을 집적함으로써, 시스템옵칩의 개발 및 검증을 동시에 수행할 수 있는 인터넷 전화용 시스템온칩 개발 및 검증 장치에 관한 것으로, 프로세서 코어 기능을 수행하는 ARM 코어 모듈; 메모리 및 다수의 외부 입출력 소자를 포함하는 주변 인터페이스 수단; 상기 ARM 코어 모듈을 제어하고, 상기 ARM 코어 모듈과 상기 주변 인터페이스 수단을 연결하기 위한 제어를 하는 필드프로그래머블게이트어레이(FPGA); 및 상기 ARM 코어 모듈 및 상기 필드프로그래머블게이트어레이의 기능을 통합한 시스템온칩을 포함하되, 상기 ARM 코어 모듈은, 캐쉬를 갖는 ARM 코어; 상기 주변 인터페이스 수단을 통해 외부 디버깅 장치와 클럭 및 데이터의 동기를 맞추는 동기화부; 상기 필드프로그래머블게이트어레이를 통해 입력된 기준 클럭을 이용하여 상기 ARM 코어의 기능에 필요한 클럭을 공급하는 클럭 생성부; 외부 트레이스 포트에 연결되어 상기 ARM 코어의 동작 상황을 추적하기 위한 임베디드 트레이스 모듈; 다수의 고급 호스트 버스(AHB)를 묶어 외부로 연결하기 위한 AHB 결합부; 및 인스트럭션용 코드 및 데이터용 코드를 저장하기 위한 메모리부를 포함한다.
VoIP, 인터넷 전화, 개발, 검증, ARM 코어, FPGA
Description
도 1은 본 발명에 따른 인터넷 전화용 시스템온칩 개발 및 검증 장치의 일실시예 구성도,
도 2는 도 1의 ARM 코어 모듈의 상세한 일실시예 구성도,
도 3은 도 1의 시스템온칩의 상세한 일실시예 구성도,
도 4는 도 1의 시스템온칩에 연결된 주변인터페이스부의 일실시예 구성도,
도 5는 본 발명에 따른 인터넷 전화용 시스템온칩 개발 및 검증장치를 이용하여 인터넷 전화용 시스템온칩을 개발 및 검증하는 과정을 설명하는 일실시예 개념도이다.
* 도면의 주요 부분에 대한 부호의 설명
11 : ARM 코어 모듈 12 : FPGA
13 : 주변인터페이스부 14 : 시스템온칩
본 발명은 인터넷 전화용 시스템온칩 개발 및 검증 장치에 관한 것으로, 더욱 상세하게는 코어 모듈, FPGA(Field Programmable Gate Array), 주변장치 및 시스텝온칩을 집적한 인터넷 전화용 시스템온칩 개발 및 검증 장치에 관한 것이다.
일반적으로 시스템온칩(System on Chip)을 개발할 때에는, 먼저 프로세서 코어, FPGA 및 주변장치들을 사용하여 시스템온칩 기능을 개발하기 위한 개발 장치를 제작한다. 이후, 개발 장치를 통해 시스템온칩이 최종 개발되면, 개발된 시스템온칩을 검증하기 위한 검증 장치를 추가로 제작하여 개발된 시스템온칩을 검증한다.
따라서, 인터넷 전화용 시스템온칩을 개발하기 위해서는 시스템온칩의 기능을 개발하기 위한 개발 장치와 최종 개발된 시스템온칩을 검증하기 위한 검증 장치가 각각 필요한다. 또한, 유선 또는 무선 인터넷 전화용 시스템온칩을 개발할 경우에는 유선 또는 무선 인터넷 전화용 시스템온칩의 기능을 개발하기 위한 개발 장치를 각각 따로 구성하여 제한적으로 사용해야만 한다.
이와 같이, 인터넷 전화용 시스템온칩을 개발하기 위한 개발 장치 및 검증 장치를 개별적으로 제작하기 때문에 개발 장치와 검증 장치 간의 설계 및 구현상의 차이가 발생하고, 이로 인하여 개발된 인터넷 전화용 시스템온칩을 디버깅하기가 어렵고, 또한 개발 장치와 검증 장치에 불필요한 기능이 추가되는 문제점이 있다.
따라서, 인터넷 전화용 시스템온칩을 개발하기 위해 개별적으로 개발 장치와 검증 장치를 설계 및 제작해야 하기 때문에 많은 비용이 소요되는 문제점이 있다. 또한, 상술한 바와 같이 개발 장치와 검증 장치 간에 설계 및 구현상의 차이가 있어 개발된 인터넷 전화용 시스템온칩을 디버깅하는데 많은 시간이 소요되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로, 최소의 프로세서 코어 기능을 수행하는 ARM 코어 모듈과, FPGA(Field Programmable Gate Array), 주변 인터페이스 장치 및 시스템온칩을 집적함으로써, 시스템옵칩의 개발 및 검증을 동시에 수행할 수 있는 인터넷 전화용 시스템온칩 개발 및 검증 장치를 제공하는데 그 목적이 있다.
본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 목적을 달성하기 위한 본 발명의 장치는, 프로세서 코어 기능을 수행하는 ARM 코어 모듈; 메모리 및 다수의 외부 입출력 소자를 포함하는 주변 인터페이스 수단; 상기 ARM 코어 모듈을 제어하고, 상기 ARM 코어 모듈과 상기 주변 인터페이스 수단을 연결하기 위한 제어를 하는 필드프로그래머블게이트어레이(FPGA); 및 상기 ARM 코어 모듈 및 상기 필드프로그래머블게이트어레이의 기능을 통합한 시스템온칩을 포함하되, 상기 ARM 코어 모듈은, 캐쉬를 갖는 ARM 코어; 상기 주변 인터페이스 수단을 통해 외부 디버깅 장치와 클럭 및 데이터의 동기를 맞추는 동기화부; 상기 필드프로그래머블게이트어레이를 통해 입력된 기준 클럭을 이용하여 상기 ARM 코어의 기능에 필요한 클럭을 공급하는 클럭 생성부; 외부 트레이스 포트에 연결되어 상기 ARM 코어의 동작 상황을 추적하기 위한 임베디드 트레이스 모듈; 다수의 고급 호스트 버스(AHB)를 묶어 외부로 연결하기 위한 AHB 결합부; 및 인스트럭션용 코드 및 데이터용 코드를 저장하기 위한 메모리부를 포함하는 것을 특징으로 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.
먼저, 설명에 앞서, 본 발명은 유무선 인터넷 전화용 시스템온칩의 개발 및 검증 뿐만 아니라 다양한 시스템온칩의 개발 및 검증에 사용될 수 있음을 분명히 한다. 예를 들어, 본 발명에 따른 인터넷 전화용 시스템온칩 개발 및 검증 장치에 영상 신호 처리 소자를 추가하면, 본 발명에 따른 인터넷 전화용 시스템온칩 개발 및 검증 장치는 인터넷 영상 전화 기능을 갖는 시스템온칩의 개발 및 검증에 사용될 수 있다. 또한, 무선 액세스 포인트의 개발에도 활용이 가능하다.
도 1은 본 발명에 따른 인터넷 전화용 시스템온칩 개발 및 검증 장치의 일실시예 구성도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 인터넷 전화용 시스템온칩 개발 및 검증 장치는, 최소의 프로세서 코어 기능만을 수행하도록 시험용 칩으로 구성된 ARM 코어 모듈(11), 상기 ARM 코어 모듈(11)을 제어하고 주변인터페이스부(13)와 연결을 하기 위한 각종 제어 기능을 수행하는 FPGA(Field Programmable Gate Array)(12), 메모리 및 각종 외부 입출력 디바이스를 구성하는 주변인터페이스부(13), 상기 ARM 코어 모듈(11)과 상기 FPGA(12) 기능을 통합하여 하나의 칩으로 구현한 시스템온칩(14)을 포함한다.
ARM 코어 모듈(11), FPGA(12) 및 주변인터페이스부(13)를 이용하여 시스템온칩(14)을 개발하며, 개발할 때 사용한 주변인터페이스부(13)를 그대로 이용하여 상기 개발한 시스템온칩(14)을 검증한다.
예를 들어, 도 1에 도시된 바와 같이, 본 발명에 따른 인터넷 전화용 시스템온칩 개발 및 검증 장치에서, 제작된 칩의 고장 부위를 찾기 위해서, 칩 설계에 사용된 코드를 FPGA에 다시 올려 시험하면서 디버깅한다. 그러면 칩의 고장 부위를 쉽게 찾을 수 있으며, 칩의 수정에 필요한 정보를 확인할 수 있다. 또한, 칩의 설계 단계에서 사용한 주변장치를 동일하게 칩 제작 후에도 사용하기 때문에 안전하게 칩의 기능 시험 및 디버깅이 가능하다.
이하, 도 2 내지 도 4를 참조하여 도 1의 각 구성요소를 상세하게 설명한다.
도 2는 도 1의 ARM 코어 모듈의 상세한 일실시예 구성도이다.
도 2에 도시된 바와 같이, 도 1의 ARM 코어 모듈(11)은, 캐쉬를 갖는 ARM 코어(21), Multi-ICE 동기부(22), 클럭 생성부(23), 인스트럭션용 메모리(ITCM:Instruction Tightly Coupled Memory)(24), 데이터용 메모리(DTCM:Data Tightly Coupled Memory)(25), 임베디드 트레이스 모듈(ETM:Embedded Trace Module)(26) 및 AHB 버스 결합부(27)를 포함한다.
Multi-ICE 동기부(22)는 상기 캐쉬를 갖는 ARM 코어(21)가 JTAG를 통해 디버깅 장치인 Multi-ICE와 연결될 때, 상기 캐쉬를 갖는 ARM 코어(21)와 디버깅 장치 간에 클럭과 데이터의 동기를 맞추어 준다.
클럭 생성부(23)는 외부에서 입력된 기준 클럭을 이용하여 상기 캐쉬를 갖는 ARM 코어(21)의 기능에 필요한 클럭을 체배하거나 분주한다. 예를 들어, 클럭 생성부(23)가 ARM926EJ-S 인 경우, ARM926EJ-S는 외부로부터 24MHz의 기준 클럭을 입력 받아 18MHz ~ 200MHz의 클럭을 체배하거나 분주한다.
인스트럭션용 메모리(ITCM)(24)는 인스트럭션용 코드를 저장하고, 데이터용 메모리(DTCM)(25)는 데이터용 코드를 저장한다.
임베디드 트레이스 모듈(ETM)(26)은 상기 캐쉬를 갖는 ARM 코어(21)의 동작 상황을 트레이스(Trace)하기 위한 모듈로서 외부의 트레이스 포트(Port)에 연결된다.
또한, AHB 버스 결합부(Bus Combiner)(27)는 여러 개의 AHB 버스를 묶어서 외부에 연결한다.
도 3은 도 1의 시스템온칩의 상세한 일실시예 구성도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 인터넷 전화용 시스템온칩 개발 및 검증 장치의 시스템온칩(14)은, 중앙연산처리 기능을 수행하는 프로세서 코어부 (310), 각종 외부 입출력 장치와의 연결을 위한 사용자 입출력부(330) 및 외부 네트워크와의 연결을 위한 네트워크접속부(340)를 포함한다.
먼저, 프로세서 코어부(310)는 고급 고성능 버스(AHB : Advanced High-performance Bus, 이하 'AHB'라 함)에 연결되는 프로세서 코어(Processor Core)(311), 리셋 제어기(Reset Controller)(312), 클럭 제어기(Controller)(313), 외부 버스 제어기(External Bus Controller)(314), AHB 디코더(AHB Decoder)(315), 버스 브리지(Bus Bridge)(316), 인터럽트 제어기(Interrupt Controller)(317), 직접메모리액세스 제어기(Direct Memory Access Controller)(318) 및 내부 SRAM(Internal SRAM)(319)과, 고급 주변 버스(APB : Advanced Peripheral Bus, 이하 'APB'라 함)에 연결되는 APB 디코더(APB Decoder)(320), 실시간클럭(Real Time Clock, 이하 'RTC'라 함)(321), 감시타이머(Watch Dog Timer, 이하 'WDT'라 함)(322), 이중 타이머(Dual Timer)(323)를 포함한다.
리셋 제어기(312)는 외부 리셋부에 연결되어 외부 리셋부로부터 입력된 리셋 신호에 따라 모든 제어기를 초기화하고, 각 제어기에 필요한 리셋 신호를 생성하여 AHB에 공급한다.
클럭 제어기(313)는 외부 클럭부에 연결되어 외부 클럭부로부터 40㎒와 4.096MHz의 클럭 신호를 입력 받아, 위상고정루프(Phase Lock Loop)를 통해 내부에서 필요한 다양한 클럭을 생성한다.
외부 버스 제어기(314)는 외부에 연결되는 플래쉬 메모리, 동적 메모리 및 메모리맵 형태의 디바이스와의 접속을 위해 메모리의 데이터를 읽거나, 메모리에 데이터를 쓰기 위한 제어 신호를 타이밍에 맞추어 생성한다.
AHB 디코더(315)는 AHB에 연결되어 있는 각 제어기의 액세스 영역을 디코딩한다.
프로세서 코어(311)는 32비트의 처리 용량을 갖는 RISC 마이크로 프로세서로서, 제어기 전체의 중앙 연산 처리 기능을 수행한다.
버스 브리지(316)는 AHB와 APB 사이에서 각 버스의 타이밍에 맞도록 데이터 신호, 주소 신호, 제어 신호를 연결한다.
인터럽트 제어기(317)는 프로그램 수행에서 발생되는 내부 및 외부 인터럽트를 처리하고, 직접 엑세스 메모리 제어기(318)는 각 제어기와 메모리 사이의 데이터 송수신을 프로세서의 개입 없이 빠르게 할 수 있도록, 필요한 제어 신호를 생성하여 공급한다.
내부 SRAM(319)은 프로세서 코어(311)가 빠르게 엑세스할 수 있는 프로그램 및 데이터를 일시적으로 저장한다.
APB 디코더(320)는 APB에 연결되어 있는 각 제어기의 액세스 영역을 디코딩한다.
RTC(321)는 1Hz의 클럭을 기준으로 초 단위로 카운트하여 부, 시간, 일, 월, 년을 계산한다.
WDT(322)는 프로그램 수행절차를 감시하기 위해 일정 주기로 인터럽트를 발생한다.
이중 타이머(323)는 2개의 타이머로 구성되어 기준 클럭을 입력 받아서 프로 그램에서 지정한 시간에 적절한 타이밍 신호를 발생시켜주는 기능을 수행한다.
한편, 사용자 입출력부(330)는, APB에 연결되는 범용 비동기 송수신 제어기(UART Controller)(331), LCD 제어기(Liquid Crystal Display Controller)(332), 입출력 제어기(GPIO Controller)(333), PCM/TDM 제어기(Pulse Code Modulation/Time Division Multiplexing Controller)(334)를 포함한다.
범용 비동기 송수신 제어기(331)는 EIA232 통신을 하기 위해 최대 230.4kbps의 속도로 입출력되는 데이터를 제어하고 UART 프로토콜에 맞게 데이터를 처리한다.
LCD 제어기(332)는 외부에 연결되는 LCD에 정보를 출력할 수 있도록 LCD 데이터와 클럭 신호를 제어한다.
입출력 제어기(333)는 각종 제어신호로 사용되는 입출력 신호를 처리한다. 예를 들어, 키패드 데이터, LED 구동 신호 등이 연결된다.
PCM/TDM 제어기(334)는 외부 송수화기 접속부와 PCM 데이터를 송수신하거나 기타 TDM 버스 디바이스와 TDM 데이터를 송수신한다.
한편, 네트워크 액세스부(340)는 APB에 연결되는 무선 미디어 액세스 제어기(Wireless Media Access Controller)(341) 및 상기 무선 미디어 엑세스 제어기(341)에 연결되는 무선 물리층 처리기(Wireless PHY)(342)를 포함한다.
무선 미디어 액세스 제어기(341)는 무선랜 접속을 위한 무선 MAC 기능 프로토콜을 처리한다.
무선 물리층 처리기(342)는 상기 무선 미디어 액세서 제어기(341)에 직접 연결되어 IEEE(International Electrotechnical Commission) 802.g 규격에 따르는 직교주파수분할멀티플렉싱(OFDM:Othogonal Frequency Division Multoplexing) 모뎀 기능을 수행한다. 또한, 필요에 따라 IEEE 802.a, IEEE 802.b 등의 규격을 지원할 수 있다.
도 4는 도 1의 시스템온칩에 연결된 주변인터페이스부의 일실시예 구성도이다.
도 4에 도시된 바와 같이, 시스템온칩(14)에 연결된 주변인터페이스부(13)는, 클럭부(401), 리셋부(402), 액정표시장치(LCD:Liquid Crystal Display)(403), 키패드(404), 송수화기(405), 송수화기 접속부(406), 무선 접속부(407), 메모리부(408), 이더넷 접속부(409), EIA232 접속부(410) 및 JTAG 접속부(411)를 포함한다.
클럭부(401)는 시스템온칩(14)에 필요한 40MHz와 4.096MHz의 클럭을 공급하며, 상기 클럭은 시스템온칩(14)의 클럭 제어기(313)에 입력되어 각각 분주 및 배수가 되어 각부에 공급된다.
리셋부(402)는 시스템온칩(14)에 소정의 필요한 시간 동안 전원 입력 리셋 신호 및 스위치 리셋 신호를 공급한다.
액정 표시 장치(403)는 8비트의 데이터 신호(LD0~LD8), 데이터 가능 신호(LEN), 읽기/쓰기 제어 신호(R/W), 데이터/제어 구분 신호(DC), 칩 선택 신호(LCS) 및 리셋 신호(LRESET)를 시스템온칩(14)으로부터 공급받아 단말장치의 모든 상태 및 사용자에게 필요한 메시지를 표시한다. 이 때, 표시되는 메시지는 전화기의 훅 온-오프(hook on-off) 상태, 발신 및 착신 전화번호, 현재 시간 등이 될 수 있으며, 또한 프로세서 코어(311)를 프로그램함으로써 다양한 메시지의 추가 및 삭제가 가능하다.
키패드(404)는 전화 번호 및 특수 번호 다이얼링을 위한 12개의 기본 키 버튼과 추가적인 부가 서비스 기능을 위한 8개의 보조 기능 키 버튼을 구비한다.
송수화기(405)는 송수화기 접속부(406)에 연결되어 송수화기 기능을 수행하며, 송수화기 접속부(406)는 각종 톤 신호 및 음성 신호의 디지털 신호와 아날로그 신호의 상호 변환 및 아날로그 신호의 증폭 기능을 수행한다. 또한, 송수화기 접속부(406)는 마이크 및 스피커와 연결되어 스피커 폰 기능도 수행한다.
또한, 송수화기 접속부(406)는 시스템온칩(14)의 PCM/TDM 제어기(334)와 PCM(Pulse Code Modulation) 버스 또는 TDM(Time Division Multiplex) 버스로 연결되며, 송수신 클럭 신호(MCLK), 프레임 동기 신호(FS), 송신 데이터 신호(PTXD), 수신 데이터 신호(PRXD)를 통해 상호간의 통신을 수행한다.
무선 접속부(407)는 2.4GHz 또는 5GHz 대역의 무선 주파수를 통해 무선망과 접속하고, 상기 무선망으로부터 수신한 아날로그 신호를 10비트의 디지털 데이터로 변환하여 시스템온칩(14)의 무선 물리층 처리부(342)로 출력한다. 또한, 무선 접속부(407)는 무선 물리층 처리부(342)로부터 출력된 10비트의 디지털 데이터를 아날로그 신호로 변환하여 송신 처리 무선 신호로 출력된다.
메모리부(408)는 시스템온칩(14)의 외부 버스 제어기(314)에 직접 연결되고, 시작 프로그램이나 단말장치 운용 프로그램을 저장한다. 한편, 메모리부(408)는 8 비트, 16비트, 32비트 버스로 접속이 가능한 플래쉬 롬(FROM : Flash Read Only Memory)을 포함할 수 있고, 사용자 데이터나 각종 응용 프로그램을 일시적으로 저장하며 8비트, 16비트, 32비트 버스로 접속이 가능한 동적 램(DRAM : Dynamic Random Access Memory)을 포함할 수도 있다. 또한, 메모리부(408)로서 메모리 맵 형태로 엑세스가 가능한 외부 소자가 연결될 수 있는데, 본 실시예에서는 이더넷 접속부(409)를 통해 외부 이더넷 소자가 연결될 수 있다.
이더넷 접속부(409)는 외부 로컬버스에 메모리 맵 형태로 소자가 연결되어 이더넷 미디어 엑세스 제어기 및 이더넷 물리층 기능을 수행한다. 이 때, 이더넷 접속부(409)는 주소 신호(A1~A15), 데이터 신호(D0~D31), 칩 선택 신호(ECS), 데이터 읽기 신호(ERD), 데이터 쓰기 신호(EWR), 인터럽트 신호(EIRQ), 바이트 인에이블 신호(EBE0~EBE3), 데이터 클럭 신호(ECLK), 리셋 신호(ERESET)를 통해 시스템온칩(14)과 연결된다.
EIA232 접속부(410)는 EIA232 포트를 통하여 디버깅을 위한 터미널과 연결되고, 그 내부에 신호 레벨 드라이버와 수신기를 포함하며, 송신 데이터 신호(TXD), 수신 데이터 신호(RXD), 송신 요구 신호(RTS), 수신 준비 신호(CTS)를 통해 상기 터미널과 상호 연결된다.
JTAG(Joint Test Action Group) 접속부(411)는 시스템온칩(14)의 프로세서 코어(311)에 연결되어, 입력 데이터 신호(TDI), 출력 데이터 신호(TDO), 데이터 클럭 신호(TCK), 리셋 신호(TRST) 신호를 통해 상호 통신한다. 또한, JTAG 접속부(411)는 프로세서 코어(14)에서 동작하는 소프트웨어 프로그램을 디버깅하기 위해 Multi-ICE 또는 RealView 장치와 연결될 수 있다.
도 5는 본 발명에 따른 인터넷 전화용 시스템온칩 개발 및 검증장치를 이용하여 인터넷 전화용 시스템온칩을 개발 및 검증하는 과정을 설명하는 일실시예 개념도이다.
도 5에 도시된 바와 같이, 본 발명에 따른 인터넷 전화용 시스템온칩 개발 및 검증 장치는, 무선 인터넷 전화기를 구현할 때는 무선 접속부(407)를 통해 액세스 포인트(52)와 접속하여 인터넷에 연결하고, 유선 인터넷 전화기를 구현할 때는 이더넷 접속부(409)를 통해 허브(51)와 접속하여 인터넷에 연결하여 실시간으로 인터넷 전화용 시스템온칩을 시험함으로써, 시스템온칩이 생상되기 전 그리고 시스템온칩이 생상된 후에 시스템온칩의 모든 기능을 시험할 수 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.
상기와 같은 본 발명은, 코어 모듈, FPGA, 주변장치 및 시스템온칩을 집적함으로써, 디버깅이 쉽고, 비용이 적게 들며, 신뢰성 있는 칩 개발 및 검증이 가능하게 하는 효과가 있다.
또한, 본 발명은, 다양한 프로토콜의 소프프웨어를 추가로 탑재하여 다양한 시스템옵칩의 개발에 사용할 수 있는 효과가 있다.
또한, 본 발명은, 양질의 칩 설계 및 개발 그리고 기능 검증 환경을 제공하는 효과가 있다.
Claims (8)
- 프로세서 코어 기능을 수행하는 ARM 코어 모듈;메모리 및 다수의 외부 입출력 소자를 포함하는 주변 인터페이스 수단;상기 ARM 코어 모듈을 제어하고, 상기 ARM 코어 모듈과 상기 주변 인터페이스 수단을 연결하기 위한 제어를 하는 필드프로그래머블게이트어레이(FPGA); 및상기 ARM 코어 모듈 및 상기 필드프로그래머블게이트어레이의 기능을 통합한 시스템온칩을 포함하되,상기 ARM 코어 모듈은,캐쉬를 갖는 ARM 코어;상기 주변 인터페이스 수단을 통해 외부 디버깅 장치와 클럭 및 데이터의 동기를 맞추는 동기화부;상기 필드프로그래머블게이트어레이를 통해 입력된 기준 클럭을 이용하여 상기 ARM 코어의 기능에 필요한 클럭을 공급하는 클럭 생성부;외부 트레이스 포트에 연결되어 상기 ARM 코어의 동작 상황을 추적하기 위한 임베디드 트레이스 모듈;다수의 고급 호스트 버스(AHB)를 묶어 외부로 연결하기 위한 AHB 결합부; 및인스트럭션용 코드 및 데이터용 코드를 저장하기 위한 메모리부를 포함하는 것을 특징으로 하는 인터넷 전화용 시스템온칩 개발 및 검증 장치.
- 제 1 항에 있어서,상기 주변 인터페이스 수단은,상기 시스템온칩으로 리셋 신호를 공급하는 리셋부;상기 시스템온칩으로 클럭 신호를 공급하는 클럭부;상기 시스템온칩으로 연결되고, 시작 프로그램, 단말장치 운용 프로그램, 사용자 데이터 및 각종 응용 프로그램을 저장하는 메모리부;상기 시스템온칩의 소프트웨어 프로그램을 디버깅하는 외부 디버깅 장치와 상기 시스템온칩의 연결을 지원하는 JTAG(Joint Test Action Group) 접속부를 포함하며, 송수화기 접속부, 유무선망, EIA232 접속을 지원하는 접속수단을 포함하는 인터넷 전화용 시스템온칩 개발 및 검증 장치.
- 제 2 항에 있어서,상기 JTAG 접속부는,입력 데이터 신호(TDI), 출력 데이터 신호(TDO), 데이터 클럭 신호(TCK), 리셋 신호(TRST) 신호를 통해 상기 시스템온칩과 상기 외부 디버깅 장치를 연결하는 것을 특징으로 하는 인터넷 전화용 시스템온칩 개발 및 검증 장치.
- 삭제
- 제 1 항 또는 제 2 항에 있어서,상기 시스템온칩은,시스템온칩을 제어하고, 중앙 연산 처리를 수행하는 프로세서 코어부;외부 사용자 접속부를 제어하기 위한 사용자 입출력부;무선망 접속을 위한 네트워크 액세스부를 포함하는 인터넷 전화용 시스템온칩 개발 및 검증 장치.
- 제 5 항에 있어서,상기 프로세서 코어부는,중앙 연사 처리를 수행하고, 32비트의 처리 용량을 갖는 리스크 코어;고급 호스트 버스(AHB)에 연결되어 있는 각 제어기의 액세스 영역을 디코딩 하기 위한 AHB 디코더;고급 주변 버스(APB)에 연결되어 있는 각 제어기의 액세스 영역을 디코딩하기 위한 APB 디코더;상기 리스크 코어가 빠르게 액세스 할 수 있는 프로그램 및 데이터를 일시적 으로 저장하기 위한 메모리;상기 APB에 연결되어 1Hz의 클럭을 기준으로 초 단위로 카운트하여 부, 시간, 일, 월, 년을 계산하기 위한 실시간클럭;상기 APB에 연결되어 프로그램 수행 절차를 감시하기 위해 일정 주기로 인터럽트를 발생시키기 위한 감시타이머;2개의 타이머를 포함하고, 상기 APB에 연결되어 기준 클럭에 근거하여 프로그램에서 지정한 시간에 타이밍 신호를 발생시키기 위한 이중 타이머를 포함하는 인터넷 전화용 시스템온칩 개발 및 검증 장치.
- 제 6 항에 있어서,상기 사용자 입출력부는,EIA232 통신을 위해 입출력되는 데이터를 제어하고 UART(Universal Asynchronous Receiver Transmitter) 프로토콜에 맞게 데이터를 처리하기 위한 범용 비동기 송수신 제어기;외부 표시 장치에 정보를 출력하기 위한 데이터와 클럭 신호를 제어하기 위한 표시 장치 제어기;키패드 데이터 입력 신호와 발광 다이오드 구동 신호의 처리를 수행하는 입출력 제어기;외부 송수화기 접속부와 PCM(Pulse Code Modulation) 데이터를 송수신하고, TDM(Time Division Multiplexing) 버스 인터페이스를 갖는 외부 장치와 TDM 데이터를 송수신하는 PCM/TDM 제어기를 포함하는 인터넷 전화용 시스템온칩 개발 및 검증 장치.
- 제 7 항에 있어서,상기 네트워크 액세스부는,무선랜 접속을 위한 무선 미디어 액세스 제어 프로토콜을 처리하는 무선 미디어 액세스 제어기;상기 무선 미디어 액세스 제어기에 연결되어 직교주파수분할다중화 모뎀 기능을 수행하는 무선 물리층 처리기를 포함하는 인터넷 전화용 시스템온칩 개발 및 검증 장치.
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