CN115114201A - 一种fsi控制器和包括其的bmc芯片 - Google Patents

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Abstract

本发明提供一种FSI控制器和包括FSI控制器的BMC芯片，FSI控制器包括：APB从设备，所述APB从设备分别与APB接口、第一FSI通道和第二FSI通道连接；AHB主设备，所述AHB主设备分别与AHB接口和DMA连接，所述DMA还与所述第二FSI通道连接；其中，所述APB接口配置用于从ARM端接收所述第一FSI通道和所述第二FSI通道的配置信息，所述AHB接口配置用于连接直接存储器访问控制器。本发明实现了APB接口和AHB接口可以直接在ARM内核架构的BMC芯片上使用，并且实现了FSI控制器内部DMA引擎和FSI协议信息收发等功能。

Description

一种FSI控制器和包括其的BMC芯片
技术领域
本发明涉及芯片设计领域，更具体地，特别是指一种FSI控制器和包括其的BMC芯片。
背景技术
FSI是由IBM提出的一种设计用于小型系统到企业系统无缝升级的路径，可以对系统中所有芯片进行服务访问，可以对ASIC进行BIST和提供测试模式激励。FSI接口已在IBM服务器中成功使用多年，以将IBM灵活支持处理器连接到CPU和IBM ASIC。在对于x86系统的BMC芯片中，提供FSI接口的BMC比较少见，所以为了适应POWER processor的使用和发展，在x86系统服务器下的BMC芯片设计添加了基于AMBA协议接口的FSI控制器，不仅提高了BMC芯片对各类服务器的兼容性，也给x86服务器提供了可以与power服务器的通信的通道。
有BMC芯片厂家使用的FSI控制器是OPB接口协议，主要应用于IBM的coreconnect总线架构下，并且FSI控制器内部架构未知，如果使用需要自研，如果使用在ARM的AMBA总线架构下，需要使用各种总线接口桥的转换，传输效率降低。
现有的技术中，FSI控制器是OPB接口，内部接口大概设计如图1所示。在使用ARM内核的BMC芯片上，在使用时需要添加APB总线相关的调整模块，如apb_slave、apb_arbiter和apb2opb等模块。使用在ARM总线架构下的BMC芯片下，为了使用需要转换的模块较多，降低了传输速度，FSI控制器设计需要自研。
发明内容
有鉴于此，本发明实施例的目的在于提出一种数据下刷的方法、系统、计算机设备及计算机可读存储介质，本发明自研设计了遵循FSI通信协议的FSI控制器的硬件设计，实现了APB接口和AHB接口可以直接在ARM内核架构的BMC芯片上使用，并且实现了FSI控制器内部DMA引擎和FSI协议信息收发等功能。
基于上述目的，本发明实施例的一方面提供了一种FSI控制器，包括如下部件：APB从设备，所述APB从设备分别与APB接口、第一FSI通道和第二FSI通道连接；AHB主设备，所述AHB主设备分别与AHB接口和DMA连接，所述DMA还与所述第二FSI通道连接；其中，所述APB接口配置用于从ARM端接收所述第一FSI通道和所述第二FSI通道的配置信息，所述AHB接口配置用于连接直接存储器访问控制器。
在一些实施方式中，所述第一FSI通道包括：寄存器接口模块，配置用于接收所述APB总线传输的寄存器信息；主控制模块，配置用于监控寄存器信息，识别配置信息以及控制数据的发送和接收；以及接口模块，配置用于接收和发送数据。
在一些实施方式中，所述接口模块包括：时钟模块，配置用于产生时钟；发送状态机，配置用于发送数据；以及接收状态机，配置用于接收数据。
在一些实施方式中，所述第二FSI通道包括：第二寄存器接口模块，配置用于接收所述APB总线传输的寄存器信息；DMA模块，配置用于接收AHB总线传输的信息；第二主控制模块，配置用于监控寄存器信息，识别配置信息以及控制数据的发送和接收；以及第二接口模块，配置用于接收和发送数据。
在一些实施方式中，所述第二FSI通道包括：数据仲裁模块，配置用于判断是从寄存器中获取数据进行字节模式发送还是用DMA方式来获取数据。
本发明实施例的另一方面，提供了一种BMC芯片，包括FSI控制器，所述FSI控制器包括：APB从设备，所述APB从设备分别与APB接口、第一FSI通道和第二FSI通道连接；AHB主设备，所述AHB主设备分别与AHB接口和DMA连接，所述DMA还与所述第二FSI通道连接；其中，所述APB接口配置用于从ARM端接收所述第一FSI通道和所述第二FSI通道的配置信息，所述AHB接口配置用于连接直接存储器访问控制器。
在一些实施方式中，所述第一FSI通道包括：寄存器接口模块，配置用于接收所述APB总线传输的寄存器信息；主控制模块，配置用于监控寄存器信息，识别配置信息以及控制数据的发送和接收；以及接口模块，配置用于接收和发送数据。
在一些实施方式中，所述接口模块包括：时钟模块，配置用于产生时钟；发送状态机，配置用于发送数据；以及接收状态机，配置用于接收数据。
在一些实施方式中，所述第二FSI通道包括：第二寄存器接口模块，配置用于接收所述APB总线传输的寄存器信息；DMA模块，配置用于接收AHB总线传输的信息；第二主控制模块，配置用于监控寄存器信息，识别配置信息以及控制数据的发送和接收；以及第二接口模块，配置用于接收和发送数据。
在一些实施方式中，所述第二FSI通道包括：数据仲裁模块，配置用于判断是从寄存器中获取数据进行字节模式发送还是用DMA方式来获取数据。
本发明具有以下有益技术效果：自研设计了遵循FSI通信协议的FSI控制器的硬件设计，实现了APB接口和AHB接口可以直接在ARM内核架构的BMC芯片上使用，并且实现了FSI控制器内部DMA引擎和FSI协议信息收发等功能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为现有技术中FSI控制器的示意图；
图2为本发明提供的FSI控制器的实施例的示意图；
图3为本发明提供的FSI0通道的示意图；
图4为本发明提供的FSI1通道的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
本发明实施例的第一个方面，提出了一种FSI控制器的实施例。图2示出的是本发明提供的FSI控制器的实施例的示意图。如图2所示，本发明实施例包括如下部件：
APB(Advanced Peripheral Bus，高级外围设备总线)从设备，所述APB从设备分别与APB接口、第一FSI(Field Replaceable Unit Service Interface，现场可更换单元服务接口)通道和第二FSI通道连接；
AHB(Advanced High-performance Bus，高级高性能总线)主设备，所述AHB主设备分别与AHB接口和DMA(Direct Memory Access，直接存储器访问)连接，所述DMA还与所述第二FSI通道连接；
其中，所述APB接口配置用于从ARM端接收所述第一FSI通道和所述第二FSI通道的配置信息，所述AHB接口配置用于连接直接存储器访问控制器(DAMC，Direct MemoryAccess Controller)。
APB总线接口主要用来接收从ARM端发送的关于FSI的配置信息，用来连接FSI0(第一FSI)和FSI1(第二FSI)内的寄存器，可以实现对时钟频率的配置，以及需要发送到从机端的配置信息，还有FSI1的工作方式是DMA方式还是字节方式。
AHB总线主要连接DMA引擎和DMA控制器，用来实现BMC芯片的memory与从机外设的存取数据。FSI1通道可以用来实现DMA方式存取数据，FSI0暂时不支持DMA方式。
在一些实施方式中，所述第一FSI通道包括：寄存器接口模块，配置用于接收所述APB总线传输的寄存器信息；主控制模块，配置用于监控寄存器信息，识别配置信息以及控制数据的发送和接收；以及接口模块，配置用于接收和发送数据。
在一些实施方式中，所述接口模块包括：时钟模块，配置用于产生时钟；发送状态机，配置用于发送数据；以及接收状态机，配置用于接收数据。
图3为本发明提供的FSI0通道的示意图，如图3所示，FSI0的设计中包含寄存器接口模块，用来接收APB总线过来的寄存器信息，master(主)控制模块主要用来监控寄存器信息，识别配置信息和发送数据，控制数据的发送和接收，以及发送时钟频率数据的传输。Clk_gen模块(时钟模块)主要用来产生时钟。TX_FIFO/RX_FIFO是发送和接收FIFO的控制，用来做发送和接收的准备。TX(发送)和RX(接收)状态机是用来发送数据和接收数据使用。
在一些实施方式中，所述第二FSI通道包括：第二寄存器接口模块，配置用于接收所述APB总线传输的寄存器信息；DMA模块，配置用于接收AHB总线传输的信息；第二主控制模块，配置用于监控寄存器信息，识别配置信息以及控制数据的发送和接收；以及第二接口模块，配置用于接收和发送数据。
在一些实施方式中，所述第二FSI通道包括：数据仲裁模块，配置用于判断是从寄存器中获取数据进行字节模式发送还是用DMA方式来获取数据。
图4为本发明提供的FSI1通道的示意图，由于FSI0和FSI1在硬件设计上具有两套独立的寄存器，所以在设计上类似，如图4所示，FSI1通道添加DMA功能，具有单独的AHB总线作为和DMAC的交互。需要有数据仲裁模块(Data_arbit)来判断是从寄存器中获取数据进行字节模式发送还是用DMA方式来获取数据。
基于上述目的，本发明实施例的第二个方面，提出了一种BMC芯片，包括FSI控制器，FSI控制器包括：APB从设备，所述APB从设备分别与APB接口、第一FSI通道和第二FSI通道连接；AHB主设备，所述AHB主设备分别与AHB接口和DMA连接，所述DMA还与所述第二FSI通道连接；其中，所述APB接口配置用于从ARM端接收所述第一FSI通道和所述第二FSI通道的配置信息，所述AHB接口配置用于连接直接存储器访问控制器。
APB总线接口主要用来接收从ARM端发送的关于FSI的配置信息，用来连接FSI0(第一FSI)和FSI1(第二FSI)内的寄存器，可以实现对时钟频率的配置，以及需要发送到从机端的配置信息，还有FSI1的工作方式是DMA方式还是字节方式。
AHB总线主要连接DMA引擎和DMA控制器，用来实现BMC芯片的memory与从机外设的存取数据。FSI1通道可以用来实现DMA方式存取数据，FSI0暂时不支持DMA方式。
在一些实施方式中，所述第一FSI通道包括：寄存器接口模块，配置用于接收所述APB总线传输的寄存器信息；主控制模块，配置用于监控寄存器信息，识别配置信息以及控制数据的发送和接收；以及接口模块，配置用于接收和发送数据。
在一些实施方式中，所述接口模块包括：时钟模块，配置用于产生时钟；发送状态机，配置用于发送数据；以及接收状态机，配置用于接收数据。
FSI0的设计中包含寄存器接口模块，用来接收APB总线过来的寄存器信息，master(主)控制模块主要用来监控寄存器信息，识别配置信息和发送数据，控制数据的发送和接收，以及发送时钟频率数据的传输。Clk_gen模块(时钟模块)主要用来产生时钟。TX_FIFO/RX_FIFO是发送和接收FIFO的控制，用来做发送和接收的准备。TX(发送)和RX(接收)状态机是用来发送数据和接收数据使用。
在一些实施方式中，所述第二FSI通道包括：第二寄存器接口模块，配置用于接收所述APB总线传输的寄存器信息；DMA模块，配置用于接收AHB总线传输的信息；第二主控制模块，配置用于监控寄存器信息，识别配置信息以及控制数据的发送和接收；以及第二接口模块，配置用于接收和发送数据。
在一些实施方式中，所述第二FSI通道包括：数据仲裁模块，配置用于判断是从寄存器中获取数据进行字节模式发送还是用DMA方式来获取数据。
FSI1通道添加DMA功能，具有单独的AHB总线作为和DMAC的交互。需要有数据仲裁模块(Data_arbit)来判断是从寄存器中获取数据进行字节模式发送还是用DMA方式来获取数据。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (10)

1.一种FSI控制器，其特征在于，包括如下部件：
APB从设备，所述APB从设备分别与APB接口、第一FSI通道和第二FSI通道连接；
AHB主设备，所述AHB主设备分别与AHB接口和DMA连接，所述DMA还与所述第二FSI通道连接；
其中，所述APB接口配置用于从ARM端接收所述第一FSI通道和所述第二FSI通道的配置信息，所述AHB接口配置用于连接直接存储器访问控制器。
2.根据权利要求1所述的FSI控制器，其特征在于，所述第一FSI通道包括：
寄存器接口模块，配置用于接收所述APB总线传输的寄存器信息；
主控制模块，配置用于监控寄存器信息，识别配置信息以及控制数据的发送和接收；以及
接口模块，配置用于接收和发送数据。
3.根据权利要求2所述的FSI控制器，其特征在于，所述接口模块包括：
时钟模块，配置用于产生时钟；
发送状态机，配置用于发送数据；以及
接收状态机，配置用于接收数据。
4.根据权利要求1所述的FSI控制器，其特征在于，所述第二FSI通道包括：
第二寄存器接口模块，配置用于接收所述APB总线传输的寄存器信息；
DMA模块，配置用于接收AHB总线传输的信息；
第二主控制模块，配置用于监控寄存器信息，识别配置信息以及控制数据的发送和接收；以及
第二接口模块，配置用于接收和发送数据。
5.根据权利要求4所述的FSI控制器，其特征在于，所述第二FSI通道包括：
数据仲裁模块，配置用于判断是从寄存器中获取数据进行字节模式发送还是用DMA方式来获取数据。
6.一种BMC芯片，其特征在于，包括FSI控制器，所述FSI控制器包括：
APB从设备，所述APB从设备分别与APB接口、第一FSI通道和第二FSI通道连接；
AHB主设备，所述AHB主设备分别与AHB接口和DMA连接，所述DMA还与所述第二FSI通道连接；
其中，所述APB接口配置用于从ARM端接收所述第一FSI通道和所述第二FSI通道的配置信息，所述AHB接口配置用于连接直接存储器访问控制器。
7.根据权利要求6所述的芯片，其特征在于，所述第一FSI通道包括：
寄存器接口模块，配置用于接收所述APB总线传输的寄存器信息；
主控制模块，配置用于监控寄存器信息，识别配置信息以及控制数据的发送和接收；以及
接口模块，配置用于接收和发送数据。
8.根据权利要求7所述的芯片，其特征在于，所述接口模块包括：
时钟模块，配置用于产生时钟；
发送状态机，配置用于发送数据；以及
接收状态机，配置用于接收数据。
9.根据权利要求6所述的芯片，其特征在于，所述第二FSI通道包括：
第二寄存器接口模块，配置用于接收所述APB总线传输的寄存器信息；
DMA模块，配置用于接收AHB总线传输的信息；
第二主控制模块，配置用于监控寄存器信息，识别配置信息以及控制数据的发送和接收；以及
第二接口模块，配置用于接收和发送数据。
10.根据权利要求9所述的芯片，其特征在于，所述第二FSI通道包括：
数据仲裁模块，配置用于判断是从寄存器中获取数据进行字节模式发送还是用DMA方式来获取数据。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115550293A (zh) * 2022-11-30 2022-12-30 苏州浪潮智能科技有限公司 一种fsi主控制器及其端口路由装置和方法

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040032732A (ko) * 2002-10-09 2004-04-17 삼성전자주식회사 데이터 버스 시스템 및 버스간 크로스 액세스 방법
EP1434137A1 (en) * 2002-12-23 2004-06-30 STMicroelectronics S.r.l. Bus architecture with primary bus and secondary bus for microprocessor systems
US20060179184A1 (en) * 2005-02-10 2006-08-10 International Business Machines Corporation Method for providing low-level hardware access to in-band and out-of-band firmware
CN101303677A (zh) * 2008-05-04 2008-11-12 华为技术有限公司 一种直接存储器访问控制方法、系统及控制器
US20090265483A1 (en) * 2005-03-31 2009-10-22 Stmicroelectronics Belgium Nv Direct memory access for advanced high speed bus
US20100005281A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Power-on initialization and test for a cascade interconnect memory system
CN101901200A (zh) * 2010-08-11 2010-12-01 烽火通信科技股份有限公司 一种基于双AHB Master接口的片上DMA控制器实现方法
CN102231142A (zh) * 2011-07-21 2011-11-02 浙江大学 一种带有仲裁器的多通道dma控制器
US20140025852A1 (en) * 2012-07-19 2014-01-23 Lsi Corporation Configurable Response Generator for Varied Regions of System Address Space
US20140189187A1 (en) * 2013-01-02 2014-07-03 Satish B. Acharya Method to integrate arm ecosystem ips into pci-based interconnect
CN103995797A (zh) * 2014-05-30 2014-08-20 国家电网公司 一种fft协处理器与主处理器通信方法
CN206162524U (zh) * 2016-11-07 2017-05-10 郑州云海信息技术有限公司 一种基于Openpower平台的FSI信号切换系统
US20200112627A1 (en) * 2014-04-07 2020-04-09 The Government of the United States of America, as represented by the Secretary of Homeland Security Autonomous mode fixed station interface for legacy base station equipment
CN111143256A (zh) * 2019-11-29 2020-05-12 苏州浪潮智能科技有限公司 一种读取现场可更换单元信息的方法和装置
US20200287955A1 (en) * 2019-03-08 2020-09-10 Dell Products, L.P. VIDEO REDIRECTION ACROSS MULTIPLE INFORMATION HANDLING SYSTEMS (IHSs) USING A GRAPHICS CORE AND A BUS BRIDGE INTEGRATED INTO AN ENCLOSURE CONTROLLER (EC)
WO2021120623A1 (zh) * 2019-12-15 2021-06-24 苏州浪潮智能科技有限公司 一种数据传输方法、装置及相关组件

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040032732A (ko) * 2002-10-09 2004-04-17 삼성전자주식회사 데이터 버스 시스템 및 버스간 크로스 액세스 방법
EP1434137A1 (en) * 2002-12-23 2004-06-30 STMicroelectronics S.r.l. Bus architecture with primary bus and secondary bus for microprocessor systems
US20060179184A1 (en) * 2005-02-10 2006-08-10 International Business Machines Corporation Method for providing low-level hardware access to in-band and out-of-band firmware
US20090265483A1 (en) * 2005-03-31 2009-10-22 Stmicroelectronics Belgium Nv Direct memory access for advanced high speed bus
CN101303677A (zh) * 2008-05-04 2008-11-12 华为技术有限公司 一种直接存储器访问控制方法、系统及控制器
US20100005281A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Power-on initialization and test for a cascade interconnect memory system
CN101901200A (zh) * 2010-08-11 2010-12-01 烽火通信科技股份有限公司 一种基于双AHB Master接口的片上DMA控制器实现方法
CN102231142A (zh) * 2011-07-21 2011-11-02 浙江大学 一种带有仲裁器的多通道dma控制器
US20140025852A1 (en) * 2012-07-19 2014-01-23 Lsi Corporation Configurable Response Generator for Varied Regions of System Address Space
US20140189187A1 (en) * 2013-01-02 2014-07-03 Satish B. Acharya Method to integrate arm ecosystem ips into pci-based interconnect
US20200112627A1 (en) * 2014-04-07 2020-04-09 The Government of the United States of America, as represented by the Secretary of Homeland Security Autonomous mode fixed station interface for legacy base station equipment
CN103995797A (zh) * 2014-05-30 2014-08-20 国家电网公司 一种fft协处理器与主处理器通信方法
CN206162524U (zh) * 2016-11-07 2017-05-10 郑州云海信息技术有限公司 一种基于Openpower平台的FSI信号切换系统
US20200287955A1 (en) * 2019-03-08 2020-09-10 Dell Products, L.P. VIDEO REDIRECTION ACROSS MULTIPLE INFORMATION HANDLING SYSTEMS (IHSs) USING A GRAPHICS CORE AND A BUS BRIDGE INTEGRATED INTO AN ENCLOSURE CONTROLLER (EC)
CN111143256A (zh) * 2019-11-29 2020-05-12 苏州浪潮智能科技有限公司 一种读取现场可更换单元信息的方法和装置
WO2021120623A1 (zh) * 2019-12-15 2021-06-24 苏州浪潮智能科技有限公司 一种数据传输方法、装置及相关组件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
王帝;赵宇红;: "一种基于AHB-LITE总线协议的DMA控制器实现", 电子世界, no. 06, pages 112 - 113 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115550293A (zh) * 2022-11-30 2022-12-30 苏州浪潮智能科技有限公司 一种fsi主控制器及其端口路由装置和方法
WO2024113997A1 (zh) * 2022-11-30 2024-06-06 苏州元脑智能科技有限公司 一种fsi主控制器及其端口路由装置和方法

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