JPH10161973A - バス制御装置およびバスユニット - Google Patents

Abstract

(57)【要約】 【課題】 標準バスの互換性を維持しつつ、標準バスの
性能を向上させるバス制御装置を提供することにある。 【解決手段】 複数のモジュ−ルと、システムバス26お
よびバスインタフェース14、22などを介して、送信側の
モジュールから受信側のモジュールへのデータ転送を実
行する情報処理システムにおいて、システムバスユニッ
ト40は、システムバス中のデータの伝送速度よりも高速
な伝送速度をもつ第２のプロトコルにしたがった内部バ
ス、並びに、システムバスと内部バスとの間に設けら
れ、これらのデータの間のプロトコル変換を実行するプ
ロトコル変換部41、42などを備えている。バスユニット
40に与えられたデータは、対応するプロトコル変換部に
より、第２のプロトコルのデータに変換されて内部バス
中を転送され、受信側のプロトコル変換部により、第１
のプロトコルのデータに再度変換されて転送される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パ−ソナルコンピ
ュ−タなどの情報処理装置のバスを制御するバス制御装
置に関し、より詳細には、バスの標準化された情報処理
装置において、高速にデータの転送が可能なバス制御装
置に関する。

【０００２】

【従来の技術】パーソナルコンピュータなど各種情報処
理装置においては、一般的には、プロセッサ間を接続す
るプロセッサバス、主記憶装置と接続されたメモリバス
に加え、システムバス、Ｉ／Ｏバスなどの標準バスが、
階層的に接続されている。このような各種のバスを備え
た情報処理装置の構成は、たとえば、特開平５−２３３
５２８号公報に開示されている。

【０００３】図８は、このような従来の各種のバスを備
えた情報処理装置の構成を示す図である。図８に示すよ
うに、情報処理装置１０’には、プロセッサ１２−１、
１２−２、・・・、バス・メモリインタフェース１４と
を相互に接続するプロセッサバス１６と、主記憶装置１
８とバス・メモリインタフェース１６とを相互に接続す
るメモリバス２０、バス・メモリインタフェース１６
と、Ｉ／Ｏバスアダプタ２２、高速Ｉ／Ｏ２４−１およ
び２４−２とを相互に接続するシステムバス２６、並び
に、Ｉ／Ｏバスアダプタ２２と、Ｉ／Ｏ２８−１および
２８−２とを相互に接続するＩ／Ｏバス３０が設けられ
ている。

【０００４】これら情報処理装置を構成するもののう
ち、プロセッサ１２、バスメモリインタフェース１４、
これらを接続するプロセッサバス１６、主記憶装置１
８、主記憶装置１８とバス・メモリインタフェースとを
接続するメモリバス２０は、単一の基板などにユニット
化されて、情報処理装置内に配置され、システムバス２
６、Ｉ／Ｏバスアダプタ２２などは、他の基板などに一
或いは複数にユニット化されて情報処理装置内に配置さ
れている。このように複数のバスを設け、かつ、複数の
ユニットに分けることは以下の理由による。すなわち、
プロセッサバスやメモリバスは、新しい高速なプロセッ
サが開発されるたびに、動作周波数の向上が要求される
ため、プロセッサの交換などに応じて変更されるべきで
あるのに対して、システムバスやＩ／Ｏバスは、数世代
にわたって共通のＩ／Ｏ装置（たとえば、フロッピーデ
ィスク装置、ハードディスク装置）、基板或いは部品な
どを利用するために、一定の動作周波数およびプロトコ
ルにて使用されることによる。

【０００５】

【発明が解決しようとする課題】このような従来の標準
バスを装備した情報処理装置においては、数世代にわた
って共通のＩ／Ｏ装置、基板或いは部品を活用できると
いう利点がある一方、プロセッサやメモリをより高速な
ものに交換しても、これらの性能向上に見合ったデータ
転送の高速化を実現できないという問題点がある。 そ
の一方、システムバスやＩ／Ｏバスは、接続されたＩ／
Ｏ装置との整合を図るため、標準バスであるのが好まし
い。

【０００６】また、図８に示すような、従来の情報処理
装置において、バス・メモリインタフェ−ス１４とＩ／
Ｏバスアダプタ２２との間のデ−タ転送（たとえば、主
記憶装置とハ−ドディスク間のＤＭＡ転送など）の期間
中に、高速Ｉ／Ｏ２４−１と高速Ｉ／Ｏ２４−２との間
のデ−タ転送（たとえば、ＣＤ−ＲＯＭドライブからグ
ラフィックスボ−ドへのデータの直接転送など）ができ
ないという問題点があった。特に、画像データや音声デ
ータの転送の場合、データ転送の待ち時間が大きいと得
られた画像や音声が途中でとだえてしまう。

【０００７】本発明の目的は、標準バスの互換性を維持
しつつ、すなわち、従来のＩ／Ｏ装置、基板、或いは、
部品との適切な接続性を維持しつつ、標準バスの性能を
向上させるバス制御装置およびバスユニットを提供する
ことにある。

【０００８】また、本発明の他の目的は、並列にデータ
を高速に転送し、データ転送の待ち時間をより小さくす
るバス制御装置およびバスユニットを提供することにあ
る。

【０００９】

【課題を解決するための手段】本発明の目的は、複数の
モジュ−ルと、前記複数のモジュールと接続され、前記
複数のモジュールからのデータを、共通の第１のバスの
第１のプロトコルに対応させて、当該第１のバスに送出
し、或いは、第１のバスからのデータを受け入れて、対
応するモジュールに転送するバスインタフェースとを有
し、送信側のモジュールから受信側のモジュールへのデ
ータ転送を実行する情報処理システムにおいて、前記第
１のバスから独立し、かつ、第１のバス中のデータの伝
送速度よりも高速な伝送速度をもつ第２のプロトコルに
したがった、少なくとも一つの第２のバスと、第１のバ
スと第２のバスとの間に設けられ、第１のバス中のデー
タと第２のバス中のデータとの間のプロトコル変換を実
行する複数のプロトコル変換手段であって、各々が、前
記バスインタフェースと、それぞれ接続された複数のプ
ロトコル変換手段とを備え、複数のモジュールのうちの
一つからバスインタフェースに与えられたデータが、対
応するプロトコル変換手段により、第２のプロトコルに
したがったデータに変換されて第２のバス中を転送さ
れ、受信側のモジュールに接続された受信側のバスイン
タフェースに対応するプロトコル変換手段により、第１
のプロトコルにしたがってデータに再度変換されて、受
信側のバスインタフェースを介して、受信側のモジュー
ルに転送されるように構成されたことを特徴とするバス
制御装置により達成される。

【００１０】本発明によれば、第１のプロトコルより
も、そのデータ転送速度の高速な第２のプロトコルにし
たがってデータが第２のバス中を転送されるため、標準
バスとの互換性を維持しつつ、データ転送の性能を向上
させることが可能となる。

【００１１】本発明の好ましい実施態様においては、前
記第２のバスが、複数のバスにより構成され、さらに、
各々が、前記プロトコル変換部にそれぞれ接続され、前
記複数のバスの何れかと、対応するプロトコル変換部と
を接続するための、複数のバススイッチを備え、プロト
コル変換部から第１のバスおよびバスインタフェースを
介して接続されたモジュールが競合しない限り、前記複
数のバスにより、並列的にデータが転送されるように構
成されている。

【００１２】これにより、データの並列性を実現でき、
データ転送の待ち時間をより小さくすることが可能とな
る。

【００１３】また、本発明の好ましい実施態様において
は、さらに、前記第２のバスが、前記プロトコル変換部
と接続されたクロスバスイッチから構成され、プロトコ
ル変換部から第１のバスおよびバスインタフェースを介
して接続されたモジュールが競合しない限り、前記クロ
スバスイッチにより、並列的にデータが転送されるよう
に構成されている。

【００１４】本発明のさらに好ましい実施態様において
は、前記第２のバスのプロトコルが、前記第１のバスの
プロトコルと、その動作周波数を除き、同一である。こ
れにより、プロトコル変換によりオーバーヘッドを大き
くせずに、プロトコル変換を実現することが可能とな
る。

【００１５】本発明の別の実施態様においては、複数の
モジュ−ルと、前記複数のモジュールと接続され、前記
複数のモジュールからのデータを、共通の第１のバスの
第１のプロトコルに対応させて、当該第１のバスに送出
し、或いは、第１のバスからのデータを受け入れて、対
応するモジュールに転送するバスインタフェースとを有
し、送信側のモジュールから受信側のモジュールへのデ
ータ転送を実行する情報処理システムにおいて、バス制
御装置は、前記第１のバスから独立した、複数の第２の
バスと、第１のバスと第２のバスとの間に設けられ、各
々がバスインタフェースと接続された複数のバススイッ
チであって、前記複数の第２のバスの何れかと、対応す
るバスインタフェースとを接続するための複数のバスス
イッチを備え、複数のモジュールのうちの一つからバス
インタフェースに与えられたデータが、該バスインタフ
ェースに接続された何れかのバススイッチを介して、複
数の第２のバスの何れか中を転送され、受信側のバスイ
ンタフェースに接続されたバススイッチを介して、受信
側のモジュールに転送されるように構成され、かつ、第
１のバスおよびバスインタフェースを介して前記バスス
イッチに接続されたモジュールが競合しない限り、前記
複数のバスにより、並列的にデータが転送されるように
構成されている。

【００１６】これにより、標準バスの互換性を維持しつ
つ、データを並列に転送することにより、データ転送の
待ち時間を小さくすることが可能となる。

【００１７】別の見地からみると、本発明の目的は、複
数のモジュールと接続され、前記複数のモジュールから
のデータを、共通の第１のバスの第１のプロトコルに対
応させて、当該第１のバスに送出し、或いは、第１のバ
スからのデータを受け入れるバスインタフェースとを有
する情報処理システムにおいて、前記システムに着脱可
能であり、かつ、システム装着時に、前記第１のバスの
各々に接続されて、送信側のバスインタフェースから受
信側のバスインタフェースへのデータ転送を実行するバ
スユニットであって、前記第１のバスから独立し、か
つ、第１のバス中のデータの伝送速度よりも高速な伝送
速度をもつ第２のプロトコルにしたがった、少なくとも
一つの第２のバスと、前記バスインタフェースの各々に
接続された第１のバスと、それぞれ接続され、第１のバ
ス中のデータと第２のバス中のデータとの間のプロトコ
ル変換を実行する複数のプロトコル変換手段とを備え、
送信側のバスインタフェースから第１のバスを介して与
えられたデータが、対応するプロトコル変換手段によ
り、第２のプロトコルにしたがったデータに変換されて
第２のバス中を転送され、受信側のバスインタフェース
に対応するプロトコル変換手段により、第１のプロトコ
ルにしたがってデータに再度変換されて、変換されたデ
ータが、受信側のバスインタフェースに、対応する第１
のバスを介して転送されるように構成されたことを特徴
とするバスユニットにより達成される。

【００１８】さらに、別の態様においては、複数のモジ
ュールと接続され、前記複数のモジュールからのデータ
を、共通の第１のバスの第１のプロトコルに対応させ
て、当該第１のバスに送出し、或いは、第１のバスから
のデータを受け入れるバスインタフェースとを有する情
報処理システムにおいて、前記システムに着脱可能であ
り、かつ、システム装着時に、前記第１のバスの各々に
接続されて、送信側のバスインタフェースから受信側の
バスインタフェースへのデータ転送を実行するバスユニ
ットは、前記第１のバスから独立した、複数の第２のバ
スと、前記バスインタフェースの各々と接続された第１
のバスと、それぞれ接続され、前記複数の第２のバスの
何れかと、対応するバスインタフェースとを接続するた
めの複数のバススイッチを備え、送信側のバスインタフ
ェースから第１のバスを介して与えられたデータが、該
バスインタフェースに接続された何れかのバススイッチ
を介して、複数の第２のバスの何れかを介して転送さ
れ、受信側のバスインタフェースに接続されたバススイ
ッチを介して、該受信側のバスインタフェースにデータ
が転送されるように構成され、かつ、第１のバスおよび
バスインタフェースを介して前記バススイッチに接続さ
れたモジュールが競合しない限り、前記複数のバスによ
り、並列的にデータが転送されるように構成されてい
る。

【００１９】バスユニットは、前記システムに着脱可能
な単一の基板から構成されるのが好ましい。これによ
り、基板を装着することにより、容易に、データ転送を
高速化することが可能となる。

【００２０】

【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態につき、説明を加える。図１は、本発明
に実施の形態にかかるバス制御装置（システムバスユニ
ット）を使用した情報処理装置の構成を示すブロックダ
イヤグラムである。図１において、図８に示す従来の情
報処理装置の構成部品と同じものには、同じ符号を付し
ている。

【００２１】図１に示すように、情報処理装置１０は、
プロセッサ１２−１、１２−２、・・・、バス・メモリ
インタフェース１４、これらの間を接続するプロセッサ
バス１６、主記憶装置１８、主記憶装置１８とバス・メ
モリインタフェース１４との間を接続するメモリバス２
０、Ｉ／Ｏバスアダプタ２２、フロッピーディスク装置
などのＩ／Ｏ２８−１、２８−２、・・・、これらの間
を相互接続するＩ／Ｏバス３０、高速Ｉ／Ｏ２４−１、
２４−２、・・・、並びに、バス・メモリインタフェー
ス１４、Ｉ／Ｏバスアダプタ２２および高速Ｉ／Ｏ２４
−１、２４−２、・・・と、システムバス２６−１、２
６−２、２６−３、２６−４、・・・を介して接続され
たシステムバスユニット４０を備えている。

【００２２】本実施の形態において、プロセッサ１２、
バスメモリインタフェース１４、プロセッサバス１６、
主記憶装置１８およびメモリバス２０は、一つのユニッ
トを形成している。また、システムバス２６−１、２６
−２、２６−３、２６−４は、図８に示す従来のシステ
ムバス２６と同一のプロトコルを有し、かつ、Ｉ／Ｏバ
ス３０も、図８に示す従来のＩ／Ｏバス３０と同一のプ
ロトコルを有している。たとえば、システムバスは、Ｐ
ＣＩバスであるが、他の標準バス（たとえば、ＶＭＥバ
スなど）であっても良い。

【００２３】本実施の形態において、システムバスユニ
ットは、単一の基板上に一つのユニットとして形成さ
れ、この基板を取り付けることにより、システムバス２
６−１ないし２６−４が、それぞれ、システムバスユニ
ット１０と接続されるようになっている。その一方、基
板を取り外すことにより、情報処理装置は、図８に示す
従来の情報処理装置と同様な構成となる。高速Ｉ／Ｏ２
４−１、２４−２、・・・は、画像ＲＡＭ、Ｄ／Ａ変換
器或いはＡ／Ｄ変換器など、画像信号や音声信号など、
高速に伝達すべき信号を扱うデバイスに対応する。

【００２４】システムバスユニット４０は、後に詳述す
るように、システムバス２６におけるデータ転送より
も、高速にデータを伝送可能なプロトコルにしたがっ
て、データ転送ができるようになっている。図２は、シ
ステムバスユニット４０およびその周辺の構成を示すブ
ロックダイヤグラムである。

【００２５】図２に示すように、システムバスユニット
４０は、システムバス２６−１ないし２６−４に、それ
ぞれ接続され、システムバスのプロトコルの入力信号
を、システムバスユニット４０内のプロトコルの信号に
変換し、或いは、システムバスユニット４０内のプロト
コルの信号を、システムバスのプロトコルの出力信号に
変換するプロトコル変換部４１ないし４４と、プロトコ
ル変換部４１ないし４４と、システムバスユニット４０
内の二系統のバスの何れかとを、それぞれ接続するバス
スイッチ４５ないし４８と、バススイッチ４５ないし４
８の一方の入出力端と接続された第１の内部バス４９
と、バススイッチ４５ないし４８の他方の入出力端と接
続された第２の内部バス５０と、内部バスの使用権を管
理する内部バスアービタ５２とを備えている。また、第
１の内部バス４９および第２の内部バス５０において
は、システムバス２６−１ないし２６−４中を伝送され
るデータよりも、高速（たとえば、２倍程度）の動作周
波数にて、データが伝送されるようになっている。

【００２６】バススイッチ４５ないし４８の各々には、
内部バスアービタ５２に、内部バスの使用権を要求する
使用権要求信号を出力し、或いは、内部バスアービタ５
２からの、内部バスの使用権を許可する使用権許可信号
を受け入れ、これらにしたがって、バススイッチ４５を
切り換えるための内部バス使用権制御部５５ないし５９
が設けられている。

【００２７】次に、バススイッチ４５ないし４８と、内
部バスアービタ５２との間の信号につき、図３を参照し
て説明を加える。バススイッチ４５ないし４８の内部バ
ス使用権制御部５５ないし５９は、それぞれ、バスの使
用を要求する際に、内部バス使用権要求信号（ＢＲＥＱ
１など）を、内部バスアービタ５２に出力する。内部バ
スアービタ５２は、内部バス使用権要求信号などに応答
して、バススイッチ４５ないし４８の何れかに、第１の
内部バスの使用を許可する第１の内部バス使用許可信号
（ＢＡＣＫ１Ａなど）或いは第２の内部バスの使用を許
可する第２の内部バス使用許可信号（ＢＡＣＫ１Ｂな
ど）を与える。

【００２８】さらに、内部バスアービタ５２は、バス・
メモリインタフェース１４、Ｉ／Ｏバスアダプタ２２、
高速Ｉ／Ｏ２４−１、２４−２からのシステムバスユニ
ット使用権要求信号（たとえば、符号４１３）を受け入
れ、これに応答して、システムバスユニット使用許可信
号（たとえば、符号４１７）を、バス・メモリインタフ
ェース１４などに出力するようになっている。

【００２９】このように構成された情報処理装置、特
に、システムバスユニット４０の作動につき説明する。
図４（ａ）および（ｂ）は、システムバスユニット４０
の内部バスアービタ５２による内部バス使用権の調停手
順を示すフローチャートである。このフローチャートを
参照しつつ、具体的に、あるデバイスから他のデバイス
へのデータ転送を説明する。

【００３０】まず、Ｉ／Ｏバスアダプタ２２から、バス
・メモリインタフェース１４にデータを転送する場合
に、Ｉ／Ｏバスアダプタ２２は、システムバスユニット
４０の内部バスアービタ５２に、システムバスユニット
使用権要求信号（図３の符号４１４参照）を与える。こ
のような場合に、図４（ａ）のフローチャートのステッ
プ４５１において、イエス（Ｙ）と判断される。

【００３１】内部バスアービタ５２は、次いで、第１の
内部バス５０が未使用であるか否かを判断する（ステッ
プ４５２）。ステップ４５２においてノー（Ｎ）と判断
されると、内部バスアービタ５２は、第２の内部バス５
１が未使用であるか否かを判断する（ステップ４５
３）。第１および第２の内部バス５０、５１の双方が使
用中である場合には、ステップ４５２に戻り、何れかの
バスが未使用になるまで、ステップ４５２および４５３
を繰り返す。

【００３２】第１の内部バス５０或いは第２の内部バス
５１の何れかが未使用である場合に、内部バスアービタ
５２は、Ｉ／Ｏバスアダプタ２２に、システムバスユニ
ット使用許可信号（図３の符号４１８参照）を与える
（ステップ４５４）。なお、内部バスアービタ５２は、
同時に複数のデバイス（モジュール）から、システムバ
ス使用権要求信号が与えられた場合に、予め定められた
優先順位にしたがって、いずれかのデバイス（モジュー
ル）にシステムバス使用許可信号を与える。一般に、フ
ロッピーディスクなどのＩ／Ｏに接続されたＩ／Ｏバス
アダプタの優先順位と比較して、画像ＲＡＭなどに対応
する高速Ｉ／Ｏの優先順位の方が高くなるように定めら
れている。

【００３３】システムバスユニット使用許可信号が与え
られると、Ｉ／Ｏバスアダプタ２２は、システムバス２
６−２を介して、システムバスユニット４０に、システ
ムバスのプロトコルにしたがったデータを転送する。シ
ステムバスユニット４０においては、プロトコル変換部
４２がデータを受け入れ、システムバスのプロトコルに
したがったデータを、内部バスのプロトコルにしたがっ
たデータに変換する。次いで、バススイッチ４６の内部
バス使用権制御部５６は、内部バスアービタ５２に、内
部バス使用権要求信号（図３のＢＲＥＱ２）を出力す
る。

【００３４】このような場合に、図４（ｂ）の図４のス
テップ４６１において、イエス（Ｙ）と判断される。内
部バスアービタ５２は、第１の内部バス５０が未使用で
あるか否かを判断する（ステップ４６２）。ステップ４
６２においてノー（Ｎ）と判断されると、内部バスアー
ビタ５２は、第２の内部バス５１が未使用であるか否か
を判断する（ステップ４６３）。第１および第２の内部
バス５０、５１の双方が使用中である場合には、ステッ
プ４６２に戻り、何れかのバスが未使用になるまで、ス
テップ４６２および４６３を繰り返す。

【００３５】第１の内部バス５０或いは第２の内部バス
５１の何れかが未使用である場合に、内部バスアービタ
５２は、バススイッチ４６の内部バス使用権制御部５６
に、内部バス使用許可信号（図３のＢＡＣＫ２Ａ或いは
ＢＡＣＫ２Ｂ）を与える（ステップ４６４または４６
５）。なお、内部バスアービタ５２は、同時に複数のバ
ススイッチの内部バス使用権制御部から、内部バス使用
権要求信号が与えられた場合に、予め定められた優先順
位にしたがって、いずれかの内部バス使用権制御部に内
部バス使用許可信号を与える。この優先順位は、プロト
コル変換部および第１のバスなどを介して接続されたモ
ジュールの優先順位と同一である。

【００３６】第１の内部バスの使用許可信号（ＢＡＣＫ
２Ａ）がバス使用権制御部５６に与えられた場合には、
バススイッチ４６の出力側は、第１の内部バス５０と接
続され、プロトコル変換部４２から出力された、内部バ
スのプロトコルにしたがったデータが、第１の内部バス
５０に送出される。或いは、第２の内部バスの使用許可
信号（ＢＡＣＫ２Ｂ）がバス使用権制御部５６に与えら
れた場合には、プロトコル変換部４２から、内部バスの
プロトコルにしたがったデータが、第２の内部バス５１
に送出される。

【００３７】プロトコル変換部４１ないし４４は、それ
ぞれ、自己がデータ送出に使用していない内部バスの内
容（特に、アドレス）を、関連するバススイッチ４５な
いし４８を介して、常に監視している。したがって、内
部バス上に表れたデータのアドレス値が、予め自己或い
は自己に接続されたデバイス（モジュール）に割り当て
られた値に対応する場合には、関連するバススイッチ４
５ないし４８を介して、このデータを受け入れるように
なっている。

【００３８】上述した例において、バススイッチ４６を
介して第１の内部バス５０にデータが送出された場合
に、バス・メモリインタフェース１４に接続されたプロ
トコル変換部４１は、第１の内部バス５０に送出された
データが、自己に関連するものであると判断し、バスス
イッチ４５に、第１の内部バス５０のデータを受け入れ
るように指示する。これにより、バススイッチ４５を介
して、プロトコル変換部４１に、データが伝達される。

【００３９】プロトコル変換部４１は、第１の内部バス
５０からの、内部バスのプロトコルにしたがったデータ
を、システムバスのプロトコルにしたがったデータに変
換して、システムバス２６−１に出力する。システムバ
ス２６−１上に与えられたデータは、バス・メモリイン
タフェース１４に伝達される。このようにして、Ｉ／Ｏ
バスアダプタ２２から、バス・メモリインタフェース１
４にデータが転送される。

【００４０】次に、第１の内部バス５０を用いて、Ｉ／
Ｏバスアダプタ２２からバス・メモリインタフェース１
４にデータを転送している際に、高速Ｉ／Ｏ２４−１か
ら高速Ｉ／Ｏ２４−２に、データを転送する必要が生じ
た場合につき、説明する。

【００４１】このようなときに、高速Ｉ／Ｏ２４−１
は、システムバスユニット４０の内部バスアービタ５２
に、システムバスユニット使用権要求信号（図３の符号
４１５参照）を与える。これに応答して、内部バスアー
ビタ５２の処理中、図６（ａ）のステップ４５１におい
てイエスと判断され、次いで、第１の内部バス５０が未
使用であるか否かが判断される（ステップ４５２）。

【００４２】上述したように、第１の内部バス５０は、
Ｉ／Ｏバスアダプタ２２からバス・メモリインタフェー
ス１４へのデータ転送のために使用されているため、ス
テップ４５２においては、ノー（Ｎ）と判断される。次
に、内部バスアービタ５２は、第２の内部バス５１が未
使用であるか否かを判断し（ステップ４５３）、未使用
である場合（ステップ４５３においてイエス（Ｙ））に
は、高速Ｉ／Ｏ２４−１に、システムバスユニット使用
許可信号（図３の符号４１９参照）を与える（ステップ
４５４）。

【００４３】システムバスユニット使用許可信号が与え
られると、高速Ｉ／Ｏ２４−１は、システムバス２６−
３を介して、システムバスユニット４０に、システムバ
スのプロトコルにしたがったデータを転送する。システ
ムバスユニット４０においては、プロトコル変換部４３
がデータを受け入れ、システムバスのプロトコルにした
がったデータを、内部バスのプロトコルにしたがったデ
ータに変換する。次いで、バススイッチ４７の内部バス
使用権制御部５７は、内部バスアービタ５２に、内部バ
ス使用権要求信号（図３のＢＲＥＱ３）を出力する。内
部バスアービタ５２は、内部バス使用権要求信号（ＢＲ
ＥＱ２）の受理に応答して、ステップ４６１、４６２、
４６３および４６５の処理を実行する。前述したよう
に、第１の内部バス５０は、既に、他のデータ転送のた
めに使用されているため、ステップ４６２においてはノ
ー（Ｎ）と判断され、その一方、第２の内部バス５１
は、未使用であるため、ステップ４６３においてはイエ
ス（Ｙ）と判断される。ステップ４６５において、第２
の内部バスの内部バス使用許可信号（図３のＢＡＣＫ３
Ｂ）が、内部バス使用権制御部５７に与えられる。これ
により、バススイッチ４７の出力側は、第２の内部バス
５１と接続され、プロトコル変換部４３から出力され
た、内部バスのプロトコルにしたがったデータが、第２
の内部バス５２に送出される。

【００４４】上述したように、データが第２の内部バス
５２に送出されると、高速Ｉ／Ｏ２４−２に接続された
プロトコル変換部４４は、第２の内部バス５１に送出さ
れたデータが、自己に関連するものと判断し、バススイ
ッチ４８に、第２の内部バス５１のデータを受け入れる
ように指示する。これにより、バススイッチ４８を介し
て、プロトコル変換部４４に、データが伝達される。

【００４５】プロトコル変換部４４は、第２の内部バス
５１からの、内部バスのプロトコルにしたがったデータ
を、システムバスのプロトコルにしたがったデータに変
換して、システムバス２６−４に出力する。システムバ
ス２６−４上に与えられたデータは、高速Ｉ／Ｏ２４−
２に伝達される。このようにして、高速Ｉ／Ｏ２４−１
から、高速Ｉ／Ｏ２４−２にデータが転送される。

【００４６】図２において、実線にて表わした矢印３１
９が、システムバスユニット４０を介したＩ／Ｏバスア
ダプタ２２からバス・メモリインタフェース１４へのデ
ータの流れを示し、その一方、破線にて表わした矢印３
２０が、システムバスユニット４０を介した高速Ｉ／Ｏ
２４−１から高速Ｉ／Ｏ２４−２へのデータの流れを示
している。

【００４７】なお、システムバスユニット４０を介して
Ｉ／Ｏバスアダプタ２２からバス・メモリインタフェー
ス１４へデータが転送されている際に、高速Ｉ／Ｏ２４
−１或いは２４−２から、Ｉ／Ｏバスアダプタ２２また
はバスメモリインタフェース１４へのデータ転送が要求
された場合につき、以下に簡単に説明する。

【００４８】前述したように、この実施の形態において
は、第１の内部バス５０および第２の内部バス５１にお
いて、システムバス中を伝送されるデータよりも、より
高速な作動周波数にて、データが伝送されるようにし
て、データの高速転送を実現している。また、バスシス
テムユニット４０内のデータ転送は、図５（ａ）に示す
ように、送信側のプロトコル変換部が、内部バスにアド
レスを送出した後に、データを送出し、データを送出し
ている間、データストローブ（ＤＳ）信号をローレベル
にして、内部バス中にデータが与えられていることを示
している。受信側のプロトコル変換部は、データの受理
が終了すると、DACK信号を、送信側のプロトコル変換部
に与え、それに応答して、ＤＳ信号がハイレベルとな
り、あるアドレスに対応するデータの送受信が終了す
る。その一方、図５（ｂ）に示すように、受信側のプロ
トコル変換部から、DACK信号が与えられないと、送信側
のプロトコル変換部は、データを出力し続け、かつ、Ｄ
Ｓ信号をローレベルに維持する。

【００４９】したがって、上述した場合に、高速Ｉ／Ｏ
２４−１或いは高速Ｉ／Ｏ２４−２から、Ｉ／Ｏバスア
ダプタ２２、バス・メモリインタフェース１４の一方
に、データが与えられた場合に、Ｉ／Ｏバスアダプタ２
２またはバス・メモリインタフェース１４に対応するプ
ロトコル変換部４６または４５から送信側のプロトコル
変換部４３または４４に、DACK信号が与えられないた
め、送信側のプロトコル変換部４３または４４は、DACK
信号が与えられるまで、送出したデータを維持する。

【００５０】受信側のプロトコル変換部４６または４５
において、先行するデータの受信が終了すると、次い
で、プロトコル変換部４３または４４からのデータを受
信し、受信が終了すると、DACK信号を、プロトコル変換
部４３または４４に与える。また、他のプロトコル変換
部にて、競合が生じた場合にも同様の処理が実行され
る。

【００５１】本実施の形態によれば、各デバイス（モジ
ュール）にシステムバスを介して接続されたプロトコル
変換部により、システムバスにおけるデータの伝送より
もより高速なデータ伝送を実現するプロトコルにしたが
って、データが変換される。次いで、内部バスを介し
て、受信側のプロトコル変換部にデータが伝達され、受
信側のプロトコル変換部において、受信されたデータ
が、システムバスのプロトコルにしたがったデータに変
換され、対応するデバイス（モジュール）に伝達され
る。したがって、標準バスの互換性を維持しつつ、デー
タの転送を高速化することが可能となる。

【００５２】また、本実施の形態によれば、システムバ
スユニット４０には、第１の内部バス５０および第２の
内部バス５１が設けられているため、デバイス（モジュ
ール）が競合しない場合には、データ転送を並列化し
て、同時に実行することができ、デバイス間のデータ転
送の際の待ち時間を短縮することが可能となる。特に、
プロセッサのＩ／ＯアクセスやＤＭＡアクセスと並行し
て、Ｉ／Ｏ間のデータ転送を実行する際などに、その効
果が顕著になる。

【００５３】次に、本発明の第２の実施の形態にかかる
システムバスユニットにつき説明を加える。この実施の
形態にかかるシステムバスユニットを用いた情報処理装
置は、図１のものと同一である。図６は、第２の実施の
形態にかかるシステムバスユニットおよびその周辺の構
成を示すブロックダイヤグラムである。図６において、
第１の実施の形態にかかる構成と同じものには、同一の
符号を付している。図６に示すように、システムバスユ
ニット１００は、システムバス２６−１ないし２６−４
を介して、バス・メモリインタフェース１４、Ｉ／Ｏバ
スアダプタ２２、高速Ｉ／Ｏ２４−１および高速Ｉ／Ｏ
２４−２と、それぞれ接続された、プロトコル変換部４
１ないし４４、クロスバスイッチ１０１、制御部１０２
およびアドレステーブル１０３を備えている。プロトコ
ル変換部４１ないし４４は、それぞれ、クロスバスイッ
チの一つの端子と接続されている。また、第１の実施の
形態と同様に、システムバスユニット１００内では、シ
ステムバス中を伝送されるデータよりも高速（たとえ
ば、２倍程度）の動作周波数にて、データが伝送される
ようになっている。

【００５４】クロスバスイッチ１０１は、内部接点（図
示せず）を閉じることにより、プロトコル変換部を相互
に接続する。制御部１０２は、プロトコル変換部４１な
いし４４からの要求にしたがって、アドレステーブル１
０３を参照して、所定の接点を閉じるように、クロスバ
スイッチ１０１を制御する。アドレステーブル１０３に
は、クロスバスイッチ１０１に与えられたアドレスに基
づき、どのプロトコル変換部どおしを接続するかを決定
するためのデータが、予め記憶されている。

【００５５】このように構成されたシステムバスユニッ
ト１００を備えた情報処理装置において、Ｉ／Ｏバスア
ダプタ２２からバス・メモリインタフェース１４にデー
タを転送する場合に、Ｉ／Ｏバスアダプタ２２からプロ
トコル変換部４２に、システムバス２６−２を介してデ
ータが与えられると、プロトコル変換部４２は、与えら
れた、システムバスのプロトコルにしたがったデータ
を、バスシステムユニット１００内のデータ転送用のプ
ロトコルにしたがったデータに変換し、得られたデータ
を、クロスバスイッチ１０１に出力する。

【００５６】制御部１０２は、クロスバスイッチ１０１
に与えられたデータに基づき、アドレステーブルを参照
し、接続すべきクロスバスイッチ１０１中の内部接点を
決定する。上述した場合には、所定の内部接点（図示せ
ず）が接続されることにより、プロトコル変換部４２か
らのデータが、プロトコル変換部４１に送出される。

【００５７】プロトコル変換部４１は、これに応答し
て、受け入れたデータを、システムバスのプロトコルに
したがったデータに変換し、得られたデータを、システ
ムバス２６−１を介して、バス・メモリインタフェース
１４に転送する。これにより、Ｉ／Ｏバスアダプタ２２
からバス・メモリインタフェースへのデータ転送が実現
される。

【００５８】次に、Ｉ／Ｏバスアダプタ２２からバス・
メモリインタフェース１４にデータを転送している際
に、高速Ｉ／Ｏ２４−１から高速Ｉ／Ｏ２４−２に、デ
ータを転送する必要が生じた場合につき説明する。

【００５９】プロトコル変換部４３に、システムバス２
６−３を介して高速Ｉ／Ｏ２４−１プロトコル変換部４
２は、与えられた、システムバスのプロトコルにしたが
ったデータを、バスシステムユニット１００内のデータ
転送用のプロトコルにしたがったデータに変換し、得ら
れたデータを、クロスバスイッチ１０１に出力する。

【００６０】制御部１０２は、クロスバスイッチ１０１
に与えられたデータに基づき、アドレステーブルを参照
し、接続すべきクロスバスイッチ１０１中の内部接点を
決定する。このとき、制御部１０２は、デバイス（モジ
ュール）の競合が生じていないことを確認し、生じてい
ないときに、クロスバスイッチ１０１に、所定の接点を
閉じるように指示する。所定の内部接点（図示せず）が
接続されることにより、プロトコル変換部４３からのデ
ータが、プロトコル変換部４４に送出される。

【００６１】プロトコル変換部４４は、これに応答し
て、受け入れたデータを、システムバスのプロトコルに
したがったデータに変換し、得られたデータを、システ
ムバス２６−４を介して、高速Ｉ／Ｏ２４−２に転送す
る。これにより、高速Ｉ／Ｏ２４−１から高速Ｉ／Ｏ２
４−２へのデータ転送が実現される。このように、第２
の実施の形態によっても、デバイス（モジュール）の競
合がない限り、デバイス間のデータ転送を並列化して同
時に実行することができ、データ転送の際の待ち時間を
短縮することが可能となる。

【００６２】また、第２の実施の形態によれば、内部バ
スの本数に制限されることなく、デバイス（モジュー
ル）の競合がない限り、データ転送を並列化することが
可能となる。

【００６３】本発明は、以上の実施の形態に限定される
ことなく、特許請求の範囲に記載された発明の範囲内
で、種々の変更が可能であり、それらも本発明の範囲内
に包含されるものであることは言うまでもない。

【００６４】たとえば、前記実施の形態において、情報
処理装置中に、３つの高速Ｉ／Ｏ２４−１、２４−２を
示したが、３つ以上の高速Ｉ／Ｏが設けられ、これらが
それぞれ、システムバスを介して、システムバスユニッ
トに接続されていても良い。

【００６５】また、前記第１の実施の形態においては、
システムバスユニットに、２つの内部バス５０、５１を
設け、所定の場合には、並列にデータが転送されるよう
に構成しているが、内部バスが、１つであっても、デー
タ転送の高速化を実現できることは明らかである。或い
は、３つ以上の内部バスを設け、よりデータ転送の並列
性を高めても良い。

【００６６】さらに、前記実施の形態においては、シス
テムバスユニットを、情報処理装置に着脱可能な単一の
基板に形成しているが、これに限定されるものではな
く、内部に基板を含むようなスイッチなどに、システム
バスユニットを形成しても良い。

【００６７】また、前記実施の形態において、内部バス
を介して転送されるデータのプロトコルは、システムバ
ス中で伝送されるデータの伝送速度よりも、高速な動作
周波数にて、データを伝送できるものとなっているが、
これに限定されるものではなく、たとえば、アドレスと
データとを並列に送信できるようなプロトコルを採用し
ても良い。

【００６８】さらに、本発明において、プロトコル変換
部を設けずに、バススイッチおよび複数の内部バスを用
いて、システムバスユニットを構成することも可能であ
る。図７は、このように構成されたシステムバスユニッ
トの他の例を示すブロックダイヤグラムである。図７に
おいて、図２に示すシステムバスユニット４０の構成部
分と同一のものには、同一の番号を付している。図７に
示すように、このシステムバスユニット７０は、図２の
システムバスユニットからプロトコル変換部４１ないし
４４が削除され、システムバス２６−１ないし２６−４
が、バススイッチ４５ないし４８に、それぞれ、直接接
続されている。内部バス５０、５１中を伝送されるデー
タのプロトコルは、システムバス中を伝送されるデータ
のものと同一である。

【００６９】このように構成されたシステムバスユニッ
ト７０の作動は、プロトコル変換部におけるプロトコル
変換が省略されたことを除き、第１の実施の形態のもの
と同様である。したがって、この実施の形態によれば、
モジュールの競合がない限り、データを並列的に転送す
ることが可能となり、このような場合に、データの高速
転送を実現することが可能となる。

【００７０】さらに、本明細書において、手段とは必ず
しも物理的手段を意味するものではなく、各手段の機能
が、ソフトウェアによって実現される場合も包含する。
さらに、一つの手段の機能が、二つ以上の物理的手段に
より実現されても、若しくは、二つ以上の手段の機能
が、一つの物理的手段により実現されてもよい。

【００７１】

【発明の効果】本発明によれば、パ−ソナルコンピュ−
タを始めとする各種情報処理装置において、標準バスで
あるシステムバス中に、システムバスユニットを配置す
ることにより、従来のシステムバスとの互換性を保ちつ
つ、すなわち従来のＩＯ装置やボ−ドをそのまま活用し
つつ、データ転送の性能を向上させることができる。

【００７２】また、本発明によれば、転送速度の向上の
みならず、データ転送を並列に実行できるため、特に、
プロセッサのＩ／Ｏアクセス或いはＤＭＡアクセスと並
行して、Ｉ／Ｏ間の転送を実行する場合があるシステム
では、更に効果が大きい。

【００７３】さらに、従来のＩ／Ｏ部品を活用できるた
め、低価格なシステムを構築することが可能となる。

【００７４】すなわち、本発明によれば、標準バスの互
換性を維持しつつ、すなわち、従来のＩ／Ｏ装置、基
板、或いは、部品との適切な接続性を維持しつつ、標準
バスの性能を向上させるバス制御装置およびバスユニッ
トを提供することが可能となり、また、並列にデータを
高速に転送し、データ転送の待ち時間をより小さくする
バス制御装置およびバスユニットを提供することが可能
となる。

【図面の簡単な説明】

【図１】 図１は、本発明の第１の実施の形態にかかる
システムバスユニットを使用した情報処理装置の構成を
示すブロックダイヤグラムである。

【図２】 図２は、第１の実施の形態にかかるシステム
バスユニットおよびその周辺の構成を示すブロックダイ
ヤグラムである。

【図３】 図３は、第１の実施の形態にかかるバススイ
ッチと内部バスアービタとの間の信号を説明するための
図である。

【図４】 図４は、第１の実施の形態にかかる内部バス
アービタにて実行される処理を説明するための図であ
る。

【図５】 図５は、内部バスを介したデータ転送を説明
するための図である。

【図６】 図６は、本発明の第２の実施の形態にかかる
システムバスユニットおよびその周辺の構成を示すブロ
ックダイヤグラムである。

【図７】 図７は、本発明にかかるシステムバスユニッ
トのさらに他の例を示すブロックダイヤグラムである。

【図８】 図８は、従来のシステムバスを使用した情報
処理装置の構成を示すブロックダイヤグラムである。

【符号の説明】

１０ 情報処理装置 １２−１、１２−２ プロセッサ １４ バス・メモリインタフェ−ス １６ プロセッサバス １８ 主記憶装置 ２０ メモリバス ２２ Ｉ／Ｏバスアダプタ ２４−１、２４−２ 高速Ｉ／Ｏ ２６−１、２６−２、２６−３、２６−４ システム
バス ２８−１、２８−２ Ｉ／Ｏ ４０ システムバスユニット ４１、４２、４３、４４ プロトコル変換部 ４５、４６、４７、４８ バススイッチ ５０、５１ 内部バス ５２ 内部バスアービタ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数のモジュ−ルと、前記複数のモジュ
   ールと接続され、前記複数のモジュールからのデータ
   を、共通の第１のバスの第１のプロトコルに対応させ
   て、当該第１のバスに送出し、或いは、第１のバスから
   のデータを受け入れて、対応するモジュールに転送する
   バスインタフェースとを有し、送信側のモジュールから
   受信側のモジュールへのデータ転送を実行する情報処理
   システムにおいて、 前記第１のバスから独立し、かつ、第１のバス中のデー
   タの伝送速度よりも高速な伝送速度をもつ第２のプロト
   コルにしたがった、少なくとも一つの第２のバスと、 第１のバスと第２のバスとの間に設けられ、第１のバス
   中のデータと第２のバス中のデータとの間のプロトコル
   変換を実行する複数のプロトコル変換手段であって、各
   々が、前記バスインタフェースと、それぞれ接続された
   複数のプロトコル変換手段とを備え、 複数のモジュールのうちの一つからバスインタフェース
   に与えられたデータが、対応するプロトコル変換手段に
   より、第２のプロトコルにしたがったデータに変換され
   て第２のバス中を転送され、受信側のモジュールに接続
   された受信側のバスインタフェースに対応するプロトコ
   ル変換手段により、第１のプロトコルにしたがってデー
   タに再度変換されて、受信側のバスインタフェースを介
   して、受信側のモジュールに転送されるように構成され
   たことを特徴とするバス制御装置。
2. 【請求項２】 前記第２のバスが、複数のバスにより構
   成され、 さらに、各々が、前記プロトコル変換部にそれぞれ接続
   され、前記複数のバスの何れかと、対応するプロトコル
   変換部とを接続するための、複数のバススイッチを備
   え、プロトコル変換部から第１のバスおよびバスインタ
   フェースを介して接続されたモジュールが競合しない限
   り、前記複数のバスにより、並列的にデータが転送され
   るように構成されたことを特徴とする請求項１に記載の
   バス制御装置。
3. 【請求項３】 さらに、前記第２のバスが、前記プロト
   コル変換部と接続されたクロスバスイッチから構成さ
   れ、プロトコル変換部から第１のバスおよびバスインタ
   フェースを介して接続されたモジュールが競合しない限
   り、前記クロスバスイッチにより、並列的にデータが転
   送されるように構成されたことを特徴とする請求項１に
   記載のバス制御装置。
4. 【請求項４】 前記第２のバスのプロトコルが、前記第
   １のバスのプロトコルと、その動作周波数を除き、同一
   であることを特徴とする請求項１ないし３の何れか一項
   に記載のバス制御装置。
5. 【請求項５】 複数のモジュ−ルと、前記複数のモジュ
   ールと接続され、前記複数のモジュールからのデータ
   を、共通の第１のバスの第１のプロトコルに対応させ
   て、当該第１のバスに送出し、或いは、第１のバスから
   のデータを受け入れて、対応するモジュールに転送する
   バスインタフェースとを有し、送信側のモジュールから
   受信側のモジュールへのデータ転送を実行する情報処理
   システムにおいて、 前記第１のバスから独立した、複数の第２のバスと、 第１のバスと第２のバスとの間に設けられ、各々がバス
   インタフェースと接続された複数のバススイッチであっ
   て、前記複数の第２のバスの何れかと、対応するバスイ
   ンタフェースとを接続するための複数のバススイッチを
   備え、 複数のモジュールのうちの一つからバスインタフェース
   に与えられたデータが、該バスインタフェースに接続さ
   れた何れかのバススイッチを介して、複数の第２のバス
   の何れか中を転送され、受信側のバスインタフェースに
   接続されたバススイッチを介して、受信側のモジュール
   に転送されるように構成され、かつ、 第１のバスおよびバスインタフェースを介して前記バス
   スイッチに接続されたモジュールが競合しない限り、前
   記複数のバスにより、並列的にデータが転送されるよう
   に構成されたことを特徴とするバス制御装置。
6. 【請求項６】 複数のモジュールと接続され、前記複数
   のモジュールからのデータを、共通の第１のバスの第１
   のプロトコルに対応させて、当該第１のバスに送出し、
   或いは、第１のバスからのデータを受け入れるバスイン
   タフェースとを有する情報処理システムにおいて、前記
   システムに着脱可能であり、かつ、システム装着時に、
   前記第１のバスの各々に接続されて、送信側のバスイン
   タフェースから受信側のバスインタフェースへのデータ
   転送を実行するバスユニットであって、 前記第１のバスから独立し、かつ、第１のバス中のデー
   タの伝送速度よりも高速な伝送速度をもつ第２のプロト
   コルにしたがった、少なくとも一つの第２のバスと、 前記バスインタフェースの各々に接続された第１のバス
   と、それぞれ接続され、第１のバス中のデータと第２の
   バス中のデータとの間のプロトコル変換を実行する複数
   のプロトコル変換手段とを備え、 送信側のバスインタフェースから第１のバスを介して与
   えられたデータが、対応するプロトコル変換手段によ
   り、第２のプロトコルにしたがったデータに変換されて
   第２のバス中を転送され、受信側のバスインタフェース
   に対応するプロトコル変換手段により、第１のプロトコ
   ルにしたがってデータに再度変換されて、変換されたデ
   ータが、受信側のバスインタフェースに、対応する第１
   のバスを介して転送されるように構成されたことを特徴
   とするバスユニット。
7. 【請求項７】 複数のモジュールと接続され、前記複数
   のモジュールからのデータを、共通の第１のバスの第１
   のプロトコルに対応させて、当該第１のバスに送出し、
   或いは、第１のバスからのデータを受け入れるバスイン
   タフェースとを有する情報処理システムにおいて、前記
   システムに着脱可能であり、かつ、システム装着時に、
   前記第１のバスの各々に接続されて、送信側のバスイン
   タフェースから受信側のバスインタフェースへのデータ
   転送を実行するバスユニットであって、 前記第１のバスから独立した、複数の第２のバスと、 前記バスインタフェースの各々と接続された第１のバス
   と、それぞれ接続され、前記複数の第２のバスの何れか
   と、対応するバスインタフェースとを接続するための複
   数のバススイッチを備え、 送信側のバスインタフェースから第１のバスを介して与
   えられたデータが、該バスインタフェースに接続された
   何れかのバススイッチを介して、複数の第２のバスの何
   れかを介して転送され、受信側のバスインタフェースに
   接続されたバススイッチを介して、該受信側のバスイン
   タフェースにデータが転送されるように構成され、か
   つ、 第１のバスおよびバスインタフェースを介して前記バス
   スイッチに接続されたモジュールが競合しない限り、前
   記複数のバスにより、並列的にデータが転送されるよう
   に構成されたことを特徴とするバスユニット。
8. 【請求項８】 前記バスユニットが、前記システムに着
   脱可能な単一の基板から構成されることを特徴とする請
   求項６または７に記載のバスユニット。