JP2017523518A - クロックツリーの実現方法、システムオンチップ及びコンピュータ記憶媒体 - Google Patents

Abstract

本発明はクロックツリーの実現方法、システムオンチップ及びコンピュータ記憶媒体を提供する。前記方法は、コアモジュール（１０）と外部接続モジュール（２０）を含むシステムオンチップに応用され、前記コアモジュール（１０）における相互接続行列（１２）は、プロトコルブリッジ（１１１）と周波数低下ブリッジ（１１２）を含むバス変換ブリッジ（１１）を介して、前記外部接続モジュール（２０）に接続し、プロトコルブリッジ（１１１）を使用してデータバスを第一構成バスに変換する（Ｓ１００）ことと、周波数低下ブリッジ（１１２）を使用して第一構成バスを第二構成バスに変換する（Ｓ１０１）こととを含み、前記第一構成バスの周波数は前記プロトコルブリッジの周波数であり、前記第二構成バスの周波数は、前記外部接続モジュールの構成バスの周波数である。【選択図】図６

Description

本発明はシステムオンチップ（ＳｏＣ：Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ）設計分野に関し、特にクロックツリーの実現方法、システムオンチップ及びコンピュータ記憶媒体に関する。

現在、システムオンチップ設計は、通信産業発展に関するコア技術となった。システムオンチップ設計は、性能（Ｐｅｒｆｏｒｍａｎｃｅ）、電力消費（Ｐｏｗｅｒ）、設計周期（Ｔｉｍｅ−ｔｏ−Ｍａｒｋｅｔ）及び面積（Ａｒｅａ）等の要因を同時に考える必要があり、即ちＰＰＴＡ基準を考える必要がある。システムオンチップ設計において、クロックツリー（Ｃｌｏｃｋ Ｔｒｅｅ）の生成は、上記の要因に重要な影響を与え、特に、システムオンチップの周波数が高く面積が大きい場合、これらの影響は決定的な要因となる可能性がある。

従来の技術において、物理的な容易な実現可能性に基づいてモジュールを分割される。ＳｏＣに高度なマイクロコントローラバスアーキテクチャ３．０（ＡＭＢＡ３．０：Ａｄｖａｎｃｅｄ Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｂｕｓ Ａｒｃｈｉｔｅｃｔｕｒｅ３．０）が採用され、即ち、データバスが高度な拡張可能インターフェイス（ＡＸＩ：Ａｄｖａｎｃｅｄ ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ）バスであり、構成バス（ｃｏｎｆｉｇｕｒａｔｉｏｎ ｂｕｓ）が高度な高性能バス（ＡＨＢ：Ａｄｖａｎｃｅｄ Ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ Ｂｕｓ）又は高度なペリフェラルバス（ＡＰＢ：Ａｄｖａｎｃｅｄ Ｐｅｒｉｐｈｅｒａｌ Ｂｕｓ）である。

具体的には、システムオンチップにおいて、１つのコアモジュールを独立に設け、当該コアモジュールは、相互接続行列（Ｍａｔｒｉｘ）、バス変換ブリッジ（Ｂｒｉｄｇｅ）及び分周器（即ち、クロック生成ユニット（Ｔｏｐ ＣＲＭ Ｕｎｉｔ））などを含む。相互接続行列において、データバスにＡＸＩバスが採用され、その周波数が高く、構成バスにＡＨＢ／ＡＰＢバスが採用され、その周波数が低い。さらに、ＡＨＢ／ＡＰＢバスは、ＡＸＩバスによってＡＸＩ−ｔｏ−ＡＨＢ又はＡＸＩ−ｔｏ−ＡＰＢ変換ブリッジで実現される。コアモジュールの内部において、複数の類似の変換ブリッジにより複数の構成バスを生成し、システムオンチップの他の外部接続モジュールの構成バスにそれぞれ同期に接続する。また、コアモジュールの複数のデータバスは、他の外部接続モジュールのデータバスにそれぞれ接続する。

図１に示すように、コアモジュールの相互接続行列は、２つのＡＸＩ−ｔｏ−ＡＰＢ変換ブリッジを介して、２つの外部接続モジュールにそれぞれ接続する。さらに、論理設計を簡略化するために、バス変換ブリッジが同期ブリッジであっても良く、即ち、ＡＸＩバス周波数により同期に周波数割り当てされてＡＰＢバス周波数を得る。図２に示すように、コアモジュールの相互接続行列は、１つの１−ｔｏ−２のＡＸＩ−ｔｏ−ＡＰＢ変換ブリッジを介して、外部接続モジュールに接続する。このように、相互接続行列の点から、接続されたすべてのバスは同期であり、即ち、コアモジュールと接続された各知的財産（ＩＰ：Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）機能モジュールのデータバスと構成バスは同期であり、各ＩＰ機能モジュールのデータバスと構成バスの間には同期である。図３に示すように、論理設計の点から、システムオンチップ全体のうちのすべてのバスは同期である。このように、物理的な実現の点から、クロックツリーの全チップ同期が要求される。

しかしながら、システムオンチップの周波数が大きくなり、面積が大きくなる場合、このような設計において、物理的な実現に大きい挑戦があり、クロックツリー全体が要する面積及び電力消費が大きくなるとともに、設計周期も長くなる。図１又は図２に示すシステムオンチップアーキテクチャにおける主なタイミング経路を例として、図４に示すように、インタフェース回路は、同一クロックドメインであっても良いし、クロスクロックドメインであっても良い。一方面において、同一クロックドメインのインタフェース回路（ｐ３）について、各ＩＰ機能モジュールの構成バスが必要であり、区別しないと、これらは同じＡＰＢクロックにおいて動作する。別の方面において、クロスクロックドメインのインタフェース回路（ｐ２）について、バックエンド物理設計が依然として同期方式であり、即ち、同一のＡＸＩクロックにおいて収束される。そのため、システムオンチップ全体のシステムバスは、高周波ＡＸＩクロックにおいてタイミング収束を行う。ここでいうシステムバスは、データバスと構成バス（ｃｏｎｆｉｇｕｒａｔｉｏｎ ｂｕｓ）を含む。

レジスタ数が多すぎて物理的な位置が分散した場合、クロックツリー遅延（ｌａｔｅｎｃｙ）が非常に大きい。従って、チップ内のばらつき（ＯＣＶ：Ｏｎ Ｃｈｉｐ Ｖａｒｉａｔｉｏｎ）が大きくなり、電力消費が大きくなり、混雑（ｃｏｎｇｅｓｔｉｏｎ）も大きくなる。また、ツールでインタフェース回路を自由に置く場合、タイミング収束による問題をさらに引き起こす。

以上問題を解決するために、図５に示すように、同期ブリッジに代わりに非同期ブリッジを採用して、異なるプロトコルバスの間の変換を行うことができる。しかしながら、非同期ブリッジを使用する場合、異なる側面の論理及び物理的な設計問題、例えば複雑な総合（Ｓｙｎｔｈｅｓｉｓ）と静的タイミング解析（Ｓｔａｔｉｃ Ｔｉｍｉｎｇ Ａｎａｌｙｓｉｓ）による問題を引き起こし、さらに、変換ブリッジの面積と電力消費も増加させる。

本発明の実施例は、データバスのグローバル同期を維持するとともに、構成バスの全体非同期とローカル同期を実現することで、システムオンチップ設計のＰＰＴＡを最適化することができるクロックツリーの実現方法、システムオンチップ及びコンピュータ記憶媒体を提供する。

本発明の実施例に係る技術案は、以下のように実現される。

本発明の実施例はクロックツリーの実現方法を提供し、コアモジュールと外部接続モジュールを含むシステムオンチップに応用され、前記コアモジュールの相互接続行列は、プロトコルブリッジと周波数低下ブリッジ（Ｆｒｅｑｕｅｎｃｙ ｄｒｏｐｐｉｎｇ ｂｒｉｄｇｅ）を含むバス変換ブリッジを介して、前記外部接続モジュールに接続し、
前記方法は、
プロトコルブリッジを使用して、データバスを第一構成バスに変換することと、
周波数低下ブリッジを使用して、第一構成バスを第二構成バスに変換することとを含み、
前記第一構成バスの周波数は、前記プロトコルブリッジの周波数であり、前記第二構成バスの周波数は、前記外部接続モジュールの構成バスの周波数である。

１つの実施例において、前記プロトコルブリッジは、シングルステージプロトコルブリッジであり、外部接続モジュールがＮ個である場合、前記プロトコルブリッジは、同一周波数であるＮ個のシングルステージプロトコルブリッジを含み、
前記プロトコルブリッジを使用して、データバスを第一構成バスに変換することは、
同一周波数であるＮ個のシングルステージプロトコルブリッジを使用して、Ｎ個のデータバスをＮ個の第一構成バスに変換することを含み、
ここで、Ｎは２以上の正の整数である。

１つの実施例において、前記プロトコルブリッジは、Ｎステージプロトコルブリッジであり、外部接続モジュールがＮ個である場合、前記Ｎステージプロトコルブリッジは、１つのシングルステージプロトコルブリッジと１つの１−ｔｏ−Ｎの変換ブリッジからなり、
プロトコルブリッジを使用して、データバスを第一構成バスに変換することは、
シングルステージプロトコルブリッジを使用して、１つのデータバスを１つの第一構成バスに変換してから、１−ｔｏ−Ｎの変換ブリッジを使用して、１つの第一構成バスをＮ個の第一構成バスに同期に分けることを含む。

１つの実施例において、前記プロトコルブリッジは、同期ブリッジである。

１つの実施例において、前記データバスはＡＸＩバスであり、前記第一構成バスと第二構成バスのいずれもＡＨＢバス又はＡＰＢバスである。

本発明の実施例はまたシステムオンチップを提供し、前記システムオンチップはコアモジュールと外部接続モジュールを含み、前記コアモジュールは、分周器、相互接続行列、バス変換ブリッジを含み、前記相互接続行列は、前記バス変換ブリッジを介して、前記外部接続モジュールに接続し、前記バス変換ブリッジはプロトコルブリッジと周波数低下ブリッジからなり、
ここで、前記プロトコルブリッジは、データバスを第一構成バスに変換するように構成され、前記第一構成バスの周波数は、前記プロトコルブリッジの周波数であり、
前記周波数低下ブリッジは、第一構成バスを第二構成バスに変換するように構成され、前記第二構成バスの周波数は、前記外部接続モジュールの構成バスの周波数である。

１つの実施例において、前記プロトコルブリッジは、シングルステージプロトコルブリッジであり、外部接続モジュールがＮ個である場合、前記プロトコルブリッジは、同一周波数であるＮ個のシングルステージプロトコルブリッジを含み、
前記同一周波数であるＮ個のシングルステージプロトコルブリッジは、Ｎ個のデータバスをＮ個の第一構成バスにそれぞれ変換するように構成される。

１つの実施例において、前記プロトコルブリッジは、Ｎステージプロトコルブリッジであり、外部接続モジュールがＮ個である場合、前記Ｎステージプロトコルブリッジは、１つのシングルステージプロトコルブリッジと１つの１−ｔｏ−Ｎの変換ブリッジからなり、
ここで、前記シングルステージプロトコルブリッジは、１つのデータバスを１つの第一構成バスに変換するように構成され、
前記１−ｔｏ−Ｎの変換ブリッジは、１つの第一構成バスをＮ個の第一構成バスに同期に分けるように構成される。

本発明の実施例はまたコンピュータ記憶媒体を提供し、前記コンピュータ記憶媒体にはコンピュータ実行可能な命令が記憶され、前記コンピュータ実行可能な命令は、本発明の実施例に係るクロックツリーの実現方法を実行するように構成される。

本発明の実施例が提供したクロックツリーの実現方法、システムオンチップ及びコンピュータ記憶媒体によれば、プロトコルブリッジを使用して、データバスを第一構成バスに変換し、前記第一構成バスの周波数は前記プロトコルブリッジの周波数であり、周波数低下ブリッジを使用して、第一構成バスを第二構成バスに変換し、前記第二構成バスの周波数は、前記外部接続モジュールの構成バスの周波数である。このように、データバスの全体の同期を維持するとともに、構成バスのグローバル非同期（ｇｌｏｂａｌ ａｓｙｎｃｈｒｏｎｏｕｓ）とローカル同期（ｌｏｃａｌｌｙ ｓｙｎｃｈｒｏｎｏｕｓ）を実現し、システムオンチップ設計のＰＰＴＡを最適化することができ、システムオンチップの設計の柔軟性と競争力を向上させる。

従来技術に係る２つの変換ブリッジを備えるシステムオンチップアーキテクチャの図である。 従来技術に係る１つの１−ｔｏ−２変換ブリッジを備えるシステムオンチップアーキテクチャの図である。 従来技術に係るクロック全同期のチップクロックの構成図である。 従来技術に係る図１又は図２に示すシステムオンチップアーキテクチャにおける主なタイミング経路図である。 従来技術に係る完全同期データバスおよび非同期構成バスを有するチップクロックの構成図である。 本発明の実施例におけるクロックツリーの実現方法のフローチャートである。 本発明の実施例におけるシステムオンチップの構成図である。 本発明の実施例における前記プロトコルブリッジがシングルステージプロトコルブリッジであり、かつ外部接続モジュールが２つである場合のシステムオンチップアーキテクチャの図である。 本発明の実施例における前記プロトコルブリッジが２ステージプロトコルブリッジであり、かつ外部接続モジュールが２つである場合のシステムオンチップアーキテクチャの図である。 本発明の実施例における図８又は図９に示すシステムオンチップアーキテクチャの主なタイミング経路図一である。 本発明の実施例における図８又は図９に示すシステムオンチップアーキテクチャの主なタイミング経路図二である。

本発明の実施例において、システムオンチップは、コアモジュールと外部接続モジュールを含み、前記コアモジュールの相互接続行列は、バス変換ブリッジを介して外部接続モジュールに連続し、前記バス変換ブリッジはプロトコルブリッジと周波数低下ブリッジ（Ｆｒｅｑｕｅｎｃｙ ｄｒｏｐｐｉｎｇ ｂｒｉｄｇｅ）からなり、バス変換ブリッジがバス周波数の変換を行う場合、まず、プロトコルブリッジを使用して、データバスを第一構成バスに変換し、次に、周波数低下ブリッジを使用して、第一構成バスを第二構成バスに変換し、前記第一構成バスの周波数は、前記プロトコルブリッジの周波数であり、前記第二構成バスの周波数は、前記外部接続モジュールの構成バスの周波数である。

ここで、前記プロトコルブリッジは、同期ブリッジである。

なお、システムオンチップに高度なマイクロコントローラバスアーキテクチャ（ＡＭＢＡ：Ａｄｖａｎｃｅｄ Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｂｕｓ Ａｒｃｈｉｔｅｃｔｕｒｅ）３.０が採用されても良く、即ち、前記データバスが高度な拡張可能インターフェイス（ＡＸＩ：Ａｄｖａｎｃｅｄ ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ）バスであり、第一構成バスと第二構成バスのいずれも高度な高性能バス（ＡＨＢ：Ａｄｖａｎｃｅｄ Ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ Ｂｕｓ）又は高度なペリフェラルバス（ＡＰＢ：Ａｄｖａｎｃｅｄ Ｐｅｒｉｐｈｅｒａｌ Ｂｕｓ）である。

以下、図面と実施例を参照して、本発明を詳しく説明する。

図６は本発明の実施例におけるクロックツリーの実現方法のフローチャートであり、コアモジュールと外部接続モジュールを含むシステムオンチップに応用され、前記コアモジュールの相互接続行列は、プロトコルブリッジと周波数低下ブリッジを含むバス変換ブリッジを介して、前記外部接続モジュールに接続し、図６に示すように、本発明の実施例におけるクロックツリーの実現方法は、以下のステップを含む。

ステップＳ１００において、プロトコルブリッジを使用して、データバスを第一構成バスに変換し、前記第一構成バスの周波数は前記プロトコルブリッジの周波数である。

ここで、前記プロトコルブリッジは、シングルステージ（ｓｉｎｇｌｅ−ｓｔａｇｅ）プロトコルブリッジであっても良いし、Ｎステージ（Ｎ−ｓｔａｇｅ）プロトコルブリッジであっても良く、ここで、Ｎは２以上の正の整数である。

前記プロトコルブリッジがシングルステージプロトコルブリッジであり、且つ外部接続モジュールがＮ個である場合、前記プロトコルブリッジは、同一周波数であるＮ個のシングルステージプロトコルブリッジを含み、図８に示すように、Ｎが２であり、前記プロトコルブリッジは、同一周波数である２つのシングルステージプロトコルブリッジを含む。前記プロトコルブリッジを使用してデータバスを第一構成バスに変換することは、同一周波数であるＮ個のシングルステージプロトコルブリッジを使用してＮ個のデータバスをＮ個の第一構成バスにそれぞれ変換することを含む。

前記プロトコルブリッジがＮステージプロトコルブリッジであり、外部接続モジュールがＮ個である場合、前記Ｎステージプロトコルブリッジは、１つのシングルステージプロトコルブリッジと１つの１−ｔｏ−Ｎ変換ブリッジからなり、図９に示すように、Ｎが２であり、前記Ｎステージプロトコルブリッジは、１つのシングルステージプロトコルブリッジと１つの１−ｔｏ−２の変換ブリッジを含む。前記プロトコルブリッジを使用してデータバスを第一構成バスに変換することは、シングルステージプロトコルブリッジを使用して１つのデータバスを１つの第一構成バスに変換してから、１−ｔｏ−Ｎの変換ブリッジを使用して１つの第一構成バスをＮ個の第一構成バスに同期に分けることを含む。

ステップＳ１０１において、周波数低下ブリッジを使用して第一構成バスを第二構成バスに変換し、前記第二構成バスの周波数は、前記外部接続モジュールの構成バスの周波数である。

本発明の実施例はまたコンピュータ記憶媒体を提供し、前記コンピュータ記憶媒体にはコンピュータ実行可能な命令が含まれ、前記コンピュータ実行可能な命令は、本発明の実施例におけるクロックツリーの実現方法を実行するように構成される。

図７は本発明の実施例におけるシステムオンチップの構成図であり、図７に示すように、本発明の実施例システムオンチップは、コアモジュール１０と外部接続モジュール２０を含み、前記コアモジュール１０は、分周器１３、相互接続行列１２、バス変換ブリッジ１１を含み、前記相互接続行列１２は、前記バス変換ブリッジ１１を介して各外部接続モジュール２０に接続し、前記バス変換ブリッジ１１は、プロトコルブリッジ１１１と１つ以上の周波数低下ブリッジ１１２からなる。

前記プロトコルブリッジ１１１は、データバスを第一構成バスに変換するように構成され、前記第一構成バスの周波数は前記プロトコルブリッジの周波数である。

実際の応用において、前記プロトコルブリッジ１１１は、１つ以上のシングルステージプロトコルブリッジからなっても良く、シングルステージプロトコルブリッジと周波数低下ブリッジ１１２とは、１対１で対応し、前記プロトコルブリッジは、１つのシングルステージプロトコルブリッジと１つの１−ｔｏ−Ｎ変換ブリッジからなっても良く、変換ブリッジの出力ポートと周波数低下ブリッジ１１２とは、１対１で対応する。

前記周波数低下ブリッジ１１２は、第一構成バスを第二構成バスに変換するように構成され、前記第二構成バスの周波数は前記外部接続モジュールの構成バスの周波数である。

ここで、前記プロトコルブリッジ１１１がシングルステージプロトコルブリッジであり、外部接続モジュールがＮ個である場合、前記プロトコルブリッジ１１１は、同一周波数であるＮ個のシングルステージプロトコルブリッジを含み、前記同一周波数であるＮ個のシングルステージプロトコルブリッジは、Ｎ個のデータバスをＮ個の第一構成バスにそれぞれ変換し、ここで、Ｎは２以上の正の整数である。

例えば、図８に示す本発明の実施例に係るシステムオンチップアーキテクチャにおいて、前記プロトコルブリッジ１１１がシングルステージプロトコルブリッジであり、外部接続モジュールが２個である。前記データバスがＡＸＩバスであり、前記第一構成バスと第二構成バスのいずれもＡＰＢバスである。図８に示すように、相互接続行列において、同じ周波数である２つのシングルステージプロトコルブリッジを使用して、２つのＡＸＩバスを２つの第一ＡＰＢバスにそれぞれ変換し、２つの第一ＡＰＢバスの周波数がいずれもプロトコルブリッジの周波数である。次に、周波数低下ブリッジを使用して、第一ＡＰＢバスを第二ＡＰＢバスに変換し、前記第二ＡＰＢバスの周波数が前記外部接続モジュールの構成バスの周波数である。このように、システムオンチップの点から、データバスのグローバル同期を維持するとともに、構成バスの全体非同期とローカル同期を実現することができ、システムオンチップ設計においてＰＰＴＡの最適化を実現する。

ここで、前記プロトコルブリッジ１１１がＮステージプロトコルブリッジであり、外部接続モジュールがＮ個である場合、前記Ｎステージプロトコルブリッジは、１つのシングルステージプロトコルブリッジと１つの１−ｔｏ−Ｎ変換ブリッジからなる。

前記シングルステージプロトコルブリッジは、１つのデータバスを１つの第一構成バスに変換するように構成される。

前記１−ｔｏ−Ｎ変換ブリッジは、１つの第一構成バスをＮ個の第一構成バスに同期に分けるように構成され、ここで、Ｎは２以上の正の整数である。

例えば、図９に示す本発明の実施例に係るシステムオンチップアーキテクチャにおいて、前記プロトコルブリッジ１１１が２ステージプロトコルブリッジであり、外部接続モジュールが２つであり、前記データバスがＡＸＩバスであり、前記第一構成バスと第二構成バスのいずれもＡＰＢバスである。図９に示すように、前記プロトコルブリッジ１１１は、１つのシングルステージプロトコルブリッジと１つの１−ｔｏ−２の変換ブリッジからなる。相互接続行列において、１つのシングルステージプロトコルブリッジを使用して、１つのＡＸＩバスを１つの第一ＡＰＢバスに変換してから、１つの１−ｔｏ−２変換ブリッジを使用して、１つの第一ＡＰＢバスを２つの第一ＡＰＢバスに同期に分け、２つの第一ＡＰＢバスの周波数が共にプロトコルブリッジの周波数である。さらに、周波数低下ブリッジを使用して、第一ＡＰＢバスを第二ＡＰＢバスに変換し、前記第二ＡＰＢバスの周波数は前記外部接続モジュールの構成バスの周波数である。このように、システムオンチップの点から、データバスのグローバル同期を維持するとともに、構成バスの全体非同期とローカル同期を実現することができ、システムオンチップ設計においてＰＰＴＡの最適化を実現する。

なお、物理的実現を容易にするために、レジスタ伝送レベル（ＲＴＬ：Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）のコーディングする場合、コアモジュールの分周器（即ち、クロック生成ユニット）において、識別するために、各構成バスのクロックに特定に命名されたバッファをつけ、例えば、図８と図９に示すバッファＴａｐｂ、Ｔａｐｂ１及びＴａｐｂ２である。そして、周波数低下ブリッジにおいて、各構成バス（ＡＰＢバス）のＡＰＢクロックドメイン側のレジスタ情報を示す必要がある。

以下、図８又は図９に示すシステムオンチップアーキテクチャの物理的な実現プロセスを説明する。

図１０は本発明の実施例に係る図８又は図９に示すシステムオンチップアーキテクチャの主なタイミング経路図であり、図１０に示すように、システムオンチップ全体のデータバス（ＡＸＩバス）は依然としてグローバル同期（ｇｌｏｂａｌ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）であるため、グローバル同期の必要があるレジスタ（ＦＦ）が多く、且つ位置が全チップ範囲に分散され、この場合、ＡＸＩクロックの遅延Ｌａｘｉが大きく、コアモジュールにおいて、各周波数低下ブリッジは、外部接続モジュールの構成バス（例えば、ＡＰＢバス）との同期関係を維持して、複数のローカル同期（Ｌｏｃａｌ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）のＡＰＢバスを形成する。

具体的には、構成バス（例えば、ＡＰＢバス）において、各バッファＴａｐｂＮに１つの独立的なＡＰＢ同期バスをそれぞれ形成する。あるローカル同期バスａｐｂＮについて、ローカル同期の必要があるレジスタの数が少なく、且つ位置が局所的に集中され、ＡＸＩバスに対して、ローカル同期バスａｐｂＮの遅延ＬａｐｂＮが小さく、即ち、Ｌａｘｉ＞Ｌａｐｂ１であり、ここで、Ｎは１から使用したａｐｂクロックドメインの数までである。

以下、ローカル同期クロックドメインａｐｂ１を例として、コアモジュールのタイミング経路においてどのようにタイミングを調節するのかについて説明する。

まず、コアモジュールのバス書き操作（ｂｕｓ ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎ）を検討し、プロトコルの変換とクロックの周波数低減を含む。図１０に示すタイミング経路ｐ１について、前記タイミング経路ｐ１は、ＡＸＩからＡＰＢへの1つのクロスクロック経路である。タイミング経路ｐ１について、マルチサイクル経路を使用して関連するタイミング制約を緩和することができるが、バスプロトコルにおいてこの部分は論理的に簡単であり、物理の位置がバックエンド実装時に比較的集中されてそのタイミングを満足しやすく、そのため依然として単一サイクル（ＡＸＩクロック周期）経路に従って制約する。

具体的には、タイミング経路ｐ１のタイミング制約条件は以下の通りである。

時間を確立（ｓｅｔｕｐ）するタイミングについて、Ｌａｘｉ＋Ｄｃｋ−ｑ＋Ｄｐ１＋Ｄｓｅｔｕｐ＜Ｐａｘｉ＋Ｌａｐｂ１が要求される。時間を保持（ｈｏｌｄ）するタイミングについて、Ｌａｘｉ＋Ｄｃｋ−ｑ＋Ｄｐ１＞Ｌａｐｂ１＋Ｄｈｏｌｄが要求される。ここで、Ｌａｘｉは、ＡＸＩクロック遅延（ｌａｔｅｎｃｙ ｏｆ ＡＸＩ ｃｌｏｃｋ）を示し、Ｌａｐｂ１は、ＡＰＢ１クロック遅延（ｌａｔｅｎｃｙ ｏｆ ＡＰＢ１ ｃｌｏｃｋ）を示し、Ｄｃｋ−ｑは、レジスタクロック側から出力側への遅延（ｄｅｌａｙ ｏｆ ｐｉｎ ＣＫ ｔｏ ｐｉｎ Ｑ ｏｆ Ｆｌｉｐ Ｆｌｏｐ）を示し、Ｄｐ１は、経路１の組合せ論理遅延（ｄｅｌａｙ ｏｆ ｃｏｍｂｉｎａｔｉｏｎ ｏｆ Ｐａｔｈ１）を示し、Ｄｓｅｔｕｐは、レジスタ確立時間（ｓｅｔｕｐ ｔｉｍｅ ｏｆ Ｆｌｉｐ Ｆｌｏｐ）を示し、Ｄｈｏｌｄは、レジスタ確立時間（ｈｏｌｄ ｔｉｍｅ ｏｆ Ｆｌｉｐ Ｆｌｏｐ）を示し、Ｐａｘｉは、ＡＸＩクロック周期（ｐｅｒｉｏｄ ｏｆ ＡＸＩ ｃｌｏｃｋ）を示す。そのため、タイミング違例が発生した場合、図１０に示すポイント１の位置において、ａｐｂ１クロック側に対応するクロックを遅くし、具体的には、ポイント１のレジスタクロック側の遅延を増大させ、即ちバッファＴ１を増加させることでタイミング調節を行う。１レベルを調整してもタイミングを満たさない場合、図１１に示す主なタイミング経路を使用して、書き操作のすべてのタイミング経路が要求を満たすまで、さらに、ポイント３においてこのような調整を行う。

次に、図１０に示すローカルクロックドメイン（ｌｏｃａｌ ｃｌｏｃｋ ｄｏｍａｉｎ）ａｐｂ１のタイミング経路ｐ２とｐ３を検討する。前記タイミング経路ｐ２とｐ３経路が同一クロックドメインに位置し、且つローカルクロックドメインａｐｂ１のクロック周波数がＡＸＩクロック周波数より低いため、即ち、ＡＸＩクロック周波数の２分周以下であるため、クロックツリーが均衡である場合、前記タイミング経路ｐ２とｐ３のタイミングを収束しやすい。

最後に、コアモジュール内のバス読み操作を検討し、図１０に示すタイミング経路ｐ４である。タイミング経路ｐ４のタイミング制約条件が以下の通りである。

時間を確立（ｓｅｔｕｐ）するタイミングについて、Ｌａｐｂ１＋Ｄｃｋ−ｑ＋Ｄｐ４＋Ｄｓｅｔｕｐ＜Ｐａｘｉ＋Ｌａｘｉが要求される。時間を保持（ｈｏｌｄ）するタイミングについて、Ｌａｐｂ１＋Ｄｃｋ−ｑ＋Ｄｐ４＞Ｌａｘｉ＋Ｄｈｏｌｄが要求される。そのため、タイミング違例が発生する場合、ポイント２の位置において動的調整を行っても良く、具体的には、ポイント２のレジスタクロック側の遅延を減少させ、即ちａｐｂ１クロック側のクロックを適当に短縮させ、即ちバッファＴ２を減少させ、１レベルを調整してもタイミングを満たさない場合、図１１に示す主なタイミング経路を使用して、書き操作のすべてのタイミング経路が要求を満たすまで、さらに、ポイント４とポイント５においてこのような調整を行う。

以上のように、本発明の実施例のクロックツリーの実現方法と装置を採用すると、従来の方法と比べて、同期論理設計を保持するとともに、各構成バスがクロックツリーの総合を独立に行うことができる。また、各構成バスがクロックツリーの総合を独立に行うため、比較的少ないレジスタの数および物理的な配置領域の局在化によって、クロックツリー遅延を有効に減少することができ、電力消費と面積を減少させ、混雑を低減させ、構成バスの全体非同期という効果を実現し、バスクロックツリーの面積と電力消費を有効に節約し、バックエンド物理実施の制御性を向上するとともに、設計周期を短縮させることできる。

当業者であれば、本発明の実施例は、方法、システム又はコンピュータプログラム製品を提供することができると理解すべきである。このため、本発明は、ハードウェアの実施例、ソフトウェアの実施例又はソフトウェアとハードウェア結合された実施例形態を採用することができる。さらに、本発明は、コンピュータ用プログラムコードが含まれる１つ以上のコンピュータ用記憶媒体（磁気記憶デバイス、光データ記憶デバイスを含むが、これらに限定されない）で実施されるコンピュータプログラム製品形態を採用することができる。

本発明は、本発明の実施例における方法、デバイス（システム）及びコンピュータプログラム製品のフローチャート及び／又はブロック図により記述されるものである。コンピュータプログラム命令により、フローチャート及び／又はブロック図のうちの各プロセス及び／又はブロック、フローチャート及び／又はブロック図におけるプロセス及び／又はブロックの結合を実現することができると理解すべきである。これらのコンピュータプログラム命令を汎用コンピュータ、専用コンピュータ、埋込まれた処理機又は他のプログラマブルデータ処理デバイスのプロセッサに提供して１つの機器を生成して、コンピュータ又は他のプログラマブルデータ処理デバイスのプロセッサで命令を実行して、フローチャートにおける１つ以上のプロセス及び／又はブロック図における１つ以上のブロックで指定される機能装置を生成する。

これらのコンピュータプログラム命令は、コンピュータ又は他のプログラマブルデータ処理デバイスを特定形態で動作させるコンピュータ読取可能メモリに記憶されて、当該コンピュータ読取可能メモリに記憶された命令は、命令装置を含む製品を生成する。当該命令装置は、フローチャートにおける１つ以上のプロセス及び／又はブロック図における１つ以上のブロックで指定される機能を実現する。

これらのコンピュータプログラム命令は、コンピュータ又は他のプログラマブルデータ処理デバイスにロードされて、コンピュータ又は他のプログラマブルデバイスは、一連の操作ステップを実行してコンピュータでの処理を実現し、コンピュータは他のプログラマブルデバイスにより実行される命令は、フローチャートにおける１つ以上のプロセス及び／又はブロック図における１つ以上のブロックで指定される機能のステップを実現する。

以上は、本発明の最適的な実施例に過ぎなく、本発明を制限せず、本分野の当業者に対して、本発明が各種類の変更と変化がある。本発明の主旨精神と原則以内に、いかなる改修、同等入れ替わり、改良等が、本発明の保護範囲以内に含まれるべきである。

本発明の実施例は、プロトコルブリッジを使用して、データバスを第一構成バスに変換し、前記第一構成バスの周波数は前記プロトコルブリッジの周波数であり、周波数低下ブリッジを使用して、第一構成バスを第二構成バスに変換し、前記第二構成バスの周波数は、前記外部接続モジュールの構成バスの周波数である。このように、データバスのグローバル同期を維持するとともに、構成バスのグローバル非同期とローカル同期を実現し、システムオンチップ設計のＰＰＴＡを最適化することができ、システムオンチップの設計の柔軟性と競争力を向上させる。

Claims (11)

1. クロックツリーの実現方法であって、コアモジュールと外部接続モジュールを含むシステムオンチップに応用され、前記コアモジュールにおける相互接続行列は、プロトコルブリッジと周波数低下ブリッジを含むバス変換ブリッジを介して、前記外部接続モジュールに接続し、
   前記方法は、
   プロトコルブリッジを使用して、データバスを第一構成バスに変換することと、
   周波数低下ブリッジを使用して、第一構成バスを第二構成バスに変換することとを含み、
   前記第一構成バスの周波数は、前記プロトコルブリッジの周波数であり、前記第二構成バスの周波数は、前記外部接続モジュールの構成バスの周波数である、方法。
2. 前記プロトコルブリッジは、シングルステージプロトコルブリッジであり、外部接続モジュールがＮ個である場合、前記プロトコルブリッジは、同一周波数であるＮ個のシングルステージプロトコルブリッジを含み、
   前記プロトコルブリッジを使用してデータバスを第一構成バスに変換することは、
   同一周波数であるＮ個のシングルステージプロトコルブリッジを使用して、Ｎ個のデータバスをＮ個の第一構成バスにそれぞれ変換することを含み、
   ここで、Ｎは２以上の正の整数である
   請求項１に記載の方法。
3. 前記プロトコルブリッジは、Ｎステージプロトコルブリッジであり、外部接続モジュールがＮ個である場合、前記Ｎステージプロトコルブリッジは、１つのシングルステージプロトコルブリッジと１つの１−ｔｏ−Ｎの変換ブリッジからなり、
   前記プロトコルブリッジを使用して、データバスを第一構成バスに変換することは、
   シングルステージプロトコルブリッジを使用して、１つのデータバスを１つの第一構成バスに変換してから、１−ｔｏ−Ｎの変換ブリッジを使用して、１つの第一構成バスをＮ個の第一構成バスに同期に分けることを含み、
   ここで、Ｎは２以上の正の整数である
   請求項１に記載の方法。
4. 前記プロトコルブリッジは、同期ブリッジである
   請求項１〜３のいずれか１項に記載の方法。
5. 前記データバスは、高度な拡張可能インターフェイス（ＡＸＩ：Ａｄｖａｎｃｅｄ ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ）バスであり、
   前記第一構成バスと第二構成バスのいずれも高度な高性能バス（ＡＨＢ：Ａｄｖａｎｃｅｄ Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ Ｂｕｓ）又は高度なペリフェラルバス（ＡＰＢ：Ａｄｖａｎｃｅｄ Ｐｅｒｉｐｈｅｒａｌ Ｂｕｓ）である
   請求項１〜３のいずれか１項に記載の方法。
6. システムオンチップであって、前記システムオンチップはコアモジュールと外部接続モジュールを含み、前記コアモジュールは分周器、相互接続行列、バス変換ブリッジを含み、前記相互接続行列は、前記バス変換ブリッジを介して、前記外部接続モジュールに接続し、前記バス変換ブリッジは、プロトコルブリッジと周波数低下ブリッジからなり、
   前記プロトコルブリッジは、データバスを第一構成バスに変換するように構成され、前記第一構成バスの周波数は、前記プロトコルブリッジの周波数であり、
   前記周波数低下ブリッジは、第一構成バスを第二構成バスに変換するように構成され、前記第二構成バスの周波数は、前記外部接続モジュールの構成バスの周波数である、システムオンチップ。
7. 前記プロトコルブリッジは、シングルステージプロトコルブリッジであり、外部接続モジュールがＮ個である場合、前記プロトコルブリッジは、同一周波数であるＮ個のシングルステージプロトコルブリッジを含み、
   前記同一周波数であるＮ個のシングルステージプロトコルブリッジは、Ｎ個のデータバスをＮ個の第一構成バスにそれぞれ変換するように構成され、
   ここで、Ｎは２以上の正の整数である
   請求項６に記載のシステムオンチップ。
8. 前記プロトコルブリッジは、Ｎステージプロトコルブリッジであり、外部接続モジュールがＮ個である場合、前記Ｎステージプロトコルブリッジは、１つのシングルステージプロトコルブリッジと１つの１−ｔｏ−Ｎの変換ブリッジからなり、
   前記シングルステージプロトコルブリッジは、１つのデータバスを１つの第一構成バスに変換するように構成され、
   前記１−ｔｏ−Ｎの変換ブリッジは、１つの第一構成バスをＮ個の第一構成バスに同期に分けるように構成され、
   ここで、Ｎは２以上の正の整数である
   請求項６に記載のシステムオンチップ。
9. 前記プロトコルブリッジは、同期ブリッジである
   請求項６〜８のいずれか１項に記載のシステムオンチップ。
10. 前記データバスはＡＸＩバスであり、
    前記第一構成バスと第二構成バスのいずれもＡＨＢ又はＡＰＢである
    請求項６〜８のいずれか１項に記載のシステムオンチップ。
11. コンピュータ記憶媒体であって、
    請求項１〜５のいずれか１項に記載のクロックツリーの実現方法を実行するためのコンピュータ実行可能な命令が記憶されている、コンピュータ記憶媒体。

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