KR20140070041A - 반도체 집적회로와 그 동작 방법 - Google Patents

반도체 집적회로와 그 동작 방법 Download PDF

Info

Publication number
KR20140070041A
KR20140070041A KR1020120138048A KR20120138048A KR20140070041A KR 20140070041 A KR20140070041 A KR 20140070041A KR 1020120138048 A KR1020120138048 A KR 1020120138048A KR 20120138048 A KR20120138048 A KR 20120138048A KR 20140070041 A KR20140070041 A KR 20140070041A
Authority
KR
South Korea
Prior art keywords
distribution network
clock
clock distribution
clock signal
output
Prior art date
Application number
KR1020120138048A
Other languages
English (en)
Other versions
KR102012904B1 (ko
Inventor
이회진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120138048A priority Critical patent/KR102012904B1/ko
Priority to US13/974,763 priority patent/US8994432B2/en
Publication of KR20140070041A publication Critical patent/KR20140070041A/ko
Application granted granted Critical
Publication of KR102012904B1 publication Critical patent/KR102012904B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Nonlinear Science (AREA)

Abstract

반도체 집적회로 및 그 동작방법이 개시된다. 본 발명의 실시예들에 따른 반도체 집적회로는 클락신호를 고주파수(High frequency)의 제1 출력클락신호들로 분배하는 제1클락 분배 네트워크, 상기 클락신호를 비고주파수(Non-High frequency)의 제2 출력클락신호들로 분배하는 제2 클락 분배 네트워크, 상기 제1 클락 분배 네트워크 및 상기 제2 클락 분배 네트워크 사이에 각각 접속되어, 파워모드에 따라 상기 제1 출력클락신호 및 상기 제2 출력클락신호 중 어느 하나를 출력하는 복수의 선택회로들 및 상기 각 선택회로들로부터 출력클락신호를 싱크하는 복수의 클락싱크회로들을 포함한다.

Description

반도체 집적회로와 그 동작 방법{SEMICONDUCTOR INTEGRATED CHIP AND OPERATING METHOD THEREOF}
본 발명의 개념에 따른 실시예는 반도체 집적회로에 관한 것으로, 특히 전력소모를 줄이기 위해 클락 신호를 전송하는 새로운 클락 경로 구조를 갖는 반도체 집적회로와 그 동작방법에 관한 것이다.
최근 스마트폰(smart phone)과 태블릿(tablet) PC와 같은 휴대용 장치들이 널리 보급되고, 상기 휴대용 장치들에서 사용가능한 애플리케이션들이 증가함에 따라, 상기 휴대용 장치들의 소모 전력을 줄이기 위한 방안들이 필요하다.
휴대용 장치들은 클락 신호에 동기되어 동작하는 다양한 동기 회로들을 많이 포함한다. 상기 동기회로들에서 소모되는 전력을 줄이기 위한 방법들 중에서 동적 전압 및 주파수 스케일링 기법(Dynamic Voltage and Frequency Scaling; 이하 DVFS)이 사용되고 있다. DVFS 기법은 다양한 동기회로들에서 사용되는 전력 감소 기술(Power-saving Technique)이다.
DVFS 기법은 휴대용 장치가 최고 성능을 발휘할 때에는 휴대용 장치의 전압과 주파수를 높이고, 최고 성능이 필요하지 않을 때에는 휴대용 장치의 어플리케이션에서 필요한 성능에 따라 주파수를 낮추고 그 주파수에서 구동가능한 전압으로 낮추어 휴대용장치의 전력소모량을 낮추는 기술이다.
DVFS 기법에서는 주파수를 낮추는 것보다 전압을 낮추는 것이 전력소모를 줄이는데 더 큰 영향을 미치는데 반해, 반도체 집적회로 설계시에는 최고 성능을 만족시키기 위한 설계를 한다. 그 결과 휴대용 장치가 최고 성능을 필요로 하지 않는 경우에는 최고 성능에 맞추어 설계된 하이엔드 클락 분배 네트워크가 오버헤드로 작용하는 문제점이 있다.
본 발명이 이루고자 하는 기술적인 과제는 전력 소모를 줄이기 위해, 파워모드에 따라 클락 분배 네트워크를 각각 달리 적용하는 반도체 집적 회로와 그 동작방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적회로는 클락신호를 고주파수(High frequency)의 제1 출력클락신호들로 분배하는 제1클락 분배 네트워크, 상기 클락신호를 비고주파수(Non-High frequency)의 제2 출력클락신호들로 분배하는 제2 클락 분배 네트워크, 상기 제1 클락 분배 네트워크 및 상기 제2 클락 분배 네트워크 사이에 각각 접속되어, 파워모드에 따라 상기 제1 출력클락신호 및 상기 제2 출력클락신호 중 어느 하나를 출력하는 복수의 선택회로들 및 상기 각 선택회로들로부터 출력클락신호를 싱크하는 복수의 클락싱크회로들을 포함한다.
일례로 상기 제1 클락 분배 네트워크는 메쉬(Mesh) 구조의 클락 분배 네트워크이고, 상기 제2 클락 분배 네트워크는 상기 제1 클락 분배 네트워크보다 밀도가 낮은 메쉬 구조의 클락 분배 네트워크일 수 있다.
다른 일례로 상기 제1 클락 분배 네트워크는 메쉬 구조의 클락 분배 네트워크이고, 상기 제2 클락 분배 네트워크는 상기 제1 클락 분배 네트워크보다 밀도가 낮은 트리(Tree) 구조의 클락 분배 네트워크일 수 있다.
일례로 상기 각 선택회로는 상기 제1 출력클락신호와 상기 제2 출력클락신호를 입력받는 NOR 게이트회로이고, 상기 파워모드에 따라 선택되지 않는 클락 분배 네트워크는 접지전압(Ground Voltage)으로 고정할 수 있다.
다른 일례로 상기 각 선택회로는 상기 제1 출력클락신호와 상기 제2 출력클락신호를 입력받는 NAND 게이트회로이고, 상기 파워모드에 따라 선택되지 않는 클락 분배 네트워크는 공급전압(Supply Voltage)으로 고정할 수 있다.
상기 각 싱크회로는 상기 출력클락신호에 응답하여 데이터신호를 출력하는 플립플롭회로로 구현할 수 있다.
또다른 일례로 상기 반도체 집적회로는 상기 반도체 집적회로의 파워모드를 모니터링하여 선택신호를 출력하는 파워모드 검출부를 더 포함하고, 상기 각 선택회로는 상기 선택신호에 따라 상기 제1 출력클락신호 및 상기 제2 출력클락신호 중 어느 하나를 출력하는 멀티플렉서(Multiplexor; MUX)로 구현할 수 있다.
실시예에 따라 상기 제1 클락 분배 네트워크와 상기 제2 클락 분배 네트워크는 각각 다른 레이어 상에 위치할 수도 있고, 각각 동일 레이어 상에 위치할 수도 있다.
상기 각 선택회로는 상기 파워모드가 최고 성능 모드인 경우 상기 제1 클락 분배 네트워크를 선택하고, 상기 파워모드가 비최고 성능 모드인 경우 상기 제2 클락 분배 네트워크를 선택할 수 있다.
본 발명의 실시예들에 따른 반도체 집적회로 및 그 동작방법은 파워모드에 따라 다른 클락 분배 네트워크를 적용함으로써 반도체 집적회로의 전력소비량이 줄어드는 효과가 있다.
또한, 상기 반도체 집적 회로에서 소모되는 전력이 감소함에 따라 상기 반도체 집적 회로를 포함하는 데이터 처리 장치에서 소모되는 전력을 줄일 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예들에 따른 클락 분배 네트워크를 포함하는 반도체 집적회로의 블럭도이다.
도 2는 메쉬-메쉬 구조를 갖는 도 1에 도시된 클락 분배 네트워크의 일 실시예를 나타낸다.
도 3은 메쉬-트리 구조를 갖는 도 1에 도시된 클락 분배 네트워크의 다른 실시예를 나타낸다.
도 4는 도 1에 도시된 반도체 집적회로를 포함하는 데이터 처리 장치의 일 실시예를 나타내는 개략적인 블록도이다.
도 5는 도 1에 도시된 반도체 집적회로를 포함하는 데이터 처리 장치의 다른 실시예를 나타내는 개략적인 블록도이다.
도 6은 도 1에 도시된 반도체 집적회로를 포함하는 데이터 처리 장치의 또다른 실시예를 나타내는 개략적인 블록도이다.
도 7은 도 1에 도시된 클락 분배 네트워크를 이용할 경우 반도체 집적회로의 전력소비량을 비교한 그래프이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 클락 분배 네트워크를 포함하는 반도체 집적회로의 블럭도이다.
도 1을 참조하면, 반도체 집적회로(1)는 제1 클락 분배 네트워크(100), 제2 클락 분배 네트워크(200), 복수의 선택회로(10)들 및 복수의 클락싱크회로(20)들을 포함한다.
클락 소스(clock source), 예컨대 위상 동기 루프(Phase Locked Loop; PLL) 또는 지연 동기 루프(Delay Locked Loop; DLL),로부터 출력되어 버퍼링된 클락신호(CLK)는 반도체 집적회로(1), 즉, 제1 클락 분배 네트워크(100) 및 제2 클락 분배 네트워크(200)에 입력된다.
제1 클락 분배 네트워크(100)는 클락신호(CLK)를 적어도 하나의 고주파수의 제1 출력클락신호(COUT1)들로 분배할 수 있다. 상기 제1 클락 분배 네트워크(100)는 클락 신호(CLK)를 복수의 브렌치(branch)들로 전송한다. 제1 클락 분배 네트워크(100)는 하이엔드 클락 분배 네트워크(High-END Clock Network)로 불릴 수 있다.
하이엔드 클락 분배 네트워크(100)는 일실시예에 따라 복수의 트리 브렌치들(tree branches)을 포함하는 클락 트리(clock tree)로 구현될 수 있다. 이때 트리 브렌치 각각은 클락신호(CLK)를 브렌치의 일단에 접속된 목적지, 즉 IP(Intellectual Property; 이하 IP)로 전송할 수 있는 클락 경로(clock path)를 의미한다. 이때 복수의 선택회로(10)들 각각은 클락(CLK)을 전송하는 복수의 트리 브렌치들 중에서 대응되는 각 트리 브렌치에 접속될 수 있다.
하이엔드 클락 분배 네트워크(100)는 다른 일실시예에 따라 메쉬 구조(mesh structue), 즉 복수의 메쉬 브렌치로 구현될 수 있다.이때 복수의 선택회로(10)들 각각은 클락(CLK)을 전송하는 복수의 메쉬 브렌치들 중에서 대응되는 각 메쉬 브렌치에 접속될 수 있다.
제2 클락 분배 네트워크(200)는 클락신호(CLK)를 적어도 하나의 비고주파수(non-high frequency)의 제2 출력클락신호(COUT2)들로 분배할 수 있다. 제2 클락네트워크(200)는 클락신호를 저주파수(Low Frequency) 또는 중간주파수(Mid Frequency)로 분배하기 때문에 비하이엔드 클락 분배 네트워크(Non-High-END Clock Network)로 불릴 수 있다.
비하이엔드 클락 분배 네트워크(200)는 일실시예에 따라 복수의 트리 브렌치들(tree branches)을 포함하는 클락 트리(clock tree)로 구현될 수 있다. 이때 트리 브렌치 각각은 클락신호(CLK)를 브렌치의 일단에 접속된 목적지, 즉 IP(Intellectual Property; 이하 IP)로 전송할 수 있는 클락 경로(clock path)를 의미한다. 이때 복수의 선택회로(10)들 각각은 클락(CLK)을 전송하는 복수의 트리 브렌치들 중에서 대응되는 각 트리 브렌치에 접속될 수 있다.
비하이엔드 클락 분배 네트워크(200)는 다른 일실시예에 따라 메쉬 구조(mesh structue), 즉 복수의 메쉬 브렌치로 구현될 수 있다.이때 복수의 선택회로(10)들 각각은 클락(CLK)을 전송하는 복수의 메쉬 브렌치들 중에서 대응되는 각 메쉬 브렌치에 접속될 수 있다.
실시예에 따라 제1 클락 분배 네트워크(100) 및 제2 클락 분배 네트워크(200)는 각각 동일 레이어(Layer)에 위치할 수도 있고, 다른 레이어에 위치할 수 있다.
선택회로(Selection Circuit, 10)는 제1 클락 분배 네트워크(100)와 제2 클락 분배 네트워크(200) 사이에 각각 접속된 복수의 회로이다. 선택회로(10)는 반도체 집적회로(1)의 파워모드에 따라 제1 출력클락신호(COUT1) 또는 제2 출력클락신호(COUT2) 중 어느 하나를 선택하여 출력한다. 상기 선택회로(10)는 상기 제1 출력클락신호(COUT1) 또는 제2 출력클락신호(COUT2) 중 어느 하나를 선택하는 로직 회로(logic circuit)로 구현될 수 있다. 예컨대, 상기 로직 회로는 멀티플렉서(Multiplexor(MUX), NAND 회로 또는 NOR 회로 등으로 구현될 수 있다.
파워모드는 최고 성능 모드 및 비최고 성능 모드를 포함한다. 일례로 선택회로(10)는 반도체 집적회로(1)에서 실행되는 애플리케이션들 중 예상소모전력이 큰 애플리케이션의 경우 최고 성능 모드를 선택하여, 제1 출력클락신호(COUT1)를 선택하여 출력할 수 있다. 다른 일례로 선택회로(20)는 반도체 집적회로(1)에서 실행되는 애플리케이션들 중 예상소모전력이 적은 애플리케이션의 경우 비최고 성능 모드를 선택하여, 제2 출력클락신호(COUT2)를 선택하여 출력할 수 있다.
클락싱크회로(Clock SINK, 20)는 각 선택회로(10)에 연결된 복수의 회로로,대응되는 선택회로(10)를 통하여 선택된 출력클락신호(COUT)를 이용하여 펄스를 생성하여 싱크한다. 싱크된 출력클락신호는 반도체 집적회로의 다른 구성요소(예를 들면, IP(Intellectual Property)들)로 전송된다.
상기 클락싱크회로들 각각은 상기 출력클락신호(COUT)에 응답하여 동작하는 순서 로직 회로 (sequential logic circuit)로 구현될 수 있다. 예컨대, 상기 순서 로직 회로는 레지스터(register), 래치(latch), 또는 플립-플롭(flip-flip) 등으로 구현될 수 있다.
실시예에 따라 반도체 집적회로(1)는 반도체 집적회로의 파워모드를 모니터링하여 선택신호를 출력하는 파워 모드 검출부(미도시)를 더 포함할 수 있다. 이때 각 선택회로(10)는 멀티플렉서로 구현되어 파워모드 검출부의 선택신호에 따라 상기 제1 출력클락신호 및 상기 제2 출력클락신호 중 어느 하나를 출력할 수 있다.
도 2는 메쉬-메쉬 구조를 갖는 도 1에 도시된 클락 분배 네트워크의 일 실시예를 나타낸다.
도 1에 도시된 하이앤드 클락 분배 네트워크(100)는 도 2에 도시된 반도체 집적회로(2)와 같이 메쉬 구조(Mesh Structure)의 제1 클락 분배 네트워크(110)로 구현될 수 있다. 즉, 도 2의 메쉬 구조로 구현된 하이앤드 클락 분배 네트워크(110)는 클락신호(CLK)를 수신하여 제1 출력클락신호(COUT1)로 분배하고, 제1 출력클락신호(COUT1)는 복수의 선택회로(11) 중 대응되는 선택회로(11)를 통해 복수의 클락싱크회로 중 대응되는 클락싱크회로(20)로 출력된다.
도 1에 도시된 비하이앤드 클락 분배 네트워크(100)는 도 2에 도시된 반도체 집적회로(2)와 같이 메쉬 구조(Mesh Structure)의 제2 클락 분배 네트워크(210)로 구현될 수 있다. 즉, 도 2의 메쉬 구조로 구현된 비하이앤드 클락 분배 네트워크(210)는 클락신호(CLK)를 수신하여 제2 출력클락신호(COUT2)로 분배하고, 제2 출력클락신호(COUT2)는 복수의 선택회로(11) 중 대응되는 선택회로(11)를 통해 복수의 클락싱크회로 중 대응되는 클락싱크회로(20)로 출력된다.
상기 제2 클락 분배 네트워크(210)는 제1 클락 분배 네트워크(110)보다 밀도가 낮게 구현된다. 즉, 메쉬 구조가 제1 클락 분배 네트워크(110)보다 덜 촘촘하게 구현되어, 제2 클락 분배 네트워크(210)의 각 브렌치에서 고주파수의 제1 출력클락신호(COUT1)보다 낮은 주파수(저주파수 또는 중간 주파수)의 제2 출력클락신호(COUT2)를 생성한다.
복수의 선택회로(11)는 제1 클락 분배 네트워크(110)의 브렌치와 제2 클락 분배 네트워크(210)의 브렌치 사이에 각각 접속되어, 제1 출력클락신호(COUT1) 또는 제2 출력클락신호(COUT2) 중 어느 하나를 선택하여 출력할 수 있다. 일례로 도 2의 각 선택회로(11)가 NAND 회로로 구현될 경우, 선택되지 않는 클락 분배 네트워크(110 또는 210 중 어느 하나)는 공급 전압(Supply Voltage)으로 고정한다. 다른 일례로 도 2의 각 선택회로(11)가 NOR 회로로 구현될 경우, 선택되지 않는 클락 분배 네트워크(110 또는 210 중 어느 하나)는 접지 전압(Ground Voltage)으로 고정한다.
도시되지는 아니하였으나, 복수의 선택회로(11) 각각에는 복수의 클락싱크회로(20) 중 어느 하나의 클락싱크회로가 연결되어 선택된 출력클락신호(COUT)를 싱크한다.
도 3은 메쉬-트리 구조를 갖는 도 1에 도시된 클락 분배 네트워크의 다른 실시예를 나타낸다.
도 1에 도시된 하이앤드 클락 분배 네트워크(100)는 도 2 및 도 3에 도시된 반도체 집적회로(3)와 같이 메쉬 구조(Mesh Structure)의 제1 클락 분배 네트워크(120)로 구현될 수 있다.
도 1에 도시된 비하이앤드 클락 분배 네트워크(100)는 도 3에 도시된 반도체 집적회로(3)와 같이 트리 구조(Tree Structure)의 제2 클락 분배 네트워크(220)로 구현될 수 있다. 즉, 도 3과 같이, 복수의 트리 브렌치(Tree Branch)를 포함한 트리 구조로 구현된 비하이앤드 클락 분배 네트워크(220)는 클락신호(CLK)를 수신하여 제2 출력클락신호(COUT2)로 분배하고, 제2 출력클락신호(COUT2)는 복수의 선택회로(12) 중 대응되는 선택회로(12)를 통해 복수의 클락싱크회로 중 대응되는 클락싱크회로(20)로 출력된다.
상기 제2 클락 분배 네트워크(220)는 제1 클락 분배 네트워크(110)보다 밀도가 낮게 구현된다. 제2 클락 분배 네트워크(210)의 각 브렌치는 고주파수의 제1 출력클락신호(COUT1)보다 낮은 주파수(저주파수 또는 중간 주파수)의 제2 출력클락신호(COUT2)를 생성한다.
복수의 선택회로(12)는 제1 클락 분배 네트워크(120)의 브렌치와 제2 클락 분배 네트워크(220)의 브렌치 사이에 각각 접속되어, 제1 출력클락신호(COUT1) 또는 제2 출력클락신호(COUT2) 중 어느 하나를 선택하여 출력할 수 있다. 일례로 도 3의 각 선택회로(12)가 NAND 회로로 구현될 경우, 선택되지 않는 클락 분배 네트워크(120 또는 220 중 어느 하나)는 공급 전압(Supply Voltage)으로 고정한다. 다른 일례로 도시되지는 않았으나 도 3의 각 선택회로(12)가 NOR 회로로 구현될 경우, 선택되지 않는 클락 분배 네트워크(120 또는 220 중 어느 하나)는 접지 전압(Ground Voltage)으로 고정한다.
도시되지는 아니하였으나, 복수의 선택회로(12) 각각에는 복수의 클락싱크회로(20) 중 어느 하나의 클락싱크회로가 연결되어 선택된 출력클락신호(COUT)를 싱크한다.
도 4는 도 1에 도시된 반도체 집적회로를 포함하는 데이터 처리 장치의 일 실시예를 나타내는 개략적인 블록도이다.
도 1과 도 4를 참조하면, 데이터 처리 장치(300)는 반도체 집적 회로(1), 데이터 소스(310), 및 클락 소스(320)를 포함한다.
데이터 처리 장치(300)는 클락 신호(CLK)에 응답하여 데이터 소스(310)로부터 출력된 데이터(DATA)를 처리할 수 있는 순서 로직 회로를 포함하는 모든 장치를 의미한다.
예컨대, 데이터 처리 장치(300)는 시스템-온 칩(system-on chip), 프로세서 (processor), CPU(central processing unit), PC(personal computer), 데이터 서버, 또는 휴대용 장치(portable device)를 포함한다.
상기 휴대용 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰 (smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 차량용 네비게이션 시스템(car navigation system), 손으로 들고다닐 수 있는 게임 콘솔 (handheld game console), 또는 e-북(e-book)과 같이 손으로 들고다닐 수 있는 장치(handheld device)로 구현될 수 있다.
반도체 집적 회로(1)는 클락 소스(320)로부터 출력된 클락 신호(CLK) 또는 버퍼에 의해 버퍼링된 클락 신호를 클락 분배 네트워크(100, 200)의 트리 브렌치들로 전송한다. 일례로 클락 신호(CLK)는 고주파수의 제1 출력클락신호(COUT1)들로 분배될 수 있다(S10). 즉,제1 출력클락신호(COUT1)는 클락 신호(CLK)를 제1 클락 분배 네트워크(110)에 드라이브하여 생성할 수 있다.
일례로 클락 신호(CLK)는 비고주파수(저주파수 또는 중간 주파수)의 제2 출력클락신호(COUT2)들로 분배될 수 있다(S20). 즉, 제2 출력클락신호(COUT2)는 상기 제2 클락 분배 네트워크(200)에 드라이브하여 생성할 수 있다.
상기 제1 클락 분배 네트워크 및 상기 제2 클락 분배 네트워크는 복수의 브렌치들을 포함하고, 상기 브렌치들은 메쉬 구조 또는 트리 구조로 구현될 수 있다. 상기 제2 클락 분배 네트워크는 상기 제1 클락 분배 네트워크보다 밀도가 낮게(덜 촘촘하게) 구현되어, 제2 출력클락신호(COUT2)는 제1 출력클락신호(COUT1)보다 낮은 주파수를 가진다.
반도체 집적회로(1)는 파워모드에 따라 상기 트리 브렌치들 각각으로부터의 출력클락신호(COUT)들, 즉 제1 출력클락신호(COUT1) 및 제2 출력클락신호(COUT2) 중 어느 하나를 선택하여 싱크한다(S30). 일례로 반도체 집적회로(1)에서 실행되는 애플리케이션들 중 예상소모전력이 큰 애플리케이션의 경우 제1 출력클락신호(COUT1)를 선택하여 싱크하고, 예상소모전력이 적은 애플리케이션의 경우 제2 출력클락신호(COUT2)를 선택하여 싱크할 수 있다.
반도체 집적회로(1)는 싱크된 출력클락신호(COUT) 각각에 응답하여 데이터 소스(310)로부터 출력된 데이터(DATA)를 처리하고 처리된 데이터(PDATA)를 출력한다(S40).
도 1 내지 도 3을 참조하여 설명한 바와 같이, 클락 분배 네트워크들(100,200) 중에서 적어도 하나는 트리 구조 또는 메시 구조로 구현될 수 있다.
도 5는 도 1에 도시된 반도체 집적회로를 포함하는 데이터 처리 장치의 다른 실시예를 나타내는 개략적인 블록도이다.
도 5을 참조하면, 데이터 처리 장치(400)는 버스(410)를 통하여 서로 통신하는 반도체 집적 회로(1), 마이크로프로세서(420), 디스플레이(430), 및 데이터 소스(450)를 포함한다. 데이터 소스(450)는 내장 메모리 또는 외장 메모리일 수 있다. 또한, 데이터 처리 장치(400)는 클락 신호(CLK)를 생성하는 클락 소스(440)를 더 포함한다.
상술한 바와 같이, 데이터 처리 장치(400)는 PC(personal computer), 데이터 서버, 또는 휴대용 장치로 구현될 수 있다.
도 5의 클락 소스(440)는 도 4의 클락 소스(320)와 동일한 기능을 수행하고, 도 5의 데이터 소스(450)는 도 4의 데이터 소스(310)와 동일한 기능을 수행한다.
상술한 바와 같이, 본 발명의 실시 예에 따른 반도체 집적 회로(1)에 구현된 클락 분배 네트워크들은 애플리케이션의 예상소모전력에 따라 다른 클락 분배 네트워크를 사용하므로, 상기 반도체 집적 회로에서 소모되는 전력을 상당히 줄일 수 있는 효과가 있다.
도 6은 도 1에 도시된 반도체 집적회로를 포함하는 데이터 처리 장치의 또다른 실시예를 나타내는 개략적인 블록도이다.
도 1 및 도 6을 참조하면, 데이터 처리 장치(500)는 하나의 집적 회로 또는 하나의 시스템-온 칩으로 구현될 수 있다. 데이터 처리 장치(500)는 반도체 집적 회로(1)와 로직 회로(510)를 포함한다. 로직 회로(510)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다.
반도체 집적 회로(1)에 구현된 각 클락 싱크는 로직 회로(510)와 데이터 통신을 수행할 수 있다. 예컨대, 입력 데이터(Data_In)는 반도체 집적 회로(1)와 로직 회로(510)에서 처리된 후 출력 데이터(Data-out)로서 출력될 수 있다.
도 7은 도 1에 도시된 클락 분배 네트워크를 이용할 경우 반도체 집적회로의 전력소비량을 비교한 그래프이다.
도 7을 참고하면, 클락 분배 네트워크의 실시예들에 따라 반도체 집적회로의 전력소비량이 달라지는 것을 알 수 있다. 즉, 파워모드의 고려 없이 하나의 하이엔드 클락 분배 네트워크(메쉬 구조 또는 트리 구조)로 구현된 경우에 비해, 파워모드에 따라 다른 클락 분배 네트워크를 쓰는 듀얼 클락 분배 네트워크(듀얼 메쉬 구조, 듀얼 메쉬-트리 구조)로 구현된 경우가 전력소비량이 줄어들 수 있다. 그 결과, DVFS 환경에서 사용할 경우 전력소비량이 줄어드므로, 배터리 수명이 길어지고, 나아가 반도체 집적회로(1)를 포함한 데이터 처리 장치의 성능이 향상될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1,2,3 : 반도체 집적회로
10 : 선택회로 20 : 클락싱크회로
100, 110, 120 : 하이엔드 클락 분배 네트워크
200, 210, 220 : 비하이엔드 클락 분배 네트워크
300 : 데이터 처리 장치
310 : 데이터 소스 320 : 클락 소스
400 : 데이터 처리 장치
420 : 마이크로프로세서 430 : 디스플레이
440 : 클락 소스 450 : 데이터 소스

Claims (10)

  1. 클락신호를 고주파수(High frequency)의 제1 출력클락신호들로 분배하는 제1클락 분배 네트워크;
    상기 클락신호를 비고주파수(Non-High frequency)의 제2 출력클락신호들로 분배하는 제2 클락 분배 네트워크;
    상기 제1 클락 분배 네트워크 및 상기 제2 클락 분배 네트워크 사이에 각각 접속되어, 파워모드에 따라 상기 제1 출력클락신호 및 상기 제2 출력클락신호 중 어느 하나를 출력하는 복수의 선택회로들; 및
    상기 각 선택회로들로부터 출력클락신호를 싱크하는 복수의 클락싱크회로들 을 포함하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 제1 클락 분배 네트워크는
    메쉬(Mesh) 구조의 클락 분배 네트워크이고,
    상기 제2 클락 분배 네트워크는
    상기 제1 클락 분배 네트워크보다 밀도가 낮은 메쉬 구조의 클락 분배 네트워크인 반도체 집적회로.
  3. 제1항에 있어서, 상기 제1 클락 분배 네트워크는
    메쉬 구조의 클락 분배 네트워크이고,
    상기 제2 클락 분배 네트워크는
    상기 제1 클락 분배 네트워크보다 밀도가 낮은 트리(Tree) 구조의 클락 분배 네트워크인 반도체 집적회로.
  4. 제1항에 있어서, 상기 각 선택회로는
    상기 제1 출력클락신호와 상기 제2 출력클락신호를 입력받는 NOR 게이트회로이고,
    상기 파워모드에 따라 선택되지 않는 클락 분배 네트워크는 접지전압(Ground Voltage)으로 고정하는 반도체 집적회로.
  5. 제1항에 있어서, 상기 각 선택회로는
    상기 제1 출력클락신호와 상기 제2 출력클락신호를 입력받는 NAND 게이트회로이고,
    상기 파워모드에 따라 선택되지 않는 클락 분배 네트워크는 공급전압(Supply Voltage)으로 고정하는 반도체 집적회로.
  6. 제1항에 있어서, 상기 각 싱크회로는
    상기 출력클락신호에 응답하여 데이터신호를 출력하는 플립플롭회로인 반도체 집적회로.
  7. 제1항에 있어서, 상기 반도체 집적회로는
    상기 반도체 집적회로의 파워모드를 모니터링하여 선택신호를 출력하는 파워모드 검출부를 더 포함하고,
    상기 각 선택회로는
    상기 선택신호에 따라 상기 제1 출력클락신호 및 상기 제2 출력클락신호 중 어느 하나를 출력하는 멀티플렉서(Multiplexor; MUX)인 반도체 집적회로.
  8. 제1항에 있어서, 상기 제1 클락 분배 네트워크와 상기 제2 클락 분배 네트워크는
    각각 다른 레이어 상에 위치하는 반도체 집적회로.
  9. 제1항에 있어서, 상기 제1 클락 분배 네트워크와 상기 제2 클락 분배 네트워크는
    동일 레이어 상에 위치하는 반도체 집적회로.
  10. 제1항에 있어서, 상기 각 선택회로는
    상기 파워모드가 최고 성능 모드인 경우 상기 제1 클락 분배 네트워크를 선택하고, 상기 파워모드가 비최고 성능 모드인 경우 상기 제2 클락 분배 네트워크를 선택하는 반도체 집적회로.
KR1020120138048A 2012-11-30 2012-11-30 반도체 집적회로와 그 동작 방법 KR102012904B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120138048A KR102012904B1 (ko) 2012-11-30 2012-11-30 반도체 집적회로와 그 동작 방법
US13/974,763 US8994432B2 (en) 2012-11-30 2013-08-23 Semiconductor integrated circuit and method of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120138048A KR102012904B1 (ko) 2012-11-30 2012-11-30 반도체 집적회로와 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20140070041A true KR20140070041A (ko) 2014-06-10
KR102012904B1 KR102012904B1 (ko) 2019-08-21

Family

ID=50824848

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120138048A KR102012904B1 (ko) 2012-11-30 2012-11-30 반도체 집적회로와 그 동작 방법

Country Status (2)

Country Link
US (1) US8994432B2 (ko)
KR (1) KR102012904B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102641515B1 (ko) * 2016-09-19 2024-02-28 삼성전자주식회사 메모리 장치 및 그것의 클록 분배 방법
CN106960087B (zh) * 2017-03-13 2020-05-19 上海华力微电子有限公司 一种时钟分布网络结构及其生成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6263448B1 (en) * 1997-10-10 2001-07-17 Rambus Inc. Power control system for synchronous memory device
JP2003022145A (ja) * 2001-07-05 2003-01-24 Fujitsu Ltd クロック制御装置およびクロック制御方法
KR20070089428A (ko) * 2006-02-28 2007-08-31 김희석 저전력 알티엘 설계를 위한 클록 설계방법 및 저전력알티엘 설계를 위한 클록
KR20110139659A (ko) * 2010-06-23 2011-12-29 인텔 코포레이션 적응적 메모리 주파수 스케일링
KR20120072405A (ko) * 2010-12-24 2012-07-04 한국과학기술원 클록 분배 경로의 형성 방법 및 클록 분배 경로를 포함하는 3차원 집적 회로

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3822009B2 (ja) 1999-11-17 2006-09-13 株式会社東芝 自動設計方法、露光用マスクセット、半導体集積回路装置、半導体集積回路装置の製造方法、および自動設計プログラムを記録した記録媒体
JP2004253772A (ja) 2003-01-31 2004-09-09 Matsushita Electric Ind Co Ltd 半導体集積回路装置
KR101178990B1 (ko) 2004-05-24 2012-09-03 더 리젠트스 오브 더 유니이버시티 오브 캘리포니아 고속 클록 분배 전송로 네트워크
JP5531969B2 (ja) 2011-01-12 2014-06-25 ミツミ電機株式会社 発振回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6263448B1 (en) * 1997-10-10 2001-07-17 Rambus Inc. Power control system for synchronous memory device
JP2003022145A (ja) * 2001-07-05 2003-01-24 Fujitsu Ltd クロック制御装置およびクロック制御方法
KR20070089428A (ko) * 2006-02-28 2007-08-31 김희석 저전력 알티엘 설계를 위한 클록 설계방법 및 저전력알티엘 설계를 위한 클록
KR20110139659A (ko) * 2010-06-23 2011-12-29 인텔 코포레이션 적응적 메모리 주파수 스케일링
KR20120072405A (ko) * 2010-12-24 2012-07-04 한국과학기술원 클록 분배 경로의 형성 방법 및 클록 분배 경로를 포함하는 3차원 집적 회로

Also Published As

Publication number Publication date
US8994432B2 (en) 2015-03-31
US20140152372A1 (en) 2014-06-05
KR102012904B1 (ko) 2019-08-21

Similar Documents

Publication Publication Date Title
US9429981B2 (en) CPU current ripple and OCV effect mitigation
US20130305078A1 (en) System on chip (soc), method of operating the soc, and system having the soc
US8671380B2 (en) Dynamic frequency control using coarse clock gating
KR102165265B1 (ko) 하드웨어 전력 관리 유닛을 이용하여 클락 신호를 조절할 수 있는 애플리케이션 프로세서와 이를 포함하는 장치들
WO2016058495A1 (en) Hardware apparatus and method for multiple processors dynamic asymmetric and symmetric mode switching
US10075153B2 (en) Low-power clock-gated synchronizer, a data processing system that incorporates the same and a synchronization method
KR20150069142A (ko) 설정 가능한 클락 메시 회로, 이의 동작 방법, 및 이를 포함하는 장치들
KR20130030683A (ko) 이종의 전력 제어와 동종의 전력 제어를 선택적으로 수행할 수 있는 시스템-온 칩과 이의 동작 방법
US10928882B2 (en) Low cost, low power high performance SMP/ASMP multiple-processor system
US8151126B2 (en) Controlling power consumption in a data processing apparatus
TWI475355B (zh) 用於資料接收及傳輸之方法及相關之積體電路
Yadav et al. DVFS based on voltage dithering and clock scheduling for GALS systems
US11398814B2 (en) Low-power single-edge triggered flip-flop, and time borrowing internally stitched flip-flop
KR102012904B1 (ko) 반도체 집적회로와 그 동작 방법
KR102367591B1 (ko) 차세대 고속 drr6/7 애플리케이션을 위한 저전력 클럭킹 인터페이스
US11734174B2 (en) Low overhead, high bandwidth re-configurable interconnect apparatus and method
EP4160358A2 (en) System on chip and application processor
KR102387466B1 (ko) 반도체 장치
Kolluri UltraScale Architecture Low Power Technology Overview
TW202301069A (zh) 用於組態及狀態暫存器之獨立時脈
Kolluri Power Reduction in Next-Generation UltraScale Architecture
Moore Do power efficient asynchronous circuits have to be slow?

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant