KR102367591B1 - 차세대 고속 drr6/7 애플리케이션을 위한 저전력 클럭킹 인터페이스 - Google Patents

차세대 고속 drr6/7 애플리케이션을 위한 저전력 클럭킹 인터페이스 Download PDF

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Abstract

차세대 고속 DRR6/7 애플리케이션을 위한 저전력 클럭킹 인터페이스가 제시된다. 본 발명에서 제안하는 차세대 고속 DRR6/7 애플리케이션을 위한 저전력 클럭킹 인터페이스는 CPU로부터 비동기식 저속 클럭을 입력 받고, 고속 동기식 클럭 시스템을 위한 추가 클럭 버퍼를 포함하는 저전력 클럭킹 인터페이스, 저전력 클럭킹 인터페이스로부터 클럭을 입력 받고, 대칭 구조를 갖는 H-트리 기반 클럭 분산망 및 H-트리 기반 클럭 분산망으로부터 클럭을 입력 받고, 위상 잠금식 루프(Phase-Locked-Loop; PLL) 및 ILFM을 각각 포함하는 복수의 D램을 포함한다.

Description

차세대 고속 DRR6/7 애플리케이션을 위한 저전력 클럭킹 인터페이스{An low-power clocking interface for next-generation high-speed DRR6/7 applications}
본 발명은 차세대 고속 DRR6/7 애플리케이션을 위한 저전력 클럭킹 인터페이스에 관한 것이다.
고속 동기식 시스템의 클럭이 복수의 D램으로 분산되는 기존의 메모리 인터페이스 아키텍처가 도 1에서 설명된다.
도 1은 종래기술에 따른 메모리 인터페이스 아키텍처를 나타내는 도면이다.
이 아키텍처의 단점은 CPU 측에서 나오는 고속 클럭이 많은 전력을 필요로 하며 긴 오프칩 PCB 라인 전체에서 상당한 감소를 경험한다는 것이다.
이러한 단점을 개선하기 위하여 비동기식 저속 클럭을 동기식 고속 클럭으로 변환하고, 모든 D램 간의 전송 지연시간 클럭킹의 동기화하기 위한 방안을 필요로 한다.
본 발명이 이루고자 하는 기술적 과제는 고속 동기식 시스템의 클럭이 복수의 D램으로 분산되는 메모리 인터페이스에서의 전력을 감소시키고, 비동기식 저속 클럭을 동기식 고속 클럭으로 변환하며, 모든 D램 간의 전송 지연시간 클럭킹을 동기화하기 위한 인터페이스를 제공하는데 있다.
일 측면에 있어서, 본 발명에서 제안하는 차세대 고속 DRR6/7 애플리케이션을 위한 저전력 클럭킹 인터페이스는 CPU로부터 비동기식 저속 클럭을 입력 받고, 고속 동기식 클럭 시스템을 위한 추가 클럭 버퍼를 포함하는 저전력 클럭킹 인터페이스, 저전력 클럭킹 인터페이스로부터 클럭을 입력 받고, 대칭 구조를 갖는 H-트리 기반 클럭 분산망 및 H-트리 기반 클럭 분산망으로부터 클럭을 입력 받고, 위상 잠금식 루프(Phase-Locked-Loop; PLL) 및 ILFM을 각각 포함하는 복수의 D램을 포함한다.
저전력 클럭킹 인터페이스는 CPU로부터 비동기식 저속 클럭을 입력 받기 위한 클럭 버퍼 및 대칭 구조를 갖는 H-트리 기반 클럭 분산망으로 출력하기 위해 클럭을 복구하기 위한 측면의 클럭 버퍼를 포함한다.
H-트리 기반 클럭 분산망은 모든 D램의 모든 입력 클럭이 전송 채널에서 동일한 지연을 갖도록 대칭 구조를 갖는다.
복수의 D램은 ILFM을 통해 H-트리 기반 클럭 분산망으로부터 입력 받은 비동기식 저속 클럭을 고주파 클럭으로 변환하고, ILFM은 칩 크기를 감소시키고, 라우팅 금속의 저항과 기생 캐패시턴스를 감소시키기 위해 단일 분산 인덕터를 사용한다.
복수의 D램은 위상 잠금식 루프(Phase-Locked-Loop; PLL)을 통해 H-트리 기반 클럭 분산망으로부터 입력 받은 비동기식 저속 클럭을 동기화 시킨다.
복수의 D램은 모든 D램 간의 전송 지연시간 클럭킹의 동기화를 수행하여 H-트리 기반 클럭 분산망으로부터 입력 받은 비동기식 저속 클럭을 동기식 고속 클럭으로 변환한다.
본 발명의 실시예들에 따르면 고속 동기식 시스템의 클럭이 복수의 D램으로 분산되는 메모리 인터페이스에서의 전력을 감소시키고, 비동기식 저속 클럭을 동기식 고속 클럭으로 변환하며, 모든 D램 간의 전송 지연시간 클럭킹을 동기화를 제공할 수 있다.
도 1은 종래기술에 따른 메모리 인터페이스 아키텍처를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 차세대 고속 DRR6/7 애플리케이션을 위한 저전력 클럭킹 인터페이스 아키텍처를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 D램 내부 구조를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 개선된 클럭킹 애플리케이션을 위한 저전력 고속 ILFM의 회로를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 시뮬레이션 결과를 나타내는 도면이다.
종래기술의 단점을 극복하기 위해, 제안하는 메모리 인터페이스는 도 2와 같이 동기식 클럭 시스템에 대한 추가 클럭 버퍼와 ILFM(Injection-Locked Frequency Multipliers)가 있는 대칭 H-트리 기반 클럭 분산 토폴로지를 사용한다.
제안된 아키텍처의 핵심은 전력 소비와 채널 손실을 크게 줄이기 위해 저속 동기식 클럭을 제공하는 것이다. 메모리 측면의 클럭 버퍼를 추가해 CPU로부터의 동기식 클럭을 복구하고 대칭적인 클록 분산망을 기반으로 각 D램에 분산시킨다.
각 D램에서는 위상 잠금식 루프(Phase-Locked-Loop; PLL)와 ILFM을 구현하여 도 2에서 보여지듯이 비동기식 저속 클럭(즉, 1GHz)을 동기식 고속 클럭(즉, 저주파 클럭 신호의 n배, 5GHz ~ 36GHz)으로 변환한다. 제안된 아키텍처의 장점은 모든 D램 간의 전송 지연시간 클럭킹의 동기화이다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 2는 본 발명의 일 실시예에 따른 차세대 고속 DRR6/7 애플리케이션을 위한 저전력 클럭킹 인터페이스 아키텍처를 나타내는 도면이다.
제안하는 차세대 고속 DRR6/7 애플리케이션을 위한 저전력 클럭킹 인터페이스 아키텍처는 저전력 클럭킹 인터페이스(210), H-트리 기반 클럭 분산망(221, 222), 복수의 D램(230)을 포함한다.
저전력 클럭킹 인터페이스(210)는 CPU로부터 비동기식 저속 클럭을 입력 받고, 고속 동기식 클럭 시스템을 위한 추가 클럭 버퍼(211, 212, 213)를 포함한다.
저전력 클럭킹 인터페이스(210)는 CPU로부터 비동기식 저속 클럭을 입력 받기 위한 클럭 버퍼(211) 및 대칭 구조를 갖는 H-트리 기반 클럭 분산망으로 출력하기 위해 클럭을 복구하기 위한 측면의 클럭 버퍼(212, 213)를 포함한다.
H-트리 기반 클럭 분산망(221, 222)은 저전력 클럭킹 인터페이스로부터 클럭을 입력 받고, 대칭 구조를 갖는다. H-트리 기반 클럭 분산망(221, 222)은 모든 D램의 모든 입력 클럭이 전송 채널에서 동일한 지연을 갖도록 대칭 구조를 갖는다.
복수의 D램(230)은 H-트리 기반 클럭 분산망으로부터 클럭을 입력 받고, 위상 잠금식 루프(Phase-Locked-Loop; PLL) 및 ILFM을 각각 포함한다.
복수의 D램(230)은 ILFM을 통해 H-트리 기반 클럭 분산망으로부터 입력 받은 비동기식 저속 클럭을 고주파 클럭으로 변환한다. ILFM은 칩 크기를 감소시키고, 라우팅 금속의 저항과 기생 캐패시턴스를 감소시키기 위해 단일 분산 인덕터를 사용한다.
복수의 D램(230)은 위상 잠금식 루프(Phase-Locked-Loop; PLL)을 통해 H-트리 기반 클럭 분산망으로부터 입력 받은 비동기식 저속 클럭을 동기화 시킨다. 복수의 D램(230)은 모든 D램 간의 전송 지연시간 클럭킹의 동기화를 수행하여 H-트리 기반 클럭 분산망으로부터 입력 받은 비동기식 저속 클럭을 동기식 고속 클럭으로 변환한다.
도 3은 본 발명의 일 실시예에 따른 D램 내부 구조를 나타내는 도면이다.
기존의 메모리 인터페이스는 고주파 클럭 시스템을 사용하여 많은 데이터 전송 라인을 동기화한다. 예를 들어 6.4Gbps 송수신기 인터페이스의 경우 최소 PCB 라인 전체에서 큰 에너지를 소비하고 현저하게 감소하는 12.8GHz 클럭이 필요하다. 차세대 통신 인터페이스는 점점 더 빠른 데이터 전송 속도와 시스템 클럭 주파수를 필요로 하므로 증가해야 한다. 기존 아키텍처의 단점이 언급되어 있는 상황에서 클럭 속도를 계속 높이는 것은 좋은 솔루션이 아니다. 제안한 아키텍처는 CPU로부터 저주파 클럭킹(예를 들어, 1GHz) 전송을 사용함으로써 클럭킹 한계를 극복할 수 있다.
각 D램(300)은 입력 버퍼(310)를 통해 H-트리 기반 클럭 분산망으로부터 비동기식 저속 클럭을 입력 받는다. 각 D램(300)에서는 위상 잠금식 루프(Phase-Locked-Loop; PLL)(320)와 ILFM(330)을 구현하여 도 2에서 보여지듯이 비동기식 저속 클럭(즉, 1GHz)을 동기식 고속 클럭(즉, 저주파 클럭 신호의 n배, 5GHz ~ 36GHz)으로 변환한다. 이후, DFF(340)를 통해 동기식 고속 클럭을 출력한다. 제안된 아키텍처의 장점은 모든 D램 간의 전송 지연시간 클럭킹의 동기화이다.
각 D램 내부(300)에서 저주파 클럭은 ILFM(330)에 의해 예상되는 고주파 클럭(예를 들어, 36GHz)으로 변환된다. 시뮬레이션 결과, 저주파 클럭 송수신기의 전력 비용은 스케일업된 기존 송수신기(즉, 12.8Ghz 11.4mW)보다 8~10배 낮다(즉, 1GHz 1.2mW).
제안된 클럭 시스템에는 오직 하나의 추가적인 전력 오버헤드가 있다. 그러나 근거리 설계 기법(즉, 일반 VDD 공급에서 공급 전압을 1V~1.2V에서 0.5V~0.7V로 감소)을 사용하면 ILFM의 전력 소비량이 크게 감소할 수 있다(즉, 1.4mW). 전체적인 비교에서, 제안된 아키텍처는 기존 아키텍처보다 훨씬 높은 에너지 효율 클럭 솔루션을 제공하고 또한 주파수 제한의 노이즈를 해소하며, 차세대 통신 인터페이스(즉, 최대 36GHz)를 위한 초고속 동기식 클럭 시스템을 제공한다. 또한 제안한 설계는 확장성이 있으며 ILFM의 승수율(즉, 1GHz를 12.8GHz로, 1GHz를 51.2GHz로)만 조정하여 DDR5(6.4Gbps), DDR6(12.8Gbps) 및 DDR7(25.6Gbps)에 사용할 수 있지만 전체 클럭 송수신기는 변경하지 않는다. ILFM 설계의 경우, 많은 수동형 인덕터나 변압기를 사용하는 것이 보통 칩 면적을 증가시킨다. 그러나, 제안한 단일 분산형 인덕터를 사용하는 ILFM은 칩 크기를 현저히 감소시켰을 뿐만 아니라, 다중 수동 인덕터와 인접 인덕터와 변압기 사이의 라우팅 금속의 저항과 기생 캐패시턴스의 감소로 인해 신호 무결성을 향상시켰다.
제안된 아키텍처의 또 다른 혁신은 도 2에 표시된 H-트리 기반 클럭 분산 토폴로지이다. 수신기 클럭 버퍼에 의해 복구된 후에는 웨이브 신호가 동일한 길이의 PCB 라인을 통해 모든 D램에 분산된다. H-트리 기반 토폴로지는 모든 D램의 모든 입력 클럭이 전송 채널에서 동일한 지연을 경험하도록 보장하며, 이는 바로 고속 클럭 동기화 시스템에서 중요한 요건이다.
도 4는 본 발명의 일 실시예에 따른 개선된 클럭킹 애플리케이션을 위한 저전력 고속 ILFM의 회로를 나타내는 도면이다.
도 4(a)은 본 발명의 일 실시예에 따른 개선된 클럭킹 애플리케이션을 위한 저전력 고속 ILFM의 회로이고, 도 4(b)은 본 발명의 일 실시예에 따른 분산형 단일 인덕터(Distributed Single Inductor)의 레이아웃 및 회로를 나타내는 도면이다.
개선된 클럭킹 애플리케이션을 위한 저전력 고속 ILFM(Injection-Locked Frequency Multipliers)은 입력 신호를 입력 받는 입력 트랜지스터(M3, M4), 고주파 클럭 생성을 위한 복수의 인덕터(L1, L2, L3 및 L4) 및 생성된 고주파 클럭을 출력하기 위한 출력 트랜지스터(M1, M2)를 포함한다.
복수의 인덕터(L1, L2, L3 및 L4)는 고주파 클럭 생성을 위해 온칩 인덕터를 결합하여 분산형 단일 인덕터(Distributed Single Inductor)로 레이아웃된다.
본 발명의 실시예에 따르면, 복수의 인덕터(L1, L2, L3 및 L4) 중 제1 인덕터(L1) 및 제2 인덕터(L2)는 제1 메탈 레이어(Metal8)에 레이아웃되고, 제3 인덕터(L3) 및 제4 인덕터(L4)는 제2 메탈 레이어(Metal7)에 레이아웃될 수 있다.
복수의 인덕터(L1, L2, L3 및 L4)는 칩 면적을 감소시키고 인접한 인덕터들 간의 긴 금속 라우팅 와이어를 제거하기 위해 분산형 단일 인덕터로 레이아웃된다.
복수의 인덕터(L1, L2, L3 및 L4)는 고주파 클럭 생성을 위해 온칩 인덕터를 결합하여 분산형 단일 인덕터로 레이아웃되고, 신호 커플링의 효율성을 증가시키고 신호 저하를 방지하며 활성 회로에 대칭 임피던스를 제공한다.
본 발명의 실시예에 따른 저전력 고속 ILFM은 NTV(Near-Threshold Voltage) 작동 영역에서 작동함으로써 전력 소비량을 감소시킬 수 있다. 분산형 단일 인덕터로 레이아웃되는 복수의 인덕터의 크기를 스케일링함으로써 고주파 클럭을 생성할 수 있다.
고주파 클럭 생성의 경우 많은 인덕터를 활용할 필요가 있다. 그러나 제안된 ILFM은 도 4(b)과 같이 온칩 인덕터를 결합하여 분산형 단일 인덕터를 활용한다. 제안된 ILFM 토폴로지의 이점은 칩 면적 효율을 향상시키고 인접한 인덕터들 사이의 긴 금속 라우팅 와이어를 제거할 수 있다는 것이다. 따라서 제안된 ILFM은 신호 커플링의 효율성을 높이고 신호 저하를 방지하며 활성 회로에 완벽한 대칭 임피던스를 제공한다. 또한 제안된 ILFM은 전원 공급이 낮은 공급 전압(예를 들어, 0.5V ~ 0.6V)에서 작동하는 NTV(Near-Threshold Voltage) 작동 영역에서 작동한다. 전원이 공급 전압의 제곱에 비례하기 때문에 ILFM의 전력 소비량을 크게 줄일 수 있기 때문이다. 또한 분산 인덕터의 크기를 스케일링(scaling)함으로써, 제안하는 ILFM은 미래의 고속 통신 시스템을 위하여 저주파 입력 신호(예를 들어, 0.8GHz ~ 3.6GHz)를 주입함으로써 매우 높은 주파수 출력 클럭 신호(예를 들어, 5GHz에서 36GHz까지)를 생성할 수 있다.
도 5는 본 발명의 일 실시예에 따른 시뮬레이션 결과를 나타내는 도면이다.
도 5(a)에서 저주파 클럭 신호(점선)가 수신기 클럭 버퍼의 입력 측으로 들어가므로 버퍼 출력 측에서 회수된 클럭 신호(실선)가 각 D램에 분배된다. 각 D램 내부의 ILFM은 도 5(b)와 같이 저주파 클럭 신호를 고주파 클럭 신호로 변환한다. 표 1은 제안된 클럭 설정 인터페이스의 성능 요약을 보여준다.
<표 1>
Figure 112020058666838-pat00001
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다.　 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다.　 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다.　 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다.　 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다.　 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다.　 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다.　 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다.　 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.　 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.　 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.　
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (6)

  1. CPU로부터 비동기식 저속 클럭을 입력 받고, 고속 동기식 클럭 시스템을 위한 추가 클럭 버퍼를 포함하는 저전력 클럭킹 인터페이스;
    저전력 클럭킹 인터페이스로부터 클럭을 입력 받고, 대칭 구조를 갖는 H-트리 기반 클럭 분산망; 및
    H-트리 기반 클럭 분산망으로부터 클럭을 입력 받고, 위상 잠금식 루프(Phase-Locked-Loop; PLL) 및 ILFM을 각각 포함하는 복수의 D램
    을 포함하는 고속 동기식 클럭 시스템.
  2. 제1항에 있어서,
    저전력 클럭킹 인터페이스는,
    CPU로부터 비동기식 저속 클럭을 입력 받기 위한 클럭 버퍼 및 대칭 구조를 갖는 H-트리 기반 클럭 분산망으로 출력하기 위해 클럭을 복구하기 위한 측면의 클럭 버퍼를 포함하는
    고속 동기식 클럭 시스템.
  3. 제1항에 있어서,
    H-트리 기반 클럭 분산망은,
    모든 D램의 모든 입력 클럭이 전송 채널에서 동일한 지연을 갖도록 대칭 구조를 갖는
    고속 동기식 클럭 시스템.
  4. 제1항에 있어서,
    복수의 D램은,
    ILFM을 통해 H-트리 기반 클럭 분산망으로부터 입력 받은 비동기식 저속 클럭을 고주파 클럭으로 변환하고,
    ILFM은 칩 크기를 감소시키고, 라우팅 금속의 저항과 기생 캐패시턴스를 감소시키기 위해 단일 분산 인덕터를 사용하는
    고속 동기식 클럭 시스템.
  5. 제1항에 있어서,
    복수의 D램은,
    위상 잠금식 루프(Phase-Locked-Loop; PLL)을 통해 H-트리 기반 클럭 분산망으로부터 입력 받은 비동기식 저속 클럭을 동기화 시키는
    고속 동기식 클럭 시스템.
  6. 제1항에 있어서,
    복수의 D램은,
    모든 D램 간의 전송 지연시간 클럭킹의 동기화를 수행하여 H-트리 기반 클럭 분산망으로부터 입력 받은 비동기식 저속 클럭을 동기식 고속 클럭으로 변환하는
    고속 동기식 클럭 시스템.
KR1020200069033A 2020-04-17 2020-06-08 차세대 고속 drr6/7 애플리케이션을 위한 저전력 클럭킹 인터페이스 KR102367591B1 (ko)

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