KR20070089428A - 저전력 알티엘 설계를 위한 클록 설계방법 및 저전력알티엘 설계를 위한 클록 - Google Patents

Abstract

본 발명은 RTL(Resistor-Transistor Logic) 설계기법에 관한 것으로서, 더 상세하게는 클록 게이팅을 통하여 생성된 슬레이브 클록(slave clock)에 의해서 전력낭비를 줄이는 방법에 관한 것이다.

상기 목적을 달성하기 위해, 기존의 데이터 경로(data path)의 앞에 클록 게이팅 블록(clock gating block)을 설치하고, 이 클록 게이팅 블록에서 클록과 외부입력 신호 사이의 관계에 의해 생성되는 슬레이브 클록신호의 이벤트 동작에 의해 데이터 경로를 구성하는 각종 레지스터의 데이터 처리를 비동기화 한다.

따라서 본 발명에 따르면, 상기한 바와 같은 방법에 의하여, 무의미한 클록에 의해 낭비되는 전력소모를 감소시키고, 최대 동작 주파수를 향상시킬 수 있으며, 또한 설계면적도 감소시킬 수 있는 RTL 설계가 제공된다.

Description

저전력 알티엘 설계를 위한 클록 설계방법 및 저전력 알티엘 설계를 위한 클록{A clock design method for low-power RTL design and a clock for low-power RTL design}

도 1a는 기존의 레지스터(10)를 나타낸 도면이며, 도 1b는 본 발명에 따른 클록 게이팅 블록(11)이 설치된 레지스터(12)의 구조도이다.

도 2는 본 발명에 따른 클록 게이팅 블록(11)의 내부 구조를 나타낸 도면으로, 레지스터(12)에 공급되는 슬레이브 클록신호(load)가 클록(CLK)과 외부입력조건(A1, A2)과의 관계를 통해 생성되는 과정을 나타내는 구조도이다.

도 3a는 종래의 레지스터(10)를 구성하는 플립플롭에 클록신호(CLK)와 입력신호(A1, A2)가 입력되는 모습을 나타낸 것이고, 도 3b는 도 2에 나타낸 본 발명에 따른 클록 게이팅 블록(11)으로부터 생성된 슬레이브 클록신호(load)가 입력신호로서 입력되는 것을 나타내는 세부 구조도이다.

본 발명은 RTL(Resistor-Transistor Logic) 설계기법에 관한 것으로, 보다 상세하게는 클록 게이팅 블록(clock gating block)을 통해 생성된 슬레이브 클록(slave clock)에 의하여 전력낭비를 감소시키는 방법에 관한 것이다.

종래, 일반적으로 기존의 RTL 설계에서는, 클록에 의하여 레지스터의 데이터 처리가 이루어졌다. 이때, 레지스터마다 구동을 위해 각각의 클록이 필요하므로, 레지스터의 수가 늘어나면 그만큼 클록의 수도 많이 필요하게 되고, 이는 필연적으로 회로크기 및 소비전력의 증가를 야기하여, 최근 유비쿼터스 시대가 도래함으로 인해 각종 휴대용 장치에 있어서 더 작은 크기와 더 낮은 소비전력이 요구되게 되면서 RTL 회로의 설계시에 클록으로 인한 전력소비가 문제로 대두되게 되었다.

이러한 문제를 해결하기 위해, 하나의 클록신호를 복수의 레지스터에 공급하여 클록의 수를 줄이는 방법이 있으나, 이는 복수의 레지스터들이 동시에 동작하게 되어, 말하자면 동기화된 동작을 하게 되므로, 데이터의 일괄처리 등에는 효과적이나, 그렇지 않은 경우, 각각의 레지스터가 독립적으로 동작하도록 하려면 종래와 마찬가지로 클록신호를 각각의 레지스터에 따로 공급해 주어야 하므로, 한정된 용도 외에는 사용하기 곤란하였던 문제점이 있었다.

따라서 본 발명은 상기한 바와 같은 문제점들에 감안하여 이루어진 것으로, 레지스터를 구성하고 있는 플립플롭의 입력으로 들어가는 클록의 수를 감소시킴으로써, 전력소비를 줄일 수 있는 저전력 RTL 설계를 위한 클록 및 그 설계방법을 제공하기 위한 것이다.

또한 본 발명의 또 다른 목적은 클록과 외부입력과의 관계를 고려하여 하나 의 공통된 슬레이브 클록을 생성하는 것으로써, 낭비되는 로직(logic)의 수와 클록의 사용 수를 감소시키고, 또한 그것에 의해 각각의 레지스터를 비동기화 시킴으로써, 각 레지스터에서의 클록에 의한 전력낭비를 감소시키는 동시에 설계시 회로면적을 감소시킬 수 있는 저전력 RTL 설계를 위한 클록 및 그 설계방법을 제공하기 위한 것이다.

상기한 바와 같은 목적을 달성하기 위해, 본 발명에 따르면, 클록에 의해 레지스터의 동작이 이루어지는 RTL(Resistor-Transistor Logic) 회로의 저전력 RTL 설계를 위한 클록 설계방법에 있어서, 외부 입력신호와 클록신호를 입력받아 논리연산을 수행하는 논리 게이트와, 상기 논리 게이트의 출력신호를 입력으로 하여 논리연산을 통해 슬레이브 클록신호를 출력하는 플립플롭으로 구성된 클록 게이팅 블록을 포함하고, 상기 외부 입력신호와 상기 클록신호가 상기 클록 게이팅 블록에 입력되는 단계와, 상기 클록 게이팅 블록으로부터 상기 슬레이브 클럭신호를 생성하여 출력하는 단계와, 상기 슬레이브 클록신호가 레지스터에 입력되어 상기 레지스터의 동작이 제어되는 단계를 포함하여 구성된 것을 특징으로 하는 저전력 RTL 설계를 위한 클록 설계방법이 제공된다.

또한 본 발명에 따르면, 클록에 의해 레지스터의 동작이 이루어지는 RTL(Resistor-Transistor Logic) 회로의 저전력 RTL 설계를 위한 클록에 있어서, 외부 입력신호와 클록신호를 입력받아 논리연산을 수행하여 출력하는 논리 게이트와, 상기 논리 게이트의 출력신호를 입력으로 하여, 논리연산을 통해 슬레이브 클 록신호를 출력하는 플립플롭을 포함하고, 상기 슬레이브 클록신호를 레지스터에 입력으로서 공급하여 상기 레지스터를 동작시키는 클록 게이팅 블록으로 구성된 것을 특징으로 하는 저전력 RTL 설계를 위한 클록이 제공된다.

상기와 같은 구성에 의하여, 본 발명의 RTL 설계에 따르면, 클록과 외부입력신호의 관계에 의해 생성되는 슬레이브 클록에 의해 각 레지스터의 데이터 처리를 비동기화하는 것으로써, 클록에 의해 낭비되는 전력소모를 감소시키고 최대동작 주파수의 향상과 함께 설계면적을 감소시킬 수 있게 된다.

이하, 본 발명에 따른 저전력 RTL(Resistor-Transistor Logic) 설계를 위한 클록의 실시예에 대하여 도면을 참조하여 상세히 설명한다.

도 1a 및 도 1b는 기존의 레지스터(10)와 본 발명에 따른 클록 게이팅 블록(11)이 설치된 레지스터(12) 회로의 구성을 나타낸 것이다.

도 1a에 나타낸 바와 같이, 종래의 레지스터는 각각의 구동을 위한 클록(CLK)이 필요하게 된다. 또 일반적으로는, 도 1a에 나타낸 바와 같은 레지스터를 복수 개 사용하게 되고, 그에 따라 각 레지스터에 입력과 클록신호가 각각 입력되어야 하므로, 사용하는 레지스터의 수가 늘어날수록 회로구성이 복잡해지는 것을 피할 수 없고, 각각의 클록에서 소비하는 전력소모도 증가하게 된다.

이러한 문제점을 해결하기 위해, 도 1b에 나타낸 바와 같이, 레지스터의 입력단에 클록 게이팅 블록(11)을 설치하고, 클록신호(CLK)와 입력신호(A1, A2)를 입력하여, 논리연산을 통해 클록신호(CLK)와 입력신호(A1, A2)가 연관된 이벤트 신호로서 슬레이브 클럭(slave clock)신호(laod)를 출력하고 이를 각각의 레지스터에 공급하도록 하면, 각각의 레지스터에 입력과 클록신호를 따로 공급할 필요가 없어지므로, 복수의 레지스터를 사용하더라도 종래와 같이 회로구성이 복잡해지는 것을 피할 수 있고, 또한 복수의 클록에 의해 소비되는 전력을 감소시킬 수 있게 된다.

도 2는 이러한 클록 게이팅 블록(11)의 내부 구성을 나타내고 있다.

상기 클록 게이팅 블록은, 도 2에 나타낸 바와 같이, 각각 하나의 논리 게이트와 플립플롭으로 이루어져 있으며, 본 실시예에서는 논리 게이트로서 AND 게이트가 사용되고, 플립플롭으로는 D-플립플롭이 사용된다.

먼저 AND 게이트(20)에 외부 입력신호(A1, A2)와 클록신호(CLK)가 입력되면, 클록과 외부입력조건의 AND 연산을 통해, 글리치(glitch)가 제거되고 외부입력과 클록이 연관된 신호가 다음 단의 D-플립플롭(21)에 입력된다. 그 다음, D-플립플롭(21)을 통하여 슬레이브 클록신호(load)가 출력되고, 이 신호가 레지스터에 이벤트 신호로서 공급된다.

따라서 각 레지스터의 동작은 이 외부 입력 및 클록과 동기된 슬레이브 클록신호(load)에 의해 이루어지게 되고, 각각의 레지스터들은 이 슬레이브 클록신호(load)에 의해 기존의 클록이 필요 없이 동작하므로 비동기로 동작하게 된다.

도 3은 상기한 동작을 통해 레지스터를 구성하는 플립플롭에 입력과 클록신호가 입력되는 것을 나타내고 있다.

도 3a는 종래의 구성에 따라 각각의 클록(CLK)과 입력신호(A1, A2)가 따로따로 레지스터(10)에 공급되는 모습을 나타내고 있으나, 도 3b에서는, 클록 게이팅 블록(11)에서 생성된 슬레이브 클록신호(load)가 레지스터(12)에 공급되는 것을 나 타내고 있다.

도 3a에 나타낸 바와 같이, 종래의 레지스터(10)는 각각의 입력(A1, A2)과 클록(CLK)이 레지스터(10) 내부에 개별적으로 공급되므로, 필연적으로 그 회로구성이 복잡해지는 데 비하여, 도 3b에 나타낸 바와 같이, 본 발명에 따르면, 클록 게이팅 블록(11)을 설치하여 레지스터(12) 내부에 슬레이브 클록신호(laod)만 공급하면 되므로, 입력신호가 줄어들게 되고, 그만큼 로직의 사용량을 감소시킬 수 있으므로 회로 구성이 간단해지고, 사용하는 클록 수의 감소로 인한 소비전력 감소 및 설계면적 감소효과를 얻을 수 있다.

또한, 입력신호와 클록신호를 논리 연산하여 슬레이브 클록신호를 생성하고, 이 슬레이브 클록신호에 의하여 레지스터들이 기존의 클록에 의한 동기 동작에서 클록 없이 동작하는 비동기로 동작하므로, 동작 속도도 빨라지게 된다.

또한, 상기한 바와 같은 본 발명의 구성에 의한 실제의 효과를 알아보기 위하여, 도 1a와 도 1b에 나타낸 두 모델에 대하여 실제 효율을 측정한 결과, 먼저, 알테라(ALTERA)의 쿼투스 II(Quartus II)를 통한 비교결과는, 소비전력 면에서 16.99[㎽]에서 9.11[㎽]로 46.4%의 전력감소 효과와, 설계면적 면에서 59%(6,247/10,570)에서 54%(5793/10,570)로 5%의 면적감소 효과가 나타나는 것으로 측정되었고, 또, 자일링스(Xilinx)의 ISE를 통한 두 모델의 최대 동작주파수 비교 결과는 29.512[㎒]에서 30.243[㎒]로 2.4%의 동작주파수 향상의 효과가 있는 것으로 측정되었다.

상기한 본 발명에 따른 실시예에서는 논리 게이트로서 AND 게이트를 사용하 고, 플립플롭으로는 D-플립플롭을 사용하고 있으나, 본 발명은 상기한 실시예로만 한정되는 것이 아니라, AND 게이트와 D-플립플롭의 역할을 수행할 수만 있으면, 여러 가지 다른 구성의 논리회로를 사용할 수 있음은 당업자에게 있어 자명한 일이다. 그러나 이러한 경우에도, 회로구성 면에서는 AND 게이트와 D-플립플롭을 사용하는 것이 가장 간단하다.

따라서 상기한 바와 같이, 본 발명에 따르면, 클록 게이팅 블록을 설치하여 각각의 레지스터에 외부 입력신호를 클록과 논리 연산하여 생성된 클록과 동기된 슬레이브 클록신호를 공급하는 것에 의해 각 레지스터들이 기존의 클록에 의한 동기 동작에서 클록이 필요없이 비동기로 동작하므로, 데이터 저장시 클록이 필요 없게 되어 종래와 같이 레지스터마다 클록이 들어갈 필요가 없어지게 되고, 그것에 의해 사용되는 클록 수를 줄일 수 있고, 따라서 전체 시스템 전력의 15%~45%를 소비하는 것으로 알려져 있는 클록에서 소비되는 전력을 감소시킬 수 있게 된다.

또한, 외부 입력신호를 클록과 논리 연산하여 클록과 동기된 슬레이브 클록을 생성하므로, 외부입력신호가 레지스터마다 입력될 필요가 없이 슬레이브 클록신호로 단일화할 수 있게 되어, 그만큼 설계면적을 감소시킬 수 있게 된다.

또, 데이터를 레지스터에 저장하는 과정이 기존의 클록이 필요없이 동작하므로 동기에서 비동기로 바뀌어 종래에 비해 동작속도도 빨라지게 된다.

이상, 본 발명의 실시예에 따라 본 발명을 설명하였으나, 본 발명은 상기한 실시예에만 한정되는 것은 아니며, 본 발명의 취지를 벗어나지 않는 범위 내에서 당업자에 의해 필요에 따라 다양한 변경 및 수정 또는 조합 등이 가능한 것은 당연한 일이다.

Claims (4)

1. 클록에 의해 레지스터의 동작이 이루어지는 RTL(Resistor-Transistor Logic) 회로의 저전력 RTL 설계를 위한 클록 설계방법에 있어서,

   외부 입력신호와 클록신호가 클록 게이팅 블록에 입력되는 단계와,

   상기 클록 게이팅 블록으로부터 슬레이브 클럭신호를 생성하여 출력하는 단계와,

   상기 슬레이브 클록신호가 레지스터에 입력되어 상기 레지스터의 동작이 제어되는 단계를 포함하여 구성되고,

   상기 클록 게이팅 블록은,

   상기 외부 입력신호와 상기 클록신호를 입력받아 논리연산을 수행하는 논리 게이트와,

   상기 논리 게이트의 출력신호를 입력으로 하여 논리연산을 통해 상기 슬레이브 클록(slave clock)신호를 출력하는 플립플롭으로 구성된 것을 특징으로 하는 저전력 RTL 설계를 위한 클록 설계방법.
2. 제 1항에 있어서,

   상기 논리 게이트는 AND 게이트이며, 상기 플립플롭은 D-플립플롭으로 구성된 것을 특징으로 하는 저전력 RTL 설계를 위한 클록 설계방법.
3. 클록에 의해 레지스터의 동작이 이루어지는 RTL(Resistor-Transistor Logic) 회로의 저전력 RTL 설계를 위한 클록에 있어서,

   외부 입력신호와 클록신호를 입력받아 논리연산을 수행하여 출력하는 논리 게이트와,

   상기 논리 게이트의 출력신호를 입력으로 하여, 논리연산을 통해 슬레이브 클록신호를 출력하는 플립플롭을 포함하는 클록 게이팅 블록으로 구성되고,

   상기 클록 게이팅 블록은 상기 슬레이브 클록신호를 레지스터에 입력신호로서 공급하여 상기 레지스터를 동작시키도록 구성된 것을 특징으로 하는 저전력 RTL 설계를 위한 클록.
4. 제 3항에 있어서,

   상기 논리 게이트는 AND 게이트이며, 상기 플립플롭은 D-플립플롭으로 구성된 것을 특징으로 하는 저전력 RTL 설계를 위한 클록.

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