JPH08250983A - フィードバック・ラッチおよびその方法 - Google Patents
フィードバック・ラッチおよびその方法Info
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- JPH08250983A JPH08250983A JP7322515A JP32251595A JPH08250983A JP H08250983 A JPH08250983 A JP H08250983A JP 7322515 A JP7322515 A JP 7322515A JP 32251595 A JP32251595 A JP 32251595A JP H08250983 A JPH08250983 A JP H08250983A
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Abstract
(57)【要約】
【課題】 電力を節約し、データ・ラッチの高速化を図
ったフィードバック・ラッチおよびフィードバック動作
方法を提供する。 【解決手段】 ラッチ（４０）は、消費電力を低減しつ
つスタティック・ラッチ動作を行う、クロックド・フィ
ードバック経路（４６）を有する。このラッチは、選択
的にラッチのフィードフォーワード部分（４２，４４）
から切断されるフィードバック素子（４６）を含む。大
抵の場合ラッチにクロックが供給され駆動されている通
常動作モードでは、ラッチのフィードバック素子はイネ
ーブルされず、ラッチは事実上ダイナミック・ラッチと
して機能する。ラッチが長期間インアクティブになる
と、フィードバック素子が再びイネーブルされ、ラッチ
はデータ値を不特定に記憶することができる。
ったフィードバック・ラッチおよびフィードバック動作
方法を提供する。 【解決手段】 ラッチ（４０）は、消費電力を低減しつ
つスタティック・ラッチ動作を行う、クロックド・フィ
ードバック経路（４６）を有する。このラッチは、選択
的にラッチのフィードフォーワード部分（４２，４４）
から切断されるフィードバック素子（４６）を含む。大
抵の場合ラッチにクロックが供給され駆動されている通
常動作モードでは、ラッチのフィードバック素子はイネ
ーブルされず、ラッチは事実上ダイナミック・ラッチと
して機能する。ラッチが長期間インアクティブになる
と、フィードバック素子が再びイネーブルされ、ラッチ
はデータ値を不特定に記憶することができる。
Description
【０００１】
【産業上の利用分野】本発明は、一般的にフィードバッ
ク・ラッチに関し、更に特定すれば、低電力データ・プ
ロセッサに用いるためのフィードバック・ラッチに関す
るものである。
ク・ラッチに関し、更に特定すれば、低電力データ・プ
ロセッサに用いるためのフィードバック・ラッチに関す
るものである。
【０００２】
【従来の技術】ラッチは、データ処理用途において、デ
ータを記憶するために一般的に用いられている。ラッチ
にはスタティックなラッチ機能を行うものや、ダイナミ
ックなラッチ機能を行うものがある。典型的に、ダイナ
ミック・ラッチは、スタティック・ラッチよりも、少な
い論理回路および少ない時間でデータ値をラッチするこ
とができる。更に、ダイナミック・ラッチはスタティッ
ク・ラッチよりも回路が少なくて済むので、ダイナミッ
ク・ラッチは必要な電力も少なく、クロックの負荷も少
なく、更に内部容量も低い。ダイナミック・ラッチは、
大量の電力節約１３ができ、スタティック・ラッチ動作
よりも少ない回路で済むが、ダイナミック・ラッチに記
憶された電荷は漏れによって消散するため、ある時間の
後にはダイナミック・ラッチの状態は変化してしまう。
ダイナミック・ラッチの一例を図１に示す。
ータを記憶するために一般的に用いられている。ラッチ
にはスタティックなラッチ機能を行うものや、ダイナミ
ックなラッチ機能を行うものがある。典型的に、ダイナ
ミック・ラッチは、スタティック・ラッチよりも、少な
い論理回路および少ない時間でデータ値をラッチするこ
とができる。更に、ダイナミック・ラッチはスタティッ
ク・ラッチよりも回路が少なくて済むので、ダイナミッ
ク・ラッチは必要な電力も少なく、クロックの負荷も少
なく、更に内部容量も低い。ダイナミック・ラッチは、
大量の電力節約１３ができ、スタティック・ラッチ動作
よりも少ない回路で済むが、ダイナミック・ラッチに記
憶された電荷は漏れによって消散するため、ある時間の
後にはダイナミック・ラッチの状態は変化してしまう。
ダイナミック・ラッチの一例を図１に示す。
【０００３】対照的に、スタティック・ラッチに記憶さ
れた値の状態は、時間が経っても変化しない。典型的
に、スタティック・ラッチは、ラッチの出力とラッチの
入力との間に活性フィードバック経路(active feedback
path)を設け、これが漏れ電流を補償し、ラッチの状態
が変化するのを防止する。フィードバック経路は、一定
フィードバック経路(constant feedback path)、または
クロックド・フィードバック経路(clocked feedback pa
th)のいずれかである。クロックド・フィードバック経
路を有するスタティック・フィードバック・ラッチの一
例を図３に示す。
れた値の状態は、時間が経っても変化しない。典型的
に、スタティック・ラッチは、ラッチの出力とラッチの
入力との間に活性フィードバック経路(active feedback
path)を設け、これが漏れ電流を補償し、ラッチの状態
が変化するのを防止する。フィードバック経路は、一定
フィードバック経路(constant feedback path)、または
クロックド・フィードバック経路(clocked feedback pa
th)のいずれかである。クロックド・フィードバック経
路を有するスタティック・フィードバック・ラッチの一
例を図３に示す。
【０００４】２つのタイプのスタティック・ラッチ間の
回路領域および電力の差は、どちらタイプのスタティッ
ク・ラッチが現行の設計により適しているかを、データ
処理システムの設計者が判断するために評価しなければ
ならないパラメータである。クロックド・フィードバッ
ク経路を有するスタティック・ラッチは、ラッチ動作が
速くしかもラッチの内部ノード上で競合が発生しないの
で、一定フィードバック経路を有するスタティック・ラ
ッチよりも好ましい。一定フィードバック経路を有する
スタティック・ラッチは、新しい値がラッチに記憶され
るときに、一定フィードバック・ラッチの内部ノードで
競合が発生するために、クロックド・フィードバック・
ラッチよりも消費電力が多い。一定フィードバック・ラ
ッチの電力消費を低減するには、弱いフィードバック素
子（通常弱い反転器）がデータ値をかろうじて記憶でき
る程度にそのサイズを縮小し、漏れやデータ値の意図し
ない変更が起きないようにすればよい。しかしながら、
フィードバック素子は、通常、当該フィードバック素子
を形成するトランジスタの長さを延長することによって
弱くなる。このように長さの延長は、更に広い回路領域
を消費し、一定フィードバック・ラッチの内部ノード上
の負荷を増大させる結果となり得る。
回路領域および電力の差は、どちらタイプのスタティッ
ク・ラッチが現行の設計により適しているかを、データ
処理システムの設計者が判断するために評価しなければ
ならないパラメータである。クロックド・フィードバッ
ク経路を有するスタティック・ラッチは、ラッチ動作が
速くしかもラッチの内部ノード上で競合が発生しないの
で、一定フィードバック経路を有するスタティック・ラ
ッチよりも好ましい。一定フィードバック経路を有する
スタティック・ラッチは、新しい値がラッチに記憶され
るときに、一定フィードバック・ラッチの内部ノードで
競合が発生するために、クロックド・フィードバック・
ラッチよりも消費電力が多い。一定フィードバック・ラ
ッチの電力消費を低減するには、弱いフィードバック素
子（通常弱い反転器）がデータ値をかろうじて記憶でき
る程度にそのサイズを縮小し、漏れやデータ値の意図し
ない変更が起きないようにすればよい。しかしながら、
フィードバック素子は、通常、当該フィードバック素子
を形成するトランジスタの長さを延長することによって
弱くなる。このように長さの延長は、更に広い回路領域
を消費し、一定フィードバック・ラッチの内部ノード上
の負荷を増大させる結果となり得る。
【０００５】対照的に、クロックド・フィードバック・
ラッチがそのフィードバック機能を行うには、定常的に
はイネーブルされないが、フィードフォーワード機能に
用いられるクロック位相とは反対のクロック位相を用い
てそのフィードバック機能を行う、フィードバック素子
を用いる。例えば、図３を参照する。図３において、フ
ィードバック・トランジスタ（１６）は、Clock信号が
ニゲートされている時、「out」信号をラッチ１４の入
力に供給する。
ラッチがそのフィードバック機能を行うには、定常的に
はイネーブルされないが、フィードフォーワード機能に
用いられるクロック位相とは反対のクロック位相を用い
てそのフィードバック機能を行う、フィードバック素子
を用いる。例えば、図３を参照する。図３において、フ
ィードバック・トランジスタ（１６）は、Clock信号が
ニゲートされている時、「out」信号をラッチ１４の入
力に供給する。
【０００６】
【発明が解決しようとする課題】クロックド・フィード
バック・ラッチは一定フィードバック・ラッチよりも競
合が少ないが、新たな値をラッチにロードする間フィー
ドバック経路を切断するために、２つの素子、即ち、ト
ランジスタ２つを余分に必要とする。素子を２つ余計に
取り付けるために、回路領域が増大し、更にClock信号
を供給する線上の負荷も増大する結果となる。したがっ
て、クロックド・フィードバック・ラッチの一定フィー
ドバック・ラッチに対する長所を得るには、一定フィー
ドバック・ラッチの弱いフィードバック素子によって消
費される電力および領域、およびクロックド・フィード
バック・ラッチのフィードバック・ゲート素子によって
消費される電力および領域の釣り合いを取らなければな
らない。
バック・ラッチは一定フィードバック・ラッチよりも競
合が少ないが、新たな値をラッチにロードする間フィー
ドバック経路を切断するために、２つの素子、即ち、ト
ランジスタ２つを余分に必要とする。素子を２つ余計に
取り付けるために、回路領域が増大し、更にClock信号
を供給する線上の負荷も増大する結果となる。したがっ
て、クロックド・フィードバック・ラッチの一定フィー
ドバック・ラッチに対する長所を得るには、一定フィー
ドバック・ラッチの弱いフィードバック素子によって消
費される電力および領域、およびクロックド・フィード
バック・ラッチのフィードバック・ゲート素子によって
消費される電力および領域の釣り合いを取らなければな
らない。
【０００７】ここに記載したダイナミック・ラッチおよ
びスタティック・ラッチの構造はいずれも、データ値を
不特定に記憶するというラッチ機能を、効果的に低電力
で実施できるものではない。上述の各実施形態は利点も
欠点もあり、設計者はこれらの重要性を付加し、データ
処理システム全体に与える悪影響を最少に抑え得る実施
形態を決定しなければならない。
びスタティック・ラッチの構造はいずれも、データ値を
不特定に記憶するというラッチ機能を、効果的に低電力
で実施できるものではない。上述の各実施形態は利点も
欠点もあり、設計者はこれらの重要性を付加し、データ
処理システム全体に与える悪影響を最少に抑え得る実施
形態を決定しなければならない。
【０００８】
【課題を解決するための手段】前述の必要性は本発明に
よって満たされる。即ち、第１形態では、ラッチが提供
される。このラッチは、第１クロック信号を受信する第
１入力と、第２クロック信号を受信する第２入力と、入
力信号を受信する第３入力とを有する第１反転器を含
む。第１反転器は、第１クロック信号が第１論理状態に
ありかつ第２クロック信号が第２論理状態にあるとき、
反転入力信号を選択的に発生する出力を有する。第２反
転器は、第１反転器の出力に接続され、反転入力信号を
受信する入力を有する。第２反転器は出力信号を発生す
る出力を有する。第３反転器は、第３クロック信号を受
信する第１入力と、第４クロック信号を受信する第２入
力と、第２反転器の出力に接続されその出力を受信する
第３入力とを有する。第３反転器は、第３クロック信号
が第３論理状態にありかつ第４クロック信号が第４論理
状態にあるとき、選択的に反転出力信号を第２反転器の
入力に供給する。
よって満たされる。即ち、第１形態では、ラッチが提供
される。このラッチは、第１クロック信号を受信する第
１入力と、第２クロック信号を受信する第２入力と、入
力信号を受信する第３入力とを有する第１反転器を含
む。第１反転器は、第１クロック信号が第１論理状態に
ありかつ第２クロック信号が第２論理状態にあるとき、
反転入力信号を選択的に発生する出力を有する。第２反
転器は、第１反転器の出力に接続され、反転入力信号を
受信する入力を有する。第２反転器は出力信号を発生す
る出力を有する。第３反転器は、第３クロック信号を受
信する第１入力と、第４クロック信号を受信する第２入
力と、第２反転器の出力に接続されその出力を受信する
第３入力とを有する。第３反転器は、第３クロック信号
が第３論理状態にありかつ第４クロック信号が第４論理
状態にあるとき、選択的に反転出力信号を第２反転器の
入力に供給する。
【０００９】第２形態では、本発明はフィードバック動
作を行う方法を提供する。この方法は、第１クロック信
号をアサートする段階、第２クロック信号をアサートす
る段階、および入力信号をアサートする段階を含む。第
１クロックが第１論理状態にありかつ第２クロック信号
が第２論理状態にあるとき、第１反転器を用いて入力信
号を選択的に反転し、反転入力信号を発生する。第２反
転器を用いて、反転入力信号を反転し、出力信号を発生
する。同様に、本方法は、第３クロック信号をアサート
する段階と、第４クロック信号をアサートする段階とを
含む。第３クロック信号が第３論理状態にありかつ第４
クロック信号が第４論理状態にあるとき、第３反転器を
用いて出力信号を選択的に反転し、反転出力信号を発生
する。反転出力は、第２反転器の入力に供給される。
作を行う方法を提供する。この方法は、第１クロック信
号をアサートする段階、第２クロック信号をアサートす
る段階、および入力信号をアサートする段階を含む。第
１クロックが第１論理状態にありかつ第２クロック信号
が第２論理状態にあるとき、第１反転器を用いて入力信
号を選択的に反転し、反転入力信号を発生する。第２反
転器を用いて、反転入力信号を反転し、出力信号を発生
する。同様に、本方法は、第３クロック信号をアサート
する段階と、第４クロック信号をアサートする段階とを
含む。第３クロック信号が第３論理状態にありかつ第４
クロック信号が第４論理状態にあるとき、第３反転器を
用いて出力信号を選択的に反転し、反転出力信号を発生
する。反転出力は、第２反転器の入力に供給される。
【００１０】これらおよびその他の特徴ならびに利点
は、添付図面に関連付けて記載された以下の詳細な説明
から、より明確に理解されよう。但し、図面は本発明の
唯一の形状を表わすことを意図するものではないことを
注記しておくことは重要である。
は、添付図面に関連付けて記載された以下の詳細な説明
から、より明確に理解されよう。但し、図面は本発明の
唯一の形状を表わすことを意図するものではないことを
注記しておくことは重要である。
【００１１】
【実施例】以下に記載する本発明の実施形態では、「ア
サート(assert)」および「ニゲート(negate)」、ならび
にその種々の文法的形状を用いて、「アクティブ高」お
よび「アクティブ低」論理信号が混在する場合を扱う際
の混乱を回避することとする。「アサート」は、論理信
号またはレジスタ・ビットをそのアクティブな状態即ち
論理真の状態にすることを意味する。また、「ニゲー
ト」は、論理信号またはレジスタ・ビットをそのインア
クティブな状態即ち論理虚の状態にすることを意味す
る。
サート(assert)」および「ニゲート(negate)」、ならび
にその種々の文法的形状を用いて、「アクティブ高」お
よび「アクティブ低」論理信号が混在する場合を扱う際
の混乱を回避することとする。「アサート」は、論理信
号またはレジスタ・ビットをそのアクティブな状態即ち
論理真の状態にすることを意味する。また、「ニゲー
ト」は、論理信号またはレジスタ・ビットをそのインア
クティブな状態即ち論理虚の状態にすることを意味す
る。
【００１２】本発明は、使用電力の低減を図りつつスタ
ティック・ラッチ機能を行う、クロックド・フィードバ
ック経路を有するラッチを提供するものである。本発明
では、フィードバック素子は、選択的にラッチのフィー
ド・フォーワード部分から切断される。大抵の場合ラッ
チにクロックが入力され駆動(clocked)されている通常
動作モードでは、ラッチのフィードバック素子はイネー
ブルされておらず、ラッチは事実上ダイナミック・ラッ
チとして機能する。ラッチが長期間にわたってインアク
ティブになっていると、フィードバック素子は再びイネ
ーブルされ、ラッチはデータ値を不特定に記憶すること
ができる。長期間とは、その間にダイナミック・ラッチ
状態を失う程度の時間と定義する。多くの場合漏れによ
る状態の損失を防ぐためにラッチにクロックを入力し駆
動している期間では、フィードバック素子は不要であり
切断してもよいことを認識することによって、クロック
ド・フィードバック・スタティック・ラッチの従来技術
の実施形態で必要とされるクロック切り替え動作(activ
ity)が少なくなるので、電力消費の低減を図ることがで
きる。更に、フィードバック素子が切断されるので、ク
ロック信号への負荷が少なくなり、消費電力も少なくな
る。実際、本発明のこの実施例は、通常動作の間はダイ
ナミック・ラッチの電力消費とほぼ等しく、内部ノード
への負荷が僅かに多い程度のラッチを提供するものであ
る。
ティック・ラッチ機能を行う、クロックド・フィードバ
ック経路を有するラッチを提供するものである。本発明
では、フィードバック素子は、選択的にラッチのフィー
ド・フォーワード部分から切断される。大抵の場合ラッ
チにクロックが入力され駆動(clocked)されている通常
動作モードでは、ラッチのフィードバック素子はイネー
ブルされておらず、ラッチは事実上ダイナミック・ラッ
チとして機能する。ラッチが長期間にわたってインアク
ティブになっていると、フィードバック素子は再びイネ
ーブルされ、ラッチはデータ値を不特定に記憶すること
ができる。長期間とは、その間にダイナミック・ラッチ
状態を失う程度の時間と定義する。多くの場合漏れによ
る状態の損失を防ぐためにラッチにクロックを入力し駆
動している期間では、フィードバック素子は不要であり
切断してもよいことを認識することによって、クロック
ド・フィードバック・スタティック・ラッチの従来技術
の実施形態で必要とされるクロック切り替え動作(activ
ity)が少なくなるので、電力消費の低減を図ることがで
きる。更に、フィードバック素子が切断されるので、ク
ロック信号への負荷が少なくなり、消費電力も少なくな
る。実際、本発明のこの実施例は、通常動作の間はダイ
ナミック・ラッチの電力消費とほぼ等しく、内部ノード
への負荷が僅かに多い程度のラッチを提供するものであ
る。
【００１３】しかしながら、従来技術のダイナミック・
ラッチとは異なり、本発明は、ラッチに長期間クロック
が入力されず駆動されていないときでも、データ値を不
特定に記憶することができる。前述のように、本発明
は、かなり長い不動作(inactivity)期間にわたってラッ
チにクロックが入力されず駆動されていないとき、クロ
ックド・フィードバック・ラッチと同様に機能するラッ
チを提供する。本発明において開示されるラッチは、ダ
イナミック状態で通常に動作していないときでも、他の
クロックド・フィードバック・ラッチよりも消費電力が
少ない。その理由は、素子のフィードフォーワード部分
の出力は、ラッチをイネーブルしてデータ値を不特定に
記憶するために、フィードバック素子を駆動する必要が
ないからである。代わりに、低電力動作モードのような
クロックがない時にラッチが動作していることを指示す
る、低電力クロック信号が供給され、フィードバック素
子を駆動する。低電力クロック信号は、データ処理シス
テムにおいて他の目的のために発生されるものなので、
この信号を本発明のフィードバック素子に供給しても、
大量の電力が消費されることはない。
ラッチとは異なり、本発明は、ラッチに長期間クロック
が入力されず駆動されていないときでも、データ値を不
特定に記憶することができる。前述のように、本発明
は、かなり長い不動作(inactivity)期間にわたってラッ
チにクロックが入力されず駆動されていないとき、クロ
ックド・フィードバック・ラッチと同様に機能するラッ
チを提供する。本発明において開示されるラッチは、ダ
イナミック状態で通常に動作していないときでも、他の
クロックド・フィードバック・ラッチよりも消費電力が
少ない。その理由は、素子のフィードフォーワード部分
の出力は、ラッチをイネーブルしてデータ値を不特定に
記憶するために、フィードバック素子を駆動する必要が
ないからである。代わりに、低電力動作モードのような
クロックがない時にラッチが動作していることを指示す
る、低電力クロック信号が供給され、フィードバック素
子を駆動する。低電力クロック信号は、データ処理シス
テムにおいて他の目的のために発生されるものなので、
この信号を本発明のフィードバック素子に供給しても、
大量の電力が消費されることはない。
【００１４】加えて、本発明は、従来技術のダイナミッ
ク・ラッチよりはわずかに遅いだけであり、一定フィー
ドバック・スタティック・ラッチよりは速いという有利
な速度で動作する。本発明では、ラッチのフィードバッ
ク素子とフィードフォーワード部分との間の競合が殆ど
起こらない。ラッチの内部ノードで競合がないので、本
発明は、従来技術の一定フィードバック・スタティック
・ラッチよりも素早くデータ値を供給することができ
る。フィードバック素子の負荷が最少に抑えられるの
で、本発明のラッチは、ダイナミック・ラッチよりもわ
ずかに遅いだけである。
ク・ラッチよりはわずかに遅いだけであり、一定フィー
ドバック・スタティック・ラッチよりは速いという有利
な速度で動作する。本発明では、ラッチのフィードバッ
ク素子とフィードフォーワード部分との間の競合が殆ど
起こらない。ラッチの内部ノードで競合がないので、本
発明は、従来技術の一定フィードバック・スタティック
・ラッチよりも素早くデータ値を供給することができ
る。フィードバック素子の負荷が最少に抑えられるの
で、本発明のラッチは、ダイナミック・ラッチよりもわ
ずかに遅いだけである。
【００１５】本発明は、従来技術のダイナミックおよび
スタティック・ラッチ双方の利点を有するフィードバッ
ク・ラッチを提供する。また、本発明は、ラッチのフィ
ードバック素子に別個のクロックを供給することによっ
て、素早くデータをラッチし、データを不特定に記憶
し、電力消費量を最少に抑える素子を提供する。
スタティック・ラッチ双方の利点を有するフィードバッ
ク・ラッチを提供する。また、本発明は、ラッチのフィ
ードバック素子に別個のクロックを供給することによっ
て、素早くデータをラッチし、データを不特定に記憶
し、電力消費量を最少に抑える素子を提供する。
【００１６】本発明のこの実施例を、図４に更に詳細に
示す。図４は、反転器４２、反転器４４および反転器４
６から成るフィードバック・ラッチ４０を図示する。反
転器４２は第１入力でClock信号を、第２入力でInput信
号を、そして第３入力で反転Clock信号を受信する。反
転器４２の出力は、反転器４４の第１入力に結合されて
いる。「Output」と表記された反転器４４の出力を、反
転器４６の入力に供給する。Low Power信号が反転器４
６の第２入力に供給され、Low Power信号の反転、即ち
反転Low Power信号が反転器４６の第３入力に供給され
る。反転器４６の出力は反転器４４の入力に結合されて
いる。フィードバック・ラッチ４０のフィードフォーワ
ード部分は、反転器４２と反転器４４とを含むことを注
記しておく。一方、フィードバック・ラッチ４０のフィ
ードバック部分は反転器４６を含む。
示す。図４は、反転器４２、反転器４４および反転器４
６から成るフィードバック・ラッチ４０を図示する。反
転器４２は第１入力でClock信号を、第２入力でInput信
号を、そして第３入力で反転Clock信号を受信する。反
転器４２の出力は、反転器４４の第１入力に結合されて
いる。「Output」と表記された反転器４４の出力を、反
転器４６の入力に供給する。Low Power信号が反転器４
６の第２入力に供給され、Low Power信号の反転、即ち
反転Low Power信号が反転器４６の第３入力に供給され
る。反転器４６の出力は反転器４４の入力に結合されて
いる。フィードバック・ラッチ４０のフィードフォーワ
ード部分は、反転器４２と反転器４４とを含むことを注
記しておく。一方、フィードバック・ラッチ４０のフィ
ードバック部分は反転器４６を含む。
【００１７】動作において、Clockおよび反転Clock信号
がアサートされると、反転器４２は反転Input信号を反
転器４４に供給する。続いて、反転器４４はOutput信号
を発生する。Clockおよび反転Clock信号がアサートされ
ないときは、反転器４２は反転Input信号を発生しな
い。Low Powerおよび反転Low Poer信号がアサートされ
ていないために反転器４６がアクティブでないと仮定す
ると、Clockおよび反転Clock信号が規則的にアサートさ
れたとき、反転器４２および反転器４４はダイナミック
・ラッチと同様に機能する。Clockおよび反転Clock信号
が、Low Powerおよび反転Low Power信号と同時にアサー
トされることはない。
がアサートされると、反転器４２は反転Input信号を反
転器４４に供給する。続いて、反転器４４はOutput信号
を発生する。Clockおよび反転Clock信号がアサートされ
ないときは、反転器４２は反転Input信号を発生しな
い。Low Powerおよび反転Low Poer信号がアサートされ
ていないために反転器４６がアクティブでないと仮定す
ると、Clockおよび反転Clock信号が規則的にアサートさ
れたとき、反転器４２および反転器４４はダイナミック
・ラッチと同様に機能する。Clockおよび反転Clock信号
が、Low Powerおよび反転Low Power信号と同時にアサー
トされることはない。
【００１８】しかしながら、Clockおよび反転Clock信号
が規則的に供給されないとき、フィードバック・ラッチ
４０は反転器４６をイネーブルし、ラッチ機能の間Inpu
t信号によって指示されたデータ値が変更されないよう
に、フィードバック素子として機能させなければならな
い。反転器４６は、Low Powerおよび反転Low Power信号
が供給されると、イネーブルされフィードバック機能を
行う。反転器４６はイネーブルされると、Output信号を
反転しそれを反転器４４に入力として供給し、フィード
バック機能を与える。
が規則的に供給されないとき、フィードバック・ラッチ
４０は反転器４６をイネーブルし、ラッチ機能の間Inpu
t信号によって指示されたデータ値が変更されないよう
に、フィードバック素子として機能させなければならな
い。反転器４６は、Low Powerおよび反転Low Power信号
が供給されると、イネーブルされフィードバック機能を
行う。反転器４６はイネーブルされると、Output信号を
反転しそれを反転器４４に入力として供給し、フィード
バック機能を与える。
【００１９】Low Powerおよび反転Low Power信号は、長
い不動作期間があると供給される。かかる長い不動作期
間は電力管理回路によって検出され、電力管理回路はい
つデータ・プロセッサの部分をオフにして電力消費を保
存するかを選択的に判断する。電力管理回路はデータ処
理技術では公知であり、これ以上ここでは論じないこと
にする。
い不動作期間があると供給される。かかる長い不動作期
間は電力管理回路によって検出され、電力管理回路はい
つデータ・プロセッサの部分をオフにして電力消費を保
存するかを選択的に判断する。電力管理回路はデータ処
理技術では公知であり、これ以上ここでは論じないこと
にする。
【００２０】更に、指摘すべきは、反転器４６はLow Po
werおよび反転Low Power信号を用いる能動素子であるの
で、そのサイズを最少に抑えられることである。ラッチ
４０のフィードフォーワードおよびフィードバック部分
をそれぞれ独立に駆動(clocking)するClockおよびLow P
ower信号があるので、Clock信号への負荷を減らし、ク
ロック駆動部（ここでは示さない）のサイズも小さく
し、Clock信号が用いられるデータ処理システム全体に
おいて、Clock信号への負荷を少なくすることができ
る。Clock信号への負荷が少ない程、ClockおよびLow Po
wer信号双方のエッジ・レート(edge rate)の高速化に容
易に対応できるため、動作の高速化が可能となる。
werおよび反転Low Power信号を用いる能動素子であるの
で、そのサイズを最少に抑えられることである。ラッチ
４０のフィードフォーワードおよびフィードバック部分
をそれぞれ独立に駆動(clocking)するClockおよびLow P
ower信号があるので、Clock信号への負荷を減らし、ク
ロック駆動部（ここでは示さない）のサイズも小さく
し、Clock信号が用いられるデータ処理システム全体に
おいて、Clock信号への負荷を少なくすることができ
る。Clock信号への負荷が少ない程、ClockおよびLow Po
wer信号双方のエッジ・レート(edge rate)の高速化に容
易に対応できるため、動作の高速化が可能となる。
【００２１】図５は、ラッチ動作の間ラッチ４０に供給
されるInput信号を発生する発生回路５０の一実施例を
示す。発生回路５０は、反転器５２と、ＡＮＤゲート５
４と、反転器５６とを含む。System Clock信号がＡＮＤ
ゲート５４の第１入力に供給される。System Clock信号
は、外部クリスタル発振器またはデータ処理技術では公
知の他の信号源によって供給されるクロック信号であ
る。同様に、Low Power信号が電力管理回路（ここでは
図示しない）によって発生される。電力管理回路は、ア
イドルまたはスリープ動作モードの場合に、データ処理
システムへのクロック発生を部分的に制御する。Low Po
wer信号は反転器５２の入力に供給される。反転器５２
の出力は反転Low Power信号を発生し、ＡＮＤゲート５
４の第２入力に結合されている。ＡＮＤゲート５４の出
力はClock信号である。ＡＮＤゲート５４の出力は、反
転器５６の入力に結合されている。反転器５４の出力は
反転Clock信号である。
されるInput信号を発生する発生回路５０の一実施例を
示す。発生回路５０は、反転器５２と、ＡＮＤゲート５
４と、反転器５６とを含む。System Clock信号がＡＮＤ
ゲート５４の第１入力に供給される。System Clock信号
は、外部クリスタル発振器またはデータ処理技術では公
知の他の信号源によって供給されるクロック信号であ
る。同様に、Low Power信号が電力管理回路（ここでは
図示しない）によって発生される。電力管理回路は、ア
イドルまたはスリープ動作モードの場合に、データ処理
システムへのクロック発生を部分的に制御する。Low Po
wer信号は反転器５２の入力に供給される。反転器５２
の出力は反転Low Power信号を発生し、ＡＮＤゲート５
４の第２入力に結合されている。ＡＮＤゲート５４の出
力はClock信号である。ＡＮＤゲート５４の出力は、反
転器５６の入力に結合されている。反転器５４の出力は
反転Clock信号である。
【００２２】動作の間、ＡＮＤゲート５４はSystem Clo
ck信号とLow Power信号の「ＡＮＤ」を取るので、Syste
m Clock信号がアサートされLow Power信号がニゲートさ
れているとき、Clock信号のみが供給される。したがっ
て、System Clock信号とLowPower信号は相互に排他的で
あり、同時にクロック信号(clocking signal)が供給さ
れることはない。
ck信号とLow Power信号の「ＡＮＤ」を取るので、Syste
m Clock信号がアサートされLow Power信号がニゲートさ
れているとき、Clock信号のみが供給される。したがっ
て、System Clock信号とLowPower信号は相互に排他的で
あり、同時にクロック信号(clocking signal)が供給さ
れることはない。
【００２３】図６は本発明の回路図を示す。図６が示す
のは、複数のトランジスタ６２−８０を含むトランジス
タ回路６０である。反転Clock信号がトランジスタ６２
の反転制御電極に供給される。トランジスタ６２の第１
端子は電源電圧に結合されている。Input信号が、トラ
ンジスタ６４の反転制御電極と、トランジスタ６６の制
御電極とに供給される。トランジスタ６４の第１端子は
トランジスタ６２の第２端子に結合されている。トラン
ジスタ６４の第２端子はトランジスタ６６の第１端子に
結合されている。Clock信号はトランジスタ６８の制御
電極に供給される。トランジスタ６８の第１端子はトラ
ンジスタ６６の第２端子に結合され、トランジスタ６８
の第２端子は基準接地電圧に結合されている。
のは、複数のトランジスタ６２−８０を含むトランジス
タ回路６０である。反転Clock信号がトランジスタ６２
の反転制御電極に供給される。トランジスタ６２の第１
端子は電源電圧に結合されている。Input信号が、トラ
ンジスタ６４の反転制御電極と、トランジスタ６６の制
御電極とに供給される。トランジスタ６４の第１端子は
トランジスタ６２の第２端子に結合されている。トラン
ジスタ６４の第２端子はトランジスタ６６の第１端子に
結合されている。Clock信号はトランジスタ６８の制御
電極に供給される。トランジスタ６８の第１端子はトラ
ンジスタ６６の第２端子に結合され、トランジスタ６８
の第２端子は基準接地電圧に結合されている。
【００２４】トランジスタ６４の第２端子はトランジス
タ７０の反転制御電極とトランジスタ７２の制御電極と
に結合されている。トランジスタ７０の第１端子は電源
電圧に結合され、トランジスタ７０の第２端子はOutput
信号を発生する。トランジスタ７２の第１端子はトラン
ジスタ７０の第２端子に結合され、トランジスタ７２の
第２端子は基準接地電圧に結合されている。
タ７０の反転制御電極とトランジスタ７２の制御電極と
に結合されている。トランジスタ７０の第１端子は電源
電圧に結合され、トランジスタ７０の第２端子はOutput
信号を発生する。トランジスタ７２の第１端子はトラン
ジスタ７０の第２端子に結合され、トランジスタ７２の
第２端子は基準接地電圧に結合されている。
【００２５】また、トランジスタ７２の第１端子は、ト
ランジスタ７６の反転制御電極とトランジスタ７８の制
御電極とに結合されている。トランジスタ７６の第１端
子はトランジスタ７４の第１端子に結合されている。ト
ランジスタ７４の制御電極は反転Low Power信号に結合
され、トランジスタ７４の第２端子は電源電圧に結合さ
れている。トランジスタ７２の第２端子はトランジスタ
６４の第２端子とトランジスタ７８の第１端子とに結合
されている。トランジスタ７８の第２端子はトランジス
タ８０の第１端子に結合されている。トランジスタ８０
の制御電極はLow Power信号に結合され、トランジスタ
８０の第２端子は基準接地電圧に結合されている。
ランジスタ７６の反転制御電極とトランジスタ７８の制
御電極とに結合されている。トランジスタ７６の第１端
子はトランジスタ７４の第１端子に結合されている。ト
ランジスタ７４の制御電極は反転Low Power信号に結合
され、トランジスタ７４の第２端子は電源電圧に結合さ
れている。トランジスタ７２の第２端子はトランジスタ
６４の第２端子とトランジスタ７８の第１端子とに結合
されている。トランジスタ７８の第２端子はトランジス
タ８０の第１端子に結合されている。トランジスタ８０
の制御電極はLow Power信号に結合され、トランジスタ
８０の第２端子は基準接地電圧に結合されている。
【００２６】ラッチ６０の動作の間、Clockおよび反転C
lock信号は選択的にトランジスタ６２，６４，６６，６
８をイネーブルし、Input信号を反転してそれをトラン
ジスタ７０，７２で形成された反転器に供給する。トラ
ンジスタ７０，７２は反転Input信号を反転させ(comple
ment)、Output信号を発生する。Low Powerおよび反転Lo
w Power信号は、トランジスタ７４，７６，７８，８０
を選択的にイネーブルし、Output信号を反転して、それ
をトランジスタ７０，７２で形成された反転器に供給す
る。
lock信号は選択的にトランジスタ６２，６４，６６，６
８をイネーブルし、Input信号を反転してそれをトラン
ジスタ７０，７２で形成された反転器に供給する。トラ
ンジスタ７０，７２は反転Input信号を反転させ(comple
ment)、Output信号を発生する。Low Powerおよび反転Lo
w Power信号は、トランジスタ７４，７６，７８，８０
を選択的にイネーブルし、Output信号を反転して、それ
をトランジスタ７０，７２で形成された反転器に供給す
る。
【００２７】本発明は、従来技術のダイナミックおよび
スタティック・ラッチ双方の利点を有するフィードバッ
ク・ラッチを提供するものである。また、本発明は、ラ
ッチのフィードバック素子に別個のクロックを供給する
ことによって、素早くデータをラッチし、データを不特
定に記憶し、更に消費電力量を最少に抑える素子を提供
する。ラッチのフィードフォーワード部分からフィード
バック部分を選択的に切断することによって、電力を節
約し、データ・ラッチの高速化を図ることができる。電
力消費が増々重要なパラメータとなりつつある産業界で
は、本発明によって得られる電力節約は、有意義でしか
も重要な付加価値を技術に与えることを示すものであ
る。
スタティック・ラッチ双方の利点を有するフィードバッ
ク・ラッチを提供するものである。また、本発明は、ラ
ッチのフィードバック素子に別個のクロックを供給する
ことによって、素早くデータをラッチし、データを不特
定に記憶し、更に消費電力量を最少に抑える素子を提供
する。ラッチのフィードフォーワード部分からフィード
バック部分を選択的に切断することによって、電力を節
約し、データ・ラッチの高速化を図ることができる。電
力消費が増々重要なパラメータとなりつつある産業界で
は、本発明によって得られる電力節約は、有意義でしか
も重要な付加価値を技術に与えることを示すものであ
る。
【００２８】ここに記載した本発明の実施形態は一例と
して示したに過ぎない。しかしながら、個々に記載した
機能を実行する多くの様々な実施形態も存在し得るであ
ろう。例えば、本発明は、ＣＭＯＳやバイポーラを含む
あらゆる種類の技術を用いて実施することもできる。加
えて、ここに開示した２つ以上のラッチは、他の素子を
構築するためのブロックとして用いることもできる。か
かる素子の一例はフリップ・フロップである。同様に、
本発明で用いられた反転器は、ＣＭＯＳパス・ゲート、
ｎ−型ゲート、またはｐ−型パス・ゲートで置き換える
こともできる。また、本発明の上述の実施例に記載され
た反転器の代わりに、多数の入力と多数のゲート・クロ
ック(gated clock)を有するマルチプレクサ・ラッチを
用いることもできる。同様に、走査ラッチ(scan latch)
やアール・ラッチ(Earle latch)も、本発明で用いるこ
とができる。
して示したに過ぎない。しかしながら、個々に記載した
機能を実行する多くの様々な実施形態も存在し得るであ
ろう。例えば、本発明は、ＣＭＯＳやバイポーラを含む
あらゆる種類の技術を用いて実施することもできる。加
えて、ここに開示した２つ以上のラッチは、他の素子を
構築するためのブロックとして用いることもできる。か
かる素子の一例はフリップ・フロップである。同様に、
本発明で用いられた反転器は、ＣＭＯＳパス・ゲート、
ｎ−型ゲート、またはｐ−型パス・ゲートで置き換える
こともできる。また、本発明の上述の実施例に記載され
た反転器の代わりに、多数の入力と多数のゲート・クロ
ック(gated clock)を有するマルチプレクサ・ラッチを
用いることもできる。同様に、走査ラッチ(scan latch)
やアール・ラッチ(Earle latch)も、本発明で用いるこ
とができる。
【００２９】以上本発明の原理について説明してきた
が、この説明は一例として記載されただけであって、本
発明の範囲に対する限定としてなされたのではないこと
は、当業者には明確に理解されよう。したがって、本発
明の精神および範囲に該当する本発明のあらゆる変更
は、特許請求の範囲に含まれることを意図するものであ
る。
が、この説明は一例として記載されただけであって、本
発明の範囲に対する限定としてなされたのではないこと
は、当業者には明確に理解されよう。したがって、本発
明の精神および範囲に該当する本発明のあらゆる変更
は、特許請求の範囲に含まれることを意図するものであ
る。
【図１】従来技術のダイナミック・ラッチをブロック図
形式で示す図。
形式で示す図。
【図２】一定フィードバック経路を有する従来技術のス
タティック・ラッチをブロック図形式で示す図。
タティック・ラッチをブロック図形式で示す図。
【図３】クロックド・フィードバック経路を有する従来
技術のスタティック・ラッチをブロック図形式で示す
図。
技術のスタティック・ラッチをブロック図形式で示す
図。
【図４】本発明による低電力ラッチをブロック図形式で
示す図。
示す図。
【図５】図４の低電力ラッチに複数の入力信号を発生す
る回路をブロック図形式で示す図。
る回路をブロック図形式で示す図。
【図６】図４の低電力ラッチを回路図形式で示す図。
４０ フィードバック・ラッチ ４２，４４，４６ 反転器 ５０ 発生回路 ５２，５６ 反転器 ５４ ＡＮＤゲート ６２−８０ トランジスタ
Claims (4)
- 【請求項１】ラッチ（４４）であって：第１クロック信
号を受信する第１入力と、第２クロック信号を受信する
第２入力と、入力信号を受信する第３入力とを有する第
１反転器（４２）であって、前記第１クロック信号が第
１論理状態にありかつ前記第２クロック信号が第２論理
状態にあるとき、選択的に反転入力信号を発生する出力
を有する前記第１反転器（４２）；前記第１反転器の出
力に結合され前記反転入力信号を受信する入力を有する
第２反転器（４４）であって、出力信号を発生する出力
を有する前記第２反転器（４４）；および第３クロック
信号を受信する第１入力と、第４クロック信号を受信す
る第２入力と、前記第２反転器の出力に結合され前記出
力信号を受信する第３入力とを有する第３反転器（４
６）であって、前記第３クロック信号が第３論理状態に
ありかつ前記第４クロック信号が第４論理状態にあると
き、前記第２反転器の入力に反転出力信号を選択的に供
給する前記第３反転器（４６）；から成ることを特徴と
するラッチ（４４）。 - 【請求項２】フィードバック動作を行う方法であって：
第１クロック信号をアサートする段階；第２クロック信
号をアサートする段階；入力信号をアサートする段階；
前記第１クロック信号が第１論理状態にありかつ前記第
２クロック信号が第２論理状態にあるとき、第１反転器
（４２）を用いて前記入力信号を選択的に反転し、反転
入力信号を発生する段階；第２反転器（４４）を用いて
前記反転入力信号を反転し、出力信号を発生する段階；
第３クロック信号をアサートする段階；第４クロック信
号をアサートする段階；前記第３クロック信号が第３論
理状態にありかつ前記第４クロック信号が第４論理状態
にあるとき、第３反転器（４６）を用いて前記出力信号
を選択的に反転し、反転出力信号を発生する段階；およ
び前記反転出力信号を前記第２反転器の入力に供給する
段階；から成ることを特徴とする方法。 - 【請求項３】ラッチを用いてフィードバック・ラッチ動
作を行う方法であって：第１クロック信号を受信する第
１入力と、第２クロック信号を受信する第２入力と、入
力信号を受信する第３入力とを有する第１反転器（４
２）を用意する段階；前記第１クロック信号が第１論理
状態にありかつ前記第２クロック信号が第２論理状態に
あるとき、前記第１反転器をイネーブルし、選択的に反
転出力信号を出力に提供する段階；前記第１反転器の出
力に結合され、前記反転入力信号を受信する入力を有す
る第２反転器（４４）を用意する段階；前記第２反転器
をイネーブルし、出力信号を出力に提供する段階；第３
クロック信号を受信する第１入力と、第４クロック信号
を受信する第２入力と、前記第２反転器の出力に結合さ
れ前記出力信号を受信する第３入力とを有する第３反転
器（４６）を用意する段階；および前記第３クロック信
号が第３論理状態にありかつ前記第４クロック信号が第
４論理状態にあるとき、第３反転器（４６）をイネーブ
ルして、選択的に反転出力信号を前記第２反転器の入力
に供給する段階；から成ることを特徴とする方法。 - 【請求項４】ラッチ（６０）であって：第１電圧に結合
された第１転送端子(transfer terminal)と、第１クロ
ック信号を受信するように結合された制御端子と、第２
転送端子とを有する第１トランジスタ（６２）；前記第
１トランジスタの第２転送端子に結合された第１転送端
子と、第１入力信号を受信するように結合された制御端
子と、第２転送端子とを有する第２トランジスタ（６
４）；前記第２トランジスタの第２転送端子に結合され
た第１転送端子と、前記第１入力信号を受信するように
結合された制御端子と、第２転送端子とを有する第３ト
ランジスタ（６６）；前記第３トランジスタの第２転送
端子に結合された第１転送端子と、第２クロック信号に
結合された制御端子と、第２電圧に結合された第２転送
端子とを有する第４トランジスタ（６８）；第３電圧に
結合された第１転送端子と、前記第２トランジスタの第
２転送端子に結合された制御端子と、第２転送端子とを
有する第５トランジスタ（７０）；前記第５トランジス
タの第２転送端子に結合された第１転送端子と、前記第
２トランジスタの第２転送端子に結合された制御端子
と、第４電圧に結合された第２転送端子とを有する第６
トランジスタ（７２）；第５電圧に結合された第１転送
端子と、第１動作状態信号に結合された制御端子と、第
２転送端子とを有する第７トランジスタ（７４）；前記
第７トランジスタの第２転送端子に結合された第１転送
端子と、前記第５トランジスタの第２転送端子に結合さ
れた制御端子と、前記第２トランジスタの第２転送端子
に結合された第２転送端子とを有する第８トランジスタ
（７６）；前記第８トランジスタの第２転送端子に結合
された第１転送端子と、前記第５トランジスタの第２転
送端子に結合された制御端子と、第２転送端子とを有す
る第９トランジスタ（７８）；および前記第９トランジ
スタの第２転送端子に結合された第１転送端子と、第２
動作状態信号に結合された制御端子と、第６電圧に結合
された第２転送端子とを有する第１０トランジスタ（８
０）；から成ることを特徴とするラッチ（６０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US34300394A | 1994-11-21 | 1994-11-21 | |
| US343003 | 1994-11-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08250983A true JPH08250983A (ja) | 1996-09-27 |
| JP3670738B2 JP3670738B2 (ja) | 2005-07-13 |
Family
ID=23344268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32251595A Expired - Fee Related JP3670738B2 (ja) | 1994-11-21 | 1995-11-17 | フィードバック・ラッチおよびその方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5629643A (ja) |
| EP (1) | EP0713292A3 (ja) |
| JP (1) | JP3670738B2 (ja) |
| KR (1) | KR960018901A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518810B1 (en) | 1999-06-16 | 2003-02-11 | Nec Corporation | Latch circuit and register circuit |
Families Citing this family (17)
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| AU2022600A (en) | 1998-11-09 | 2000-05-29 | Broadcom Corporation | Dynamic register with low clock rate testing capability |
| JP2000332598A (ja) | 1999-05-17 | 2000-11-30 | Mitsubishi Electric Corp | ランダムロジック回路 |
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| US11606093B2 (en) * | 2020-09-29 | 2023-03-14 | Mediatek Inc. | Level converting enable latch |
Family Cites Families (14)
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