JP2000029560A - 電子装置 - Google Patents

Abstract

(57)【要約】 【課題】簡単な構成で消費電力を低減する。 【解決手段】ＣＰＵ１のセット命令によりフリップフロ
ップＦＦ１がセットされると、バッファ回路ＢＵＦ１か
ら出力する次のクロック信号の立ち上がり時刻にフリッ
プフロップＦＦ２がセットされる。フリップフロップＦ
Ｆ２がセットしてから次のクロック信号の立ち下がりエ
ッジ時刻にフリップフロップＦＦ３がセットされ、アン
ド回路ＡＮＤ２は内部回路３に動作クロック信号を出力
する。ＣＰＵ１が停止処理でフリップフロップＦＦ１を
リセットしてから次のクロック信号の立ち上がり時刻に
フリップフロップＦＦ２をリセットし、このクロック信
号の立ち下がりエッジ時刻にフリップフロップＦＦ３を
リセットし、アンド回路ＡＮＤ２から出力している動作
クロック信号を停止させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばファクシ
ミリ装置やプリンタ装置等の電子装置、特に消費電力の
低減に関するものである。

【０００２】

【従来の技術】近年、電子装置の消費電力を小さくする
要請は、携帯型装置に限らずファクシミリ装置等全ての
装置に対して行われている。この電子装置等に使用され
る半導体集積回路は主としてＣＭＯＳ論理回路技術が使
用されている。これは静止状態において電力を消費しな
いため、より集積度を上げられることがその主たる理由
である。そのような半導体集積回路の消費電力は、Ｐチ
ャネルトランジスタとＮチャネルトランジスタ相互の間
で活性状態が切り替わる際の電源ラインから接地へ流れ
込む貫通電流および漏れ電流を無視できる場合には、そ
の活性状態変化の頻度に比例する。これは活性状態変化
の際に漂遊容量の充放電が行われることによる。論理回
路には同期回路と非同期回路とが存在するが、後者は設
計が難しく、あまり用いられない。同期回路には回路各
部がそれに同期して動作するクロック信号が存在する。
したがって大半の半導体集積回路の消費電力は結局動作
クロック周波数に比例することになる。このことから電
子装置の消費電力を低減する動作クロックの周波数を下
げるか、クロック信号の変化頻度を小さくすればよい。
例えば特開平７−１２９４９９号公報では、ＳＣＳＩイ
ンタフェースを有する電子装置で、ターゲットとして選
択されて動作が必要な場合にだけ動作するターゲット用
バス制御回路やセットアップレジスタ回路等の複数の回
路を設け、これらの回路に対してはターゲットになった
ときだけ内部動作クロックを供給して、電子装置の消費
電力を必要最小限に抑えるようにしている。

【０００３】

【発明が解決しようとする課題】特開平７−１２９４９
９号公報に示された電子装置は、消費電力の低減のため
に複数の回路を設けているため、回路構成が複雑になっ
てしまうという短所がある。

【０００４】この発明はかかる短所を改善し、簡単な構
成で消費電力を低減することができる電子装置を提供す
ることを目的とするものである。

【０００５】

【課題を解決するための手段】この発明に係る電子装置
は、外部から入力するクロック信号により内部の機能ブ
ロックの動作クロックを作成し分配するクロックドライ
バ回路と、外部からのアクセスにより制御されるフリッ
プフロップを有し、フリップフロップの出力信号により
クロックドライバ回路から動作クロックを出力し、出力
している動作クロックを停止させることを特徴とする。

【０００６】上記クロックドライバ回路から出力してい
る動作クロックをフリップフロップから出力する動作停
止信号と内部の各機能ブロックからの動作終了状態知信
号とのアンド信号によりオフさせると良い。

【０００７】また、この発明に係る他の電子装置は、Ｃ
ＰＵと内部クロック発生部と内部回路とを有し、ＣＰＵ
は内部クロック発生部にクロック信号と制御信号を送
り、内部クロック発生部はＣＰＵから入力するクロック
信号により内部回路の動作クロックを作成し分配するク
ロックドライバ回路と、ＣＰＵからのアクセスにより制
御されるフリップフロップを有し、フリップフロップの
出力信号によりクロックドライバ回路から動作クロック
を出力し、出力している動作クロックを停止させること
を特徴とする。

【０００８】

【発明の実施の形態】この発明の電子装置は、装置全体
を制御するＣＰＵと内部クロック発生部及びファクシミ
リ装置等の内部回路を有する。内部クロック発生部はＣ
ＰＵから送られたクロック信号により内部回路の動作ク
ロック信号を発生して内部回路に送るものであり、ＣＰ
Ｕからのクロック信号を入力するバッファ回路と、バッ
ファ回路からのクロック信号で動作クロックを発生して
内部回路に出力するバッファ機能を有するアンド回路と
３段のフリップフロップを有する。第１段のフリップフ
ロップはＣＰＵからの信号によりセット，リセットす
る。第２段のフリップフロップはバッファ回路から出力
するクロック信号によりセット，リセットする。第３段
のフリップフロップはバッファ回路から出力するクロッ
ク信号をインバータ回路を通した信号によりセット，リ
セットし、アンド回路の出力を制御する。

【０００９】ＣＰＵから内部クロック発生部にクロック
信号を送つているときに、第１段のフリップフロップの
セット命令を実行して第１段のフリップフロップがセッ
トされると、バッファ回路から出力する次のクロック信
号の立ち上がり時刻に第２段のフリップフロップがセッ
トされ、第２段のフリップフロップの出力がハイレベル
に変化する。第２段のフリップフロップの出力がハイレ
ベルに変化してから次のクロック信号の立ち下がりエッ
ジ時刻に第３段のフリップフロップがセットされ、その
出力がハイレベルに変化する。第３段のフリップフロッ
プの出力がハイレベルになるとアンド回路は内部回路に
動作クロック信号を出力する。その後、ＣＰＵは内部回
路に本来の機能を実行されるために諸々のアクセスを行
い、内部回路に本来の機能を実行させた後、第１段のフ
リップフロップをリセットして内部回路に送っている動
作クロック信号の停止処理を行う。この停止処理で第１
段のフリップフロップがリセットしてから次のクロック
信号の立ち上がり時刻に第２段のフリップフロップをリ
セットし、このクロック信号の立ち下がりエッジ時刻に
第３段のフリップフロップをリセットし、アンド回路か
ら出力している動作クロック信号を停止し、内部回路の
電力消費を最小限に抑える。

【００１０】

【実施例】図１はこの発明の一実施例の構成を示すブロ
ック図である。図に示すように、電子装置は、装置全体
を制御するＣＰＵ１と内部クロック発生部２及び例えば
ＲＯＭとＲＡＭとスキャナとプロッタと符号化復号化部
とモデムと網制御部等を備えたファクシミリ装置等の内
部回路３を有する。ＣＰＵ１は内部クロック発生部２に
クロック信号ＣＬＫを送るとともに、アドレス信号Ａ０
〜Ａｍや内部クロック発生部２の選択信号／ＣＳや書込
みパルス信号／Ｗやデータ信号Ｄ及びリセット信号／Ｒ
ＳＴを送る。内部クロック発生部２はＣＰＵ１から送ら
れたクロック信号ＣＬＫにより内部回路３の動作クロッ
ク信号ＣＬＫｉを発生して内部回路に送る。この内部ク
ロック発生部２は図２の回路図に示すように、バッファ
回路ＢＵＦ１とデコーダＤＥＣ１とアンド回路ＡＮＤ１
とアンド回路ＡＮＤ２とフリップフロップＦＦ１，ＦＦ
２，ＦＦ３とインバータ回路ＩＮＶ１及びバッファ回路
ＢＵＦ２を有し、ＣＰＵ１から内部クロック発生部２の
ＣＫＬ端子に入力されたクロック信号をバッファ回路Ｂ
ＵＦ１からバッファ機能を有するアンド回路ＡＮＤ２を
通して内部回路３へ動作クロック信号ＣＬＫｉを分配す
る。アンド回路ＡＮＤ２はＤフリップフロップからなる
フリップフロップＦＦ１，ＦＦ２，ＦＦ３によって制御
される。各フリップフロップＦＦ１，ＦＦ２，ＦＦ３は
いずれもエッジトリガタイプであり、フリップフロップ
ＦＦ１のＣＬＫ入力にはアンド回路ＡＮＤ１の出力が入
力し、フリップフロップＦＦ２のＣＬＫ入力にはバッフ
ァ回路ＢＵＦ１から出力されたクロック信号が入力し、
フリップフロップＦＦ３のＣＬＫ入力にはバッファ回路
ＢＵＦ１から出力されたクロック信号ＣＬＫをインバー
タ回路ＩＮＶ１により反転した信号が入力する。ＣＰＵ
１はシステムバス４を通して送る信号によりフリップフ
ロップＦＦ１をセット，リセットする。すなわち、ＣＰ
Ｕ１は、ファクシミリ装置等の内部回路３の本来の機能
を利用するにあらり、まず、内部クロック発生部２の起
動処理を行うため、システムバス４を通してフリップフ
ロップＦＦ１をセットする。フリップフロップＦＦ１は
システムバスのＩ／Ｏまたはメモリ空間に割り付けられ
ており、デコーダＤＥＣ１は割り当てられたアドレス空
間内のフリップフロップＦＦ１のアドレス位置をデコー
ドする。このデコーダＤＥＣ１にはシステムバス４から
アドレス信号Ａ０〜Ａｍが入力し、デコーダＤＥＣ１の
出力はアンド回路ＡＮＤ１の第１の入力端子に送られ
る。アンド回路ＡＮＤ１の第２の入力端子にはシステム
バス４から内部クロック発生部２の選択信号／ＣＳが入
力し、アンド回路ＡＮＤ１の第３の入力端子にはシステ
ムバス４から書込みパルス信号／Ｗが入力する。フリッ
プフロップＦＦ１のＤ入力にはシステムバス４からデー
タ信号Ｄの一つが入力する。また、電源投入時等に必要
な初期化のためのリセット信号／ＲＳＴがバッファ回路
ＢＵＦ２を通して内部回路３に分配されるとともにフリ
ップフロップＦＦ１，ＦＦ２，ＦＦ３のリセット端子Ｒ
に入力する。

【００１１】上記のように構成された内部クロック発生
部２でファクシミリ装置等の内部回路３に送る内部クロ
ックを発生するときの動作を図３のタイムチャートを参
照して説明する。

【００１２】ＣＰＵ１が書込みパルス／Ｗを入力してフ
リップフロップＦＦ１のセット命令を実行したとき、ア
ンド回路ＡＮＤ１の出力パルスＳ１の立ち上がりエッジ
である時刻ｔ１にフリップフロップＦＦ１がセットされ
て、出力ａ１がハイレベルに変化する。なお、一般性を
確保するため、クロック信号ＣＬＫとシステムバスの動
作タイミングとは非同期であるとしている。また，全て
のフリップフロップＦＦ１，ＦＦ２，ＦＦ３は、そのＣ
ＬＫ入力の立ち上がりエッジでトリガされるものとす
る。フリップフロップＦＦ１の出力ａ１がハイレベルに
変化してからアドレス信号Ａｉがオンになった後、次の
クロック信号ＣＬＫの立ち上がり時刻ｔ２に次段のフリ
ップフロップＦＦ２がセットされ、その出力ａ２がハイ
レベルに変化する。ここでフリップフロップＦＦ１の動
作とフリップフロップＦＦ２の動作は非同期であるので
フリップフロップＦＦ２は時刻ｔ２でセットされないこ
ともある。その場合には、次のクロック信号ＣＬＫの立
ち上がりエッジでフリップフロップＦＦ２がセットされ
る。このフリップフロップＦＦ２の出力ａ２には、この
非同期動作に伴う過渡的なパルスを発することがあり、
次段のフリップフロップＦＦ３のＣＬＫ入力の立ち上が
りエッジはその過渡現象が終了した後に生起するように
設定する必要があり、フリップフロップＦＦ２とフリッ
プフロップＦＦ３は同期化回路を構成する。フリップフ
ロップＦＦ２の出力ａ２がハイレベルに変化してから次
のクロック信号ＣＬＫの立ち下がりエッジ時刻ｔ３でフ
リップフロップＦＦ３がセットされ、その出力ａ３がハ
イレベルに変化する。フリップフロップＦＦ３の出力ａ
３がハイレベルになるとアンド回路ＡＮＤ２から内部回
路３に動作クロック信号ＣＬＫｉを出力する。このフリ
ップフロップＦＦ３の出力ａ３はクロック信号ＣＬＫの
立ち下がりエッジでトリガされ、インバータ回路ＩＮＶ
１及びフリップフロップＦＦ３の動作遅延分だけクロッ
ク信号ＣＬＫより遅れているために、クロック信号ＣＬ
Ｋのローレベル期間に変化しアンド回路ＡＮＤ２から出
力する動作クロック信号ＣＬＫｉにヒゲ等のノイズを発
生させることを防ぐことができる。

【００１３】その後、ＣＰＵ１は内部回路３に本来の機
能を実行されるために諸々のアクセスを行う。通常のシ
ステム設計においては、フリップフロップＦＦ１のセッ
ト命令から次のアクセスまでの時間内に以上の動作は終
了し、次のアクセス動作に支障がでることが内容にして
いる。ＣＰＵ１は内部回路３に本来の機能を実行させた
後、フリップフロップＦＦ１をリセットして内部回路３
に送っている動作クロック信号ＣＬＫｉの停止処理を行
う。この停止処理は起動処理と同様にアンド回路ＡＮＤ
１の出力パルスＳ１の立ち上がりエッジである時刻ｔ４
にフリップフロップＦＦ１をリセットし、フリップフロ
ップＦＦ１がリセットしてから次のクロック信号ＣＬＫ
の立ち上がり時刻ｔ５にフリップフロップＦＦ２をリセ
ットし、このクロック信号ＣＬＫの立ち下がりエッジ時
刻ｔ６でフリップフロップＦＦ３をリセットし、アンド
回路ＡＮＤ２から出力している動作クロック信号ＣＬＫ
ｉを停止する。この後、ＣＰＵ１が内部クロック発生部
２の起動処理を行うまで動作クロック信号ＣＬＫｉは停
止し、内部回路３の大部分の電力消費を最小限に抑え
る。

【００１４】上記実施例はＣＰＵ１からの信号により動
作クロック信号ＣＬＫｉを停止させる場合について説明
したが、内部回路３からの動作完了状態信号により動作
クロック信号ＣＬＫｉを停止させるようにしても良い。

【００１５】図４は内部回路３からの動作完了状態信号
により動作クロック信号ＣＬＫｉを停止させ内部クロッ
ク発生部２ａの構成を示す回路図である。図４に示す内
部クロック発生部２ａはフリップフロップＦＦ２として
ＪＫフリップフロップを使用し、フリップフロップＦＦ
２のＫ入力端子にアンド回路ＡＮＤ３の出力を入力し
て、フリップフロップＦＦ２のリセット条件をフリップ
フロップＦＦ１のリセットと内部回路３の動作完了状態
信号により行う。すなわち、図５のタイムチャートに示
すように、ＣＰＵ１が書込みパルス／Ｗによりクロック
停止命令を発行してフリップフロップＦＦ１がリセット
した後、内部回路３からの動作終了状態信号が全てアク
ティブになってから次のクロック信号ＣＬＫの立ち上が
り時刻ｔ５１にフリップフロップＦＦ２をリセットし、
フリップフロップＦＦ２の出力信号ａ２をローレベルに
する。そしてこのとき立ち上がったクロック信号ＣＬＫ
の立ち下がりエッジ時刻ｔ６でフリップフロップＦＦ３
をリセットし、アンド回路ＡＮＤ２から出力している動
作クロック信号ＣＬＫｉを停止する。

【００１６】このように内部回路３からの動作終了状態
信号が全てアクティブになってからフリップフロップＦ
Ｆ２をリセットすることにより、フリップフロップＦＦ
２のリットを時間Ｔだけ送らせることができ、ＣＰＵ１
が内部回路３に対して本来の機能の実行のための諸命令
を発行した後、それに付随する動作が完全に停止したか
どうかを気にすることなくクロック停止命令を発行する
ことができる。これは内部回路３の機能や機能を実現す
る回路方式によって逐次的な処理を実行しなければなら
ない場合、すなわち処理命令を発してから処理に伴う動
作の完了までの時間が比較的長く、ＣＰＵ１がクロック
停止処理を行うタイミングを計りがたい場合に対応する
ことができる。

【００１７】

【発明の効果】この発明は以上説明したように、外部か
ら入力するクロック信号を内部の各機能ブロックに送る
ときに、外部からのアクセスにより制御されるフリップ
フロップの出力信号によりオン，オフするようにしたか
ら、内部の各機能ブロックの消費電力を簡単な構成で最
小限に抑制することができる。

【００１８】また、内部の各機能ブロックに出力してい
る動作クロックを外部からのアクセスにより制御される
フリップフロップから出力する動作停止信号と内部の各
機能ブロックからの動作終了状態知信号により停止させ
ることにより、外部からクロック停止制御を内部の動作
を気にせずに行うことができる。

【００１９】さらに、ＣＰＵからのアクセスにより動作
クロックの発生と停止を制御することにより省エネルギ
機能を容易にかつ柔軟に実現することができる。

【図面の簡単な説明】

【図１】この発明の実施例の構成を示すブロック図であ
る。

【図２】上記実施例の内部クロック発生部の構成を示す
回路図である。

【図３】上記実施例の動作を示すタイムチャートであ
る。

【図４】第２の実施例の内部クロック発生部の構成を示
す回路図である。

【図５】第２の実施例の動作を示すタイムチャートであ
る。

【符号の説明】

１ ＣＰＵ ２ 内部クロック発生部 ３ 内部回路 ＢＵＦ１，ＢＵＦ２ バッファ回路 ＤＥＣ１ デコーダ ＡＮＤ１，ＡＮＤ２，ＡＮＤ３ アンド回路 ＦＦ１，ＦＦ２，ＦＦ３ フリップフロップ ＩＮＶ１ インバータ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部から入力するクロック信号により内
   部の機能ブロックの動作クロックを作成し分配するクロ
   ックドライバ回路と、外部からのアクセスにより制御さ
   れるフリップフロップを有し、フリップフロップの出力
   信号によりクロックドライバ回路から動作クロックを出
   力し、出力している動作クロックを停止させることを特
   徴とする電子装置。
2. 【請求項２】 上記クロックドライバ回路から出力して
   いる動作クロックをフリップフロップから出力する動作
   停止信号と内部の各機能ブロックからの動作終了状態知
   信号とのアンド信号によりオフさせる請求項１記載の電
   子装置。
3. 【請求項３】 ＣＰＵと内部クロック発生部と内部回路
   とを有し、ＣＰＵは内部クロック発生部にクロック信号
   と制御信号を送り、内部クロック発生部はＣＰＵから入
   力するクロック信号により内部回路の動作クロックを作
   成し分配するクロックドライバ回路と、ＣＰＵからのア
   クセスにより制御されるフリップフロップを有し、フリ
   ップフロップの出力信号によりクロックドライバ回路か
   ら動作クロックを出力し、出力している動作クロックを
   停止させることを特徴とする電子装置。
4. 【請求項４】 上記クロックドライバ回路から出力して
   いる動作クロックをフリップフロップから出力する動作
   停止信号と内部回路からの動作終了状態知信号とのアン
   ド信号により停止させる請求項２記載の電子装置。