JP3089408B2 - ワンチップ・マイクロコンピュータのリセット信号制御回路 - Google Patents
ワンチップ・マイクロコンピュータのリセット信号制御回路Info
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- JP3089408B2 JP3089408B2 JP10328997A JP32899798A JP3089408B2 JP 3089408 B2 JP3089408 B2 JP 3089408B2 JP 10328997 A JP10328997 A JP 10328997A JP 32899798 A JP32899798 A JP 32899798A JP 3089408 B2 JP3089408 B2 JP 3089408B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- General Physics & Mathematics (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、ワンチップ・マイ
クロコンピュータのリセット信号制御回路に関する。
クロコンピュータのリセット信号制御回路に関する。
【０００２】
【従来の技術】マイクロコンピュータは、データの記憶
と保存、数値の計算、他の装置の制御計測などに広く用
いられ、記憶装置、中央処理演算装置（Central Proces
sing Unit ；以下、ＣＰＵという）、周辺回路、入出力
（Ｉ／Ｏ；Input Output）ポートなどで構成される。こ
のようなマイクロコンピュータは、半導体技術の発達に
伴い、１つの半導体チップで構成することが可能にな
り、ワンチップ・マイクロコンピュータと呼ばれる。
と保存、数値の計算、他の装置の制御計測などに広く用
いられ、記憶装置、中央処理演算装置（Central Proces
sing Unit ；以下、ＣＰＵという）、周辺回路、入出力
（Ｉ／Ｏ；Input Output）ポートなどで構成される。こ
のようなマイクロコンピュータは、半導体技術の発達に
伴い、１つの半導体チップで構成することが可能にな
り、ワンチップ・マイクロコンピュータと呼ばれる。
【０００３】図３は、従来のワンチップ・マイクロコン
ピュータの構成を示す。記憶装置１、ＣＰＵ２、周辺回
路３及び入出力ポート４は、アドレスバス及びデータバ
スにそれぞれ接続され、アドレス信号及びデータ信号を
相互に入出力することが可能になっている。さらに、図
３には、クロック信号を発振させるためのクロック発振
回路５と、内部リセット信号 RST＿INの制御に必要なタ
イマ１０とが示されている。
ピュータの構成を示す。記憶装置１、ＣＰＵ２、周辺回
路３及び入出力ポート４は、アドレスバス及びデータバ
スにそれぞれ接続され、アドレス信号及びデータ信号を
相互に入出力することが可能になっている。さらに、図
３には、クロック信号を発振させるためのクロック発振
回路５と、内部リセット信号 RST＿INの制御に必要なタ
イマ１０とが示されている。
【０００４】クロック発振回路５の入力信号としては入
力発振信号XIN 及び発振イネーブル信号OSC があり、出
力信号としては出力発振信号XOUTがある。入力発振信号
XIN は、ワンチップ・マイクロコンピュータ外部の印刷
回路基板などに実装される（populated ）修正振動子な
どの発振手段より出力されて、ワンチップ・マイクロコ
ンピュータ内部に入力される発振信号である。クロック
発振回路５は、入力発振信号XIN の周波数及び振幅に同
期して、出力発振信号XOUTを発振する。
力発振信号XIN 及び発振イネーブル信号OSC があり、出
力信号としては出力発振信号XOUTがある。入力発振信号
XIN は、ワンチップ・マイクロコンピュータ外部の印刷
回路基板などに実装される（populated ）修正振動子な
どの発振手段より出力されて、ワンチップ・マイクロコ
ンピュータ内部に入力される発振信号である。クロック
発振回路５は、入力発振信号XIN の周波数及び振幅に同
期して、出力発振信号XOUTを発振する。
【０００５】出力発振信号XOUTは、ワンチップ・マイク
ロコンピュータ内部のクロック発振回路５より外部に出
力される発振信号であり、タイマ１０の入力端子CLK に
入力される信号としても使用される。発振イネーブル信
号OSC は、クロック発振回路５の発振動作を制御するた
めの信号であり、発振イネーブル信号OSC の活性化は、
後述するように、ＣＰＵ２より出力される低電力消費モ
ード信号STP 、外部リセット信号 RST＿EX又は外部イン
タラプト信号/INTRPによって決定される。
ロコンピュータ内部のクロック発振回路５より外部に出
力される発振信号であり、タイマ１０の入力端子CLK に
入力される信号としても使用される。発振イネーブル信
号OSC は、クロック発振回路５の発振動作を制御するた
めの信号であり、発振イネーブル信号OSC の活性化は、
後述するように、ＣＰＵ２より出力される低電力消費モ
ード信号STP 、外部リセット信号 RST＿EX又は外部イン
タラプト信号/INTRPによって決定される。
【０００６】ＣＰＵ２から出力される低電力消費モード
信号STP は、ワンチップ・マイクロコンピュータ内部の
各回路及び装置をほとんど動作させずに消費電力を低減
する、いわゆる低電力消費モード（power saving mode
）に切り換える信号であり、ハイレベルに活性化され
る。次に、クロック発振回路５の発振動作について説明
する。
信号STP は、ワンチップ・マイクロコンピュータ内部の
各回路及び装置をほとんど動作させずに消費電力を低減
する、いわゆる低電力消費モード（power saving mode
）に切り換える信号であり、ハイレベルに活性化され
る。次に、クロック発振回路５の発振動作について説明
する。
【０００７】外部リセット信号 RST＿EXがＯＲゲート７
に入力されると共に、ローレベルに活性化される外部イ
ンタラプト信号/INTRPがインバータ１１で反転された後
にＯＲゲート７に入力されて、２つの信号は論理和演算
される。ＯＲゲート７からの出力信号は、ＯＲゲート８
に入力される。一方、ＣＰＵ２から出力される低電力消
費モード信号STP がインバータ９で反転された後、ＯＲ
ゲート８に入力される。ＯＲゲート８では、ＯＲゲート
７からの出力信号とインバータ９からの出力信号とが論
理和演算される。このＯＲゲート８からの出力信号が、
クロック発振回路５の発振動作を制御する発振イネーブ
ル信号OSC である。ハイレベルの発振イネーブル信号OS
C により、クロック発振回路５が発振動作を行う。
に入力されると共に、ローレベルに活性化される外部イ
ンタラプト信号/INTRPがインバータ１１で反転された後
にＯＲゲート７に入力されて、２つの信号は論理和演算
される。ＯＲゲート７からの出力信号は、ＯＲゲート８
に入力される。一方、ＣＰＵ２から出力される低電力消
費モード信号STP がインバータ９で反転された後、ＯＲ
ゲート８に入力される。ＯＲゲート８では、ＯＲゲート
７からの出力信号とインバータ９からの出力信号とが論
理和演算される。このＯＲゲート８からの出力信号が、
クロック発振回路５の発振動作を制御する発振イネーブ
ル信号OSC である。ハイレベルの発振イネーブル信号OS
C により、クロック発振回路５が発振動作を行う。
【０００８】このように、クロック発振回路５に入力さ
れる発振イネーブル信号OSC をハイレベルに活性化させ
るためには、ＣＰＵ２より出力される低電力消費モード
信号STP 又は外部インタラプト信号/INTRPのうちのいず
れか１つの信号がローレベルであるか、外部リセット信
号 RST＿EXがハイレベルでなければならない。即ち、低
電力消費モードではない場合、低電力消費モードであっ
て外部インタラプト信号/INTRPが発生する場合、又は外
部リセット信号 RST＿EXを発生させて、ワンチップ・マ
イクロコンピュータ内部をリセットさせる場合に、クロ
ック発振回路５が発振動作を行う。
れる発振イネーブル信号OSC をハイレベルに活性化させ
るためには、ＣＰＵ２より出力される低電力消費モード
信号STP 又は外部インタラプト信号/INTRPのうちのいず
れか１つの信号がローレベルであるか、外部リセット信
号 RST＿EXがハイレベルでなければならない。即ち、低
電力消費モードではない場合、低電力消費モードであっ
て外部インタラプト信号/INTRPが発生する場合、又は外
部リセット信号 RST＿EXを発生させて、ワンチップ・マ
イクロコンピュータ内部をリセットさせる場合に、クロ
ック発振回路５が発振動作を行う。
【０００９】タイマ１０には、クロック発振回路５より
出力される出力発振信号XOUTが入力端子CLK に入力さ
れ、タイマ１０の動作開始信号には、外部インタラプト
信号/INTRPがインバータ１１で反転されて用いられる。
動作開始信号は、タイマ１０の入力端子START から入力
される。ローレベルに活性化された外部インタラプト信
号/INTRPがインバータ１１を介してハイレベルの動作開
始信号としてタイマ１０に入力されると、タイマ１０は
動作を開始して、ハイレベルの信号を出力する。この出
力信号はＯＲゲート６に入力されることにより、内部リ
セット信号 RST＿INが活性化される。タイマ１０は、所
定時間の経過後、信号の出力を停止し、内部リセット信
号 RST＿INをローレベルに非活性化させる。
出力される出力発振信号XOUTが入力端子CLK に入力さ
れ、タイマ１０の動作開始信号には、外部インタラプト
信号/INTRPがインバータ１１で反転されて用いられる。
動作開始信号は、タイマ１０の入力端子START から入力
される。ローレベルに活性化された外部インタラプト信
号/INTRPがインバータ１１を介してハイレベルの動作開
始信号としてタイマ１０に入力されると、タイマ１０は
動作を開始して、ハイレベルの信号を出力する。この出
力信号はＯＲゲート６に入力されることにより、内部リ
セット信号 RST＿INが活性化される。タイマ１０は、所
定時間の経過後、信号の出力を停止し、内部リセット信
号 RST＿INをローレベルに非活性化させる。
【００１０】このように、外部インタラプト信号/INTRP
が活性化される場合に、内部リセット信号 RST＿INが活
性化される。内部リセット信号 RST＿INは、ＣＰＵ２、
周辺回路３及び入出力ポート４に入力される。ＣＰＵ
２、周辺回路３及び入出力ポート４は、内部リセット信
号 RST＿INが入力されることにより、リセット、いわゆ
る初期化される。
が活性化される場合に、内部リセット信号 RST＿INが活
性化される。内部リセット信号 RST＿INは、ＣＰＵ２、
周辺回路３及び入出力ポート４に入力される。ＣＰＵ
２、周辺回路３及び入出力ポート４は、内部リセット信
号 RST＿INが入力されることにより、リセット、いわゆ
る初期化される。
【００１１】ＯＲゲート６からのハイレベルに活性化さ
れた内部リセット信号 RST＿INは、タイマ１０からの出
力信号及び外部リセット信号 RST＿EXがローレベルとな
ることにより、ローレベルに非活性化される。図４は、
図３に示した従来のワンチップ・マイクロコンピュータ
の内部リセット信号制御における各信号のタイミングチ
ャートである。
れた内部リセット信号 RST＿INは、タイマ１０からの出
力信号及び外部リセット信号 RST＿EXがローレベルとな
ることにより、ローレベルに非活性化される。図４は、
図３に示した従来のワンチップ・マイクロコンピュータ
の内部リセット信号制御における各信号のタイミングチ
ャートである。
【００１２】図４の（I ）は低電力消費モード信号STP
、（II）は出力発振信号XOUT、（III ）は外部インタ
ラプト信号/INTRP、（IV）は内部リセット信号 RST＿IN
である。図４（I ）の低電力消費モード信号STP がロー
レベルのときは、クロック発振回路５で発振動作が行わ
れるため、図４（II）の出力発振信号XOUTは通常の発振
信号である。
、（II）は出力発振信号XOUT、（III ）は外部インタ
ラプト信号/INTRP、（IV）は内部リセット信号 RST＿IN
である。図４（I ）の低電力消費モード信号STP がロー
レベルのときは、クロック発振回路５で発振動作が行わ
れるため、図４（II）の出力発振信号XOUTは通常の発振
信号である。
【００１３】しかし、図４（I ）の低電力消費モード信
号STP がハイレベル（低電力消費モード）のときは、ク
ロック発振回路５では発振動作が行われないため、図４
（II）の出力発振信号XOUTはローレベルである。図４
（I ）の低電力消費モード信号STP がハイレベルの状態
で、図４（III ）の外部インタラプト信号/INTRPがロー
レベルに活性化されると、タイマ１０からハイレベルの
信号が出力されて、図４（IV）の内部リセット信号 RST
＿INがハイレベルになる。この状態で、タイマ１０に設
定されている内部リセット信号 RST＿INの活性化時間ｔ
３の経過後は、タイマ１０からの出力信号がローレベル
となり、内部リセット信号 RST＿INは、再びローレベル
に非活性化される。活性化時間ｔ３は、外部インタラプ
ト信号/INTRPがローレベルに活性化された時点から、ク
ロック発振回路５の発振動作が安定になり、安定化した
出力発振信号XOUTが確実に出力される時点までの時間で
ある。
号STP がハイレベル（低電力消費モード）のときは、ク
ロック発振回路５では発振動作が行われないため、図４
（II）の出力発振信号XOUTはローレベルである。図４
（I ）の低電力消費モード信号STP がハイレベルの状態
で、図４（III ）の外部インタラプト信号/INTRPがロー
レベルに活性化されると、タイマ１０からハイレベルの
信号が出力されて、図４（IV）の内部リセット信号 RST
＿INがハイレベルになる。この状態で、タイマ１０に設
定されている内部リセット信号 RST＿INの活性化時間ｔ
３の経過後は、タイマ１０からの出力信号がローレベル
となり、内部リセット信号 RST＿INは、再びローレベル
に非活性化される。活性化時間ｔ３は、外部インタラプ
ト信号/INTRPがローレベルに活性化された時点から、ク
ロック発振回路５の発振動作が安定になり、安定化した
出力発振信号XOUTが確実に出力される時点までの時間で
ある。
【００１４】出力発振信号XOUTの安定化のために要求さ
れる活性化時間ｔ３は、外部の修正振動子等の発振手段
の周波数、供給電圧、配線（routing ）などを考慮して
決定される。ワンチップ・マイクロコンピュータを印刷
回路基板に実装するとき、ＣＰＵ２と外部の発振手段と
の距離は、可能な限り最短距離を維持しなければならな
い。しかし、実際の配線において、周辺部品の位置を考
慮することによって発振手段とＣＰＵ２との距離が遠く
なり、配線が長くなるか、大変に複雑になる場合が多
い。このように、発振手段とＣＰＵ２との間の長い配線
や複雑な配線は、発振手段より励磁発振を誘発させるた
め、発振手段の正常な動作は期待できない。
れる活性化時間ｔ３は、外部の修正振動子等の発振手段
の周波数、供給電圧、配線（routing ）などを考慮して
決定される。ワンチップ・マイクロコンピュータを印刷
回路基板に実装するとき、ＣＰＵ２と外部の発振手段と
の距離は、可能な限り最短距離を維持しなければならな
い。しかし、実際の配線において、周辺部品の位置を考
慮することによって発振手段とＣＰＵ２との距離が遠く
なり、配線が長くなるか、大変に複雑になる場合が多
い。このように、発振手段とＣＰＵ２との間の長い配線
や複雑な配線は、発振手段より励磁発振を誘発させるた
め、発振手段の正常な動作は期待できない。
【００１５】従って、タイマ１０は、クロック発振回路
５の出力発振信号XOUTが十分に安定化されるまで、内部
リセット信号 RST＿INの活性化時間ｔ３を持続させるも
のであり、最適化されていない外部構成を予想し、クロ
ック発振回路５の出力発振信号XOUTの安定化に要求され
る絶対時間に多少の余裕時間（発振安定化時間ｔ２）を
付加するようにして、内部リセット信号 RST＿INの安定
した活性化時間ｔ３を保障する。
５の出力発振信号XOUTが十分に安定化されるまで、内部
リセット信号 RST＿INの活性化時間ｔ３を持続させるも
のであり、最適化されていない外部構成を予想し、クロ
ック発振回路５の出力発振信号XOUTの安定化に要求され
る絶対時間に多少の余裕時間（発振安定化時間ｔ２）を
付加するようにして、内部リセット信号 RST＿INの安定
した活性化時間ｔ３を保障する。
【００１６】
【発明が解決しようとする課題】ところで、従来の技術
では、安定した内部リセット信号 RST＿INの出力時点を
保障するため、クロック発振回路５からの安定化した出
力発振信号XOUTに必要な絶対時間に付加される発振安定
化時間ｔ２は、ワンチップ・マイクロコンピュータの動
作開始までの時間を大きく増加させる。
では、安定した内部リセット信号 RST＿INの出力時点を
保障するため、クロック発振回路５からの安定化した出
力発振信号XOUTに必要な絶対時間に付加される発振安定
化時間ｔ２は、ワンチップ・マイクロコンピュータの動
作開始までの時間を大きく増加させる。
【００１７】また、タイマ１０を構成するためには、多
数のトランジスタが必要である。これにより、ワンチッ
プ・マイクロコンピュータ上でタイマ１０が占める面積
は非常に大きくなるため、ワンチップ・マイクロコンピ
ュータの全体の面積を増加させる原因となる。本発明
は、かかる問題を解決するためになされたもので、クロ
ック発振回路の出力発振信号が安定化される時間と内部
リセット信号の活性化時間とを最適化させて、ワンチッ
プ・マイクロコンピュータの動作開始までの時間を短縮
させると共に、ワンチップ・マイクロコンピュータの面
積を減少させることができるワンチップ・マイクロコン
ピュータのリセット信号制御回路を提供することを目的
とする。
数のトランジスタが必要である。これにより、ワンチッ
プ・マイクロコンピュータ上でタイマ１０が占める面積
は非常に大きくなるため、ワンチップ・マイクロコンピ
ュータの全体の面積を増加させる原因となる。本発明
は、かかる問題を解決するためになされたもので、クロ
ック発振回路の出力発振信号が安定化される時間と内部
リセット信号の活性化時間とを最適化させて、ワンチッ
プ・マイクロコンピュータの動作開始までの時間を短縮
させると共に、ワンチップ・マイクロコンピュータの面
積を減少させることができるワンチップ・マイクロコン
ピュータのリセット信号制御回路を提供することを目的
とする。
【００１８】
【課題を解決するための手段】このような目的を達成す
るため、請求項１に記載の発明は、ワンチップ・マイク
ロコンピュータの内部リセット信号の発生を制御するワ
ンチップ・マイクロコンピュータのリセット信号制御回
路において、低電力消費モード信号及び外部インタラプ
ト信号の状態によって、外部から入力される発振信号に
応じたクロック信号を発振させる動作を制御するクロッ
ク発振手段と、該クロック発振手段からのクロック信号
の電圧レベルを検出し、該検出した電圧レベルに応じた
信号を出力する検出手段と、前記クロック発振手段から
発振される安定化されたクロック信号の電圧レベルを基
準電圧レベルとし、前記基準電圧レベルと前記検出手段
からの出力信号の電圧レベルとを比較して、前記検出手
段からの出力信号の電圧レベルが前記基準電圧レベル未
満である場合には、活性化された前記内部リセット信号
を発生し、前記出力信号の電圧レベルが前記基準電圧レ
ベル以上である場合には、前記内部リセット信号を停止
する比較手段と、次の外部インタラプト信号が発生する
まで現在の内部リセット信号の値を維持し続けるよう
に、前記外部インタラプト信号をラッチして前記比較手
段に出力するラッチ回路と、を包含する構成とする。
るため、請求項１に記載の発明は、ワンチップ・マイク
ロコンピュータの内部リセット信号の発生を制御するワ
ンチップ・マイクロコンピュータのリセット信号制御回
路において、低電力消費モード信号及び外部インタラプ
ト信号の状態によって、外部から入力される発振信号に
応じたクロック信号を発振させる動作を制御するクロッ
ク発振手段と、該クロック発振手段からのクロック信号
の電圧レベルを検出し、該検出した電圧レベルに応じた
信号を出力する検出手段と、前記クロック発振手段から
発振される安定化されたクロック信号の電圧レベルを基
準電圧レベルとし、前記基準電圧レベルと前記検出手段
からの出力信号の電圧レベルとを比較して、前記検出手
段からの出力信号の電圧レベルが前記基準電圧レベル未
満である場合には、活性化された前記内部リセット信号
を発生し、前記出力信号の電圧レベルが前記基準電圧レ
ベル以上である場合には、前記内部リセット信号を停止
する比較手段と、次の外部インタラプト信号が発生する
まで現在の内部リセット信号の値を維持し続けるよう
に、前記外部インタラプト信号をラッチして前記比較手
段に出力するラッチ回路と、を包含する構成とする。
【００１９】
【００２０】
【発明の実施の形態】以下、本発明の実施形態を説明す
る。図１は、本発明に係るワンチップ・マイクロコンピ
ュータのリセット信号制御回路の一実施形態の回路図で
ある。尚、ワンチップ・マイクロコンピュータは、図示
しないが、図３に示す従来のワンチップ・マイクロコン
ピュータと同様に、記憶装置、中央処理演算装置（Cent
ral Processing Unit ；以下、ＣＰＵという）、周辺回
路、入出力（Ｉ／Ｏ；Input Output）ポート等で構成さ
れ、これらの記憶装置、ＣＰＵ、周辺回路及び入出力ポ
ート等はアドレスバス及びデータバスにそれぞれ接続さ
れ、アドレス信号及びデータ信号を相互に入出力するこ
とが可能になっている。
る。図１は、本発明に係るワンチップ・マイクロコンピ
ュータのリセット信号制御回路の一実施形態の回路図で
ある。尚、ワンチップ・マイクロコンピュータは、図示
しないが、図３に示す従来のワンチップ・マイクロコン
ピュータと同様に、記憶装置、中央処理演算装置（Cent
ral Processing Unit ；以下、ＣＰＵという）、周辺回
路、入出力（Ｉ／Ｏ；Input Output）ポート等で構成さ
れ、これらの記憶装置、ＣＰＵ、周辺回路及び入出力ポ
ート等はアドレスバス及びデータバスにそれぞれ接続さ
れ、アドレス信号及びデータ信号を相互に入出力するこ
とが可能になっている。
【００２１】本実施形態は、外部インタラプト信号/INT
RPによってイネーブル可能で、外部から入力される発振
信号である入力発振信号XIN に応じたクロック信号を発
振させるクロック発振手段であるクロック発振回路５
と、該クロック発振回路５からのクロック信号の電圧レ
ベルを検出し、該検出した電圧レベルに応じた信号を出
力する検出手段と、所定の基準電圧レベルと前記検出手
段からの出力信号の電圧レベルとを比較する比較手段で
ある比較器１５と、前記外部インタラプト信号/INTRPを
ラッチして、前記比較器１５に出力するラッチ回路１４
を含んで構成され、前記比較器１５は、前記外部インタ
ラプト信号/INTRPに基づくラッチ回路１４の出力によっ
てイネーブルされ、前記出力信号の電圧レベルが前記基
準電圧レベル未満である場合には、活性化された内部リ
セット信号 RST＿INを発生し、前記出力信号の電圧レベ
ルが前記基準電圧レベル以上である場合には、前記内部
リセット信号 RST＿INを停止する。
RPによってイネーブル可能で、外部から入力される発振
信号である入力発振信号XIN に応じたクロック信号を発
振させるクロック発振手段であるクロック発振回路５
と、該クロック発振回路５からのクロック信号の電圧レ
ベルを検出し、該検出した電圧レベルに応じた信号を出
力する検出手段と、所定の基準電圧レベルと前記検出手
段からの出力信号の電圧レベルとを比較する比較手段で
ある比較器１５と、前記外部インタラプト信号/INTRPを
ラッチして、前記比較器１５に出力するラッチ回路１４
を含んで構成され、前記比較器１５は、前記外部インタ
ラプト信号/INTRPに基づくラッチ回路１４の出力によっ
てイネーブルされ、前記出力信号の電圧レベルが前記基
準電圧レベル未満である場合には、活性化された内部リ
セット信号 RST＿INを発生し、前記出力信号の電圧レベ
ルが前記基準電圧レベル以上である場合には、前記内部
リセット信号 RST＿INを停止する。
【００２２】ここで、前記検出手段は、前記クロック信
号を整流し、直流信号に変換する整流器１３である。ま
た、前記基準電圧レベルは、例えば、前記クロック発振
回路５から発振される安定化されたクロック信号の電圧
レベルに略相当する値に設定する。クロック発振回路５
は、ゲート端子が接続されたＰＭＯＳトランジスタ１６
とＮＭＯＳトランジスタ１７とで構成されるＣＭＯＳイ
ンバータと、ＰＭＯＳトランジスタ１８と、トランスミ
ッション・ゲート１９とを備える。
号を整流し、直流信号に変換する整流器１３である。ま
た、前記基準電圧レベルは、例えば、前記クロック発振
回路５から発振される安定化されたクロック信号の電圧
レベルに略相当する値に設定する。クロック発振回路５
は、ゲート端子が接続されたＰＭＯＳトランジスタ１６
とＮＭＯＳトランジスタ１７とで構成されるＣＭＯＳイ
ンバータと、ＰＭＯＳトランジスタ１８と、トランスミ
ッション・ゲート１９とを備える。
【００２３】クロック発振回路５の入力信号には入力発
振信号XIN 及び発振イネーブル信号OSC があり、出力信
号には出力発振信号XOUTがある。これらの入力発振信号
XIN 、発振イネーブル信号OSC 及び出力発振信号XOUT
は、図３に示す従来のワンチップ・マイクロコンピュー
タにおける入力発振信号XIN 、発振イネーブル信号OSC
及び出力発振信号XOUTと同様の信号である。即ち、入力
発振信号XIN は、修正振動子などの発振手段より出力さ
れて、ワンチップ・マイクロコンピュータ内部に入力さ
れる発振信号であり、出力発振信号XOUTは、クロック発
振回路５より外部に出力される発振信号であって、整流
器１３に入力されるクロック信号としても使用される信
号であり、発振イネーブル信号OSC は、クロック発振回
路５の発振動作を制御するための信号である。発振イネ
ーブル信号OSC の活性化は、ＣＰＵ（図示せず）より出
力される低電力消費モード信号STP 、外部リセット信号
RST＿EX又は外部インタラプト信号/INTRPによって決定
される。また、低電力消費モード信号STP は、ワンチッ
プ・マイクロコンピュータ内部の各回路及び装置をほと
んど動作させずに消費電力を低減する、いわゆる低電力
消費モード（power saving mode ）に切り換える信号で
あり、ハイレベルに活性化される。
振信号XIN 及び発振イネーブル信号OSC があり、出力信
号には出力発振信号XOUTがある。これらの入力発振信号
XIN 、発振イネーブル信号OSC 及び出力発振信号XOUT
は、図３に示す従来のワンチップ・マイクロコンピュー
タにおける入力発振信号XIN 、発振イネーブル信号OSC
及び出力発振信号XOUTと同様の信号である。即ち、入力
発振信号XIN は、修正振動子などの発振手段より出力さ
れて、ワンチップ・マイクロコンピュータ内部に入力さ
れる発振信号であり、出力発振信号XOUTは、クロック発
振回路５より外部に出力される発振信号であって、整流
器１３に入力されるクロック信号としても使用される信
号であり、発振イネーブル信号OSC は、クロック発振回
路５の発振動作を制御するための信号である。発振イネ
ーブル信号OSC の活性化は、ＣＰＵ（図示せず）より出
力される低電力消費モード信号STP 、外部リセット信号
RST＿EX又は外部インタラプト信号/INTRPによって決定
される。また、低電力消費モード信号STP は、ワンチッ
プ・マイクロコンピュータ内部の各回路及び装置をほと
んど動作させずに消費電力を低減する、いわゆる低電力
消費モード（power saving mode ）に切り換える信号で
あり、ハイレベルに活性化される。
【００２４】上述した入力発振信号XIN は、クロック発
振回路５のＣＭＯＳインバータを構成するＰＭＯＳトラ
ンジスタ１６及びＮＭＯＳトランジスタ１７のゲート端
子に入力される。このＣＭＯＳインバータからの出力信
号は、出力発振信号XOUTとして出力されるとともに、ト
ランスミッション・ゲート１９を通して入力発振信号XI
N の入力端にフィードバックされる。この入力端は、Ｐ
ＭＯＳトランジスタ１８を通して電源電圧端子VDD に連
結されている。
振回路５のＣＭＯＳインバータを構成するＰＭＯＳトラ
ンジスタ１６及びＮＭＯＳトランジスタ１７のゲート端
子に入力される。このＣＭＯＳインバータからの出力信
号は、出力発振信号XOUTとして出力されるとともに、ト
ランスミッション・ゲート１９を通して入力発振信号XI
N の入力端にフィードバックされる。この入力端は、Ｐ
ＭＯＳトランジスタ１８を通して電源電圧端子VDD に連
結されている。
【００２５】トランスミッション・ゲート１９とＰＭＯ
Ｓトランジスタ１８とは、入力される発振イネーブル信
号OSC によって制御される。このとき、トランスミッシ
ョン・ゲート１９はハイレベルの発振イネーブル信号OS
C によってターンオンされるように構成されているた
め、トランスミッション・ゲート１９とＰＭＯＳトラン
ジスタ１８とは交互に動作をする。
Ｓトランジスタ１８とは、入力される発振イネーブル信
号OSC によって制御される。このとき、トランスミッシ
ョン・ゲート１９はハイレベルの発振イネーブル信号OS
C によってターンオンされるように構成されているた
め、トランスミッション・ゲート１９とＰＭＯＳトラン
ジスタ１８とは交互に動作をする。
【００２６】即ち、発振イネーブル信号OSC がハイレベ
ルのときは、トランスミッション・ゲート１９がターン
オンされ、入力発振信号XIN によってＣＭＯＳインバー
タの発振動作が行われて、所定周波数の出力発振信号XO
UTが発振する。しかし、発振イネーブル信号OSC がロー
レベルのときは、ＰＭＯＳトランジスタ１８がターンオ
ンされ、ＣＭＯＳインバータには常に電源電圧端子VDD
によるハイレベル信号が入力されるため、出力発振信号
XOUTは常にローレベルとなって発振は行われない。
ルのときは、トランスミッション・ゲート１９がターン
オンされ、入力発振信号XIN によってＣＭＯＳインバー
タの発振動作が行われて、所定周波数の出力発振信号XO
UTが発振する。しかし、発振イネーブル信号OSC がロー
レベルのときは、ＰＭＯＳトランジスタ１８がターンオ
ンされ、ＣＭＯＳインバータには常に電源電圧端子VDD
によるハイレベル信号が入力されるため、出力発振信号
XOUTは常にローレベルとなって発振は行われない。
【００２７】次に、クロック発振回路５の発振動作につ
いて説明する。本実施形態のクロック発振回路５の発振
動作は、図３に示す従来のクロック発振回路５と同様で
ある。即ち、外部リセット信号 RST＿EX及びローレベル
に活性化される外部インタラプト信号/INTRPがインバー
タ１１で反転された後にＯＲゲート７に入力されて論理
和演算された後、ＯＲゲート８に入力される。一方、イ
ンバータ９で反転された低電力消費モード信号STP がＯ
Ｒゲート８に入力され、ＯＲゲート８では、ＯＲゲート
７からの出力信号とインバータ９からの出力信号とが論
理和演算される。このＯＲゲート８からの出力信号が発
振イネーブル信号OSC である。このハイレベルの発振イ
ネーブル信号OSC により、クロック発振回路５が発振動
作を行う。
いて説明する。本実施形態のクロック発振回路５の発振
動作は、図３に示す従来のクロック発振回路５と同様で
ある。即ち、外部リセット信号 RST＿EX及びローレベル
に活性化される外部インタラプト信号/INTRPがインバー
タ１１で反転された後にＯＲゲート７に入力されて論理
和演算された後、ＯＲゲート８に入力される。一方、イ
ンバータ９で反転された低電力消費モード信号STP がＯ
Ｒゲート８に入力され、ＯＲゲート８では、ＯＲゲート
７からの出力信号とインバータ９からの出力信号とが論
理和演算される。このＯＲゲート８からの出力信号が発
振イネーブル信号OSC である。このハイレベルの発振イ
ネーブル信号OSC により、クロック発振回路５が発振動
作を行う。
【００２８】このように、クロック発振回路５に入力さ
れる発振イネーブル信号OSC をハイレベルに活性化させ
るためには、ＣＰＵ（図示せず）より出力される低電力
消費モード信号STP 又は外部インタラプト信号/INTRPの
うちのいずれか１つの信号がローレベルであるか、外部
リセット信号 RST＿EXがハイレベルでなければならな
い。即ち、低電力消費モードではない場合、低電力消費
モードであって外部インタラプト信号/INTRPが発生する
場合、又は外部リセット信号 RST＿EXを発生させて、ワ
ンチップ・マイクロコンピュータ内部をリセットさせる
場合に、クロック発振回路５が発振動作を行う。
れる発振イネーブル信号OSC をハイレベルに活性化させ
るためには、ＣＰＵ（図示せず）より出力される低電力
消費モード信号STP 又は外部インタラプト信号/INTRPの
うちのいずれか１つの信号がローレベルであるか、外部
リセット信号 RST＿EXがハイレベルでなければならな
い。即ち、低電力消費モードではない場合、低電力消費
モードであって外部インタラプト信号/INTRPが発生する
場合、又は外部リセット信号 RST＿EXを発生させて、ワ
ンチップ・マイクロコンピュータ内部をリセットさせる
場合に、クロック発振回路５が発振動作を行う。
【００２９】内部リセット信号 RST＿INを制御するため
の内部リセット信号制御部１２には、クロック発振回路
５より発振される出力発振信号XOUTと外部インタラプト
信号/INTRPの反転された信号とが入力される。出力発振
信号XOUTは整流器１３によって整流され、直流信号に変
換される。この直流信号は比較器１５に入力され、入力
端子からの基準電圧VREFと比較される。
の内部リセット信号制御部１２には、クロック発振回路
５より発振される出力発振信号XOUTと外部インタラプト
信号/INTRPの反転された信号とが入力される。出力発振
信号XOUTは整流器１３によって整流され、直流信号に変
換される。この直流信号は比較器１５に入力され、入力
端子からの基準電圧VREFと比較される。
【００３０】基準電圧VREFのレベルは、安定化された出
力発振信号XOUTを整流したときに発生する直流信号の電
圧レベルと略一致されるように設定される。比較器１５
は、整流器１３から出力される直流信号の電圧レベルが
基準電圧VREFレベル以上である場合はローレベルの信号
を出力し、基準電圧VREFレベル未満である場合には、ハ
イレベルの信号を出力する。
力発振信号XOUTを整流したときに発生する直流信号の電
圧レベルと略一致されるように設定される。比較器１５
は、整流器１３から出力される直流信号の電圧レベルが
基準電圧VREFレベル以上である場合はローレベルの信号
を出力し、基準電圧VREFレベル未満である場合には、ハ
イレベルの信号を出力する。
【００３１】従って、整流器１３に入力される出力発振
信号XOUTの振幅が安定化されたレベルに達すると、整流
器１３からもそれに準じる高い電圧レベルの直流信号が
出力されるようになり、比較器１５からの出力信号はロ
ーレベルになる。外部インタラプト信号/INTRPは、イン
バータ１１によって反転され、ラッチ回路１４でラッチ
されて、比較器１５に出力される。比較器１５は、ラッ
チ回路１４にラッチされている外部インタラプト信号/I
NTRPの反転信号がハイレベルの場合に活性化されて、信
号を発生する。外部インタラプト信号/INTRPの反転信号
をラッチ回路１４を通して比較器１５に出力する理由
は、次の外部インタラプト信号/INTRPが発生するまで、
現在の内部リセット信号 RST＿INの値を維持し続けるよ
うにし、ノイズの発生等による誤動作を抑制するためで
ある。
信号XOUTの振幅が安定化されたレベルに達すると、整流
器１３からもそれに準じる高い電圧レベルの直流信号が
出力されるようになり、比較器１５からの出力信号はロ
ーレベルになる。外部インタラプト信号/INTRPは、イン
バータ１１によって反転され、ラッチ回路１４でラッチ
されて、比較器１５に出力される。比較器１５は、ラッ
チ回路１４にラッチされている外部インタラプト信号/I
NTRPの反転信号がハイレベルの場合に活性化されて、信
号を発生する。外部インタラプト信号/INTRPの反転信号
をラッチ回路１４を通して比較器１５に出力する理由
は、次の外部インタラプト信号/INTRPが発生するまで、
現在の内部リセット信号 RST＿INの値を維持し続けるよ
うにし、ノイズの発生等による誤動作を抑制するためで
ある。
【００３２】外部リセット信号 RST＿EXがローレベルに
非活性化され、低電力消費モード信号STP がハイレベル
に活性化されている低電力消費モードでは、ＯＲゲート
８の出力信号はローレベルになり、クロック発振回路５
の発振動作は行われない。この状態で、外部インタラプ
ト信号/INTRPがローレベルに活性化されると、インバー
タ１１によってハイレベルに反転され、ラッチ回路１４
とＯＲゲート７に入力される。これにより、ＯＲゲート
８からハイレベルの発振イネーブル信号OSC が出力され
て、クロック発振回路５を発振動作させると同時に、ラ
ッチ回路１４にも入力されて比較器１５を活性化させ
る。
非活性化され、低電力消費モード信号STP がハイレベル
に活性化されている低電力消費モードでは、ＯＲゲート
８の出力信号はローレベルになり、クロック発振回路５
の発振動作は行われない。この状態で、外部インタラプ
ト信号/INTRPがローレベルに活性化されると、インバー
タ１１によってハイレベルに反転され、ラッチ回路１４
とＯＲゲート７に入力される。これにより、ＯＲゲート
８からハイレベルの発振イネーブル信号OSC が出力され
て、クロック発振回路５を発振動作させると同時に、ラ
ッチ回路１４にも入力されて比較器１５を活性化させ
る。
【００３３】このとき、クロック発振回路５から整流器
１３に出力される出力発振信号XOUTの電圧はまだ安定し
たレベルに達していないため、整流器１３より出力され
る信号の電圧も基準電圧VREFより低い状態である。従っ
て、比較器１５からはハイレベルの信号の出力が持続さ
れ、ＯＲゲート６からはハイレベルに活性化された内部
リセット信号 RST＿INが出力される。
１３に出力される出力発振信号XOUTの電圧はまだ安定し
たレベルに達していないため、整流器１３より出力され
る信号の電圧も基準電圧VREFより低い状態である。従っ
て、比較器１５からはハイレベルの信号の出力が持続さ
れ、ＯＲゲート６からはハイレベルに活性化された内部
リセット信号 RST＿INが出力される。
【００３４】クロック発振回路５の発振動作が続いて、
出力発振信号XOUTが安定した振幅レベルに達すると、整
流器１３からは、それに準じる電圧レベル（基準電圧レ
ベルVREF以上）の直流信号が出力されるようになる。こ
の直流信号により、比較器１５の出力信号がローレベル
に変換され、内部リセット信号 RST＿INがローレベルに
非活性化される。
出力発振信号XOUTが安定した振幅レベルに達すると、整
流器１３からは、それに準じる電圧レベル（基準電圧レ
ベルVREF以上）の直流信号が出力されるようになる。こ
の直流信号により、比較器１５の出力信号がローレベル
に変換され、内部リセット信号 RST＿INがローレベルに
非活性化される。
【００３５】図２は、図１に示したワンチップ・マイク
ロコンピュータのリセット信号制御回路の各信号のタイ
ミングチャートである。図２の（I ）は低電力消費モー
ド信号STP であり、（II）は出力発振信号XOUT、（III
）は外部インタラプト信号/INTRP、（IV）は整流器１
３の出力信号、（V ）は比較器１５の出力信号である。
ロコンピュータのリセット信号制御回路の各信号のタイ
ミングチャートである。図２の（I ）は低電力消費モー
ド信号STP であり、（II）は出力発振信号XOUT、（III
）は外部インタラプト信号/INTRP、（IV）は整流器１
３の出力信号、（V ）は比較器１５の出力信号である。
【００３６】図２（I ）の低電力消費モード信号STP が
ローレベルの時は、クロック発振回路５で通常の発振動
作が行われるため、図２（II）の出力発振信号XOUTは通
常の発振信号である。しかし、図２（I ）の低電力消費
モード信号STP がハイレベルの時、即ち、低電力消費モ
ード時は、クロック発振回路５で発振動作が行われない
ため、図２（II）の出力発振信号XOUTはローレベルであ
る。
ローレベルの時は、クロック発振回路５で通常の発振動
作が行われるため、図２（II）の出力発振信号XOUTは通
常の発振信号である。しかし、図２（I ）の低電力消費
モード信号STP がハイレベルの時、即ち、低電力消費モ
ード時は、クロック発振回路５で発振動作が行われない
ため、図２（II）の出力発振信号XOUTはローレベルであ
る。
【００３７】この低電力消費モード時に、図２（III ）
の外部インタラプト信号/INTRPがローレベルに活性化さ
れると、図２（V ）の比較器１５の出力信号がハイレベ
ルになる。この後、クロック発振回路５からの出力発振
信号XOUTの振幅レベルが高くなると、図２（IV）の整流
器１３の出力信号の電圧レベルが上昇する。整流器１３
の出力信号の電圧レベルが基準電圧VREFレベル以上にな
ると、図２（V ）の比較器１５の出力信号がローレベル
になり、ＯＲゲート６からの内部リセット信号RST＿IN
もローレベルになる。
の外部インタラプト信号/INTRPがローレベルに活性化さ
れると、図２（V ）の比較器１５の出力信号がハイレベ
ルになる。この後、クロック発振回路５からの出力発振
信号XOUTの振幅レベルが高くなると、図２（IV）の整流
器１３の出力信号の電圧レベルが上昇する。整流器１３
の出力信号の電圧レベルが基準電圧VREFレベル以上にな
ると、図２（V ）の比較器１５の出力信号がローレベル
になり、ＯＲゲート６からの内部リセット信号RST＿IN
もローレベルになる。
【００３８】このとき、外部インタラプト信号/INTRPに
よってハイレベルに活性化された比較器１５の出力信号
が再度ローレベルになるまでの活性化時間ｔ３は、クロ
ック発振回路５からの出力発振信号XOUTが安定した出力
発振信号XOUTに達するまでの時間に最適化される。従っ
て、従来の活性化時間のように、クロック発振回路５の
出力発振信号XOUTが安定するまでの発振安定化時間は含
まれない。
よってハイレベルに活性化された比較器１５の出力信号
が再度ローレベルになるまでの活性化時間ｔ３は、クロ
ック発振回路５からの出力発振信号XOUTが安定した出力
発振信号XOUTに達するまでの時間に最適化される。従っ
て、従来の活性化時間のように、クロック発振回路５の
出力発振信号XOUTが安定するまでの発振安定化時間は含
まれない。
【００３９】
【発明の効果】以上のように、本発明に係るワンチップ
・マイクロコンピュータのリセット信号制御回路は、出
力発振信号の安定化時間を効率的に検出して、出力発振
信号が安定になる時間と内部リセット信号の活性化時間
とを最適化させるので、ワンチップ・マイクロコンピュ
ータの動作開始までの時間を短縮させることができる。
・マイクロコンピュータのリセット信号制御回路は、出
力発振信号の安定化時間を効率的に検出して、出力発振
信号が安定になる時間と内部リセット信号の活性化時間
とを最適化させるので、ワンチップ・マイクロコンピュ
ータの動作開始までの時間を短縮させることができる。
【００４０】また、占有面積が比較的小さい整流器と比
較器とを用いてリセット信号制御回路を構成するので、
ワンチップ・マイクロコンピュータの面積を縮小するこ
とができる。また、入力された外部インタラプト信号の
論理値が、次の外部インタラプト信号の入力時まで維持
され続けるので、ノイズの発生による誤動作を抑制する
ことができる。
較器とを用いてリセット信号制御回路を構成するので、
ワンチップ・マイクロコンピュータの面積を縮小するこ
とができる。また、入力された外部インタラプト信号の
論理値が、次の外部インタラプト信号の入力時まで維持
され続けるので、ノイズの発生による誤動作を抑制する
ことができる。
【図１】本発明に係るワンチップ・マイクロコンピュー
タのリセット信号制御回路の一実施形態の構成図。
タのリセット信号制御回路の一実施形態の構成図。
【図２】図１の各信号のタイミングチャート。
【図３】従来のワンチップ・マイクロコンピュータの構
成図。
成図。
【図4 】図３の各信号のタイミングチャート。
５ クロック発信回路 １２ 内部リセット信号制御部 １３ 整流器 １４ ラッチ回路 １５ 比較器 １６，１８ ＰＭＯＳトランジスタ １７ ＮＭＯＳトランジスタ １９ トランスミッション・ゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/24 G06F 15/78 510 G06F 1/10
Claims (1)
- 【請求項１】ワンチップ・マイクロコンピュータの内部
リセット信号の発生を制御するワンチップ・マイクロコ
ンピュータのリセット信号制御回路において、低電力消費モード信号及び 外部インタラプト信号の状態
によって、外部から入力される発振信号に応じたクロッ
ク信号を発振させる動作を制御するクロック発振手段
と、 該クロック発振手段からのクロック信号の電圧レベルを
検出し、該検出した電圧レベルに応じた信号を出力する
検出手段と、前記クロック発振手段から発振される安定化されたクロ
ック信号の電圧レベルを基準電圧レベルとし、前記 基準
電圧レベルと前記検出手段からの出力信号の電圧レベル
とを比較して、前記検出手段からの出力信号の電圧レベ
ルが前記基準電圧レベル未満である場合には、活性化さ
れた前記内部リセット信号を発生し、前記出力信号の電
圧レベルが前記基準電圧レベル以上である場合には、前
記内部リセット信号を停止する比較手段と、 次の外部インタラプト信号が発生するまで現在の内部リ
セット信号の値を維持し続けるように、前記外部インタ
ラプト信号をラッチして前記比較手段に出力するラッチ
回路と、 を包含する ことを特徴とするワンチップ・マイクロコン
ピュータのリセット信号制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR62178/1997 | 1997-11-22 | ||
| KR1019970062178A KR100248153B1 (ko) | 1997-11-22 | 1997-11-22 | 원칩 마이크로 컴퓨터의 리셋신호 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11242534A JPH11242534A (ja) | 1999-09-07 |
| JP3089408B2 true JP3089408B2 (ja) | 2000-09-18 |
Family
ID=19525369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10328997A Expired - Fee Related JP3089408B2 (ja) | 1997-11-22 | 1998-11-19 | ワンチップ・マイクロコンピュータのリセット信号制御回路 |
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| Country | Link |
|---|---|
| US (1) | US6275951B1 (ja) |
| JP (1) | JP3089408B2 (ja) |
| KR (1) | KR100248153B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990060006A (ko) * | 1997-12-31 | 1999-07-26 | 윤종용 | 리셋신호 발생장치 및 그 발생 방법 |
| CN1375778B (zh) * | 2002-03-28 | 2011-05-18 | 威盛电子股份有限公司 | 具有重置成功指示功能的芯片组 |
| US8719526B2 (en) * | 2006-01-05 | 2014-05-06 | Broadcom Corporation | System and method for partitioning multiple logical memory regions with access control by a central control agent |
| US8250351B2 (en) * | 2008-12-02 | 2012-08-21 | Arm Limited | Synchronization of two independent reset signals |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4464721A (en) * | 1982-02-08 | 1984-08-07 | The Singer Company | Digitized pickoff system |
| US5586332A (en) * | 1993-03-24 | 1996-12-17 | Intel Corporation | Power management for low power processors through the use of auto clock-throttling |
| JP3460736B2 (ja) * | 1994-04-06 | 2003-10-27 | 三菱電機株式会社 | クロック制御回路 |
| JPH0816276A (ja) * | 1994-06-30 | 1996-01-19 | Mitsubishi Denki Semiconductor Software Kk | マイクロコンピュータ |
| JPH08204450A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 半導体集積回路 |
| JP2730530B2 (ja) * | 1995-10-31 | 1998-03-25 | 日本電気株式会社 | 半導体集積回路及びその駆動方法 |
| JP3050203B2 (ja) * | 1998-04-27 | 2000-06-12 | 株式会社村田製作所 | 圧電トランスインバータ |
-
1997
- 1997-11-22 KR KR1019970062178A patent/KR100248153B1/ko not_active IP Right Cessation
-
1998
- 1998-08-18 US US09/135,687 patent/US6275951B1/en not_active Expired - Lifetime
- 1998-11-19 JP JP10328997A patent/JP3089408B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11242534A (ja) | 1999-09-07 |
| KR100248153B1 (ko) | 2000-03-15 |
| KR19990041567A (ko) | 1999-06-15 |
| US6275951B1 (en) | 2001-08-14 |
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