JP2004046752A - 半導体装置 - Google Patents
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Abstract
【課題】半導体装置の端子数の増加を抑えて外部クロックを入力するための端子を設ける。
【解決手段】水晶発振回路２は、水晶発振子Ｘの振動周波数に基づいた内部クロックＡ３を発生する。入力端子ＩＮには、外部クロックの使用情報を示す使用情報信号（領域Ａ１ａ）及び外部クロック（領域Ａ１ｂ）からなる入力信号Ａ１が入力される。記憶回路３は、リセット端子ＲＳＴにリセット信号Ａ２が入力されているときの、入力端子ＩＮに入力されている使用情報信号を保持して出力する。選択回路４は、内部クロック及び入力端子ＩＮに入力される外部クロックを入力し、記憶回路３から出力される使用情報信号に応じて、一方を出力する。これにより、入力端子ＩＮを外部クロック及び使用情報信号を入力する端子として兼用でき、端子数の増加を抑えることができる。
【選択図】 図１
【解決手段】水晶発振回路２は、水晶発振子Ｘの振動周波数に基づいた内部クロックＡ３を発生する。入力端子ＩＮには、外部クロックの使用情報を示す使用情報信号（領域Ａ１ａ）及び外部クロック（領域Ａ１ｂ）からなる入力信号Ａ１が入力される。記憶回路３は、リセット端子ＲＳＴにリセット信号Ａ２が入力されているときの、入力端子ＩＮに入力されている使用情報信号を保持して出力する。選択回路４は、内部クロック及び入力端子ＩＮに入力される外部クロックを入力し、記憶回路３から出力される使用情報信号に応じて、一方を出力する。これにより、入力端子ＩＮを外部クロック及び使用情報信号を入力する端子として兼用でき、端子数の増加を抑えることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に内部クロック又は外部クロックに同期して動作する半導体装置に関する。
【０００２】
【従来の技術】
半導体装置には、クロックに同期して動作する、例えばマイクロコンピュータなどがある。このような半導体装置は、水晶発振子の外付けにより、内部でクロックを発生させるものがある。
【０００３】
図１０は、従来の半導体装置の水晶発振回路を示す。半導体装置１００は、水晶発振子が外付けされる水晶発振端子Ｘ０，Ｘ１、内部クロックを発生する水晶発振回路１０１を有している。水晶発振回路１０１は、水晶発振端子Ｘ０，Ｘ１に水晶発振子が接続され、内部クロックを発生する。水晶発振回路１０１は、想定した水晶発振子の周波数範囲内で、安定発振するように設計される。
【０００４】
水晶発振回路１０１は、ＦＥＴトランジスタＱ３，Ｑ４、インバータ回路Ｚ７，ＮＡＮＤ回路Ｚ８，シュミットトリガー回路Ｚ９から構成されている。ＦＥＴトランジスタＱ３，Ｑ４は、ｎチャンネル、ｐチャンネルのＦＥＴトランジスタである。信号線Ｓに‘Ｈ’状態の信号が入力されると、ＦＥＴトランジスタＱ３，Ｑ４のソース−ドレイン間がオンする。これにより、水晶発振端子Ｘ０，Ｘ１に接続される水晶発振子に、並列にＦＥＴトランジスタＱ３，Ｑ４によって、フィードバック回路が構成される。
【０００５】
水晶発振回路１０１は、ＦＥＴトランジスタＱ３，Ｑ４のソース−ドレイン間のオン抵抗（帰還抵抗）と水晶発振子の振動周波数との間の所定の関係によって発振する。ＦＥＴトランジスタＱ３，Ｑ４のソース−ドレイン間のオン抵抗は、固定されているので、水晶発振端子Ｘ０，Ｘ１に接続できる水晶発振子は、必然的に決まる。
【０００６】
図１０において、信号線Ｓの信号が‘Ｈ’状態で、水晶発振端子Ｘ１に‘Ｌ’状態の信号が生じているとする。これにより、ＮＡＮＤ回路Ｚ８は、‘Ｈ’状態の信号を出力する。‘Ｈ’状態の信号は、水晶発振端子Ｘ０，Ｘ１に接続されている水晶振動子を介して、再びＮＡＮＤ回路Ｚ８に入力される。ＮＡＮＤ回路Ｚ８は、‘Ｌ’状態の信号を出力する。以上の動作が繰り返され、ＮＡＮＤ回路Ｚ８は、‘Ｈ’状態、‘Ｌ’状態の信号が交互に出力する。シュミットトリガー回路Ｚ９は、この信号を整形して内部クロックとして出力する。
【０００７】
ところで、半導体装置を高速で動作させる場合や高速動作試験を行う場合、水晶発振端子Ｘ０，Ｘ１に、想定した水晶発振子の周波数以上のクロックを入力する。しかし、高速のクロックが入力されると、ＮＡＮＤ回路Ｚ８のゲート遅延が周波数に対して無視できなくなり、入力されたクロックの周波数に対応したクロックが、シュミットトリガー回路Ｚ４から出力されなくなる。そのため、水晶発振端子の一方に、インバータ回路を接続して、反転した高速のクロックを入力する。図１１は、水晶発振端子にインバータ回路を接続した半導体装置の構成図である。高速外部クロック１０２は、半導体装置１００の内部クロックより高速のクロックを出力する。半導体装置１００の水晶発振端子Ｘ１にインバータ回路Ｚ１０を接続し、水晶発振端子Ｘ０には、高速のクロックを、水晶発振端子Ｘ１には、反転した高速のクロックを入力する。これにより、帰還ゲートの遅延が解消される。
【０００８】
【発明が解決しようとする課題】
しかし、高速クロックを水晶発振端子に入力するとき、インバータ回路を接続することは部品の増加であり、実装面積も増加する。
【０００９】
そのため、水晶発振端子とは別の、外部クロックと外部クロックを使用するか否かを示す使用情報信号を入力するための入力端子を設け、かつその入力端子を外部クロック及び使用情報信号を入力する端子として兼用し、端子数の増加を抑えた半導体装置が望まれていた。
【００１０】
本発明はこのような点に鑑みてなされたものであり、外部からの外部クロックを入力するための端子を設け、かつ端子数の増加を抑えた半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明では、上記課題を解決するために、図１に示す内部クロック又は外部クロックに同期して動作する半導体装置１において、外付けされる水晶発振子Ｘの振動周波数に基づいた内部クロックを発生する水晶発振回路２と、外部クロックの使用情報を示す使用情報信号及び外部クロックが入力される入力端子ＩＮと、リセット信号が入力されたときの使用情報信号の状態を保持して出力する記憶回路３と、使用情報信号の状態に応じて内部クロック又は外部クロックの一方を出力する選択回路４と、を有することを特徴とする半導体装置が提供される。
【００１２】
このような半導体装置１によれば、記憶回路３によって、リセット信号が入力されているときの使用情報信号の状態を保持して選択回路４に出力することにより、使用情報信号が記憶回路３にて記憶された後は、入力端子ＩＮに外部クロックを入力することが可能となる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の原理を説明する原理図である。図１に示すように半導体装置１は、水晶発振回路２、記憶回路３、選択回路４、水晶発振端子Ｘ０，Ｘ１、入力端子ＩＮ、及びリセット端子ＲＳＴを有している。半導体装置１は、選択回路４から出力されるクロックに同期して動作する。
【００１４】
水晶発振端子Ｘ０，Ｘ１には、水晶発振子が外付けで接続される。図１においては、水晶発振子Ｘが接続されている。
入力端子ＩＮには、外部クロックを使用するか否かの使用情報を示す使用情報信号及び外部クロックが入力される。
【００１５】
入力信号Ａ１は、入力端子ＩＮに入力される使用情報信号及び外部クロックを示す。領域Ａ１ａに示す部分が使用情報信号で、領域Ａ１ｂに示す部分が外部クロックである。
【００１６】
リセット端子ＲＳＴには、半導体装置１をリセットするためのリセット信号が入力される。なお、上記の使用情報信号は、リセット信号がリセット端子ＲＳＴに入力されているときに、入力端子に入力されることが必要である。
【００１７】
リセット信号Ａ２は、リセット端子ＲＳＴに入力されるリセット信号を示す。‘Ｌ’状態で、リセット有効状態とする。
水晶発振回路２は、水晶発振端子Ｘ０，Ｘ１に接続された水晶発振子Ｘの振動周波数に基づいて発振し、クロックを出力する。出力されたクロックは、内部クロックとして選択回路４に出力される。
【００１８】
内部クロックＡ３は、水晶発振回路２から出力される内部クロックを示す。
記憶回路３は、リセット端子ＲＳＴからリセット信号Ａ２を入力すると同時に、入力端子ＩＮから入力信号Ａ１を入力する。記憶回路３は、リセット信号が入力されているときの使用情報信号の状態を保持して出力する。
【００１９】
選択回路４は、水晶発振回路２から出力される内部クロックを端子Ａから入力し、入力端子ＩＮから入力される外部クロックを端子Ｂから入力する。選択回路４は、記憶回路３から保持して出力される使用情報信号を端子Ｓから入力する。選択回路４は、端子Ｓに入力される使用情報信号に応じて、端子Ａに入力される内部クロック又は端子Ｂに入力される外部クロックを端子Ｘから出力する。ここでは、選択回路４は、‘Ｌ’状態の使用情報信号を入力して、外部クロックを出力するとする。
【００２０】
以下、原理図の動作について説明する。
水晶発振回路２は、水晶発振端子Ｘ０，Ｘ１に接続された水晶発振子Ｘの振動周波数に基づいて発振し、内部クロックＡ３を出力する。内部クロックＡ３は、選択回路４の端子Ａに入力される。
【００２１】
記憶回路３は、リセット端子ＲＳＴにリセット信号Ａ２が入力されたときの、入力信号Ａ１の使用情報信号を保持して出力する。図１の領域Ａ４に示すように、リセット信号Ａ２が‘Ｌ’状態のとき、使用情報信号は‘Ｌ’状態にあるので、記憶回路３は、‘Ｌ’状態の使用情報信号を保持して出力する。
【００２２】
選択回路４は、記憶回路３から出力される‘Ｌ’状態の使用情報信号により、端子Ｂに入力されている外部クロックを選択して出力する。
なお、‘Ｈ’状態の使用情報信号が入力端子ＩＮに入力された場合、記憶回路３は、‘Ｈ’状態の信号を保持して出力する。この場合、選択回路４は、端子Ａに入力される内部クロックを選択して出力する。
【００２３】
このように、記憶回路によって、リセット信号が入力されているときの使用情報信号の状態を保持して選択回路に出力することにより、使用情報信号が記憶回路にて記憶された後は、入力端子に外部クロックを入力することができるので、入力端子を外部クロック及び使用情報信号を入力する端子として兼用でき、端子数の増加を抑えることができる。
【００２４】
以下に、本発明の実施の形態について詳細に説明する。
図２は、本発明の第１の実施の形態に係るマイクロコンピュータの回路構成図である。マイクロコンピュータ１０は、水晶発振回路１１、記憶回路１２，１３、ＮＡＮＤ回路Ｚ１、選択回路１４、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期回路）回路１５、クロック制御回路１６、及びＣＰＵ１７を有している。また、水晶発振端子Ｘ０，Ｘ１、モード／外部クロック端子Ｍ１／ＣＬＫ、モード端子Ｍ２、及びリセット端子ＲＳＴを有している。
【００２５】
水晶発振端子Ｘ０，Ｘ１は、水晶発振子が接続される端子である。
モード／外部クロック端子Ｍ１／ＣＬＫは、外部クロックを使用するか否かを示すモード信号ＭＤ１及びＣＰＵ１７が同期して動作するための外部クロックＯＣＬＫが入力される端子である。なお、モード信号ＭＤ１は、ＣＰＵ１７にも入力され、ＣＰＵ１７の動作モードを決める。
【００２６】
モード端子Ｍ２は、外部クロックを使用するか否かを示すモード信号ＭＤ２が入力される端子である。なお、モード信号ＭＤ２は、ＣＰＵ１７にも入力され、ＣＰＵ１７の動作モードを決める。
【００２７】
リセット端子ＲＳＴは、ＣＰＵ１７をリセット（初期化）するためのリセット信号ＲＳが入力される端子である。
ＣＰＵ１７は、図２に示してないが、マイクロコンピュータ１０の外部、又は内部のメモリに格納されるプログラムを、クロック制御回路１６から出力される動作クロックＭＣＬＫに同期して実行する。また、ＣＰＵ１７は、リセット信号ＲＳを入力しているときのモード信号ＭＤ１，ＭＤ２の状態によって、動作モードが決定される。例えば、ＣＰＵ１７に、リセット信号ＲＳが入力されているときに、所定のモード信号を入力することによって、動作モードを決定する。ＣＰＵ１７の動作モードには、例えば高速動作試験モード、低消費電力モードなどがある。なお、ＣＰＵ１７は、リセット信号ＲＳが‘Ｌ’状態でリセットされるとする。
【００２８】
水晶発振回路１１は、水晶発振端子Ｘ０，Ｘ１に接続される水晶発振子の振動周波数に基づいて発振し、内部クロックＩＣＬＫを出力する。内部クロックＩＣＬＫは、選択回路１４に出力される。
【００２９】
記憶回路１２は、モード／外部クロック端子Ｍ１／ＣＬＫに入力されるモード信号ＭＤ１を端子Ｄから入力する。記憶回路１２は、リセット端子ＲＳＴに入力されるリセット信号ＲＳを端子Ｇから入力する。記憶回路１２は、端子Ｇにリセット信号ＲＳが入力されているときの、端子Ｄに入力されているモード信号ＭＤ１の状態を保持し、保持信号ＨＭＤ１を端子Ｑ１から出力する。記憶回路１２は、端子Ｑ１から出力する保持信号ＨＭＤ１を反転した信号を端子Ｑ２から出力する。
【００３０】
記憶回路１３は、モード端子Ｍ２に入力されるモード信号ＭＤ２を端子Ｄから入力する。記憶回路１３は、リセット端子ＲＳＴに入力されるリセット信号ＲＳを端子Ｇから入力する。記憶回路１３は、端子Ｇにリセット信号ＲＳが入力されているときの、端子Ｄに入力されているモード信号ＭＤ２の状態を保持し、保持信号ＨＭＤ２を端子Ｑ１から出力する。記憶回路１３は、端子Ｑ１から出力する保持信号ＨＭＤ２を反転した信号を端子Ｑ２から出力する。なお、端子Ｑ２は、未使用である。
【００３１】
ＮＡＮＤ回路Ｚ１は、記憶回路１２の端子Ｑ２から出力される反転された保持信号ＨＭＤ１及び記憶回路１３の端子Ｑ１から出力される保持信号ＨＭＤ２を入力する。ＮＡＮＤ回路Ｚ１は、入力した信号をＮＡＮＤ演算し、選択信号ＳＥＬとして選択回路１４に出力する。具体的には、ＮＡＮＤ回路Ｚ１は、記憶回路１２の端子Ｑ２からの‘Ｈ’状態の信号及び記憶回路１３の端子Ｑ１からの‘Ｈ’状態の信号を入力して、‘Ｌ’状態の選択信号ＳＥＬを出力する。
【００３２】
選択回路１４は、水晶発振回路１１から出力される内部クロックＩＣＬＫを端子Ａから入力する。選択回路１４は、モード／外部クロック端子Ｍ１／ＣＬＫから入力される外部クロックＯＣＬＫを端子Ｂに入力する。選択回路１４は、ＮＡＮＤ回路Ｚ１から出力される選択信号ＳＥＬを端子Ｓから入力する。選択回路１４は、端子Ｓに入力される選択信号ＳＥＬの状態に応じて、端子Ａに入力される内部クロックＩＣＬＫ又は端子Ｂに入力される外部クロックＯＣＬＫの一方を端子Ｘから出力する。
【００３３】
具体的には、選択回路１４は、端子Ｓに‘Ｈ’状態の選択信号ＳＥＬが入力された場合、端子Ａに入力される内部クロックＩＣＬＫを端子Ｘから出力する。端子Ｓに‘Ｌ’状態の選択信号ＳＥＬが入力された場合、端子Ｂに入力される外部クロックＯＣＬＫを端子Ｘから出力する。
【００３４】
ＰＬＬ回路１５は、選択回路１４の端子Ｘから出力される内部クロックＩＣＬＫ又は外部クロックＯＣＬＫを逓倍して出力する。
クロック制御回路１６は、ＰＬＬ回路１５から出力される逓倍された内部クロックＩＣＬＫ又は外部クロックＯＣＬＫを入力する。また、クロック制御回路１６は、選択回路１４から出力される内部クロックＩＣＬＫ又は外部クロックＯＣＬＫを入力する。クロック制御回路１６は、ＰＬＬ回路１５から出力されるクロック又は選択回路１４から出力されるクロックの一方を選択して、ＣＰＵ１７の動作クロックＭＣＬＫとして出力する。
【００３５】
以下、図２の回路図の動作について、マイクロコンピュータ１０の各部における信号のタイミングチャートを用いて説明する。
図３は、マイクロコンピュータの各部における信号のタイミングチャートを示す図である。なお、図３に示す斜線は、信号の不定状態を示す。
【００３６】
図３（ａ）に示す波形Ｂ１は、水晶発振端子Ｘ０に生じている信号の波形を示す。図３（ｂ）に示す波形Ｂ２は、リセット端子ＲＳＴに入力されるリセット信号ＲＳの波形を示す。図３（ｃ）に示す波形Ｂ３は、モード／外部クロック端子Ｍ１／ＣＬＫに入力されるモード信号ＭＤ１及び外部クロックＯＣＬＫの波形を示す。図３（ｄ）に示す波形Ｂ４は、モード端子Ｍ２に入力されるモード信号ＭＤ２の波形を示す。図３（ｅ）に示す波形Ｂ５は、記憶回路１２の端子Ｑ１から出力される保持信号ＨＭＤ１の波形を示す。図３（ｆ）に示す波形Ｂ６は、記憶回路１３の端子Ｑ１から出力される保持信号ＨＭＤ２の波形を示す。図３（ｇ）に示す波形Ｂ７は、ＮＡＮＤ回路Ｚ１から出力される選択信号ＳＥＬの波形を示す。図３（ｈ）に示す波形Ｂ８は、水晶発振回路１１から出力される内部クロックＩＣＬＫの波形を示す。図３（ｉ）に示す波形Ｂ９は、選択回路１４から出力されるクロックの波形を示す。
【００３７】
ＣＰＵ１７の動作モードを決めるには、リセット端子ＲＳＴに入力されるリセット信号ＲＳとともにモード信号ＭＤ１，ＭＤ２を、モード／外部クロック端子Ｍ１／ＣＬＫ、モード端子Ｍ２に入力する。
【００３８】
外部クロックＯＣＬＫをＣＰＵ１７の動作クロックＭＣＬＫとして使用するには、リセット信号ＲＳの入力中に、モード／外部クロック端子Ｍ１／ＣＬＫに‘Ｌ’状態のモード信号ＭＤ１を入力し、続けて外部クロックＯＣＬＫを入力する。さらに、モード端子Ｍ２に‘Ｈ’状態の信号を入力する。すなわち、図２のリセット端子ＲＳＴ、モード／外部クロック端子Ｍ１／ＣＬＫ、及びモード端子Ｍ２に、図３に示す波形Ｂ２，Ｂ３、及びＢ４の信号を入力する。
【００３９】
記憶回路１２は、リセット信号ＲＳが入力されているときの、モード／外部クロック端子Ｍ１／ＣＬＫに入力されているモード信号ＭＤ１を保持し、保持信号ＨＭＤ１を出力する。波形Ｂ２が‘Ｌ’状態にあるとき（リセット信号ＲＳが入力されているとき）、モード／外部クロック端子Ｍ１／ＣＬＫに入力されているモード信号ＭＤ１は、波形Ｂ３より‘Ｌ’状態にある。よって、記憶回路１２の端子Ｑ１からは、波形Ｂ５に示すように、‘Ｌ’状態の保持信号ＨＭＤ１が出力される。なお、このモード信号は、ＣＰＵ１７にも入力される。ＣＰＵ１７は、保持信号ＨＭＤ１に応じた動作モードで動作する。
【００４０】
記憶回路１３は、リセット信号ＲＳが入力されているときの、モード端子Ｍ２に入力されているモード信号ＭＤ２を保持し、保持信号ＨＭＤ２を出力する。波形Ｂ２が‘Ｌ’状態にあるとき（リセット信号ＲＳが入力されているとき）、モード端子Ｍ２に入力されているモード信号ＭＤ２は、波形Ｂ４より‘Ｈ’状態にある。よって、記憶回路１３の端子Ｑ１からは、波形Ｂ６に示すように、‘Ｈ’状態の保持信号ＨＭＤ２が出力される。なお、この信号は、ＣＰＵ１７にも入力される。ＣＰＵ１７は、保持信号ＨＭＤ２に応じた動作モードで動作する。
【００４１】
ＮＡＮＤ回路Ｚ１は、記憶回路１２の端子Ｑ２から出力される、反転された保持信号ＨＭＤ１と記憶回路１３の端子Ｑ１から出力される保持信号ＨＭＤ２を入力する。ＮＡＮＤ回路Ｚ１は、入力した信号をＮＡＮＤ演算した、選択信号ＳＥＬを出力する。ＮＡＮＤ回路Ｚ１は、波形Ｂ５を反転した‘Ｈ’状態の信号、及び‘Ｈ’状態の波形Ｂ６を入力するので、波形Ｂ７に示す‘Ｌ’状態の選択信号ＳＥＬを出力する。
【００４２】
選択回路１４の端子Ａには、波形Ｂ８に示す内部クロックＩＣＬＫが入力される。選択回路１４の端子Ｂには、波形Ｂ３に示す外部クロックＯＣＬＫが入力される。選択回路１４は、端子Ｓに入力される選択信号ＳＥＬに応じて、端子Ｘから内部クロックＩＣＬＫ又は外部クロックＯＣＬＫを出力する。選択回路１４は、波形Ｂ７に示す‘Ｌ’状態の選択信号ＳＥＬを端子Ｓから入力するので、波形Ｂ９に示すように、端子Ｂに入力されている外部クロックＯＣＬＫを出力する。
【００４３】
外部クロックＯＣＬＫ、及びＰＬＬ回路１５によって逓倍された外部クロックＯＣＬＫは、クロック制御回路１６に入力される。クロック制御回路１６は、どちらか一方をＣＰＵ１７の動作クロックＭＣＬＫとして出力する。
【００４４】
なお、内部クロックＩＣＬＫをＣＰＵ１７の動作クロックＭＣＬＫとするには、モード／外部クロック端子Ｍ１／ＣＬＫに‘Ｈ’状態のモード信号ＭＤ１を入力するか、又はモード端子Ｍ２に‘Ｌ’状態のモード信号ＭＤ２を入力する。
【００４５】
以上より、リセット信号が入力されているときに、モード端子からモード信号を入力し、記憶回路で保持する。モード信号が記憶回路にて記憶された後は、モード端子を自由に使用することができるので、モード信号が記憶回路にて記憶された後は、モード端子に外部クロックを入力することができ、モード端子を外部クロック及びモード信号を入力する端子として兼用でき、端子数の増加を抑えることができる。
【００４６】
また、ＣＰＵの動作モードを指定するためのモード端子を持ったマイクロコンピュータにおいては、モード信号が記憶回路にて記憶されるので、モード端子に外部クロックを入力でき、外部クロックを入力するための新たな端子は不要となる。
【００４７】
なお、１つのモード信号で動作クロックを外部クロック又は内部クロックに決定することができる。この場合、モード端子ＭＤ２、記憶回路１３を省略し、記憶回路１２の端子Ｑ２を直接、選択回路１４の端子Ｓに接続するようにする。
【００４８】
また、３つ以上のモード信号の組み合わせで動作クロックを外部クロック又は内部クロックに決定することができる。この場合、モード信号を入力する端子、及びモード信号を保持して出力する記憶回路を追加する。そして、保持されるモード信号を、ＮＡＮＤ回路Ｚ１に入力するようにする。
【００４９】
なお、記憶回路１２，１３に、Ｄ−フリップフロップ回路を用いてもよい。図４は、Ｄ−フリップフロップ回路を用いた場合のマイクロコンピュータの回路構成図である。図４のマイクロコンピュータ２０は、マイクロコンピュータ１０に対し、記憶回路１２，１３がＤ−フリップフロップ（以下Ｄ−ＦＦ）回路１２ａ，１３ａとなっている。Ｄ−ＦＦ回路１２ａ，１３ａは、端子ＣＫに入力されるリセット信号ＲＳの立ち上がりで、端子Ｄに入力されているモード信号ＭＤ１，ＭＤ２を保持して、保持信号ＨＭＤ１，ＨＭＤ２を端子Ｑ１から出力する。また、Ｄ−ＦＦ回路１２ａ，１３ａは、端子Ｑ１から出力する保持信号ＨＭＤ１，ＨＭＤ２を反転した信号を端子Ｑ２から出力する。
【００５０】
図５は、Ｄ−ＦＦ回路を用いた場合の各部における信号のタイミングチャートである。なお、図５に示す斜線は、信号の不定状態を示す。
図５（ａ）に示す波形Ｃ１は、水晶発振端子Ｘ０に生じている信号の波形を示す。
【００５１】
図５（ｂ）に示す波形Ｃ２は、リセット端子ＲＳＴに入力されるリセット信号ＲＳの波形を示す。リセット信号ＲＳが‘Ｌ’状態から‘Ｈ’状態に立ち上がったとき、ＣＰＵ１７はリセットされる。
【００５２】
図５（ｃ）に示す波形Ｃ３は、モード／外部クロック端子Ｍ１／ＣＬＫに入力されるモード信号ＭＤ１及び外部クロックＯＣＬＫの波形を示す。モード／外部クロック端子Ｍ１／ＣＬＫには、波形Ｃ２に示すように、‘Ｌ’状態のモード信号ＭＤ１が入力され、その後、外部クロックＯＣＬＫが入力される。
【００５３】
図５（ｄ）に示す波形Ｃ４は、モード端子Ｍ２に入力されるモード信号ＭＤ２の波形を示す。常に‘Ｈ’状態のモード信号ＭＤ２が入力されているとする。
図５（ｅ）に示す波形Ｃ５は、Ｄ−ＦＦ回路１２ａの端子Ｑ１から出力される保持信号ＨＭＤ１の波形を示す。Ｄ−ＦＦ回路１２ａは、リセット信号ＲＳの立ち上がりで、モード／外部クロック端子Ｍ１／ＣＬＫに入力されているモード信号ＭＤ１の状態を保持して、保持信号ＨＭＤ１を出力する。波形Ｃ２，Ｃ３より、波形Ｃ５は、リセット信号ＲＳの立ち上がりで、不定状態から‘Ｌ’状態の信号波形となる。
【００５４】
図５（ｆ）に示す波形Ｃ６は、Ｄ−ＦＦ回路１３ａの端子Ｑ１から出力される保持信号ＨＭＤ２の波形を示す。Ｄ−ＦＦ回路１３ａは、リセット信号ＲＳの立ち上がりで、モード端子Ｍ２に入力されているモード信号ＭＤ２の状態を保持して出力する。波形Ｃ２，Ｃ４より、波形Ｃ６は、リセット信号の立ち上がりで、不定状態から‘Ｈ’状態の信号波形となる。
【００５５】
図５（ｇ）に示す波形Ｃ７は、ＮＡＮＤ回路Ｚ１から出力される選択信号ＳＥＬ信号の波形を示す。ＮＡＮＤ回路Ｚ１には、波形Ｃ５を反転した信号及び波形Ｃ６の信号が入力されるので、ＮＡＮＤ回路Ｚ１は、波形Ｃ７に示すように‘Ｌ’状態の選択信号ＳＥＬを出力する。
【００５６】
図５（ｈ）に示す波形Ｃ８は、水晶発振回路１１から出力される内部クロックＩＣＬＫの波形を示す。
図５（ｉ）に示す波形Ｃ９は、選択回路１４から出力される外部クロックＯＣＬＫの波形を示す。選択回路１４の端子Ｓには、波形Ｃ７の信号、すなわち‘Ｌ’状態の選択信号ＳＥＬが入力されるので、端子Ｘからは、波形Ｃ９に示す外部クロックＯＣＬＫが出力される。なお、波形Ｃ９では、外部クロックＯＣＬＫが出力される前は、内部クロックＩＣＬＫが出力されていたように示してある。
【００５７】
このように、Ｄ−ＦＦ回路は、リセット信号の立ち上がり時に、モード端子に入力されているモード信号を保持して出力する。その後、外部クロックをモード端子から入力する。すなわち、モード信号がＦＦ−回路にて記憶された後は、モード端子を自由に使用することができるので、外部クロックを入力するための新たな端子は不要である。
【００５８】
なお、ＦＦ回路は、リセット信号ＲＳの立下りにおいて、モード信号ＭＤ１，ＭＤ２を保持するものであってもよい。
次に本発明の第２の実施の形態について説明する。
【００５９】
図６は、本発明の第２の実施の形態に係るマイクロコンピュータの回路構成図である。図に示すマイクロコンピュータ３０は、第１の実施の形態のマイクロコンピュータ１０に対し、ＮＡＮＤ回路Ｚ１の出力が水晶発振回路１１に入力されるようになっている。第１の実施の形態と同じものには同じ番号を付し、説明は省略する。
【００６０】
水晶発振回路１１は、ＦＥＴトランジスタＱ１，Ｑ２、インバータ回路Ｚ２、ＮＡＮＤ回路Ｚ３、及びシュミットトリガー回路Ｚ４から構成されている。
ＦＥＴトランジスタＱ１は、ｎチャネルのＦＥＴトランジスタである。ゲートに‘Ｈ’状態の信号が入力されるとソース−ドレイン間をオンする。ＦＥＴトランジスタＱ２は、ｐチャネルのＦＥＴトランジスタである。ゲートに‘Ｌ’状態の信号が入力されるとソース−ドレイン間をオンする。
【００６１】
ＦＥＴトランジスタＱ１，Ｑ２は、互いのソース、ドレインが接続されている。ＦＥＴトランジスタＱ１，Ｑ２のドレインは、ＮＡＮＤ回路Ｚ３の入力に接続されている。ＮＡＮＤ回路Ｚ３の出力は、ＦＥＴトランジスタＱ１，Ｑ２のソースに接続されている。
【００６２】
ＮＡＮＤ回路Ｚ１の出力は、ＦＥＴトランジスタＱ１のゲート及びＮＡＮＤ回路Ｚ３の他方の入力と接続されている。ＮＡＮＤ回路Ｚ１の出力は、インバータ回路Ｚ２を介してＦＥＴトランジスタＱ２のゲートと接続されている。
【００６３】
水晶発振端子Ｘ１は、ＮＡＮＤ回路Ｚ３の入力と接続されている。ＮＡＮＤ回路Ｚ３の出力は、水晶発振端子Ｘ０と接続されている。すなわち、ＮＡＮＤ回路Ｚ３は、水晶発振端子Ｘ０，Ｘ１に接続される水晶発振子と帰還回路を構成するようになっている。
【００６４】
シュミットトリガー回路Ｚ４は、ＮＡＮＤ回路Ｚ３の出力と接続されている。シュミットトリガー回路Ｚ４は、ＮＡＮＤ回路Ｚ３から出力される発振信号を整形し、内部クロックＩＣＬＫとして選択回路１４に出力する。
【００６５】
水晶発振回路１１は、水晶発振端子Ｘ０，Ｘ１に接続される水晶発振子に、並列に挿入される抵抗、すなわちＦＥＴトランジスタＱ１，Ｑ２のソース−ドレイン間の抵抗と、水晶発振子の振動周波数とが所定の関係を満たしているとき、水晶発振子の振動周波数で発振する。水晶発振回路１１のＦＥＴトランジスタＱ１，Ｑ２のソース−ドレイン間の抵抗は、マイクロコンピュータ３０の製造過程で固定されるので、水晶発振端子Ｘ０，Ｘ１には、決まった振動周波数の水晶発振子が接続されることになる。
【００６６】
このような、水晶発振回路１１において、ＮＡＮＤ回路Ｚ１から‘Ｈ’状態の選択信号ＳＥＬが出力されると、ＦＥＴトランジスタＱ１のソース−ドレイン間がオンする。また、選択信号ＳＥＬは、インバータ回路Ｚ２によって、‘Ｌ’状態の信号に反転され、ＦＥＴトランジスタＱ２のソース−ドレイン間がオンする。また、ＮＡＮＤ回路Ｚ３の入力に‘Ｈ’状態の選択信号ＳＥＬが入力される。
【００６７】
これにより、水晶発振端子Ｘ０，Ｘ１に接続される水晶発振子間に、並列にＦＥＴトランジスタＱ１，Ｑ２のソース−ドレイン間の抵抗が生じ、水晶発振子の振動周波数で発振する。水晶発振回路１１は、発振した信号を内部クロックＩＣＬＫとして選択回路１４の端子Ａに出力する。
【００６８】
なお、ＮＡＮＤ回路Ｚ１からは‘Ｈ’状態の選択信号ＳＥＬが出力されているので、選択回路１４は、端子Ａに入力される内部クロックＩＣＬＫを端子Ｘから出力する。
【００６９】
ＮＡＮＤ回路Ｚ１から‘Ｌ’状態の選択信号ＳＥＬが出力されると、ＦＥＴトランジスタＱ１のソース−ドレイン間がオフする。また、選択信号ＳＥＬは、インバータ回路Ｚ２によって反転され、‘Ｈ’状態の信号となり、ＦＥＴトランジスタＱ２のソース−ドレイン間がオフする。また、ＮＡＮＤ回路Ｚ３の一方の入力端子に‘Ｌ’状態の選択信号ＳＥＬが入力される。
【００７０】
これにより、ＮＡＮＤ回路Ｚ３の出力端子は常に‘Ｈ’状態となり発振が止まる。また、ＦＥＴトランジスタＱ１，Ｑ２のソース−ドレイン間はオフ状態であり、ＮＡＮＤ回路Ｚ３の入力端子−出力端子間に漏れ電流が流れない。
【００７１】
なお、ＮＡＮＤ回路Ｚ１からは‘Ｌ’状態の選択信号ＳＥＬが出力されているので、選択回路Ｚ１４は、端子Ｂに入力される外部クロックＯＣＬＫを端子Ｘから出力する。
【００７２】
すなわち、内部クロックＩＣＬＫがＣＰＵ１７の動作クロックとされる場合にのみ、水晶発振回路１１は、発振動作を行う。これにより、消費電流を抑えることができる。また、水晶発振回路１１は、発振動作を止められているとき、ＦＥＴトランジスタＱ１，Ｑ２のソース−ドレイン間はオフ状態であり、ＮＡＮＤ回路Ｚ３の入力端子−出力端子間に漏れ電流が流れず、消費電力を抑えることができる。
【００７３】
なお、記憶回路１２，１３の替わりに、図４で示したＤ−ＦＦ回路１２ａ，１３ａを用いた場合でも、同様に、水晶発振回路１１の発振動作を止めることができる。
【００７４】
図７は、リセット信号と内部クロックのタイミングチャートを示す図で、（ａ）は、記憶回路におけるタイミングチャート、（ｂ）はＤ−ＦＦ回路におけるタイミングチャートを示す。
【００７５】
記憶回路１２，１３では、リセット信号ＲＳが端子Ｇに入力されるとともに、モード信号ＭＤ１，ＭＤ２が保持されて出力される。これにより、図７（ａ）に示すように、リセット信号ＲＳが‘Ｌ’状態になるとともに、水晶発振回路１１は、発振動作を止め、内部クロックＩＣＬＫの出力を止める。
【００７６】
Ｄ−ＦＦ回路では、端子ＣＫに入力されるリセット信号ＲＳの立ち上がりでモード信号が保持されて出力される。これにより、図７（ｂ）に示すように、リセット信号ＲＳが‘Ｌ’状態から‘Ｈ’状態に立ち上がるまで、水晶発振回路１１は、内部クロックＩＣＬＫを出力し、その後、発振動作を止め、内部クロックＩＣＬＫの出力を止める。
【００７７】
次に本発明の第３の実施の形態について説明する。
図８は、本発明の第３の実施の形態に係るマイクロコンピュータの回路構成図である。図に示すマイクロコンピュータ４０は、第２の実施の形態のマイクロコンピュータ３０に対し、ＮＯＲ回路Ｚ５、ＡＮＤ回路Ｚ６が追加されている。第２の実施の形態と同じものには同じ番号を付し、説明は省略する。
【００７８】
ＣＰＵ１７は、消費電力を抑えるために、動作クロックＭＣＬＫの供給を停止させるプログラムを実行すると、‘Ｈ’状態のストップ信号ＳＴを出力する。
ＮＯＲ回路Ｚ５の入力の一端は、ＮＡＮＤ回路Ｚ１の出力と接続され、他端は、ＣＰＵ１７のストップ信号ＳＴを出力する信号線と接続されている。ＮＯＲ回路Ｚ５の出力は、水晶発振回路１１のインバータ回路Ｚ２の入力に接続されている。
【００７９】
ＮＯＲ回路Ｚ５は、ＮＡＮＤ回路Ｚ１の選択信号が‘Ｌ’状態又はＣＰＵ１７からのストップ信号ＳＴが‘Ｈ’状態であれば、‘Ｌ’状態の信号を出力する。ＡＮＤ回路Ｚ６の一端は、モード／外部クロック端子Ｍ１／ＣＬＫと接続されている。他端は、ＣＰＵ１７のストップ信号ＳＴを出力する信号線と接続されている。ＡＮＤ回路Ｚ６の出力は、選択回路１４の端子Ｂと接続されている。
【００８０】
ＡＮＤ回路Ｚ６は、ＣＰＵ１７のストップ信号ＳＴが‘Ｌ’状態及びモード／外部クロック端子Ｍ１／ＣＬＫの外部クロックＯＣＬＫが‘Ｈ’状態であれば‘Ｈ’状態の信号を出力する。すなわち、ＡＮＤ回路Ｚ６は、ＣＰＵ１７のストップ信号ＳＴが‘Ｌ’状態であれば、外部クロックＯＣＬＫがＡＮＤ回路Ｚ６から出力される。
【００８１】
以下、マイクロコンピュータ４０の動作について説明する。
ＣＰＵ１７が消費電力を抑えるため、‘Ｈ’状態のストップ信号ＳＴを出力したとする。これにより、ＮＯＲ回路Ｚ５の他端には、‘Ｈ’状態のストップ信号ＳＴが入力される。ＮＯＲ回路Ｚ５は、‘Ｌ’状態の信号を水晶発振回路１１のＦＥＴトランジスタＱ１のゲート及びインバータ回路Ｚ２に出力する。これにより、水晶発振回路１１は、内部クロックＩＣＬＫを出力しない。
【００８２】
また、ＡＮＤ回路Ｚ６の他端にも、‘Ｈ’状態のストップ信号ＳＴが入力され、ＡＮＤ回路Ｚ６は、モード／外部クロック端子Ｍ１／ＣＬＫから入力される外部クロックＯＣＬＫを選択回路１４に出力しない。
【００８３】
これにより、消費電力を低減するプログラムが実行され、ストップ信号が出力されると、内部クロック及び外部クロックの供給が停止され、消費電力を低減することができる。
【００８４】
なお、‘Ｈ’状態のストップ信号ＳＴが出力されていない場合において、ＮＡＮＤ回路Ｚ１から‘Ｌ’状態の選択信号ＳＥＬが出力されると（外部クロックＯＣＬＫが動作クロックＭＣＬＫとして選択される）、ＮＯＲ回路Ｚ５は、‘Ｌ’状態の信号を水晶発振回路１１に出力し、水晶発振回路１１は、発振動作を行わない。
【００８５】
次に本発明の第４の実施の形態について説明する。
図９は、本発明の第４の実施の形態に係るマイクロコンピュータの回路構成図である。図に示すマイクロコンピュータ５０は、第１の実施の形態のマイクロコンピュータ１０に対し、ＰＬＬ回路１５の接続位置が異なっている。第１の実施の形態と同じものには同じ番号を付し、説明は省略する。
【００８６】
マイクロコンピュータ５０では、水晶発振回路１１から出力される内部クロックＩＣＬＫは、ＰＬＬ回路１５に入力される。また、水晶発振回路１１から出力される内部クロックＩＣＬＫは、クロック制御回路１６に入力される。
【００８７】
ＰＬＬ回路１５は、水晶発振回路１１から出力される内部クロックＩＣＬＫの周波数を逓倍し、選択回路１４の端子Ａに出力する。
すなわち、内部クロックＩＣＬＫのみ逓倍されるように、ＰＬＬ回路１５を水晶発振回路１１と選択回路１４の間に接続することによって、外部クロックＯＣＬＫはＰＬＬ回路１５によって逓倍されない。よって、高速な外部クロックでＣＰＵ１７を動作させる場合や、外部クロックで高速動作試験を行う場合、外部クロックは、ＰＬＬ回路１５によって逓倍されないので、ＰＬＬ回路１５のロック時間を低減でき、ＣＰＵ１７の立ち上がり時間の短縮、又は高速動試験の時間を短縮することができる。
【００８８】
【発明の効果】
以上説明したように本発明では、記憶回路は、外部クロック及び使用情報信号が入力される入力端子の使用情報信号を保持して選択回路に出力する。選択回路は、使用情報信号の状態に応じて、内部クロック又は外部クロックを出力する。よって、使用情報信号が記憶回路にて記憶された後は、入力端子に外部クロックを入力することができ、入力端子を外部クロック及び使用情報信号を入力する端子として兼用でき、端子数の増加を抑えることができる。
【図面の簡単な説明】
【図１】本発明の原理を説明する原理図である。
【図２】本発明の第１の実施の形態に係るマイクロコンピュータの回路構成図である。
【図３】マイクロコンピュータの各部における信号のタイミングチャートを示す図である。
【図４】Ｄ−フリップフロップ回路を用いた場合のマイクロコンピュータの回路構成図である。
【図５】Ｄ−ＦＦ回路を用いた場合の各部における信号のタイミングチャートである。
【図６】本発明の第２の実施の形態に係るマイクロコンピュータの回路構成図である。
【図７】リセット信号と内部クロックのタイミングチャートを示す図で、（ａ）は、記憶回路におけるタイミングチャート、（ｂ）はＤ−ＦＦ回路におけるタイミングチャートを示す。
【図８】本発明の第３の実施の形態に係るマイクロコンピュータの回路構成図である。
【図９】本発明の第４の実施の形態に係るマイクロコンピュータの回路構成図である。
【図１０】従来の半導体装置の水晶発振回路を示す。
【図１１】水晶発振端子にインバータ回路を接続した半導体装置の構成図である。
【符号の説明】
１ 半導体装置
２，１１ 水晶発振回路
３，１２，１３ 記憶回路
４，１４ 選択回路
１０，２０ マイクロコンピュータ
１２ａ，１３ａ Ｄ−ＦＦ回路
１５ ＰＬＬ回路
１６ クロック制御回路
１７ ＣＰＵ
Ｑ１，Ｑ２ ＦＥＴトランジスタ
Ｚ１ ＮＡＮＤ回路
Ｚ２ インバータ回路
Ｚ３ ＮＡＮＤ回路
Ｚ４ シュミットトリガー回路
Ｚ５ ＮＯＲ回路
Ｚ６ ＡＮＤ回路
ＩＮ 入力端子
ＲＳＴ リセット端子
Ｘ０，Ｘ１ 水晶発振端子
Ｍ１／ＣＬＫ モード／外部クロック端子
Ｍ２ モード端子
【発明の属する技術分野】
本発明は半導体装置に関し、特に内部クロック又は外部クロックに同期して動作する半導体装置に関する。
【０００２】
【従来の技術】
半導体装置には、クロックに同期して動作する、例えばマイクロコンピュータなどがある。このような半導体装置は、水晶発振子の外付けにより、内部でクロックを発生させるものがある。
【０００３】
図１０は、従来の半導体装置の水晶発振回路を示す。半導体装置１００は、水晶発振子が外付けされる水晶発振端子Ｘ０，Ｘ１、内部クロックを発生する水晶発振回路１０１を有している。水晶発振回路１０１は、水晶発振端子Ｘ０，Ｘ１に水晶発振子が接続され、内部クロックを発生する。水晶発振回路１０１は、想定した水晶発振子の周波数範囲内で、安定発振するように設計される。
【０００４】
水晶発振回路１０１は、ＦＥＴトランジスタＱ３，Ｑ４、インバータ回路Ｚ７，ＮＡＮＤ回路Ｚ８，シュミットトリガー回路Ｚ９から構成されている。ＦＥＴトランジスタＱ３，Ｑ４は、ｎチャンネル、ｐチャンネルのＦＥＴトランジスタである。信号線Ｓに‘Ｈ’状態の信号が入力されると、ＦＥＴトランジスタＱ３，Ｑ４のソース−ドレイン間がオンする。これにより、水晶発振端子Ｘ０，Ｘ１に接続される水晶発振子に、並列にＦＥＴトランジスタＱ３，Ｑ４によって、フィードバック回路が構成される。
【０００５】
水晶発振回路１０１は、ＦＥＴトランジスタＱ３，Ｑ４のソース−ドレイン間のオン抵抗（帰還抵抗）と水晶発振子の振動周波数との間の所定の関係によって発振する。ＦＥＴトランジスタＱ３，Ｑ４のソース−ドレイン間のオン抵抗は、固定されているので、水晶発振端子Ｘ０，Ｘ１に接続できる水晶発振子は、必然的に決まる。
【０００６】
図１０において、信号線Ｓの信号が‘Ｈ’状態で、水晶発振端子Ｘ１に‘Ｌ’状態の信号が生じているとする。これにより、ＮＡＮＤ回路Ｚ８は、‘Ｈ’状態の信号を出力する。‘Ｈ’状態の信号は、水晶発振端子Ｘ０，Ｘ１に接続されている水晶振動子を介して、再びＮＡＮＤ回路Ｚ８に入力される。ＮＡＮＤ回路Ｚ８は、‘Ｌ’状態の信号を出力する。以上の動作が繰り返され、ＮＡＮＤ回路Ｚ８は、‘Ｈ’状態、‘Ｌ’状態の信号が交互に出力する。シュミットトリガー回路Ｚ９は、この信号を整形して内部クロックとして出力する。
【０００７】
ところで、半導体装置を高速で動作させる場合や高速動作試験を行う場合、水晶発振端子Ｘ０，Ｘ１に、想定した水晶発振子の周波数以上のクロックを入力する。しかし、高速のクロックが入力されると、ＮＡＮＤ回路Ｚ８のゲート遅延が周波数に対して無視できなくなり、入力されたクロックの周波数に対応したクロックが、シュミットトリガー回路Ｚ４から出力されなくなる。そのため、水晶発振端子の一方に、インバータ回路を接続して、反転した高速のクロックを入力する。図１１は、水晶発振端子にインバータ回路を接続した半導体装置の構成図である。高速外部クロック１０２は、半導体装置１００の内部クロックより高速のクロックを出力する。半導体装置１００の水晶発振端子Ｘ１にインバータ回路Ｚ１０を接続し、水晶発振端子Ｘ０には、高速のクロックを、水晶発振端子Ｘ１には、反転した高速のクロックを入力する。これにより、帰還ゲートの遅延が解消される。
【０００８】
【発明が解決しようとする課題】
しかし、高速クロックを水晶発振端子に入力するとき、インバータ回路を接続することは部品の増加であり、実装面積も増加する。
【０００９】
そのため、水晶発振端子とは別の、外部クロックと外部クロックを使用するか否かを示す使用情報信号を入力するための入力端子を設け、かつその入力端子を外部クロック及び使用情報信号を入力する端子として兼用し、端子数の増加を抑えた半導体装置が望まれていた。
【００１０】
本発明はこのような点に鑑みてなされたものであり、外部からの外部クロックを入力するための端子を設け、かつ端子数の増加を抑えた半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明では、上記課題を解決するために、図１に示す内部クロック又は外部クロックに同期して動作する半導体装置１において、外付けされる水晶発振子Ｘの振動周波数に基づいた内部クロックを発生する水晶発振回路２と、外部クロックの使用情報を示す使用情報信号及び外部クロックが入力される入力端子ＩＮと、リセット信号が入力されたときの使用情報信号の状態を保持して出力する記憶回路３と、使用情報信号の状態に応じて内部クロック又は外部クロックの一方を出力する選択回路４と、を有することを特徴とする半導体装置が提供される。
【００１２】
このような半導体装置１によれば、記憶回路３によって、リセット信号が入力されているときの使用情報信号の状態を保持して選択回路４に出力することにより、使用情報信号が記憶回路３にて記憶された後は、入力端子ＩＮに外部クロックを入力することが可能となる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の原理を説明する原理図である。図１に示すように半導体装置１は、水晶発振回路２、記憶回路３、選択回路４、水晶発振端子Ｘ０，Ｘ１、入力端子ＩＮ、及びリセット端子ＲＳＴを有している。半導体装置１は、選択回路４から出力されるクロックに同期して動作する。
【００１４】
水晶発振端子Ｘ０，Ｘ１には、水晶発振子が外付けで接続される。図１においては、水晶発振子Ｘが接続されている。
入力端子ＩＮには、外部クロックを使用するか否かの使用情報を示す使用情報信号及び外部クロックが入力される。
【００１５】
入力信号Ａ１は、入力端子ＩＮに入力される使用情報信号及び外部クロックを示す。領域Ａ１ａに示す部分が使用情報信号で、領域Ａ１ｂに示す部分が外部クロックである。
【００１６】
リセット端子ＲＳＴには、半導体装置１をリセットするためのリセット信号が入力される。なお、上記の使用情報信号は、リセット信号がリセット端子ＲＳＴに入力されているときに、入力端子に入力されることが必要である。
【００１７】
リセット信号Ａ２は、リセット端子ＲＳＴに入力されるリセット信号を示す。‘Ｌ’状態で、リセット有効状態とする。
水晶発振回路２は、水晶発振端子Ｘ０，Ｘ１に接続された水晶発振子Ｘの振動周波数に基づいて発振し、クロックを出力する。出力されたクロックは、内部クロックとして選択回路４に出力される。
【００１８】
内部クロックＡ３は、水晶発振回路２から出力される内部クロックを示す。
記憶回路３は、リセット端子ＲＳＴからリセット信号Ａ２を入力すると同時に、入力端子ＩＮから入力信号Ａ１を入力する。記憶回路３は、リセット信号が入力されているときの使用情報信号の状態を保持して出力する。
【００１９】
選択回路４は、水晶発振回路２から出力される内部クロックを端子Ａから入力し、入力端子ＩＮから入力される外部クロックを端子Ｂから入力する。選択回路４は、記憶回路３から保持して出力される使用情報信号を端子Ｓから入力する。選択回路４は、端子Ｓに入力される使用情報信号に応じて、端子Ａに入力される内部クロック又は端子Ｂに入力される外部クロックを端子Ｘから出力する。ここでは、選択回路４は、‘Ｌ’状態の使用情報信号を入力して、外部クロックを出力するとする。
【００２０】
以下、原理図の動作について説明する。
水晶発振回路２は、水晶発振端子Ｘ０，Ｘ１に接続された水晶発振子Ｘの振動周波数に基づいて発振し、内部クロックＡ３を出力する。内部クロックＡ３は、選択回路４の端子Ａに入力される。
【００２１】
記憶回路３は、リセット端子ＲＳＴにリセット信号Ａ２が入力されたときの、入力信号Ａ１の使用情報信号を保持して出力する。図１の領域Ａ４に示すように、リセット信号Ａ２が‘Ｌ’状態のとき、使用情報信号は‘Ｌ’状態にあるので、記憶回路３は、‘Ｌ’状態の使用情報信号を保持して出力する。
【００２２】
選択回路４は、記憶回路３から出力される‘Ｌ’状態の使用情報信号により、端子Ｂに入力されている外部クロックを選択して出力する。
なお、‘Ｈ’状態の使用情報信号が入力端子ＩＮに入力された場合、記憶回路３は、‘Ｈ’状態の信号を保持して出力する。この場合、選択回路４は、端子Ａに入力される内部クロックを選択して出力する。
【００２３】
このように、記憶回路によって、リセット信号が入力されているときの使用情報信号の状態を保持して選択回路に出力することにより、使用情報信号が記憶回路にて記憶された後は、入力端子に外部クロックを入力することができるので、入力端子を外部クロック及び使用情報信号を入力する端子として兼用でき、端子数の増加を抑えることができる。
【００２４】
以下に、本発明の実施の形態について詳細に説明する。
図２は、本発明の第１の実施の形態に係るマイクロコンピュータの回路構成図である。マイクロコンピュータ１０は、水晶発振回路１１、記憶回路１２，１３、ＮＡＮＤ回路Ｚ１、選択回路１４、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期回路）回路１５、クロック制御回路１６、及びＣＰＵ１７を有している。また、水晶発振端子Ｘ０，Ｘ１、モード／外部クロック端子Ｍ１／ＣＬＫ、モード端子Ｍ２、及びリセット端子ＲＳＴを有している。
【００２５】
水晶発振端子Ｘ０，Ｘ１は、水晶発振子が接続される端子である。
モード／外部クロック端子Ｍ１／ＣＬＫは、外部クロックを使用するか否かを示すモード信号ＭＤ１及びＣＰＵ１７が同期して動作するための外部クロックＯＣＬＫが入力される端子である。なお、モード信号ＭＤ１は、ＣＰＵ１７にも入力され、ＣＰＵ１７の動作モードを決める。
【００２６】
モード端子Ｍ２は、外部クロックを使用するか否かを示すモード信号ＭＤ２が入力される端子である。なお、モード信号ＭＤ２は、ＣＰＵ１７にも入力され、ＣＰＵ１７の動作モードを決める。
【００２７】
リセット端子ＲＳＴは、ＣＰＵ１７をリセット（初期化）するためのリセット信号ＲＳが入力される端子である。
ＣＰＵ１７は、図２に示してないが、マイクロコンピュータ１０の外部、又は内部のメモリに格納されるプログラムを、クロック制御回路１６から出力される動作クロックＭＣＬＫに同期して実行する。また、ＣＰＵ１７は、リセット信号ＲＳを入力しているときのモード信号ＭＤ１，ＭＤ２の状態によって、動作モードが決定される。例えば、ＣＰＵ１７に、リセット信号ＲＳが入力されているときに、所定のモード信号を入力することによって、動作モードを決定する。ＣＰＵ１７の動作モードには、例えば高速動作試験モード、低消費電力モードなどがある。なお、ＣＰＵ１７は、リセット信号ＲＳが‘Ｌ’状態でリセットされるとする。
【００２８】
水晶発振回路１１は、水晶発振端子Ｘ０，Ｘ１に接続される水晶発振子の振動周波数に基づいて発振し、内部クロックＩＣＬＫを出力する。内部クロックＩＣＬＫは、選択回路１４に出力される。
【００２９】
記憶回路１２は、モード／外部クロック端子Ｍ１／ＣＬＫに入力されるモード信号ＭＤ１を端子Ｄから入力する。記憶回路１２は、リセット端子ＲＳＴに入力されるリセット信号ＲＳを端子Ｇから入力する。記憶回路１２は、端子Ｇにリセット信号ＲＳが入力されているときの、端子Ｄに入力されているモード信号ＭＤ１の状態を保持し、保持信号ＨＭＤ１を端子Ｑ１から出力する。記憶回路１２は、端子Ｑ１から出力する保持信号ＨＭＤ１を反転した信号を端子Ｑ２から出力する。
【００３０】
記憶回路１３は、モード端子Ｍ２に入力されるモード信号ＭＤ２を端子Ｄから入力する。記憶回路１３は、リセット端子ＲＳＴに入力されるリセット信号ＲＳを端子Ｇから入力する。記憶回路１３は、端子Ｇにリセット信号ＲＳが入力されているときの、端子Ｄに入力されているモード信号ＭＤ２の状態を保持し、保持信号ＨＭＤ２を端子Ｑ１から出力する。記憶回路１３は、端子Ｑ１から出力する保持信号ＨＭＤ２を反転した信号を端子Ｑ２から出力する。なお、端子Ｑ２は、未使用である。
【００３１】
ＮＡＮＤ回路Ｚ１は、記憶回路１２の端子Ｑ２から出力される反転された保持信号ＨＭＤ１及び記憶回路１３の端子Ｑ１から出力される保持信号ＨＭＤ２を入力する。ＮＡＮＤ回路Ｚ１は、入力した信号をＮＡＮＤ演算し、選択信号ＳＥＬとして選択回路１４に出力する。具体的には、ＮＡＮＤ回路Ｚ１は、記憶回路１２の端子Ｑ２からの‘Ｈ’状態の信号及び記憶回路１３の端子Ｑ１からの‘Ｈ’状態の信号を入力して、‘Ｌ’状態の選択信号ＳＥＬを出力する。
【００３２】
選択回路１４は、水晶発振回路１１から出力される内部クロックＩＣＬＫを端子Ａから入力する。選択回路１４は、モード／外部クロック端子Ｍ１／ＣＬＫから入力される外部クロックＯＣＬＫを端子Ｂに入力する。選択回路１４は、ＮＡＮＤ回路Ｚ１から出力される選択信号ＳＥＬを端子Ｓから入力する。選択回路１４は、端子Ｓに入力される選択信号ＳＥＬの状態に応じて、端子Ａに入力される内部クロックＩＣＬＫ又は端子Ｂに入力される外部クロックＯＣＬＫの一方を端子Ｘから出力する。
【００３３】
具体的には、選択回路１４は、端子Ｓに‘Ｈ’状態の選択信号ＳＥＬが入力された場合、端子Ａに入力される内部クロックＩＣＬＫを端子Ｘから出力する。端子Ｓに‘Ｌ’状態の選択信号ＳＥＬが入力された場合、端子Ｂに入力される外部クロックＯＣＬＫを端子Ｘから出力する。
【００３４】
ＰＬＬ回路１５は、選択回路１４の端子Ｘから出力される内部クロックＩＣＬＫ又は外部クロックＯＣＬＫを逓倍して出力する。
クロック制御回路１６は、ＰＬＬ回路１５から出力される逓倍された内部クロックＩＣＬＫ又は外部クロックＯＣＬＫを入力する。また、クロック制御回路１６は、選択回路１４から出力される内部クロックＩＣＬＫ又は外部クロックＯＣＬＫを入力する。クロック制御回路１６は、ＰＬＬ回路１５から出力されるクロック又は選択回路１４から出力されるクロックの一方を選択して、ＣＰＵ１７の動作クロックＭＣＬＫとして出力する。
【００３５】
以下、図２の回路図の動作について、マイクロコンピュータ１０の各部における信号のタイミングチャートを用いて説明する。
図３は、マイクロコンピュータの各部における信号のタイミングチャートを示す図である。なお、図３に示す斜線は、信号の不定状態を示す。
【００３６】
図３（ａ）に示す波形Ｂ１は、水晶発振端子Ｘ０に生じている信号の波形を示す。図３（ｂ）に示す波形Ｂ２は、リセット端子ＲＳＴに入力されるリセット信号ＲＳの波形を示す。図３（ｃ）に示す波形Ｂ３は、モード／外部クロック端子Ｍ１／ＣＬＫに入力されるモード信号ＭＤ１及び外部クロックＯＣＬＫの波形を示す。図３（ｄ）に示す波形Ｂ４は、モード端子Ｍ２に入力されるモード信号ＭＤ２の波形を示す。図３（ｅ）に示す波形Ｂ５は、記憶回路１２の端子Ｑ１から出力される保持信号ＨＭＤ１の波形を示す。図３（ｆ）に示す波形Ｂ６は、記憶回路１３の端子Ｑ１から出力される保持信号ＨＭＤ２の波形を示す。図３（ｇ）に示す波形Ｂ７は、ＮＡＮＤ回路Ｚ１から出力される選択信号ＳＥＬの波形を示す。図３（ｈ）に示す波形Ｂ８は、水晶発振回路１１から出力される内部クロックＩＣＬＫの波形を示す。図３（ｉ）に示す波形Ｂ９は、選択回路１４から出力されるクロックの波形を示す。
【００３７】
ＣＰＵ１７の動作モードを決めるには、リセット端子ＲＳＴに入力されるリセット信号ＲＳとともにモード信号ＭＤ１，ＭＤ２を、モード／外部クロック端子Ｍ１／ＣＬＫ、モード端子Ｍ２に入力する。
【００３８】
外部クロックＯＣＬＫをＣＰＵ１７の動作クロックＭＣＬＫとして使用するには、リセット信号ＲＳの入力中に、モード／外部クロック端子Ｍ１／ＣＬＫに‘Ｌ’状態のモード信号ＭＤ１を入力し、続けて外部クロックＯＣＬＫを入力する。さらに、モード端子Ｍ２に‘Ｈ’状態の信号を入力する。すなわち、図２のリセット端子ＲＳＴ、モード／外部クロック端子Ｍ１／ＣＬＫ、及びモード端子Ｍ２に、図３に示す波形Ｂ２，Ｂ３、及びＢ４の信号を入力する。
【００３９】
記憶回路１２は、リセット信号ＲＳが入力されているときの、モード／外部クロック端子Ｍ１／ＣＬＫに入力されているモード信号ＭＤ１を保持し、保持信号ＨＭＤ１を出力する。波形Ｂ２が‘Ｌ’状態にあるとき（リセット信号ＲＳが入力されているとき）、モード／外部クロック端子Ｍ１／ＣＬＫに入力されているモード信号ＭＤ１は、波形Ｂ３より‘Ｌ’状態にある。よって、記憶回路１２の端子Ｑ１からは、波形Ｂ５に示すように、‘Ｌ’状態の保持信号ＨＭＤ１が出力される。なお、このモード信号は、ＣＰＵ１７にも入力される。ＣＰＵ１７は、保持信号ＨＭＤ１に応じた動作モードで動作する。
【００４０】
記憶回路１３は、リセット信号ＲＳが入力されているときの、モード端子Ｍ２に入力されているモード信号ＭＤ２を保持し、保持信号ＨＭＤ２を出力する。波形Ｂ２が‘Ｌ’状態にあるとき（リセット信号ＲＳが入力されているとき）、モード端子Ｍ２に入力されているモード信号ＭＤ２は、波形Ｂ４より‘Ｈ’状態にある。よって、記憶回路１３の端子Ｑ１からは、波形Ｂ６に示すように、‘Ｈ’状態の保持信号ＨＭＤ２が出力される。なお、この信号は、ＣＰＵ１７にも入力される。ＣＰＵ１７は、保持信号ＨＭＤ２に応じた動作モードで動作する。
【００４１】
ＮＡＮＤ回路Ｚ１は、記憶回路１２の端子Ｑ２から出力される、反転された保持信号ＨＭＤ１と記憶回路１３の端子Ｑ１から出力される保持信号ＨＭＤ２を入力する。ＮＡＮＤ回路Ｚ１は、入力した信号をＮＡＮＤ演算した、選択信号ＳＥＬを出力する。ＮＡＮＤ回路Ｚ１は、波形Ｂ５を反転した‘Ｈ’状態の信号、及び‘Ｈ’状態の波形Ｂ６を入力するので、波形Ｂ７に示す‘Ｌ’状態の選択信号ＳＥＬを出力する。
【００４２】
選択回路１４の端子Ａには、波形Ｂ８に示す内部クロックＩＣＬＫが入力される。選択回路１４の端子Ｂには、波形Ｂ３に示す外部クロックＯＣＬＫが入力される。選択回路１４は、端子Ｓに入力される選択信号ＳＥＬに応じて、端子Ｘから内部クロックＩＣＬＫ又は外部クロックＯＣＬＫを出力する。選択回路１４は、波形Ｂ７に示す‘Ｌ’状態の選択信号ＳＥＬを端子Ｓから入力するので、波形Ｂ９に示すように、端子Ｂに入力されている外部クロックＯＣＬＫを出力する。
【００４３】
外部クロックＯＣＬＫ、及びＰＬＬ回路１５によって逓倍された外部クロックＯＣＬＫは、クロック制御回路１６に入力される。クロック制御回路１６は、どちらか一方をＣＰＵ１７の動作クロックＭＣＬＫとして出力する。
【００４４】
なお、内部クロックＩＣＬＫをＣＰＵ１７の動作クロックＭＣＬＫとするには、モード／外部クロック端子Ｍ１／ＣＬＫに‘Ｈ’状態のモード信号ＭＤ１を入力するか、又はモード端子Ｍ２に‘Ｌ’状態のモード信号ＭＤ２を入力する。
【００４５】
以上より、リセット信号が入力されているときに、モード端子からモード信号を入力し、記憶回路で保持する。モード信号が記憶回路にて記憶された後は、モード端子を自由に使用することができるので、モード信号が記憶回路にて記憶された後は、モード端子に外部クロックを入力することができ、モード端子を外部クロック及びモード信号を入力する端子として兼用でき、端子数の増加を抑えることができる。
【００４６】
また、ＣＰＵの動作モードを指定するためのモード端子を持ったマイクロコンピュータにおいては、モード信号が記憶回路にて記憶されるので、モード端子に外部クロックを入力でき、外部クロックを入力するための新たな端子は不要となる。
【００４７】
なお、１つのモード信号で動作クロックを外部クロック又は内部クロックに決定することができる。この場合、モード端子ＭＤ２、記憶回路１３を省略し、記憶回路１２の端子Ｑ２を直接、選択回路１４の端子Ｓに接続するようにする。
【００４８】
また、３つ以上のモード信号の組み合わせで動作クロックを外部クロック又は内部クロックに決定することができる。この場合、モード信号を入力する端子、及びモード信号を保持して出力する記憶回路を追加する。そして、保持されるモード信号を、ＮＡＮＤ回路Ｚ１に入力するようにする。
【００４９】
なお、記憶回路１２，１３に、Ｄ−フリップフロップ回路を用いてもよい。図４は、Ｄ−フリップフロップ回路を用いた場合のマイクロコンピュータの回路構成図である。図４のマイクロコンピュータ２０は、マイクロコンピュータ１０に対し、記憶回路１２，１３がＤ−フリップフロップ（以下Ｄ−ＦＦ）回路１２ａ，１３ａとなっている。Ｄ−ＦＦ回路１２ａ，１３ａは、端子ＣＫに入力されるリセット信号ＲＳの立ち上がりで、端子Ｄに入力されているモード信号ＭＤ１，ＭＤ２を保持して、保持信号ＨＭＤ１，ＨＭＤ２を端子Ｑ１から出力する。また、Ｄ−ＦＦ回路１２ａ，１３ａは、端子Ｑ１から出力する保持信号ＨＭＤ１，ＨＭＤ２を反転した信号を端子Ｑ２から出力する。
【００５０】
図５は、Ｄ−ＦＦ回路を用いた場合の各部における信号のタイミングチャートである。なお、図５に示す斜線は、信号の不定状態を示す。
図５（ａ）に示す波形Ｃ１は、水晶発振端子Ｘ０に生じている信号の波形を示す。
【００５１】
図５（ｂ）に示す波形Ｃ２は、リセット端子ＲＳＴに入力されるリセット信号ＲＳの波形を示す。リセット信号ＲＳが‘Ｌ’状態から‘Ｈ’状態に立ち上がったとき、ＣＰＵ１７はリセットされる。
【００５２】
図５（ｃ）に示す波形Ｃ３は、モード／外部クロック端子Ｍ１／ＣＬＫに入力されるモード信号ＭＤ１及び外部クロックＯＣＬＫの波形を示す。モード／外部クロック端子Ｍ１／ＣＬＫには、波形Ｃ２に示すように、‘Ｌ’状態のモード信号ＭＤ１が入力され、その後、外部クロックＯＣＬＫが入力される。
【００５３】
図５（ｄ）に示す波形Ｃ４は、モード端子Ｍ２に入力されるモード信号ＭＤ２の波形を示す。常に‘Ｈ’状態のモード信号ＭＤ２が入力されているとする。
図５（ｅ）に示す波形Ｃ５は、Ｄ−ＦＦ回路１２ａの端子Ｑ１から出力される保持信号ＨＭＤ１の波形を示す。Ｄ−ＦＦ回路１２ａは、リセット信号ＲＳの立ち上がりで、モード／外部クロック端子Ｍ１／ＣＬＫに入力されているモード信号ＭＤ１の状態を保持して、保持信号ＨＭＤ１を出力する。波形Ｃ２，Ｃ３より、波形Ｃ５は、リセット信号ＲＳの立ち上がりで、不定状態から‘Ｌ’状態の信号波形となる。
【００５４】
図５（ｆ）に示す波形Ｃ６は、Ｄ−ＦＦ回路１３ａの端子Ｑ１から出力される保持信号ＨＭＤ２の波形を示す。Ｄ−ＦＦ回路１３ａは、リセット信号ＲＳの立ち上がりで、モード端子Ｍ２に入力されているモード信号ＭＤ２の状態を保持して出力する。波形Ｃ２，Ｃ４より、波形Ｃ６は、リセット信号の立ち上がりで、不定状態から‘Ｈ’状態の信号波形となる。
【００５５】
図５（ｇ）に示す波形Ｃ７は、ＮＡＮＤ回路Ｚ１から出力される選択信号ＳＥＬ信号の波形を示す。ＮＡＮＤ回路Ｚ１には、波形Ｃ５を反転した信号及び波形Ｃ６の信号が入力されるので、ＮＡＮＤ回路Ｚ１は、波形Ｃ７に示すように‘Ｌ’状態の選択信号ＳＥＬを出力する。
【００５６】
図５（ｈ）に示す波形Ｃ８は、水晶発振回路１１から出力される内部クロックＩＣＬＫの波形を示す。
図５（ｉ）に示す波形Ｃ９は、選択回路１４から出力される外部クロックＯＣＬＫの波形を示す。選択回路１４の端子Ｓには、波形Ｃ７の信号、すなわち‘Ｌ’状態の選択信号ＳＥＬが入力されるので、端子Ｘからは、波形Ｃ９に示す外部クロックＯＣＬＫが出力される。なお、波形Ｃ９では、外部クロックＯＣＬＫが出力される前は、内部クロックＩＣＬＫが出力されていたように示してある。
【００５７】
このように、Ｄ−ＦＦ回路は、リセット信号の立ち上がり時に、モード端子に入力されているモード信号を保持して出力する。その後、外部クロックをモード端子から入力する。すなわち、モード信号がＦＦ−回路にて記憶された後は、モード端子を自由に使用することができるので、外部クロックを入力するための新たな端子は不要である。
【００５８】
なお、ＦＦ回路は、リセット信号ＲＳの立下りにおいて、モード信号ＭＤ１，ＭＤ２を保持するものであってもよい。
次に本発明の第２の実施の形態について説明する。
【００５９】
図６は、本発明の第２の実施の形態に係るマイクロコンピュータの回路構成図である。図に示すマイクロコンピュータ３０は、第１の実施の形態のマイクロコンピュータ１０に対し、ＮＡＮＤ回路Ｚ１の出力が水晶発振回路１１に入力されるようになっている。第１の実施の形態と同じものには同じ番号を付し、説明は省略する。
【００６０】
水晶発振回路１１は、ＦＥＴトランジスタＱ１，Ｑ２、インバータ回路Ｚ２、ＮＡＮＤ回路Ｚ３、及びシュミットトリガー回路Ｚ４から構成されている。
ＦＥＴトランジスタＱ１は、ｎチャネルのＦＥＴトランジスタである。ゲートに‘Ｈ’状態の信号が入力されるとソース−ドレイン間をオンする。ＦＥＴトランジスタＱ２は、ｐチャネルのＦＥＴトランジスタである。ゲートに‘Ｌ’状態の信号が入力されるとソース−ドレイン間をオンする。
【００６１】
ＦＥＴトランジスタＱ１，Ｑ２は、互いのソース、ドレインが接続されている。ＦＥＴトランジスタＱ１，Ｑ２のドレインは、ＮＡＮＤ回路Ｚ３の入力に接続されている。ＮＡＮＤ回路Ｚ３の出力は、ＦＥＴトランジスタＱ１，Ｑ２のソースに接続されている。
【００６２】
ＮＡＮＤ回路Ｚ１の出力は、ＦＥＴトランジスタＱ１のゲート及びＮＡＮＤ回路Ｚ３の他方の入力と接続されている。ＮＡＮＤ回路Ｚ１の出力は、インバータ回路Ｚ２を介してＦＥＴトランジスタＱ２のゲートと接続されている。
【００６３】
水晶発振端子Ｘ１は、ＮＡＮＤ回路Ｚ３の入力と接続されている。ＮＡＮＤ回路Ｚ３の出力は、水晶発振端子Ｘ０と接続されている。すなわち、ＮＡＮＤ回路Ｚ３は、水晶発振端子Ｘ０，Ｘ１に接続される水晶発振子と帰還回路を構成するようになっている。
【００６４】
シュミットトリガー回路Ｚ４は、ＮＡＮＤ回路Ｚ３の出力と接続されている。シュミットトリガー回路Ｚ４は、ＮＡＮＤ回路Ｚ３から出力される発振信号を整形し、内部クロックＩＣＬＫとして選択回路１４に出力する。
【００６５】
水晶発振回路１１は、水晶発振端子Ｘ０，Ｘ１に接続される水晶発振子に、並列に挿入される抵抗、すなわちＦＥＴトランジスタＱ１，Ｑ２のソース−ドレイン間の抵抗と、水晶発振子の振動周波数とが所定の関係を満たしているとき、水晶発振子の振動周波数で発振する。水晶発振回路１１のＦＥＴトランジスタＱ１，Ｑ２のソース−ドレイン間の抵抗は、マイクロコンピュータ３０の製造過程で固定されるので、水晶発振端子Ｘ０，Ｘ１には、決まった振動周波数の水晶発振子が接続されることになる。
【００６６】
このような、水晶発振回路１１において、ＮＡＮＤ回路Ｚ１から‘Ｈ’状態の選択信号ＳＥＬが出力されると、ＦＥＴトランジスタＱ１のソース−ドレイン間がオンする。また、選択信号ＳＥＬは、インバータ回路Ｚ２によって、‘Ｌ’状態の信号に反転され、ＦＥＴトランジスタＱ２のソース−ドレイン間がオンする。また、ＮＡＮＤ回路Ｚ３の入力に‘Ｈ’状態の選択信号ＳＥＬが入力される。
【００６７】
これにより、水晶発振端子Ｘ０，Ｘ１に接続される水晶発振子間に、並列にＦＥＴトランジスタＱ１，Ｑ２のソース−ドレイン間の抵抗が生じ、水晶発振子の振動周波数で発振する。水晶発振回路１１は、発振した信号を内部クロックＩＣＬＫとして選択回路１４の端子Ａに出力する。
【００６８】
なお、ＮＡＮＤ回路Ｚ１からは‘Ｈ’状態の選択信号ＳＥＬが出力されているので、選択回路１４は、端子Ａに入力される内部クロックＩＣＬＫを端子Ｘから出力する。
【００６９】
ＮＡＮＤ回路Ｚ１から‘Ｌ’状態の選択信号ＳＥＬが出力されると、ＦＥＴトランジスタＱ１のソース−ドレイン間がオフする。また、選択信号ＳＥＬは、インバータ回路Ｚ２によって反転され、‘Ｈ’状態の信号となり、ＦＥＴトランジスタＱ２のソース−ドレイン間がオフする。また、ＮＡＮＤ回路Ｚ３の一方の入力端子に‘Ｌ’状態の選択信号ＳＥＬが入力される。
【００７０】
これにより、ＮＡＮＤ回路Ｚ３の出力端子は常に‘Ｈ’状態となり発振が止まる。また、ＦＥＴトランジスタＱ１，Ｑ２のソース−ドレイン間はオフ状態であり、ＮＡＮＤ回路Ｚ３の入力端子−出力端子間に漏れ電流が流れない。
【００７１】
なお、ＮＡＮＤ回路Ｚ１からは‘Ｌ’状態の選択信号ＳＥＬが出力されているので、選択回路Ｚ１４は、端子Ｂに入力される外部クロックＯＣＬＫを端子Ｘから出力する。
【００７２】
すなわち、内部クロックＩＣＬＫがＣＰＵ１７の動作クロックとされる場合にのみ、水晶発振回路１１は、発振動作を行う。これにより、消費電流を抑えることができる。また、水晶発振回路１１は、発振動作を止められているとき、ＦＥＴトランジスタＱ１，Ｑ２のソース−ドレイン間はオフ状態であり、ＮＡＮＤ回路Ｚ３の入力端子−出力端子間に漏れ電流が流れず、消費電力を抑えることができる。
【００７３】
なお、記憶回路１２，１３の替わりに、図４で示したＤ−ＦＦ回路１２ａ，１３ａを用いた場合でも、同様に、水晶発振回路１１の発振動作を止めることができる。
【００７４】
図７は、リセット信号と内部クロックのタイミングチャートを示す図で、（ａ）は、記憶回路におけるタイミングチャート、（ｂ）はＤ−ＦＦ回路におけるタイミングチャートを示す。
【００７５】
記憶回路１２，１３では、リセット信号ＲＳが端子Ｇに入力されるとともに、モード信号ＭＤ１，ＭＤ２が保持されて出力される。これにより、図７（ａ）に示すように、リセット信号ＲＳが‘Ｌ’状態になるとともに、水晶発振回路１１は、発振動作を止め、内部クロックＩＣＬＫの出力を止める。
【００７６】
Ｄ−ＦＦ回路では、端子ＣＫに入力されるリセット信号ＲＳの立ち上がりでモード信号が保持されて出力される。これにより、図７（ｂ）に示すように、リセット信号ＲＳが‘Ｌ’状態から‘Ｈ’状態に立ち上がるまで、水晶発振回路１１は、内部クロックＩＣＬＫを出力し、その後、発振動作を止め、内部クロックＩＣＬＫの出力を止める。
【００７７】
次に本発明の第３の実施の形態について説明する。
図８は、本発明の第３の実施の形態に係るマイクロコンピュータの回路構成図である。図に示すマイクロコンピュータ４０は、第２の実施の形態のマイクロコンピュータ３０に対し、ＮＯＲ回路Ｚ５、ＡＮＤ回路Ｚ６が追加されている。第２の実施の形態と同じものには同じ番号を付し、説明は省略する。
【００７８】
ＣＰＵ１７は、消費電力を抑えるために、動作クロックＭＣＬＫの供給を停止させるプログラムを実行すると、‘Ｈ’状態のストップ信号ＳＴを出力する。
ＮＯＲ回路Ｚ５の入力の一端は、ＮＡＮＤ回路Ｚ１の出力と接続され、他端は、ＣＰＵ１７のストップ信号ＳＴを出力する信号線と接続されている。ＮＯＲ回路Ｚ５の出力は、水晶発振回路１１のインバータ回路Ｚ２の入力に接続されている。
【００７９】
ＮＯＲ回路Ｚ５は、ＮＡＮＤ回路Ｚ１の選択信号が‘Ｌ’状態又はＣＰＵ１７からのストップ信号ＳＴが‘Ｈ’状態であれば、‘Ｌ’状態の信号を出力する。ＡＮＤ回路Ｚ６の一端は、モード／外部クロック端子Ｍ１／ＣＬＫと接続されている。他端は、ＣＰＵ１７のストップ信号ＳＴを出力する信号線と接続されている。ＡＮＤ回路Ｚ６の出力は、選択回路１４の端子Ｂと接続されている。
【００８０】
ＡＮＤ回路Ｚ６は、ＣＰＵ１７のストップ信号ＳＴが‘Ｌ’状態及びモード／外部クロック端子Ｍ１／ＣＬＫの外部クロックＯＣＬＫが‘Ｈ’状態であれば‘Ｈ’状態の信号を出力する。すなわち、ＡＮＤ回路Ｚ６は、ＣＰＵ１７のストップ信号ＳＴが‘Ｌ’状態であれば、外部クロックＯＣＬＫがＡＮＤ回路Ｚ６から出力される。
【００８１】
以下、マイクロコンピュータ４０の動作について説明する。
ＣＰＵ１７が消費電力を抑えるため、‘Ｈ’状態のストップ信号ＳＴを出力したとする。これにより、ＮＯＲ回路Ｚ５の他端には、‘Ｈ’状態のストップ信号ＳＴが入力される。ＮＯＲ回路Ｚ５は、‘Ｌ’状態の信号を水晶発振回路１１のＦＥＴトランジスタＱ１のゲート及びインバータ回路Ｚ２に出力する。これにより、水晶発振回路１１は、内部クロックＩＣＬＫを出力しない。
【００８２】
また、ＡＮＤ回路Ｚ６の他端にも、‘Ｈ’状態のストップ信号ＳＴが入力され、ＡＮＤ回路Ｚ６は、モード／外部クロック端子Ｍ１／ＣＬＫから入力される外部クロックＯＣＬＫを選択回路１４に出力しない。
【００８３】
これにより、消費電力を低減するプログラムが実行され、ストップ信号が出力されると、内部クロック及び外部クロックの供給が停止され、消費電力を低減することができる。
【００８４】
なお、‘Ｈ’状態のストップ信号ＳＴが出力されていない場合において、ＮＡＮＤ回路Ｚ１から‘Ｌ’状態の選択信号ＳＥＬが出力されると（外部クロックＯＣＬＫが動作クロックＭＣＬＫとして選択される）、ＮＯＲ回路Ｚ５は、‘Ｌ’状態の信号を水晶発振回路１１に出力し、水晶発振回路１１は、発振動作を行わない。
【００８５】
次に本発明の第４の実施の形態について説明する。
図９は、本発明の第４の実施の形態に係るマイクロコンピュータの回路構成図である。図に示すマイクロコンピュータ５０は、第１の実施の形態のマイクロコンピュータ１０に対し、ＰＬＬ回路１５の接続位置が異なっている。第１の実施の形態と同じものには同じ番号を付し、説明は省略する。
【００８６】
マイクロコンピュータ５０では、水晶発振回路１１から出力される内部クロックＩＣＬＫは、ＰＬＬ回路１５に入力される。また、水晶発振回路１１から出力される内部クロックＩＣＬＫは、クロック制御回路１６に入力される。
【００８７】
ＰＬＬ回路１５は、水晶発振回路１１から出力される内部クロックＩＣＬＫの周波数を逓倍し、選択回路１４の端子Ａに出力する。
すなわち、内部クロックＩＣＬＫのみ逓倍されるように、ＰＬＬ回路１５を水晶発振回路１１と選択回路１４の間に接続することによって、外部クロックＯＣＬＫはＰＬＬ回路１５によって逓倍されない。よって、高速な外部クロックでＣＰＵ１７を動作させる場合や、外部クロックで高速動作試験を行う場合、外部クロックは、ＰＬＬ回路１５によって逓倍されないので、ＰＬＬ回路１５のロック時間を低減でき、ＣＰＵ１７の立ち上がり時間の短縮、又は高速動試験の時間を短縮することができる。
【００８８】
【発明の効果】
以上説明したように本発明では、記憶回路は、外部クロック及び使用情報信号が入力される入力端子の使用情報信号を保持して選択回路に出力する。選択回路は、使用情報信号の状態に応じて、内部クロック又は外部クロックを出力する。よって、使用情報信号が記憶回路にて記憶された後は、入力端子に外部クロックを入力することができ、入力端子を外部クロック及び使用情報信号を入力する端子として兼用でき、端子数の増加を抑えることができる。
【図面の簡単な説明】
【図１】本発明の原理を説明する原理図である。
【図２】本発明の第１の実施の形態に係るマイクロコンピュータの回路構成図である。
【図３】マイクロコンピュータの各部における信号のタイミングチャートを示す図である。
【図４】Ｄ−フリップフロップ回路を用いた場合のマイクロコンピュータの回路構成図である。
【図５】Ｄ−ＦＦ回路を用いた場合の各部における信号のタイミングチャートである。
【図６】本発明の第２の実施の形態に係るマイクロコンピュータの回路構成図である。
【図７】リセット信号と内部クロックのタイミングチャートを示す図で、（ａ）は、記憶回路におけるタイミングチャート、（ｂ）はＤ−ＦＦ回路におけるタイミングチャートを示す。
【図８】本発明の第３の実施の形態に係るマイクロコンピュータの回路構成図である。
【図９】本発明の第４の実施の形態に係るマイクロコンピュータの回路構成図である。
【図１０】従来の半導体装置の水晶発振回路を示す。
【図１１】水晶発振端子にインバータ回路を接続した半導体装置の構成図である。
【符号の説明】
１ 半導体装置
２，１１ 水晶発振回路
３，１２，１３ 記憶回路
４，１４ 選択回路
１０，２０ マイクロコンピュータ
１２ａ，１３ａ Ｄ−ＦＦ回路
１５ ＰＬＬ回路
１６ クロック制御回路
１７ ＣＰＵ
Ｑ１，Ｑ２ ＦＥＴトランジスタ
Ｚ１ ＮＡＮＤ回路
Ｚ２ インバータ回路
Ｚ３ ＮＡＮＤ回路
Ｚ４ シュミットトリガー回路
Ｚ５ ＮＯＲ回路
Ｚ６ ＡＮＤ回路
ＩＮ 入力端子
ＲＳＴ リセット端子
Ｘ０，Ｘ１ 水晶発振端子
Ｍ１／ＣＬＫ モード／外部クロック端子
Ｍ２ モード端子
Claims (6)
- 内部クロック又は外部クロックに同期して動作する半導体装置において、
外付けされる水晶発振子の振動周波数に基づいた内部クロックを発生する水晶発振回路と、
外部クロックの使用情報を示す使用情報信号及び前記外部クロックが入力される入力端子と、
リセット信号が入力されたときの前記使用情報信号の状態を保持して出力する記憶回路と、
前記使用情報信号の状態に応じて前記内部クロック又は前記外部クロックの一方を出力する選択回路と、
を有することを特徴とする半導体装置。 - 前記水晶発振回路は、前記内部クロックの発生を制御する制御回路を有し、前記使用情報信号に応じて前記内部クロックの発生を停止することを特徴とする請求項１記載の半導体装置。
- 前記制御回路は、前記使用情報信号が前記外部クロックの使用を示す使用情報である場合に前記内部クロックの発生を停止することを特徴とする請求項２記載の半導体装置。
- 内部から発生するクロック停止信号に応じて、前記外部クロックの入力を遮断する遮断回路を有し、
前記水晶発振回路は、前記クロック停止信号に応じて前記内部クロックの発生を停止する制御回路を有することを特徴とする請求項１記載の半導体装置。 - 前記水晶発振回路から出力される前記内部クロックを逓倍して前記選択回路に出力するフェイズロックループ回路を有することを特徴とする請求項１記載の半導体装置。
- 前記入力端子には前記リセット信号が入力されているときに前記使用情報信号が入力され、続いて前記外部クロックが入力されることを特徴とする請求項１記載の半導体装置。
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