JP4894014B2 - 集積回路のための電源の適応制御 - Google Patents

Description

本発明は、集積回路（ＩＣ）内の電源を制御するための回路装置および方法に関する。特に、本発明は、各アイランドの供給電圧、クロック周波数等のパラメータを個別に制御可能な、電気的に絶縁されたアイランドに下位分割される集積回路に関する。

電力効率性は、回路技術がより小さな機能サイズにスケーリングされるに連れて、大きな問題となってきている。高パフォーマンスの適用については、スケーリングされた技術は、パッケージおよび冷却部品の電力制限を超えない限りにおいて、より高い動作周波数およびより高いレベルの集積化を提供する。携帯型の適用のための要件は、一層厳しく、その理由は、バッテリー寿命がエネルギー消費に依存するからである。バッテリー技術における進歩にもかかわらず、低コストで小さな形状係数のデバイスに対する要求が、利用可能なエネルギー供給を、バッテリーサイズを縮小することによりほぼ一定に保ってきた。低電力および低電圧設計は、ＵＬＳＩ（Ultra Large Scale Integration）設計におけるさらなる進歩において重要であろう。

電源電圧を低下させることは、著しい電力の節約をもたらす。しかしながら、電源電圧を減少させるには、回路遅延も増加することが認められ、このことは、チップの動作周波数を低下させる可能性があり、結果として、回路パフォーマンスの劣化をもたらす。よって、回路パフォーマンスと電力削減の間には、トレードオフがある。

基本的に、システムパフォーマンスを損なわずに電源電圧を下げる２通りのやり方が、提案されている。１つの一般的な技術は、ＩＣの設計段階の間に、最適な、例えば最も低い電源電圧を決定することである。これが、ＩＣ全体について行なわれる場合、より低いエネルギー消費は、上述したように、ゲート遅延の増加という犠牲を払うことになり、これは、減少したシステムパフォーマンスをもたらす。このパフォーマンスの減少が望まれない場合、ＩＣを、異なる機能領域に区分することができ、各領域は、それ自体の専用の供給電圧、いわゆる‘電圧のアイランド’で駆動される。ＩＣの重要でない領域のパフォーマンス要件は、重要な領域のパフォーマンス要件よりも低いため、これらの供給電圧を低下させて、システムパフォーマンスを劣化させることなく、電力を節約することができる。重要でない領域の理想的または最も低い供給電圧は、設計段階の間に決定され、一方で、重要な領域は、公称供給電圧で駆動される。他の技術は、動的供給スケーリングであり、これは、システムパフォーマンスを犠牲にすることなく、動作中のシステムの平均エネルギー消費を減少させることができる。作業負荷要求に応じて動作周波数および電源電圧の両方を動的に変化させることにより、処理ユニットが、常に、最小量のエネルギーを消費しつつ、正確な所望のパフォーマンスレベルで動作する。減少された作業負荷の期間中、動的供給スケーリングは、固定の高電圧で動作する代わりに、供給電圧を低下させて計算を減速し、処理ユニットがアイドルすることを可能にする。ＩＣが異なる機能領域に区分される場合には、述べられた技術の両方を、組合せることもできる。

米国サンノゼ（San Jose）における、２００２年１１月１０〜１４日のＩＣＣＡＤ２０２の会報１９５〜２０２頁、レイキー（Lackey）らの‘電圧アイランドを用いたシステムオンチップ設計向けの電力およびパフォーマンスの管理（Managing power and performance for system-on-chip designs using Voltage Islands）’において、システムオンチップ（ＳｏＣ：System-on-Chip）設計の電力消費を減少させるために、“電圧アイランド”と呼ばれるシステムアーキテクチャが提案されている。電圧アイランドの方法論は、設計者がＳｏＣ設計の機能ブロックを独立して最適化し、それらの最適供給電圧で動作させることを可能にする。従って、各機能ブロックは、設計の残りの部分とは異なる電力特性を持つことができる。しかしながら、電圧アイランドは、アイランド境界において、内部供給電圧（アイランド電圧）と外部供給電圧の間で起こり得る、大きさおよびタイミングの両方の差を扱う追加の回路を必要とする。電圧アイランドのレシーバは、この機能を、親ブロックからアイランドへと向かう信号に対して行い、一方で、電圧アイランドのドライバセルは、同等の機能を、アイランドから親ブロックへと行う。これらのドライバおよびレシーバは、広範囲の動作電圧に対して、信頼性のある電圧レベルのシフティングを提供しなければならず、かつこれを、信号遅延またはデューティサイクルに対する最小のインパクトで行なわなければならない。

さらに、単一チップ上の異なる機能領域に使用される適応性の電圧供給が、提案されている。これにより、これらの領域の供給電圧は、個別に最適化することができ、よって、さらなるパフォーマンス最適化を可能にする。例えば、２００２年１１月の固体素子回路のＩＥＥＥジャーナル（IEEE Journal of Solid-State Circuits）、Ｖｏｌ．３７、Ｎｏ．１１、１４４１〜１４４７頁、‘動的電圧スケーリングおよび動的周波数スケーリングのサポートを有する３２ビットＰｏｗｅｒＰＣシステムオンチップ（A 32-bit PowerPC system-on-a-chip with support for dynamic voltage scaling and dynamic frequency scaling）’において、ノーカ（Nowka）らは、動的電圧スケーリングおよびオンザフライ周波数スケーリングを用いて、動的に変化するパフォーマンス要求に適応する、システムオンチッププロセッサを述べている。ＳｏＣは、有効電力の削減技術を用いて、電力消費を、アプリケーションの要件に動的に整合させる。有効電力の消費は、リソース要求が低い場合に、動的な電圧スケーリング、動的な周波数スケーリング、ユニットおよびレジスタレベルの機能クロックゲーティングの使用を通じて削減される。ＳｏＣにおける動的な電圧スケーリングをサポートするために、電力配分が、４つの別個の電力領域に分割されており、そのうちの２つの領域が電圧制御される。

加えて、米国サンフランシスコにおける２００３年２月８〜１３日のＩＥＥＥ国際固体素子回路会議（IEEE International Solid State Circuits Conference）、技術論文ダイジェスト（Digest of Technical Papers）１０８〜１０９頁、‘チップマルチプロセッサ向けの適応性ユニバーサル制御を有する自律分散型の低電力システム（An autonomous decentralized low-power system with adaptive-universal control for a chip multi-processor）’において、ミヤザキ（Miyazaki）らは、自律分散型のシステムを述べており、このシステムでは、各プロセッサが、指定されたパフォーマンスを維持しながら、最小限の電力消費で動作することができる。電源およびクロックは、大域ルーティングラインによって各モジュールに供給され、各モジュールには、電圧調整器およびクロック分割器が設けられる。各モジュールにおける自動式（self-instructed）のルックアップテーブルが、各モジュールに印加される電圧および周波数を決定する。複合型のビルトイン自己テストユニットが、初期チップ検査段階の間に各モジュールのパフォーマンスを測定し、データを、各ルックアップテーブルに送り、記憶させて使用する。

しかしながら、上述の分散化システムは、高パフォーマンスの適応および電力変換回路を必要とし、これは、面積オーバーヘッドおよび処理要件を増加させる。

従って、本発明の目的は、集積回路の電気的に絶縁されたアイランドへの電源を独立制御するための、低い面積オーバーヘッドを有する簡素な適応制御スキームを提供することである。

この目的は、請求項１に記載の回路装置および請求項２１に記載の制御方法によって達成される。

よって、電力制御のための非常に簡潔な自律スキームが、提供され、このスキームでは、制御される供給電圧を、作業負荷、電気的に絶縁された回路領域の要求される回路パフォーマンスなどのような異なるパラメータの関数として広範囲で変化させることができる。個別の電源を調整するために可変抵抗手段を使用することは、ＤＣ−ＤＣ変換器および他の専用回路を必要とする既知の解決策と比べて、低い面積オーバーヘッドの利点を提供し、簡潔なデジタル制御および高速な過渡的応答を可能にする。さらに、ＤＣ−ＤＣ変換器の場合のように、追加の余分な構成要素は必要ではない。基本的に、提案される制御システムは、アイランドの活動および動作条件を検知し、これに対応して、可変抵抗手段を、アイランドすなわち絶縁された回路領域の抵抗変化を補償するように適合させる。

可変抵抗手段は、絶縁された回路領域と少なくとも１つの電源端子との間に直列に接続されたトランジスタ手段を備えてもよい。トランジスタ手段は、絶縁された回路領域とそれらの供給ラインの間に、追加の抵抗を加え、一方で、トランジスタ手段によって導入される直列抵抗値を変化させることによって、電源電圧を制御することができる。よって、集積回路全体の大域電力ネットワークにおいては、変更を必要としない。特に、トランジスタ手段は、絶縁された回路領域のうちの専用回路領域の第１の電源入力と電源端子のうちの第１の電源端子との間に接続された第１のトランジスタと、絶縁された回路領域のうちの専用回路領域の第２の電源入力と電源端子のうちの第２の電源端子との間に接続された第２のトランジスタと、を備えてもよく、局部制御手段は、第１の制御信号を第１のトランジスタに、第２の制御信号を第２のトランジスタに供給するように構成してもよく、第１の制御信号は、第２の制御信号を反転したものであってもよい。これにより、第１および第２のトランジスタの両方がスイッチオフされた際に、絶縁された回路領域のそれぞれを、スタンバイモードに移行させて、回路の電力消費を最小値へと減少させることができる。

トランジスタ手段は、複数のトランジスタセグメントに分割されてもよく、各セグメントまたはセグメントの下位の組（subset）は、局部制御手段によって設定される専用の制御レジスタのビットに接続されている。これにより、抵抗値の個別のデジタル制御を導入することができ、ここで、制御レジスタは、容易にプログラムするか、またはランタイムで再プログラムすることができ、適応性の供給電圧制御を可能にする。

局部制御手段は、平均の電圧変動を補償するための第１の制御機能と、少なくとも２つの電気的に絶縁された回路領域のうちの専用回路領域の活動変化に起因する電圧変動を補償するための第２の制御機能と、を備えてもよい。これにより、低速の制御機能を設けて、環境的な、またはチップ特有の変動を補償することができ、一方で、高速の制御機能を設けて、処理負荷における変動を補償することができる。第１の制御機能を用いて、少なくとも２つの電気的に絶縁された回路のうちの専用回路のクロック周波数を制御してもよい。従って、第１の制御機能を用いて、電源電圧を所望のクロック周波数向けに補正することができる。

第１および第２の制御機能は、制御値を、それぞれの第１および第２のシフトレジスタ手段に設定するように構成されてもよく、前記第１および第２のシフトレジスタ手段を用いて、可変抵抗手段が制御される。次いで、第１および第２の制御機能を、第１および第２のシフトレジスタ手段に選択的に接続するための仲裁手段を設けてもよい。仲裁手段を用いることによって、両方の制御機能が同時に動作することを防ぐことができる。代わりのデコーダ手段を用いて、可変抵抗手段を、制御値に応じて制御してもよい。

さらに、第１の制御機能のための所望の値を記憶するためのルックアップテーブルを備えてもよい。動作周波数と電圧コードワードの値のペアをルックアップテーブルに記憶することによって、第１の制御機能を、所望のパフォーマンスに基づいて設定することができる。

局部制御手段は、制御信号の電圧レベルを変化させること、および制御信号をスイッチングすること、のうちの少なくとも１つを行なうことにより、導電率を制御するように構成されてもよい。これにより、変化動作の種類に基づいて、異なる個別の度合いの導電が達成される。さらに、制御信号を用いて、可変抵抗手段の素子サイズを動的に変化させてもよい。

調整された電源が、クロック生成手段に送られて、少なくとも１つの電気的に絶縁された回路に供給されるクロックが、個別に調整されてもよい。少なくとも１つの電気的に絶縁された回路領域に加えて、回路は、１つまたは複数の制御されない回路領域、例えばＣＧＵ用の回路領域を有してもよい。よって、クロック生成手段を、電源が局部制御手段によって制御されている自律アイランドに配置することができる。

加えて、局部制御手段は、少なくとも２つの絶縁された回路に設けられているトランジスタ素子のバックバイアス電圧を制御するように構成されてもよい。これにより、絶縁された回路領域のパフォーマンスを、トランジスタのバルク端子を適切にバイアスして、それらのしきい値電圧を変化させることにより、個別に制御することができる。

さらに、局部制御手段は、バイパス手段を制御して、少なくとも２つの絶縁された回路の処理パイプラインの少なくとも１つのレジスタ手段をスキップするように構成されてもよい。従って、絶縁された回路領域のパフォーマンスを制御する、他の、または追加の方法を提供して、効率的な構成を達成することができる。

さらに、可変抵抗手段とクロック生成手段とに接続されることができる、調整されたクロック信号を絶縁された回路領域に供給するためのシフトレジスタ手段を設けてもよく、シフトレジスタ手段は、局部制御手段から供給されるバイナリ制御信号に基づいて制御されてもよく、バイナリ制御信号は、絶縁された回路領域のパフォーマンスの増加または減少のいずれかを行なうように、シフトレジスタ手段へとシフトされた少なくとも１つのバイナリ値を定義する。この解決策は、絶縁された回路領域のパフォーマンスを、少なくとも１つの簡潔なバイナリ制御スキームすなわち信号に基づいて、容易に制御できるという利点を提供する。特に、シフトレジスタ手段のビット値を用いて、クロック生成手段の遅延セクションを個別にバイパスしてもよい。よって、クロック生成手段の周波数を、シフトレジスタ手段へとシフトされたビット値に基づいて、直接制御することができる。

他の選択肢として、局部制御手段を、複数のプロファイルモードから、所定のプロファイルモードを選択するように構成してもよく、各プロファイルモードは、絶縁された回路領域のパフォーマンスパラメータセット間の所定の関係を定義する。よって、選択されたプロファイルモードは、物理的変数またはパフォーマンスパラメータが、特定のパフォーマンスを満たすように連続的に修正される、ということを確実にする。特に、パラメータのうちの特定のものを、他のパラメータと結び付けて、これにより個別のパラメータ間の結合を提供することができる。特に、パフォーマンスパラメータは、クロック周波数と、電源電圧と、しきい値電圧とを備えてもよい。所定のプロファイルモードおよびパフォーマンスパラメータは、ルックアップテーブルに記憶されてもよい。さらに、複数のプロファイルモードは、電源電圧およびクロック周波数が固定の関係で維持されるプロファイルモードを備えてもよい。

更なる有利な修正は、従属請求項において定義される。

以下、本発明を、好適な実施形態に基づき、添付の図面を参照して説明する。

これより、好適な実施形態を、異なるアイランドに区分されるＩＣに基づいて説明する。各アイランドは、トリプルウェルＣＭＯＳ（Complementary Metal Oxide Semiconductor）技術の、絶縁された第３のウェルに含めることができる。トリプルウェルＣＭＯＳ技術は、第１のタイプのウェル、例えばＰウェルを、第２のタイプのウェル、例えばＮウェルの内部に配置することを可能にし、結果として、第１のタイプの簡素なウェル、第２のタイプの簡素なウェル、および第２のタイプの深いウェルの内部の第１のタイプのウェルから成る第３のウェルの、３種類のウェル構造をもたらす。第３のタイプのウェルは、第２のタイプの深いウェルと基板の間の逆バイアスによって、その内部で、チップ上の他のセクションから回路を絶縁することに有用である。各ウェルを制御することが可能であり、その作業条件は、いくつかのパラメータに応じて修正することができる。チップの残り部分も、他のパラメータに応じて制御することができる。各アイランドは、１つまたは複数のユーティリティ値で動作し、第１のアイランドの少なくとも１つのユーティリティ値は、第２のアイランドの対応するユーティリティ値とは異なり得る。

図１は、好適な実施形態に係る制御スキームの概略回路図を示しており、ここで、アイランドに設けられるＣＭＯＳ回路１０は、抵抗回路すなわち抵抗手段を介して、電源電圧端子、すなわち基準電圧端子、例えばグランド端子ＧＮＤまたは端子Ｖ_ＳＳと、供給電圧端子Ｖ_ＤＤとに接続される。集積回路には、集積回路の作業条件に関する少なくとも１つの作業パラメータを監視するための、監視機能すなわちユニット１５を設けてもよく、ＩＣの少なくとも１つのアイランドには、少なくとも１つのユーティリティ値を、少なくとも１つのアイランドに対し、監視される少なくとも１つの作業パラメータに基づいて独立して同調すなわち制御するための局部制御デバイス２０が設けられる。

１つまたは複数のユーティリティ値は、供給電力、トランジスタしきい値電圧、トランジスタバックバイアス、またはクロック周波数のうちの１つまたは複数を備える。トランジスタしきい値電圧は、計算アイランドにおけるいくつかのトランジスタのバルク電圧、例えば処理コアまたはモジュールのトランジスタによって決定してもよい。集積回路の大域作業条件に関する少なくとも１つの作業パラメータは、回路活動、回路遅延、電源雑音、ロジック雑音マージン値、しきい値電圧値またはクロック周波数値のうちの少なくとも１つを備えてもよい。パフォーマンスのプリセットレベルは、集積回路の電力消費または速度のいずれかまたは全てに関係してもよい。

好適な実施形態によると、可変抵抗手段は、アイランドに設けられるＣＭＯＳ回路１０の電源電圧を制御するために設けられたアクチュエータとして動作する。制御供給電圧は、〜ＶｔｈおよびＶ_ＤＤボルトの間で、作業負荷または要求される回路パフォーマンスのような異なるパフォーマンスパラメータの関数として、広い範囲で変化することができる。提案される供給電圧アクチュエータは、ＳｏＣ適用において使用される場合、有効電力およびエネルギー消費の適応制御、リーク電流の適応制御、ＤＣ−ＤＣ変換器に比較した場合の低い面積オーバーヘッド、簡潔なデジタル制御、および高速な過渡応答などの多くの利点を提供する。さらに、ＤＣ−ＤＣ変換器の場合のように、誘導率Ｌおよび容量Ｃなどの追加的な外部構成要素は、必要とされない。

供給電圧アクチュエータは、上述の可変抵抗器として実施してもよく、可変抵抗器は、後でより詳細に述べる局部制御デバイスすなわちユニット２０によって制御される。可変抵抗器は、可制御抵抗機能を有するか、または可制御抵抗として動作する、任意の半導体回路または他の回路に基づいて実施してもよい。

第１の好適な実施形態によると、アクチュエータは、ＰＭＯＳトランジスタＭ２およびＮＭＯＳトランジスタＭ１として実施され、これらは、アイランドのＣＭＯＳ回路１０と直列に接続される。これらのトランジスタＭ１およびＭ２は、ＣＭＯＳ回路１０とその供給ラインの間に、追加の抵抗を加える。例えば、回路がその最大動作速度を要求する場合の電圧降下を最小化するために、低い抵抗値が要求される。ＣＭＯＳ回路１０、すなわちＶ_ＤＤ−ΔＶの電源電圧は、トランジスタＭ１およびＭ２によって導入される直列抵抗値を変化させることによって制御することができる。このように、チップまたはＩＣが、複数のアイランドから成る場合、大域ネットワークに対する変更を行なう必要はない。

図２は、ヘッダ（header）トランジスタＭ２およびフッタ（footer）トランジスタＭ１が用いられている概略回路図を示している。ヘッダトランジスタＭ２の状態は、制御信号ｎＣＴＬで制御されており、一方、フッタトランジスタＭ１の状態は、制御信号ＣＴＬで制御されている。信号ＣＴＬは、信号ｎＣＴＬを反転したものであり、ここで、信号ＣＴＬの電圧Ｖ_ｎＣＴＬは、式Ｖ_ｎＣＴＬ＝Ｖ_ＤＤ−Ｖ_ＣＴＬに基づいて、信号ｎＣＴＬの電圧Ｖ_ＣＴＬから得ることができる。この場合、ＣＭＯＳ回路１０は、ヘッダトランジスタＭ２とフッタトランジスタＭ１の両方がスイッチオフ（Ｖ_ｎＣＴＬ＝Ｖ_ＤＤおよびＶ_ＣＴＬ＝０）された場合、スタンバイ状態に移行させることができ、よって、回路の電力消費が、最小値に減少される。ＣＭＯＳ回路１０のアクティブモードでは、両方の直列トランジスタが導電する。制御信号ｎＣＴＬおよびＣＴＬの電圧レベルを変化させること、スイッチングｎＣＴＬおよびＣＴＬ信号を印加すること、ならびに直列トランジスタＭ１およびＭ２の形状（geometry）を動的にサイジングすること、のうちの少なくとも１つによって、異なる度合いの導電を、達成することができる。これらの制御機能は、局部制御ユニット２０により開始される。

図２から分かるように、集積回路は、４つのコアＣ０〜Ｃ３を備えるマルチコアチップ設計として構成され、これらのコアに、電源電圧Ｖ_ＳＳおよびＶ_ＤＤが、それぞれのワイヤリングシステムを介して印加される。図２のキャパシタＣは、回路の非スイッチング部の内部キャパシタンス、および内部デカプリングキャパシタンスを表す。キャパシタＣは、回路１０に電流ピークを提供するため、両方の直列トランジスタＭ１およびＭ２を流れる電流は、回路１０により消費される平均電流に主に対応し、両方の直列トランジスタＭ１およびＭ２における電圧降下ΔＶは、ほぼ一定のままとなる。

よって、異なるアイランド電圧供給の分離を、第１の好適な実施形態における２つのトランジスタＭ１およびＭ２から成る供給電圧アクチュエータによって達成することができる。電圧アイランドの概念は、個別のアイランドが同期で作動され、一方で全体的な集積回路は、非同期で動作する、大域的に非同期で局所的に同期の（ＧＡＬＳ：globally-asynchronous-locally-synchronous）解決策と容易に合成ことができる。アイランドの独立クロックは、供給電圧アクチュエータによって、作業負荷や回路パフォーマンスなどの異なるパラメータの関数として調整することができ、すなわち、クロックユニットを、アイランドの電源に結び付けることができる。しかしながら、電源を正しく調整することにより、クロック周波数がアイランドの速度に適応することが、確認されるべきである。様々なアイランドに対して同時に起こり得る、この動作は、提案される供給電圧アクチュエータによって、容易に達成することができる。

図３は、第１の好適な実施形態に係る供給電圧アクチュエータの具体例を示しており、ここで、直列トランジスタＭ１およびＭ２は、Ｎセグメントに分割される。各トランジスタセグメントまたはセグメントの下位の組（subset）は、それぞれの専用の制御レジスタ２０２，２０４からのビットにより制御することができる。よって、セグメント化された直列トランジスタＭ１およびＭ２によって、抵抗値の個別制御を、導入することができる。

図３によると、Ｎ−ＭＯＳフッタトランジスタの場合、セグメントは、それぞれの制御レジスタの対応する制御ビットがハイレベルである際に導電し、セグメントは、制御ビットがローレベルである際には導電しない。他方で、ＰＭＯＳヘッダトランジスタの場合、セグメントは、対応する制御ビットがローレベルである際に導電し、一方で、セグメントは、制御ビットがハイレベルである際には導電しない。制御レジスタ２０２および２０４は、ランタイムで容易にプログラムまたは再プログラムすることができ、よって、適応性の供給電圧制御を可能にする。セグメントの数、形状、および制御レジスタ２０２，２０４のサイズは、供給電圧制御の分解能またはステップサイズおよび範囲を決定する。さらに、ヘッダおよびフッタトランジスタセグメントにおけるΔＶの電圧変動に対応するために、非スイッチング回路キャパシタンスＣのサイズを、適切に決定する（well-sized）必要がある。

図３に示される同一の制御機能を、出力が１つのセグメント化されたトランジスタに接続され、反転出力が他のセグメント化されたトランジスタに接続された、単一の制御レジスタによって、代わりに実施できることが明らかである。

制御レジスタ２０２，２０４に設定された制御値は、局部制御ユニット２０によって供給される。この種のオンライン補正は、２つの制御機能、すなわち、平均電圧変動を補償するためのμ制御と、局部電圧変化に関して動作するトラック制御とにより構成されてもよい。μ制御は、プロセス変動性あるいは他の環境またはチップ特有の影響に起因するコールドスタートオフセットを補償する。例えば、アイランドが、高速のプロセスコーナー（fast process corner）にある場合は、わずかに低い供給電圧で、その目標動作周波数に十分に到達することが可能である。この電源オフセット補償は、実際のオンチップシリコン測定に基づくことができる。製造プロセスの変動性によって、ウェハ内のチップはどれも、他と異なっている。典型的に、ウェハは、低速、公称および高速トランジスタを生産する様々な領域に分割される。従来の設計方法論は、ワーストケースの条件、すなわち低速トランジスタ、を使用して、設計を行なう。

μ制御は、例えば、温度勾配に起因する動作ドリフトを考慮に入れて、周期的に行なわれる。他方で、トラック制御は、ＣＭＯＳ回路１０の入力ストリームデータの、より多いかまたは少ない処理動作の結果として生じる、活動変化に起因する電圧変動を補償する。平均値が、より長い時間にわたって調整され、一方で、標準偏差は、サイクルごとのベースで行なうことができる。

図４は、局部制御ユニット２０に設けられるものとしての、オンライン補正ステージのブロック図を示している。この回路は、絶対クロック周波数、クロック生成ユニットＣＧＵにより各周波数値向けに生成されるべきカウントの数Ｎ_ｆ，ｉ、および可変抵抗器のコンダクタンスの制御に使用されるμシフトレジスタμ−ＳＲをセットアップするために必要とされる１または０の数Ｎ_{ＶＤＤ，ｉ}、の予備知識を必要とする。これらのプリセット値は、集積回路の設計段階で記憶させることができる。実際に、カウントの数Ｎ_ｆ，ｉは、回路の動作周波数のデジタル表現である。Ｎ_ｆ，ｉの各値は、固有のＮ_{ＶＤＤ，ｉ}値に結び付けられ、これは、結果として一組の（Ｎ_ｆ，ｉ，Ｎ_{ＶＤＤ，ｉ}）ペアをもたらし、これは、対応するルックアップテーブルＬＵＴに記憶することができる。

クロック生成ユニットＣＧＵは、μシフトレジスタμ−ＳＲおよびＯシフトレジスタＯ−ＳＲにより電源が制御される、非同期のアイランドに配置される。さらに、制御されるＣＭＯＳ回路１０は、電源がμシフトレジスタμ−ＳＲ、ＯシフトレジスタＯ−ＳＲおよびトラックシフトレジスタｔ−ＳＲにより制御される、異なる自律アイランドに配置することができる。よって、クロック生成ユニットＣＧＵの電源が、σ制御機能の影響を受けることを防止する。

電源の適応制御手順は、次のように行なわれる。ユーザ、例えば電力管理ユニット（図示せず）が、カウントの数Ｎ_ｆ，ｉで表される所望の周波数を選択することによって、パフォーマンス要求を供給する。μシフトレジスタμ−ＳＲには、クロック生成ユニットＣＧＵを所望の周波数ｆｉで動作させるために必要な、Ｎ_{ＶＤＤ，ｉ}がロードされる。クロック生成器は、例えば位相ロックループ（ＰＬＬ）、または他の任意の振動回路に基づく、任意の適切なクロック生成回路を備えてもよい。μカウンタμ−ＣＴが、所定時間の間にクロック生成ユニットＣＧＵにより生成されるパルスの数をカウントするように適合され、これにより、その振動周波数を、デジタル表現に変換する。カウント周期が経過した後に、μカウンタμ−ＣＴの内容ＮＣが、レジスタＲにロードされ、μ比較器μ−Ｃ内の、所望のカウントの数Ｎ_ｆ，ｉと比較される。μ比較器μ−Ｃにおいて、Ｎ_ｆ，ｉがＮＣよりも大きいことが判定された場合、これは、回路のシリコンが、より遅いことを意味しており、よって、電源電圧を増加させて、カウントを等化しなければならない。他方で、Ｎ_ｆ，ｉがＮＣよりも小さいことが検出された場合、電源電圧を減少させて、カウントを等化しなければならない。これは、ＯシフトレジスタＯ−ＳＲの内容を変えることによって行なわれる。

リセット信号が、毎回の比較の後に、μ比較器μ−Ｃによって、μカウンタμ−ＣＴに供給される。クロック生成ユニットＣＧＵは、これに供給される絶対クロック基準ＡＣＬＫの正のエッジにおいてイネーブルされる。このクロック基準ＡＣＬＫは、制御下の回路の最大の周波数よりもずっと遅くすることができ、結果として、例えば、バイナリμカウンタμ−ＣＴとなり、かつ１０ビットのμレジスタＲを保つ。

加えて、ＣＭＯＳ回路１０の局部活動による変化を補償するために、第２のより高速な制御機能が提供される。この第２の制御機能は、トラック制御またはトラックループと呼ばれる。トラック制御は、次のように動作する。クロック生成ユニットＣＧＵの出力が、位相周波数検出（ＰＦＤ：phase-frequency-detector）ユニットｔ−ＣＭ内の遅延ラインすなわち遅延ユニットＤＬから得られたその遅延バージョンと比較される。遅延ユニットＤＬは、可能な安全マージン遅延を有する、ＣＭＯＳ回路１０の重要な経路の複製とすることができる。遅延ユニットＤＬは、制御されるべきＣＭＯＳ回路１０に埋め込まれる。ＰＦＤユニットまたはトラック比較器が、クロック生成ユニットＣＧＵから供給されるオリジナルの信号が同期していないことを検出すると、トラックシフトレジスタｔ−ＳＲは、その内容を変更することによって調整される。遅延信号が、１クロックサイクル未満の遅延を有する場合、電源電圧を減少させなければならない。他方で、遅延信号が、１クロック期間を超える遅延を有する場合、電源電圧を増加させなければならない。所望の電源電圧は、オリジナルおよび遅延された信号が同期された場合に見出される。

さらに、仲裁ユニットＡＲＢを設けて、両方のループが同時に動作することを防止する。特に、仲裁ユニットＡＲＢは、２つの制御機能、すなわち低速制御機能または高速制御機能のどちらが、そのシフトレジスタを更新するかを選択する制御を、両方の制御機能がそれらのシフトレジスタの更新を同時に意図した場合に行なう。よって、１つの制御機能に高い優先度を与えること、例えばμ制御によって、制御信号間の衝突を防ぐことができる。

クロック生成ユニットＣＧＵが、異なるアイランドに設けられるという事実により、クロック生成ユニットＣＧＵは、制御されるＣＭＯＳ回路１０の活動変動による影響を受けない。しかしながら、クロック生成ユニットＣＧＵと制御されるＣＭＯＳ回路１０の両方が、μシフトレジスタμ−ＳＲおよびＯシフトレジスタＯ−ＳＲに対して同じ制御信号を共有し、一方で、トラックシフトレジスタｔ−ＳＲの追加の制御信号が、制御されるＣＭＯＳ回路１０のみに供給される。その結果、両者が、それらの制御された電源と共通の電源の間で、異なるトランジスタセグメントを有し、これは、それらの制御された電源は、共有されないことを意味する。図３の制御シフトレジスタ２０２，２０４は、よって、いくつかのセクション、例えば、μシフトレジスタμ−ＳＲ、ＯシフトレジスタＯ−ＳＲおよびトラックシフトレジスタｔ−ＳＲに対応する３つのセクションに、基本的に分割することができる。μシフトレジスタμ−ＳＲおよびＯシフトレジスタＯ−ＳＲは、μ制御機能に関係し、一方で、トラックシフトレジスタｔ−ＳＲは、トラック制御機能に関係する。

μシフトレジスタμ−ＳＲのデジタルコードワードが、所望のパフォーマンス、すなわちＮ_{ＶＤＤ，ｉ}によって設定される。μシフトレジスタμ−ＳＲの更新は、開ループ手法を用いて、すなわちフィードバック制御なしに行なわれる。しかしながら、開ループ制御のみで作業する場合、動作ドリフト、温度またはプロセス変動が、問題を発生させる。従って、ＯシフトレジスタＯ−ＳＲが、追加的に使用され、これらの動作ドリフトが補償される。μ制御機能の対応する低速ループは、フィードバック制御システムを構成し、直列トランジスタの導電率を、これらの変動および／またはドリフトに適応させる。さらに、サイクルベースで発生する何らかの活動変動のケースで、トラックシフトレジスタｔ−ＳＲは、活動変動をトラックし、フィードバック制御を用いて正しく補正する。

制御シフトレジスタ２０２，２０４が、有限数の素子から成るということを考えると、これらは、直列トランジスタＭ１，Ｍ２の抵抗を、特定の範囲内のみで制御することができる。抵抗が、この範囲を超えて要求される場合、誤りフラグをイネーブルすることができる。これは、制御シフトレジスタ２０２，２０４のオーバーフローまたはアンダーフローとして解釈できる。

要約すると、クロック生成ユニットＣＧＵは、自身の制御されるＶ_ＤＤＣに結び付けられ、一方で、制御されるＣＭＯＳ回路１０は、全ての制御機能によって制御され、クロック生成ユニットＣＧＵによって生成されたクロック周波数を受信する。

図５は、トラック制御機能に関する波形を有する信号図を示しており、ここで信号は、上から下に、制御された電源電圧Ｖ_ＤＤ、クロック生成ユニットＣＧＵの（基準）クロック周波数ＲＥＦＣＫ、遅延されたクロックバージョンＤＥＬＣＫ、電源電圧が減少されるべきかどうかを示す制御信号ＤＮ、フッタトランジスタＭ１向けのバイナリ制御ワードの最下位ビット値Ｆ０、フッタトランジスタＭ１のバイナリ制御ワードの最上位ビット値Ｆ３１、電源電圧が、一定に保たれるべきかどうかを示す制御信号ＪＵＳＴ、および電源電圧を増加すべきかどうかを示す制御信号ＵＰに関係する。制御される電源電圧Ｖ_ＤＤの初期値は、μ制御機能により、ルックアップテーブルＬＵＴから得られる情報に基づいて設定することができる。次いで、トラック制御機能は、電源電圧を、矢印Ａで示される所望の値に調整する。制御信号ＪＵＳＴは、電源電圧Ｖ_ＤＤがその所望の値に達すると、‘１’に設定される。図５から分かるように、ＬＳＢ Ｆ０は、ハイレベル‘１’に連続的に設定され、一方、ＭＳＰは、ローレベル‘０’に連続的に設定される。

以下、第２の好適な実施形態が説明され、ここでは、局部制御ユニット２０は、制御されるＣＭＯＳ回路１０に設けられる少なくとも１つの処理機能のパイプライン深度を変更するように適合されている。

最新のプロセッサは、パイプラインを用いて、命令実行を直列化および最適化し、それらのパフォーマンスを向上させる。しかしながら、最適なパイプライン深度は、実行中のアプリケーションまたはその現在のセクションにさえも依存することが、良く知られている。従って、局部制御ユニット２０が、制御されるＣＭＯＳ回路１０の処理ステージまたは機能のパイプライン深度を、いくつかのパイプラインステージを合成またはスキッピングすることによって、修正することを可能にすることが提案され、このことも、結果として、動作またはクロック周波数を変える必要性を生じる。よって、例えばマルチメディアアプリケーションは、最大のパイプライン深度を要求し、一方、リアルタイムアプリケーションは、中間のパイプライン深度を使用する等、パイプライン深度を、各アイランドがパフォーマンスを最適化するように、個別に選択することができる。どのようなパイプラインも、この手法から利益を得ることができるが、しかしながら、２つのレジスタバンク間のロジックが類似の遅延を有する、安定したパイプラインが、最も利益を得るであろう。

図６は、第２の好適な実施形態に係る、可変深度パイプラインを示しており、ここで、２つの動作ＡおよびＢが、それぞれの処理または論理ユニットにおいて行なわれる。中間レジスタＲ_Ａを、スキップすることができれば、動作Ａ，Ｂは、１クロックサイクルで実行することができ、パイプライン深度は、事実上、２に変えることができる。これを達成するために、追加のロジックＰＤ（パイプラインディセーブル）が加えられ、これは、中間レジスタＲ_Ａのクロックをゲートすることを可能にする。さらに、マルチプレキサまたは他の選択的なスイッチング回路とすることができる、バイパスユニットＢＰが、ロジックまたは動作Ｂに対する適切な入力を選択するために追加される。これらの構造を、レジスタバリアごとに加えることによって、パイプライン深度を完全に変えることができる。

アプリケーションまたは局部制御ユニット２０が、パイプライン深度の変更を試みることができる、多くの方法があり得る。１つのやり方は、どのレジスタバリアがスキップされるべきか、および上述のμ制御機能によって設定されるべき必要な動作周波数を定義する、パイプラインプロファイルを指定することである。パイプラインステージのイネーブリングおよびディセーブリングは、また、ソフトウェアルーチンの対応する命令に基づいてもよい。

図６に示される例では、パイプラインは、レジスタＲ_Ａが従う動作Ａと、レジスタＲ_Ｂが従う動作Ｂとを備える。動作Ａが、入力値Ｉ_Ａに基づいて出力値Ｏ_Ａを計算する一方、動作Ｂは、入力値Ｉ_Ｂに基づいて出力値Ｏ_Ｂを計算する。入力値Ｉ_Ｂは、前のクロックサイクルでの動作Ａの結果である。

パイプライン動作の不利益は、待ち時間が増加することである。パイプラインに供給されるクロック期間Ｔは、連鎖して起こる最長の遅延時間に適応する必要がある。よって、出力値Ｏ_Ｂが使用可能である待ち時間は、Ｔ＋τ_Ｂによって表すことができ、これは、通常、τ_Ａ＋τ_Ｂより長く、ここで、τ_Ａおよびτ_Ｂは、動作ＡおよびＢそれぞれに対する待ち時間である。

第２の好適な実施形態において、局部制御ユニット２０は、バイパスユニットＢを制御し、パイプライン内の１つまたは複数のレジスタのスキッピングをイネーブルする。レジスタのスキッピングは、パイプラインでの動作が、付随的に行なわれるべき場合にのみ、有利となり得る。制御は、制御値を、制御ラッチまたはフリップフロップＣ_０に設定することによって、行なうことができ、一方で、入力値Ｉ_Ａは、入力レジスタＲ_０に供給される。よって、待ち時間を、短くすることができ、これは、パイプラインのスループットに対して、適切な効果を有する。このスループットは、特定の時間内で行なうことができる命令の数に対応する。１つまたは複数のレジスタステージをスキップする間、待ち時間は減少されるが、スループットも低下し、これは、新たな入力値を両方のステージにおいて処理できるまでに、待機時間を導入しなければならないからである。

次に、クロック周波数と供給電圧を組み合わせて制御するための、修正された供給電圧アクチュエータを、第３の好適な実施形態と関連して説明する。特に、修正されたアクチュエータ同調機能は、図１の制御される回路１０のパフォーマンスを容易に制御することを可能にする。

パフォーマンス要求が低い場合、電源を低下させることができ、減少したパフォーマンスを、しかし大幅な電力削減と共に提供する。高パフォーマンスの要求に対して、最も高い供給電圧は、最速の設計された動作の周波数において、最も高いパフォーマンスを提供する。さらに、このような手法は、トラッキングプロセスおよび温度変化向けに使用することができる。これまで、この手法を実施した全てのスキームは、１つまたは複数のパフォーマンスインジケータを受信することに基づいているが、これは、通常、制御されるシステムに供給される所望のクロック周波数および供給電圧に対応する。電源および動作周波数などの電気的パラメータの操作の背後にあるインテリジェンスは、よって、制御される回路１０の外部に配置される。

第３の好適な実施形態に係るアクチュエータの基本的なアイディアは、所与のパフォーマンス指標の原理を、単純に、より高いかまたは低いパフォーマンスを要求することと置き換えることである。これは、バイナリ信号、すなわち多くとも２つのビット値によって達成することができ、また、シフトレジスタすなわち先入れ先出し（ＦＩＦＯ：first-in-first-out）メモリと、制御された供給電圧を制御される回路１０向けに生成する可変抵抗器と、直線的にプログラム可能なクロック生成器とに基づく、非常に簡略化された実施をもたらす。

図７は、この制御スキームの概略的な実施を示している。バイナリ制御信号ＵＰおよびＤＮが、局部制御ユニット２０によって供給され、より高いかまたは低いパフォーマンスが要求されているかを示す。両方の信号は、ＦＩＦＯすなわちシフトレジスタ３１を制御し、プッシュまたはポップ信号として使用される。あるいは、単一のバイナリ制御信号を用いることもでき、この信号は、供給され、非反転および反転バージョンに分割されて、ＵＰおよびＤＮ値が得られる。

シフトレジスタ３１に格納されるビットは、可変抵抗器３２と、クロック生成器３０とに送られる。これに応じて、クロック生成器３０は、調整されたクロックＲＣＬＫを生成し、可変抵抗器３２は、調整された供給電圧ＲＳＰを生成する。

図８は、クロック生成器３０の例の概略回路図を示している。図８によると、クロック生成器３０は、インバータと、複数の遅延セクションＤ１〜Ｄ３とを備えるループから成り、遅延セクションＤ１〜Ｄ３は、シフトレジスタ３１の各偶数ビット位置から得られる制御信号Ｃ_０，Ｃ_２，・・・，Ｃ_２ｎに基づいてバイパスすることができる。クロック生成器３０のループの合計遅延は、調整されたクロック周波数ＲＣＬＫを決定するという事実により、クロック周波数は、シフトレジスタ３１に格納されたビット値に基づいて制御することができる。

図９は、調整された供給端子ＲＳＰと、調整されていない供給端子ＵＲＳＰとの間に接続される可変抵抗器３２の例の概略回路図を示している。可変抵抗器３２は、複数の並列抵抗器分岐を備え、これらは、シフトレジスタ３１の各奇数ビット位置の反転すなわち否定から得られる制御信号／Ｃ_１，／Ｃ_３，・・・，／Ｃ_２ｎ＋１に基づいて個別にスイッチすることができる。勿論、図９の可制御抵抗回路は、図３に示されるトランジスタセグメントによって置き換えることもでき、ここで、制御信号は、トランジスタセグメントの制御端子に供給される。

パターン内の論理‘１’値の数が増加される一方で、クロック生成器３０の合計遅延が、（図８のアクティブな遅延セクションの数が減少するにつれて）増加され、可変抵抗器３２の合計の抵抗が、（図９の開いた抵抗器分岐の数が増加するにつれて）減少される。

制御スキームは、次のように動作する。

最初に、シフトレジスタ３１が、その１つめのビット位置すなわちスロットにおいて、論理‘１’を有し、残りのビット位置すなわちスロットには、論理‘０’が充填されており、これは結果として、パターン‘１００．．０００’を生じる。このことは、可変抵抗器が、その最小値にある（全ての抵抗器分岐が接続すなわち閉じている）こと、およびクロック生成器が、最低の合計遅延（１つの遅延セクションＤ１のみがアクティブである）に対応する最速のクロックを供給すること、を確実にするが、これはただし、任意の選択である。局部制御ユニット２０が、制御信号ＤＮをイネーブルすると、論理‘１’を含むスロットの数が、論理‘１’をシフトレジスタ３１にシフト（図７の右側にシフト）することによって増加され、パターン‘１１０．．．０００’が得られる。シフト動作によって設定される新たなスロット、すなわち奇数または偶数スロットに応じて、供給電圧またはクロック周波数のいずれかが減少される。他方で、局部制御ユニット２０が、制御信号ＵＰをイネーブルすると、‘１’を含むスロットの数が、シフトレジスタ３１から論理‘１’を除く（図７の左側にシフト）ことによって減少され、パターン‘１００．．．０００’が得られる。どのスロット、すなわち奇数または偶数スロットがリセットされているかに応じて、供給電圧またはクロック周波数のいずれかが減少される。

動作のシーケンスは、クロック周波数が、常に供給電圧の前に減少され、供給電圧が、常にクロック周波数の前に増加される、というようになる。提案される制御スキームにおいて、制御信号ＵＰおよびＤＮを上げること（および勿論、開放すること）は、シフトレジスタ３１の状態において、１つのみの変化を生じさせる。図７の点線で示されるように、シフトレジスタ３１に、生成されたクロックＲＣＬＫを供給することも可能であり、よって、制御信号ＵＰまたはＤＮがハイに維持される限りにおいて、複数のスロットが、設定またはリセットされる。

制御される回路１０は、シフトレジスタ３１に、論理‘０’のみが充填される場合に、その最大パフォーマンスで動作し、一方で、シフトレジスタ３１に、論理‘１’のみが充填される場合に、最大の電力節約が得られる。局部制御ユニット２０が、クロック生成器３０を制御するので、局部制御ユニット２０は、シフトレジスタ３１の所与のデータワードに対するクロック周波数または動作周波数を知っている。他方で、パフォーマンス監視、例えばリングオシレータおよびカウンタを用いて、制御される回路１０のパフォーマンスのリアルタイムの測定を行なうことができる。

図１０は、上から下に、調整されたクロック信号ＲＣＬＫ、制御信号ＵＰ、および制御信号ＤＮの波形を示す、信号図を示している。図１０から分かるように、調整されたクロック信号ＲＬＣＫは、制御信号ＵＰがハイ論理状態にあると周波数が増加し、一方で、調整されたクロック信号ＲＣＬＫは、制御信号ＤＮがハイ論理状態にあると周波数が減少する。

図１１は、調整された供給電圧ＲＳＰすなわちＶ_ＤＤの波形を経時的に示す信号図を示しており、ここで、シフトレジスタ３１の内容の対応する変化に基づく段階的な電圧の減少を、見ることができる。

図１２は、第３の好適な実施形態に係る提案される制御スキームの処理ステップを示す概略フロー図を示しており、ここで、図１２の左部分は、制御スキームのソフトウェア部ＳＷに対応しており、図１２の右部分は、制御スキームのハードウェア部ＨＷに対応している。

ステップ１０において、アプリケーションは、通常、標準的なコンパイラによってコンパイルされる。次いで、ステップ１１において、標準的なプロファイラを用いて、アプリケーションの統計的なプロファイルを抽出し、これは、アプリケーションの挙動とそのパフォーマンス要求についての情報を与える。ステップ１１で得られる統計的なプロファイルに基づき、パフォーマンスインジケータが、ステップ１２で抽出される。よって、ステップ１２は、これから使用されるハードウェアに依存する。提案された解決策には、この前提は必要ではなく、インジケータは、他のセクションのうちの１つと比べて、アプリケーションのセクションのパフォーマンス要求のみを表すことができる。

ステップ１３において、インジケータすなわち制御値ＵＰおよびＤＮが、それぞれの部分ステップ１３ａおよび１３ｂにおいて抽出される。この抽出は、ハードウェアから独立して、またはハードウェアに同調して、例えば、制御信号ＵＰおよびＤＮが参照される特定の初期の保証パフォーマンスと同調して行うことができる。ステップ１４において、制御値ＵＰおよびＤＮは、各命令に対する２ビットまたは１ビットフィールドとして、固定または可変のアプリケーションセクションに対して、あるいは個別のプログラムとして、アプリケーションに埋め込まれる。既に上述したように、ＵＰおよびＤＮ制御値は、単一のバイナリ制御値すなわちビットから得ることもでき、ここで、単一の制御ビットの第１の状態は、制御信号ＵＰのハイ値に関係し、制御ビットの第２の状態は、制御信号ＤＮのハイ値に関係する。ハードウェアセクションＨＷのステップ２０において、制御値ＵＰおよびＤＮは、アプリケーションから抽出される。この抽出は、ステップ１４に依存する。次いで、ステップ２１において、アプリケーションが実行され、ハードウェアが、各部分ステップ２１ａおよび２１ｂでの制御値ＵＰおよびＤＮに応じて同調される。

次に、第４の好適な実施形態が、説明され、これは、図１のＣＭＯＳ回路１０の供給電圧、クロック周波数およびボディバイアスを制御するための制御スキームに関するものである。特に、第４の好適な実施形態は、パフォーマンスインジケータが供給され、これに応じて連続的に、３つの物理可変クロック周波数、電圧供給およびボディバイアスが、修正されて、指定されたパフォーマンスを満足させる、非常に簡潔な自律スキームに関するものである。この第４の好適な実施形態の１つの利点は、クロック周波数が、供給電圧に結び付けられることである。換言すれば、供給電圧Ｖ_ＤＤを、上および下にスケーリングすることは、結果として、クロック周波数の対応する変化をもたらす。この側面は、パフォーマンスの自律アイランド（ＡＩｏＰ：autonomous islands of performance）においては、回路の速度およびクロックが、電源の正しいスケーリングと整合されているという事実により、重要である。

システムの観点から、ＡＩｏＰ手法は、将来のＩＰプラットフォーム向けの基本的な回路設計技術を開発することを目的としており、ＳｏＣがアイランドで構成されることを仮定している。基本的に、ＡＩｏＰ技術は、ＡＩｏＰシェルと呼ばれるハードウェアインフラストラクチャーを提供し、アイランドまたはアイランドのクラスタのパフォーマンスを、速度および電力の両方に関する特定レベルのパフォーマンスが保証されるように適合させる。ＡＩｏＰ技術は、速度および／または電力消費に関する所与の所望のパフォーマンスのために、アイランドの最適な電源およびしきい値電圧を選択する。

図１３は、入力が、プロファイルモードとアイランドの目標周波数とから成る、ＡＩｏＰシェルの概略ブロック図を示している。プロファイルモードは、アイランドの活動レベルを示している。２つの主なプロファイルモード、すなわちアクティブモードおよびスタンバイモードを、区別することができる。先のセクションで述べたように、これらの主なプロファイルモードのそれぞれは、下位プロファイルに下位分割することができる。調整フェーズも、可能である。シェルは、プロファイル、周波数および調整の要求の全てに応答する。周波数（周波数ポインタＦＰによって定義される）、すなわちクロック生成領域４１により生成されるクロックの周波数、プロファイルモード（周波数ポインタＰＰによって定義される）および電源値Ｖ_ＤＤは、ルックアップテーブル（ＬＵＴ）５０で維持される。ＡＩｏＰコントローラ４８−１および４８−２ならびに調整ユニット４９が、ＬＵＴ５０を使用して、制御下のアイランドの動的な同調を行なう。アイランドは、別個の電源電圧を持つことができるので、レベルシフタ４２は、他のアイランドと通信する必要がある。

調整ユニット４９は、調整開始（ＣＳ）信号によって制御され、調整が終了すると、調整準備完了（ＣＲ）信号を生成する。所望のプロファイルが設定されると、しきい値コントローラ４８−１が、プロファイル準備完了（ＰＲ）信号を生成する。供給コントローラ４８−２は、回路が所望の動作周波数で動作する場合に、周波数準備完了（ＦＲ）信号を生成し、所望の周波数が達成できない場合に、周波数誤り（ＦＥ）信号を生成する。さらに、アイランド４０に設けられるＡＩｏＰシェルは、制御される回路の電圧しきい値を監視するためのしきい値監視ユニット４３と、回路速度を監視するための速度監視ユニット４７と、制御される回路の電源雑音を監視するためのＰＳＮ監視ユニット４６と、を含む。

さらに、トリプルウェルＣＭＯＳ技術の絶縁された第３のウェルに設けることができるアイランド４０は、Ｎウェル領域４４と、制御される回路１０の処理要素が配置されるＰウェル領域４５と、クロック生成領域すなわち機能４１と、を備える。これらの領域は、しきい値モニタ４３、ＰＳＮモニタ４６および速度モニタ４７によって監視される。

図１３のＡＩｏＰシェルは、異なるプロファイルモードにおける、ＡＩｏＰアイランド４０の設定の可能性を提案する。概ね、２つのプロファイルモード、すなわちアクティブモードとスタンバイモードとを区別することができる。アクティブモードにおいては、以下のサブプロファイルを選択することができる。

―しきい値電圧が、最小値の状態にされ、電源が、要求されるクロック周波数とペアにされるか、または固定で関連付けられている、高パフォーマンスプロファイル。

―しきい値電圧が、それらの典型的な値に維持され、電源が、要求されるクロック周波数とペアにされるか、または固定で関連付けられている、典型的なパフォーマンスプロファイル。

―しきい値電圧が、最大値の状態にされ、電源が、要求されるクロック周波数とペアにされるか、または固定で関連付けられている、低電力パフォーマンスプロファイル。

他方で、スタンバイモードにおいては、以下のサブプロファイルを選択することができる。

―クロックゲーティングが適用され、電源が、その許容可能な最小値まで低下され、一方で、しきい値電圧が、それらの許容可能な最大値まで高められる、クールプロファイル。このモードすなわちプロファイルは、低電力用途で使用することができる。

―クールプロファイルと同一の設定が用いられるが、電源は、組合せロジックから切り離され、一方で、フリップフロップ、ラッチ等の回路状態を保持する、コールドプロファイル。このモードすなわちプロファイルは、低電力低リークの要求に適切である。

―アイランド４０全体が、単にオフにされる極低温プロファイル。

ＡＩｏＰシェルの同調スキームは、電源電圧とクロックのペアを、しきい値電圧の選択に応じた所与のプロファイルモードと整合させる。よって、電源電圧における変化が、クロックの周波数および回路速度における変化によって反映される。この手法の直接の結果は、考慮されるアイランド向けの周波数スペクトルが、供給電圧範囲を、上限および下限に制限することである。電源とクロックがペアにされていることにより、電源ステップのサイズは、クロックの周波数ステップも決定する。

図１４は、第４の好適な実施形態に係る、プログラム可能なクロック周波数の取得に使用されるクロックおよび供給電圧のペアリングを示す周波数対電圧図を示している。

ＡＩｏＰ技術は、プログラム可能なクロックを使用しており、プログラム可能なクロックは、周波数を、安全で個別に、すなわち任意の値から他の任意の値に、１クロックの予測可能な待ち時間によって変更できるようなやり方で動作することができる。この周波数ステップは、メジャーステップΔｆｍｊと呼ばれる。図１４において、２つの矢印は、最小の供給電圧Ｖ_{ＤＤ，ｍｉｎ}から公称供給電圧Ｖ_{ＤＤ，ｎｏｍ}への供給電圧の変化と、対応するメジャーステップΔ_ｆｍｊとの間の同調関係を示している。ひとたび、クロックがプログラムされると、マイナー周波数ステップΔ_ｆｍｉｎが、制御される回路１０の電源を、点線で示されるようにスケーリングすることによって得られ、クロックは、電源の適切なスケーリングによって整合されるように、生成することができる。

上述の好適な実施形態の特定の機能は、本発明の範囲から逸脱することなく、組み合わせまたは交換できるということに、留意すべきである。例えば、第３の好適な実施形態に係る特定のアクチュエータは、第１の実施形態において適用しても良く、第１および第２の実施形態の制御スキームは、第４の好適な実施形態において適用しても良い。任意の種類のスイッチング装置を、図１に示される可変抵抗器を形成するトランジスタまたは抵抗素子のスイッチングに使用することができる。その上、図４の制御スキームで使用されるシフトレジスタの数は、２つの制御機能を組み合わせることができる限りにおいて、変更してもよい。図６のパイプラインの深度可変制御は、抵抗器のうちの少なくとも１つをバイパスすることに適している他のスイッチングおよび／または制御装置によって得ることもできる。

本発明は、上述の好適な実施形態に限定されず、添付の特許請求の範囲内で変更可能であることに留意されたい。特に、説明された図面は、単なる概略であり、非限定的である。図面において、要素のいくつかの大きさは、強調されている場合があり、例示を目的とするため、正しい縮尺では描かれていない。本明細書および特許請求の範囲において、‘備える’という用語が用いられている箇所では、他の要素またはステップを除外しない。単数名詞を呼ぶ際に不定冠詞または定冠詞、例えば“ａ”または“ａｎ”、“ｔｈｅ”が用いられている箇所では、他のものが特に述べられていない限り、これは、この名詞の複数形も含む。本明細書および特許請求の範囲における第１、第２、第３等の用語は、類似の要素を区別するために使用され、必ずしも連続的または時系列的順序を述べるものではない。ここで述べられる本発明の実施形態は、ここで説明または図示されるもの以外のシーケンスで動作することが可能であることを理解すべきである。さらに、好適な実施形態、特定の構造および構成が、ここに述べられてきたが、形態および詳細における様々な変更または修正を、添付の特許請求の範囲から逸脱することなく、行なうことが可能である。

図１は、好適な実施形態に係る可変抵抗手段と制御回路とを有するアイランドの概略ブロック図を示している。 図２は、好適な実施形態を実施することができるマルチコアチップ設計の例を示している。 図３は、第１の好適な実施形態に係るセグメント化された直列トランジスタの概略回路図を示している。 図４は、第１の好適な実施形態に係る局部制御回路の概略ブロック図を示している。 図５は、第１の好適な実施形態に係る制御ループに関する信号の波形の例を示す信号図を示している。 図６は、第２の好適な実施形態に係る可変深度パイプライン構成を示す概略ブロック図を示している。 図７は、第３の好適な実施形態に係るクロックおよび電源を同時に制御するための制御モジュールの概略ブロック図を示している。 図８は、第３の好適な実施形態に係る直線的にプログラム可能なクロック生成器の概略回路図を示している。 図９は、第３の好適な実施形態に係る可制御の並列可変抵抗器の概略回路図を示している。 図１０は、第３の好適な実施形態で用いられるクロック波形の例を示す信号図を示している。 図１１は、第３の好適な実施形態における供給電圧の例を示す信号図を示している。 図１２は、第３の好適な実施形態に係る制御機能の概略フロー図を示している。 図１３は、第４の好適な実施形態に係るＡＩｏＰシェルインターフェイスの概略ブロック図を示している。 図１４は、第４の好適な実施形態に係るクロック対供給電圧のペアリングを示す概略図を示している。

Claims (20)

1. 異なるアイランドに区分された集積回路内の電源を制御するための回路装置であって、
   ａ）前記アイランドに設けられた複数の電気的に絶縁された回路の電源を個別に調整するための可変抵抗手段と、
   ｂ）前記複数の電気的に絶縁された回路のそれぞれに対する前記電源を、前記複数の電気的に絶縁された回路の少なくとも１つの監視された作業パラメータに基づいて、独立して制御するための局部制御手段と、を備え、
   ｃ）前記局部制御手段は、制御信号を前記可変抵抗手段に供給して、前記可変抵抗手段の導電率を制御するとともに、バイパス手段を制御して、前記複数の電気的に絶縁された回路の処理パイプラインの少なくとも１つのレジスタ手段をスキップするように構成されている、ことを特徴とする回路装置。
2. 前記可変抵抗手段は、前記絶縁された回路と少なくとも１つの電源端子との間に直列に接続されたトランジスタ手段を備える、ことを特徴とする請求項１に記載の回路装置。
3. 前記トランジスタ手段は、前記絶縁された回路のうちの専用回路の第１の電源入力と前記電源端子のうちの第１の電源端子との間に接続された第１のトランジスタと、前記絶縁された回路のうちの前記専用回路の第２の電源入力と前記電源端子のうちの第２の電源端子との間に接続された第２のトランジスタと、を備え、
   前記局部制御手段は、第１の制御信号を前記第１のトランジスタに、第２の制御信号を前記第２のトランジスタに供給するように構成されており、
   前記第１の制御信号は、前記第２の制御信号を反転したものである、ことを特徴とする請求項２に記載の回路装置。
4. 前記トランジスタ手段は、複数のトランジスタセグメントに分割され、各セグメントまたはセグメントの下位の組（subset）は、前記局部制御手段によって設定される専用の制御レジスタのビットに接続されている、ことを特徴とする請求項２または請求項３に記載の回路装置。
5. 前記局部制御手段は、平均の電圧変動を補償するための第１の制御機能と、前記複数の電気的に絶縁された回路のうちの専用回路の活動変化に起因する電圧変動を補償するための第２の制御機能と、を備える、ことを特徴とする請求項１乃至請求項４のいずれかに記載の回路装置。
6. 前記第１の制御機能は、前記複数の電気的に絶縁された回路のうちの前記専用回路のクロック周波数を制御するために用いられる、ことを特徴とする請求項５に記載の回路装置。
7. 前記第１および第２の制御機能は、制御値を、それぞれの第１および第２のシフトレジスタ手段に設定するように構成されており、
   前記可変抵抗手段のコンダクタンスは、前記第１および第２のシフトレジスタ手段に設定された前記制御値に基づいて、前記可変抵抗手段のコンダクタンスが制御されるように構成される、ことを特徴とする請求項５または請求項６に記載の回路装置。
8. 前記第１および第２の制御機能を、前記第１および第２のシフトレジスタ手段に選択的に接続するための仲裁手段をさらに備える、ことを特徴とする請求項７に記載の回路装置。
9. 前記第１の制御機能のための所望の値を記憶するためのルックアップテーブルをさらに備える、ことを特徴とする請求項５乃至請求項８のいずれかに記載の回路装置。
10. 前記局部制御手段は、前記制御信号の電圧レベルを変化させること、および前記制御信号をスイッチングすること、のうちの少なくとも１つを行なうことにより、前記導電率を制御するように構成されている、ことを特徴とする請求項１乃至請求項９のいずれかに記載の回路装置。
11. 前記制御信号は、前記可変抵抗手段の素子サイズを動的に変化させるために用いられる、ことを特徴とする請求項１乃至請求項１０のいずれかに記載の回路装置。
12. 前記調整された電源が、クロック生成手段に送られて、前記複数の電気的に絶縁された回路に供給されるクロックが、個別に調整される、ことを特徴とする請求項１乃至請求項１１のいずれかに記載の回路装置。
13. 前記局部制御手段は、前記複数の絶縁された回路に設けられているトランジスタ素子のバックバイアス電圧を制御するように構成されている、ことを特徴とする請求項１乃至請求項１２のいずれかに記載の回路装置。
14. 前記可変抵抗手段とクロック生成手段とに接続され、調整されたクロック信号を前記絶縁された回路に供給するためのシフトレジスタ手段をさらに備え、
    前記シフトレジスタ手段は、前記局部制御手段から供給されるバイナリ制御信号に基づいて制御されており、
    前記バイナリ制御信号は、前記絶縁された回路のパフォーマンスの増加または減少のいずれかを行なうように、前記シフトレジスタ手段へとシフトされたバイナリ値を定義する、ことを特徴とする請求項１乃至請求項１３のいずれかに記載の回路装置。
15. 前記シフトレジスタ手段のビット値は、前記クロック生成手段の遅延セクションを個別にバイパスするために用いられる、ことを特徴とする請求項１４に記載の回路装置。
16. 前記局部制御手段は、複数のプロファイルモードから、所定のプロファイルモードを選択するように構成されており、各プロファイルモードは、前記絶縁された回路のパフォーマンスパラメータセット間の所定の関係を定義する、ことを特徴とする請求項１乃至請求項１５のいずれかに記載の回路装置。
17. 前記パフォーマンスパラメータは、クロック周波数と、電源電圧と、しきい値電圧とを備える、ことを特徴とする請求項１６に記載の回路装置。
18. 前記所定のプロファイルモードおよび前記パフォーマンスパラメータは、ルックアップテーブルに記憶される、ことを特徴とする請求項１６または請求項１７に記載の回路装置。
19. 前記複数のプロファイルモードは、前記電源電圧および前記クロック周波数が固定された関係で維持されるプロファイルモードを備える、ことを特徴とする請求項１６乃至請求項１８のいずれかに記載の回路装置。
20. 異なるアイランドに区分された集積回路内の電源を制御する方法であって、
    ａ）前記アイランドに設けられた複数の電気的に絶縁された回路の少なくとも１つの作業パラメータを監視するステップと、
    ｂ）局部制御手段に、可変抵抗手段の導電率を局部制御させて、前記複数の電気的に絶縁された回路のそれぞれに対する電源を、前記少なくとも１つの監視された作業パラメータに基づいて、個別に調整するステップと、
    ｃ）前記局部制御手段に、バイパス手段を制御させて、前記複数の電気的に絶縁された回路の処理パイプラインの少なくとも１つのレジスタ手段をスキップするステップと、
    を備えることを特徴とする方法。

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