JP5939101B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

近年、半導体装置（ＬＳＩ）の低消費電力化の要求がより一層強くなってきている。そこで、ＬＳＩ内部を複数の回路部分（回路ブロック）に分割し、負荷が軽くなった回路は動作周波数を下げて消費電力を低減することが行われる。

図１は、回路部分ごとに動作周波数を変更可能にしたＬＳＩの概略構成と動作を示す図であり、（Ａ）が回路の概略構成を、（Ｂ）が動作を示すタイムチャートである。

図１の（Ａ）に示すように、ＬＳＩ１０は、第１回路ブロック１１Ａおよび第２回路ブロック１１Ｂを含む複数の回路ブロックと、電力制御回路(PMU: Power Management Unit)１２と、を有する。ＰＭＵ１２は、第１回路ブロック１１Ａにはクロックｃｋａを、第２回路ブロック１１Ｂにはクロックｃｋｂを供給する。ＰＭＵ１２は、システムクロックｃｌｋを分周して動作クロックを発生し、各回路ブロックの負荷状態に対応して指示されるクロックモードに応じて各回路ブロックに供給するクロックｃｋａおよびｃｋｂを変化させる。このように、ＰＭＵ１２は、必要な処理速度を維持しながら電力消費を低減するように各回路ブロックを制御する。

図１の（Ｂ）は、第１回路ブロック１１Ａの動作状態の変化例を示す。例えば、第１回路ブロック１１Ａは、１００〜４００ＭＨｚの動作周波数で動作し、短時間に多量のデータを処理する高負荷状態では４００ＭＨｚの動作周波数で動作し、比較的長時間に少量のデータを処理する低負荷状態では１００ＭＨｚの動作周波数で動作する。言い換えれば、第１回路ブロック１１Ａに供給されるクロックｃｋａは、負荷が大きい場合には高周波数となり、負荷が小さい場合には低周波数となる。第１回路ブロック１１Ａの消費電力は、４００ＭＨｚで動作する時の方が、１００ＭＨｚで動作する時より大きくなる。
同様に、第２回路ブロック１１Ｂは、負荷に応じて５０〜２００ＭＨｚの動作周波数で動作する。

図１に示したＬＳＩは、各回路ブロックに供給するクロック周波数を変化させるが、各回路ブロックに供給する電源電圧は一定（図１の（Ｂ）では１．２Ｖ）である。
回路ブロックの消費電力は、動作周波数に応じて変化するが、供給される電源電圧に応じても変化する。そこで、回路ブロックの負荷状況に応じて、動作周波数だけでなく、積極的に供給電圧を下げて低電力化するという技術が採用される例が多くなってきている。このような技術はＤＶＦＳ（Dynamic Voltage and Frequency Scaling）技術と呼ばれる。

図２は、ＤＶＦＳ技術を適用したＬＳＩの概略構成と動作を示す図であり、（Ａ）がＬＳＩの概略構成を、（Ｂ）が動作を示すタイムチャートである。

図２の（Ａ）に示すように、ＬＳＩ１０は、第１回路ブロック１１Ａおよび第２回路ブロック１１Ｂを含む複数の回路ブロックと、ＰＭＵ１２と、ＶＲＥＦ発生回路１６と、を有する。

第１回路ブロック１１Ａは、降圧回路(LDO: Low Drop Out regulator)１５Ａを有する。第２回路ブロック１１Ｂは、ＬＤＯ回路１５Ｂを有する。ＶＲＥＦ発生回路１６は、ＬＤＯ１５Ａおよび１５Ｂに供給する参照電位ＶＲＥＦを発生する。ＰＭＵ１２は、第１回路ブロック１１Ａにクロックｃｋａを供給すると共に、供給電圧の制御信号ｃａをＬＤＯ１５Ａに供給する。また、ＰＭＵ１２は、第２回路ブロック１１Ｂにクロックｃｋｂを供給すると共に、供給電圧の制御信号ｃｂをＬＤＯ１５Ｂに供給する。ＰＭＵ１２は、外部からのＤＶＦＳモードで指示される各回路ブロックの負荷状態に応じて供給するクロックの周波数および供給する電圧を変化させ、必要な処理速度を維持しながら電力消費を低減するように各回路ブロックを制御する。

ＤＶＦＳ技術を適用する場合、回路ブロックごとにＬＳＩの外部から電源電圧を印加すると、ＬＳＩ以外の部品点数が多くなり、コスト増加を招く。そのため、図２の（Ａ）に示すように、ＬＳＩ１０内部に、回路ブロックに対応して降圧回路（ＬＤＯ）を搭載することにより、外部電源は単一にしてＬＳＩ内部で様々な電圧を発生させ、各回路へ必要な電圧を供給する機構を採用するのが一般的である。

図２の（Ｂ）は、第１回路ブロック１１Ａの動作状態の変化例を示す。例えば、第１回路ブロック１１Ａは、１００〜４００ＭＨｚの動作周波数および０．８Ｖ〜１．２Ｖの供給電圧で動作する。第１回路ブロック１１Ａは、高負荷状態では、１．２Ｖの供給電圧および４００ＭＨｚの動作周波数で動作し、低負荷状態では、０．８Ｖの供給電圧および１００ＭＨｚの動作周波数で動作する。

同様に、第２回路ブロック１１Ｂは、負荷に応じて５０〜２００ＭＨｚの動作周波数および０．８Ｖ〜１．２Ｖの供給電圧で動作する。

したがって、ＰＭＵ１２は、外部から指示される各回路ブロックの負荷状態を示すＤＶＦＳモードに応じて、各回路ブロックに供給するクロック周波数および供給電圧の制御信号を出力する。具体的には、ＰＭＵ１２は、第１回路ブロック１１Ａが高負荷状態の時には、４００ＭＨｚのｃｋａを供給すると共に、供給電圧を１．２ＶにするようにＬＤＯ１５Ａを制御するｃａを供給する。また、ＰＭＵ１２は、第１回路ブロック１１Ａが低負荷状態の時には、１００ＭＨｚのｃｋａを供給すると共に、供給電圧を０．８ＶにするようにＬＤＯ１５Ａを制御するｃａを供給する。第２回路ブロック１１Ｂについても同様である。

図２の（Ｂ）において、破線は、低負荷状態時に供給電圧を１．２Ｖに維持した場合を示し、低負荷状態時に供給電圧を１．２Ｖから０．８Ｖに変化させることにより、消費電力は１．２Ｖの場合より３３％減少する。

図３は、図１のクロック周波数のみを変化させる場合およびＤＶＦＳ技術を適用した場合の、第１回路ブロック１１Ａの負荷に応じたクロック周波数および供給電圧の変化を示す図である。

図３の（Ａ）に示すように、図１のクロック周波数のみを変化させる場合には、供給電圧は１．２Ｖで固定であり、第１回路ブロック１１Ａがその負荷を処理できる必要最小限のクロック周波数を図３の（Ａ）のようにクロックモードごとに割り振る。そして、ＰＭＵ１２は、負荷に対応したクロックモードに応じて、第１回路ブロック１１Ａに供給するクロック周波数を変化させる。具体的には、クロック周波数を、高負荷の時には４００ＭＨｚに、中負荷の時には２００ＭＨｚに、低負荷の時には１００ＭＨｚに、無負荷の時には０ＭＨｚ（すなわちクロックを供給しない）に、変化させる。

ＤＶＦＳ技術を適用した場合には、負荷に対応したＤＶＦＳモードに応じて、第１回路ブロック１１Ａに供給するクロック周波数を変化させると共に、ＬＤＯ１５Ａを制御して供給電圧を変化させる。そのため、図３の（Ｂ）に示すように、第１回路ブロック１１Ａが各クロック周波数で動作できる必要最小限の供給電圧値をＤＶＦＳモードごとに割り振る。つまり、第１回路ブロック１１Ａにかかる負荷状態の変化に応じて、トータルとして低電力化できるように、各ＤＶＦＳモードでクロック周波数と供給電圧の組合せを設定しておく。具体的には、クロック周波数については、高負荷の時には４００ＭＨｚに、中負荷の時には２００ＭＨｚに、低負荷の時には１００ＭＨｚに、無負荷の時には０ＭＨｚ（すなわちクロックを供給しない）に、変化させる。そして、供給電圧については、高負荷の時には１．２Ｖに、中負荷の時には１．０Ｖに、低負荷の時には０．８Ｖに、無負荷の時には０．８Ｖ以下に、変化させる。

図３の（Ｃ）は、横軸をクロック周波数、縦軸を供給電圧とした座標において、上記の制御による制御点を示した図であり、黒丸が図３の（Ａ）のクロック周波数のみを変化させる場合を、白丸が図３の（Ｂ）のＤＶＦＳ技術を適用した場合を示す。範囲Ｘは、回路が動作可能な範囲を示す。

図３の（Ｃ）の回路が動作可能な範囲では、下限の境界線に近いほど消費電力が少ない。そのため、消費電力を低減するには、制御点が動作可能な範囲の下限に近くなるように制御することが望ましい。図３の（Ａ）の供給電圧を１．２Ｖに固定する場合には、クロック周波数が４００ＭＨｚの時には制御点が動作可能な範囲の下限に近いが、２００ＭＨｚおよび１００ＭＨｚの時には制御点は動作可能な範囲の下限から離れる。

これに対して、ＤＶＦＳ技術を適用した場合には、クロック周波数が２００ＭＨｚの時に供給電圧が１．０Ｖに、１００ＭＨｚの時に供給電圧が０．８Ｖになり、制御点は動作可能な範囲の下限に近くなる。なお、無負荷の状態では、供給電圧を０Ｖにし、クロック周波数が０ＭＨｚ、すなわちクロックを供給しない状態にする。この状態は、動作可能な範囲外であるが、回路ブロックが動作しない状態であり、特に問題を生じない。

上記のように、ＤＶＦＳ技術を適用するには、様々な供給電圧値を生成し、各回路ブロックへ供給する機構が必要であり、ＬＤＯ１５Ａおよび１５Ｂが、ＰＭＵ１２の制御に応じて供給電圧値を変化させる。

近年、更なる低電力化のため、図２に示した外部から印加される電源電圧が１．２Ｖという高い電圧ではなく、０．５Ｖ程度という極めて低い電源電圧を印加するようになっており、そのような条件で動作するＬＤＯが望まれている。

図４は、これまで提案されているＬＤＯの回路例を示す図であり、ＬＤＯにより電源電圧が供給される回路ブロックを一緒に示している。
図４の（Ａ）は、アナログ型ＬＤＯ２０の回路図である。例えば、図２における第１回路ブロック１１Ａが回路ブロック１１に、ＬＤＯ１５Ａがアナログ型ＬＤＯ２０に対応する。アナログ型ＬＤＯ２０は、回路ブロック１１に対応して外部に設けられるように示しているが、回路の一部として設けてもよい。

アナログ型ＬＤＯ１５Ａは、供給トランジスタ２１と、差動アンプ２２と、可変抵抗２３および２４と、を有する。供給トランジスタ２１は、電圧ＶＤＤの高電位側グローバル電源線２５と回路ブロック１１のローカル電源線２６との間に設けられたＰＭＯＳトランジスタであり、ゲートに差動アンプ２２の出力ＧＡが印加される。可変抵抗２３および２４は、ローカル電源線２６と電圧ＶＳＳ（０Ｖ）の低電位側電源線２７の間に直列に接続され、ローカル電源線２６の電圧ＶＤＤＭＡとＶＳＳの分圧を出力する可変分圧回路を形成する。可変抵抗２３および２４は、ＤＶＦＳモードに応じて、抵抗値が異なる。言い換えれば、可変分圧回路は、ＤＶＦＳモードに応じて抵抗比が変更可能である。差動アンプ２２は、可変分圧回路の出力する分圧ＭＯＮＡを、図２のＶＲＥＦ発生回路１６の出力する参照電位ＶＲＥＦとの差分に応じた出力ＧＡを生成する。なお、参照符号Ｃは、ＶＤＤＭＡの間の容量を示す。

差動アンプ２２は、回路ブロック１１への供給電圧ＶＤＤＭＡとＶＳＳの分圧を参照電位ＶＲＥＦと比較し、ＶＤＤＭＡが、回路ブロック１１が動作するために必要最小限な電圧値（目標値）より高いか否かをアナログ的に電位比較する。そして、その比較結果に応じて、ＶＤＤＭＡが目標値よりも低ければ、供給トランジスタ２１の供給電流量を増やすように出力ＧＡをアナログ的に制御し、ＶＤＤＭＡが目標値よりも高ければ、逆に供給電流量を減らすようにＧＡをアナログ的に制御する。これにより、ＶＤＤＭＡは、常に目標値に保持される。ここで、目標値が、ＤＶＦＳモードによって異なるため、上記のように、可変抵抗２３および２４の抵抗値がＤＶＦＳモードに応じて変更され、可変分圧回路の抵抗比が変更可能になっている。したがって、ＬＤＯ１５Ａは、ＤＶＦＳモードごとに設定された目標値に向かってＶＤＤＭＡを変化させて、目標値に保持するため、動的な供給電圧の変更が実現できる。

アナログ型ＬＤＯは、外部から印加される電源電圧ＶＤＤが１．２Ｖ程度の場合に現在でも広く使用されているＬＤＯである。

しかしながら、近年、消費電力を一層低減するため、電源電圧ＶＤＤを０．５Ｖ程度に低下することが行われており、ＶＤＤＭＡは０．４Ｖ程度になり、ＶＲＥＦは０．２５Ｖに設定する。ＶＤＤが０．５Ｖにも低下すると、ＬＤＯ１５Ａを形成するトランジスタの閾値が０．４Ｖ〜０．５Ｖにあるため、サブスレッショルド領域（ＶＤＤが閾値以下になる領域）に入り、アナログ的なゲート電位制御を精度良く行うことが困難になってくる。
そこで、デジタル型ＬＤＯが提案されている。

図４の（Ｂ）は、デジタル型ＬＤＯ３０の回路図であり、ＬＤＯ３０により電源電圧が供給される回路ブロックを一緒に示している。例えば、図２における第１回路ブロック１１Ａが回路ブロック１１に、ＬＤＯ１５Ａがデジタル型ＬＤＯ３０に対応する。デジタル型ＬＤＯ３０も、回路ブロック１１の一部として設けてよい。

デジタル型ＬＤＯ３０の基本的な構成および動作は、図４の（Ａ）のアナログ型ＬＤＯ２０と同じであるが、次の点が異なる。
（１）供給トランジスタ２１が、並列に接続された複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…で形成される。
（２）差動アンプ２２が、比較結果を０または１のデジタル値として出力するコンパレータ２８で置き換えられる。
（３）コンパレータ２８の出力に応じて、複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…のオン・オフを制御するコントローラ２９が設けられる。

ＶＤＤＭＡが目標値よりも低ければ、例えばコンパレータ２８は０を出力し、コントローラ２９は、複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…のオン数を増やして供給電流量を増やすように制御する。逆に、ＶＤＤＭＡが目標値よりも高ければ、コンパレータ２８が１を出力し、コントローラ２９は、複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…のオン数を減らすことによって供給電流量を減らすように制御する。

このようなデジタル制御に変更することによって、０または１の誤動作を起こさない程度のＶＤＤレベルであればＬＤＯとして動作するようになるため、アナログ型ＬＤＯよりも低いＶＤＤで正確に動作する。

特開２０１１−０６６７９１号公報

"0.5-V Input Digital LDO with 98.7% Current Efficiency and 2.7-μA Quiescent Current in 65nm CMOS", Yasuyuki Okuma, et al., Custom Integrated Circuits Conference (CICC), Sep.19-22, 2010 "13% Power Reduction in 16b Integer Unit in 40nm CMOS by Adaptive Power Supply Voltage Control with Parity-Based Error Prediction and Detection (PEPD) and Fully Integrated Digital LDO", Koji Hirairi, et al., International Solid-State Circuits Conference (ISSCC), Feb.19-23, 2012

しかしながら、更にＶＤＤが０．５Ｖ以下の低電圧になってくると、コンパレータ２８が２つの比較電位の微妙な高低を判断することが困難になってくる領域にかかってくるため、やはり正確な判定が行えないことが問題となる。また、アナログ型ＬＤＯやデジタル型ＬＤＯに関わらず、電位比較のための参照電位ＶＲＥＦをノイズから保護するための容量素子や、分圧回路を構成する抵抗素子が必要になることも、チップ占有面積の増加という面で問題となっていた。

実施形態によれば、ＶＤＤが０．５Ｖ以下の低電圧でも正確に動作するＤＶＦＳ技術を適用した半導体装置が実現される。

発明の第１の観点によれば、半導体装置は、複数の回路部分と、電源電圧を供給するグローバル電源と、複数の回路部分のローカル電源とグローバル電源を接続する複数の電源供給回路と、複数のローカル電源制御回路と、を有する。複数のローカル電源制御回路は、複数の回路部分に対応して設けられ、複数の回路部分のローカル電源の電圧値が所望の値になるように複数の電源供給回路を制御する。複数の電源供給回路のそれぞれは、離散化された複数の供給スイッチを有する。複数のローカル電源制御回路のそれぞれは、電圧モニタ回路と、記憶回路と、比較器と、スイッチ制御回路と、を有する。電圧モニタ回路は、ローカル電源の電圧値の変化に応じて出力の特性値が離散的に変化する。記憶回路は、ローカル電源の電圧値が所望の値の時の電圧モニタ回路の出力の目標特性値を記憶する。比較器は、電圧モニタ回路の出力の特性値と目標特性値を比較する。スイッチ制御回路は、比較器の比較結果に基づいて離散化された複数の供給スイッチのオン数を制御する。

実施形態によれば、低電源電圧でも、各回路部分のローカル電源の電圧値が目標値に対して高いか低いかを正確に判定して、判定結果に基づいて離散化された複数の供給スイッチを正確に制御するので、ＤＶＦＳ技術を安定して実行する半導体装置が実現される。

図１は、回路部分ごとに動作周波数を変更可能にしたＬＳＩの概略構成と動作を示す図であり、（Ａ）が回路の概略構成を、（Ｂ）が動作を示すタイムチャートである。 図２は、ＤＶＦＳ技術を適用したＬＳＩの概略構成と動作を示す図であり、（Ａ）が回路の概略構成を、（Ｂ）が動作を示すタイムチャートである。 図３は、図１のクロック周波数のみを変化させる場合およびＤＶＦＳ技術を適用した場合の、第１回路ブロックの負荷に応じたクロック周波数および供給電圧の変化を示す図である。 図４は、これまで提案されているＬＤＯの回路例を示す図である。 図５は、第１実施形態の半導体装置（ＬＳＩ）の概略構成を示す図である。 図６は、第１実施形態におけるＬＤＯの回路図である。 図７は、ＬＤＯにおける制御処理を説明する図である。 図８は、第１実施形態のＬＳＩのＬＤＯにおいて、ＲＯＳＣおよびカウンタの構成をより詳細に示した図である。 図９は、第１実施形態のＬＤＯのＲＯＳＣ、カウンタ、レジスタおよび比較器の動作例を示すタイムチャートである。 図１０は、第１実施形態におけるコントローラの構成および動作を示す図である。 図１１は、図１０のアップ・ダウン・シフトレジスタＡの動作を示すタイムチャートである。 図１２は、第２実施形態の半導体装置におけるＬＤＯの回路図である。 図１３は、第２実施形態におけるＬＤＯの制御処理を説明する図である。 図１４は、第２実施形態のＬＳＩのＬＤＯにおいて、ＲＯＳＣと、カウンタと、記憶回路と、比較回路と、で形成される部分の構成をより詳細に示した図である。 図１５は、第２実施形態におけるコントローラの構成および動作を示す図である。 図１６は、図１５のコントローラの動作を示すタイムチャートである。 図１７は、第３実施形態の半導体装置におけるＬＤＯの回路図である。 図１８は、第３実施形態におけるコントローラの構成および動作を示す図である。 図１９は、第３実施形態のＬＤＯの動作を示すタイムチャートである。 図２０は、第３実施形態のＬＤＯの動作を示すタイムチャートである。

図５は、第１実施形態の半導体装置（ＬＳＩ）の概略構成を示す図である。
図５に示すように、第１実施形態のＬＳＩ１０は、第１回路ブロック１１Ａおよび第２回路ブロック１１Ｂを含む複数の回路ブロックと、ＰＭＵ１２と、を有する。

第１回路ブロック１１Ａは、降圧回路(LDO: Low Drop Out regulator)４０Ａを有する。第２回路ブロック１１Ｂは、ＬＤＯ４０Ｂを有する。ＰＭＵ１２は、第１回路ブロック１１Ａにクロックｃｋａを供給すると共に、供給電圧の制御信号ｃａをＬＤＯ４０Ａに供給する。また、ＰＭＵ１２は、第２回路ブロック１１Ｂにクロックｃｋｂを供給すると共に、供給電圧の制御信号ｃｂをＬＤＯ４０Ｂに供給する。ＰＭＵ１２は、外部からのＤＶＦＳモードで指示される各回路ブロックの負荷状態に応じて供給するクロックの周波数および供給する電圧を変化させ、必要な処理速度を維持しながら電力消費を低減するように各回路ブロックを制御する。

以上の通り、第１実施形態のＬＳＩ１０は、図２に示したＬＳＩと類似の構成を有し、ＶＲＥＦ発生回路１６が設けられていないこと、およびＬＤＯ４０ＡおよびＬＤＯ４０Ｂの構成がＬＤＯ１５ＡおよびＬＤＯ１５Ｂとは異なる。ＬＤＯ４０Ａを除く第１回路ブロック１１Ａ、ＬＤＯ４０Ｂを除く第２回路ブロック１１ＢおよびＰＭＵ１２は、図２と同様であるので、説明は省略する。また、ＬＤＯ４０ＡおよびＬＤＯ４０Ｂは、類似の構成を有し、以下ＬＤＯ４０として説明する。

図６は、第１実施形態におけるＬＤＯ４０の回路図であり、ＬＤＯ４０により電源電圧が供給される回路ブロック１１を一緒に示している。以下のＬＤＯ４０の回路図でも、回路ブロック１１を一緒に示す場合がある。ＬＤＯ４０例えば、図５における第１回路ブロック１１Ａが回路ブロック１１に、ＬＤＯ１５ＡがＬＤＯ４０に対応する。ＬＤＯ４０は、回路ブロック１１の一部として設けてもよい。

第１実施形態におけるＬＤＯ４０は、複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…と、モニタ回路４１と、記憶回路（選択テーブル）４２と、比較器４３と、コントローラ４４と、を有する。

複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…は、電圧ＶＤＤの高電位側電源線２５と回路ブロック１１のローカル電源線２６との間に並列に設けられたＰＭＯＳトランジスタである。複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…は、ゲートに印加されるコントローラ４４からの制御信号によりオン・オフ制御される。回路ブロック１１の負荷状態によるが、複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…のオン数が増加すると回路ブロック１１のローカル電源線２６の電圧ＶＤＤＭＡが上昇し、オン数が減少するとＶＤＤＭＡが下降するのが基本的な動作である。

モニタ回路４１は、ローカル電源線２６の電圧ＶＤＤＭＡの変化に応じて出力の特性値が離散的に変化する回路である。例えば図示のように、モニタ回路４１は、リングオシレータ（ＲＯＳＣ）５１と、ＲＯＳＣ５１の出力する発振信号の所定時間におけるパルス数をカウントするカウンタ５２と、で形成される。

リングオシレータ（ＲＯＳＣ）５１は、インバータとして動作する奇数個のゲートを直列に接続し、最終段の出力を初段に入力するように接続した自己発振する回路であり、１個のゲートの遅延量により発振周波数が決定される。１個のゲートの遅延量は、電源電圧に応じて変化するので、ＲＯＳＣ５１の発振周波数は、ローカル電源線２６の電圧ＶＤＤＭＡに応じて変化する。ＲＯＳＣ５１は、イネーブル信号ｅｎａｂｌｅが有効の期間中に発振動作を行い、無効の期間中には発振動作を停止する。

カウンタ５２は、ＲＯＳＣ５１の出力する発振信号の所定時間におけるパルス数をカウントし、カウント値を出力する。所定時間は、例えば、ＰＭＵ１２から回路ブロック１１に供給されるクロックｃｋａの１周期または半周期である。したがって、カウンタ５２の出力するカウント値、すなわちモニタ回路４１の出力は、ローカル電源線２６の電圧ＶＤＤＭＡの変化に応じて離散的に変化する。言い換えれば、モニタ回路４１の出力は、ＶＤＤＭＡに応じて変化するデジタル値である。

以上のように、モニタ回路４１の出力は、ＶＤＤＭＡに応じて離散的に変化するデジタル値であり、コンパレータ等によるアナログ信号の処理を行うこと無しに、デジタル処理で電圧値ＶＤＤＭＡを判定できることになる。図６では、ＲＯＳＣ５１とカウンタ５２で形成したモニタ回路４１の例を示したが、ＶＤＤＭＡに応じて離散的に変化するデジタル値を出力する回路であれば、どのようなモニタ回路を使用してもよい。

記憶回路４２は、ＶＤＤＭＡが目標値である時にモニタ回路４１が出力するカウント値をテーブル設定値（基準カウント数）として記憶している。ＤＶＦＳ制御によりＶＤＤＭＡを複数の異なる目標値になるように制御する場合には、記憶回路４２は、ＤＶＦＳ制御信号に対応して複数のテーブル設定値をテーブル形式で記憶し、ＤＶＦＳ制御信号に応じて対応するテーブル設定値を出力する。

比較器４３は、モニタ回路４１の出力するカウント値が、記憶回路４２の出力するテーブル設定地より大きいか小さいかを判定し、０または１の判定結果ｃｎｔをコントローラに出力する。

コントローラ４４は、モニタ回路４１の出力するカウント値がテーブル設定値より小さい場合、すなわちＶＤＤＭＡがＤＶＦＳ制御で目標とする電圧値より低い場合には、複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…のオン数を１個増加する。また、コントローラ４４は、モニタ回路４１の出力するカウント値がテーブル設定値より大きい場合、すなわちＶＤＤＭＡがＤＶＦＳ制御で目標とする電圧値より高い場合には、複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…のオン数を１個減少する。コントローラ４４は、以上の動作を、イネーブル信号ｅｎａｂｌｅが有効である期間中に、クロックｃｋａに同期して行う。

複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…のオン数が１個増加するとＶＤＤＭＡが上昇し、１個減少するとＶＤＤＭＡが下降する。したがって、クロックｃｋａに応じて上記の動作を繰り返すことにより、ＶＤＤＭＡは目標値に近づき、それ以後ＶＤＤＭＡが安定した場合には、複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…のオン数の１個増加と１個減少が繰り返される。

図７は、ＬＤＯ４０における制御処理を説明する図である。図７において、横軸は電源電圧ＶＤＤＭＡであり、縦軸はＲＯＳＣ５１の発振周波数である。ＲＯＳＣ５１の発振周波数は、ＶＤＤＭＡに対して単純に増加する関係を有する。図７では説明を容易にするために、ＲＯＳＣ５１の発振周波数とＶＤＤＭＡの間に正比例の関係があるように示している。例えば、０．４ＶがＶＤＤＭＡの目標値であり、その時のＲＯＳＣ５１の発振周波数に対応するカウンタ５２のカウント値を記憶回路４２のテーブル（ｔａｂｌｅ）設定値として記憶しておく。

イネーブル信号ｅｎａｂｌｅが有効になると、ＲＯＳＣ５１が発振動作を開始し、カウンタ５２はｃｋａの１周期または半周期あたりのＲＯＳＣ５１のパルス数のカウント値を出力する。比較器４３が、カウント値がテーブル設定値より低いと判定した場合には、コントローラ４４は、複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…のオン数を１個増加させる。これによりＶＤＤＭＡは上昇する。ｃｋａの次の周期でのカウント値が依然テーブル設定値より低い場合には、複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…のオン数が１個増加される。このような動作を繰り返してＶＤＤＭＡは０．４Ｖまで上昇する。ＶＤＤＭＡが０．４Ｖを超えて上昇すると、カウント値はテーブル設定値より高くなる。そのため、比較器４３が、カウント値がテーブル設定値より高いと判定し、コントローラ４４は、複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…のオン数を１個減少させる。以下、このような動作を繰り返す。最初のカウント値がテーブル設定値より高い場合には上記と逆の動作が行われる。

なお、カウンタ５２がＲＯＳＣ５１の発振パルスをカウントしてから、複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…のオン数が増加または減少して、ＶＤＤＭＡが変化し、ＲＯＳＣ５１の発振周波数が変化するまで時間遅延が存在する。そのため、後述するように、第１実施形態では、ｃｋａの前半半周期でカウントを行い、後半半周期で供給トランジスタのオン数を制御している。しかし、カウンタ５２のカウント動作を、ｃｋａの２周期に１回、１周期の間行い、コントローラ４４による制御動作をｃｋａの２周期に１回行い、カウント動作と１周期ずらして行うようにしてもよい。

さらに、記憶回路４２が複数の異なるテーブル設定値をテーブル形式で記憶している場合には、記憶回路４２が、ＤＶＦＳ制御信号に応じて選択したテーブル設定値を出力し、上記と同様の動作を行う。

以上のように、ＬＤＯ４０における処理はすべてデジタル信号処理で行われる。すなわち、図４の（Ｂ）に示したデジタル型ＬＤＯ３０と比較すると、２つのアナログ的な電位を比較するためのコンパレータ２８が不要になり、デジタル信号の大小比較になるため、より低電圧動作が可能なＬＤＯが形成される。また、比較対象となる電位をノイズから保護するための容量素子や、可変分圧回路を構成するための抵抗素子が不要になるため、チップ占有面積を減らせるという効果がある。

図８は、第１実施形態のＬＳＩ１０のＬＤＯ４０において、ＲＯＳＣ５１およびカウンタ５２の構成をより詳細に示した図であり、供給トランジスタを除いた部分を示している。

ＲＯＳＣ５１は、ＶＤＤＭＡを高電位側電源とし、ＶＳＳを低電位側電源とするインバータおよびＮＡＮＤゲートで形成される。１個のＮＡＮＤゲートを初段とし、４個のインバータを直列に接続し、最終段のインバータの出力がＮＡＮＤゲートの一方に入力されると共に、カウンタ５２に発振クロックｃｃｌｋとして入力する。ＮＡＮＤゲートの他方には、イネーブル信号ｅｎａｂｌｅが入力される。ｅｎａｂｌｅが有効（高（Ｈ））の場合には、ＮＡＮＤゲートはインバータとして動作し、５段のインバータがリング状に接続されたリングオシレータが形成され、自己発振する。ｅｎａｂｌｅが無効（低（Ｌ））の場合には、ＮＡＮＤゲートの出力は変化しないので、発振は停止する。例えば、ＬＤＯ４０を停止する際にはＲＯＳＣ５１を発振させる必要がないので、ＲＯＳＣ５１による無駄な消費電力を抑制するために、ｅｎａｂｌｅを無効にして発振を停止する。

カウンタ５２は、ＲＯＳＣ５１が、基準時間内に何回の発振クロックｃｃｌｋを出力するかをカウントする。ここでは、基準時間は、ＰＭＵ１２から供給される基準クロックｃｋａの１周期である。カウンタ５２は、ｃｋａの後半周期（ｃｋａ＝Ｌ）でｃｃｌｋのカウント動作を行い、前半周期（ｃｋａ＝Ｈ）に入る時にカウント値をレジスタ（ｒｅｇｉｓｔｅｒ）５３に記憶し、前半周期でカウント値がリセットされる。なお、図８では、レジスタ５３は、カウンタ５２の外に設けられているが、カウンタ５２内に設けてもよい。前半周期の間に、比較器４３は、レジスタ５３のカウント値を記憶回路４２から出力されるテーブル設定値と比較し、コントローラ４４は、比較結果に基づいて供給トランジスタのオン数を増減する。

図９は、第１実施形態のＬＤＯ４０のＲＯＳＣ５１、カウンタ５２、レジスタ５３および比較器４３の動作例を示すタイムチャートである。このタイムチャートは、ＲＯＳＣ５１、カウンタ５２、レジスタ５３および比較器４３の動作を示すもので、コントローラ４４による判定結果に基づくＶＤＤＭＡへのフィードバックは反映されていない。図９では、最初ＶＤＤＭＡが高く、その後ＶＤＤＭＡが低下し、さらにＶＤＤＭＡが再び上昇したと仮定した場合の動作を示す。テーブル設定値は「９５」に設定されており、レジスタ５３のカウント値が９５より小さければ判定結果ｃｎｔは０になり、カウント値が９５より大きければ判定結果ｃｎｔは１になる。

イネーブル信号ｅｎａｂｌｅが無効（Ｌ）の間、ＲＯＳＣ５１は停止しているので、発振クロックｃｃｌｋはＨに固定であり、カウント値は０であり、判定結果ｃｎｔは０である。イネーブル信号ｅｎａｂｌｅが有効（Ｈ）に変化すると、ＲＯＳＣ５１は発振動作を開始するが、発振周波数はすぐには増加しないので、カウント値が増加するまでｃｋａの数周期を要する。図９において発振クロックｃｃｌｋの一部を拡大して示したように、ｃｃｌｋは高周波の発振信号である。図９では、カウント値は、８０、１００、１０５と増加する。カウント値が１００になると、判定結果ｃｎｔは１に変化する。ここで、カウント値は一時的に１０３になるが、再び１０５になる。カウント値が１０３から１０５に変化する時のカウンタ５２のカウント値およびレジスタ５３の値の変化を拡大して示している。レジスタ５３には前のカウント値１０３が保持されており、カウンタ５２のカウント値が１０５になった時に、基準クロックｃｋａが立ち上がり、レジスタ５３は新たなカウント値１０５をラッチする。以下、同様の動作を繰り返す。この間、判定結果ｃｎｔは１を維持する。

ＶＤＤＭＡが低下すると、カウント値は、８５、６５と減少する。図９において発振クロックｃｃｌｋの一部を拡大して示したように、この場合のｃｃｌｋは、上記のｃｃｌｋに比べて低周波の発振信号である。カウント値が８５になると、判定結果ｃｎｔは０に変化する。ここで、カウント値は６５の後、６５付近で変化する。カウント値が６３から６５に変化する時のカウンタ５２のカウント値およびレジスタ５３の値の変化を拡大して示している。レジスタ５３には前のカウント値６３が保持されており、カウンタ５２のカウント値が６５になった時に、基準クロックｃｋａが立ち上がり、レジスタ５３は新たなカウント値６５をラッチする。以下、同様の動作を繰り返す。この間、判定結果ｃｎｔは０を維持する。その後、ＶＤＤＭＡが上昇し、カウント値が９５以上になると、判定結果ｃｎｔは再び１に変化する。

図１０は、コントローラ４４を示す図である。図１０の（Ａ）は、コントローラ４４の構成例を示し、複数（ここでは７個）の供給トランジスタ２１Ａ〜２１Ｇを合わせて示している。図１０の（Ｂ）は、アップ・ダウン・シフトレジスタ４４Ａの動作を示す図である。

図１０の（Ａ）の構成例では、コントローラ４４は、公知のアップ・ダウン・シフトレジスタ(Up/down shift register)４４Ａで実現される。アップ・ダウン・シフトレジスタ４４Ａは、図１０の（Ｂ）に示すように、イネーブル信号ｅｎａｂｌｅが有効（１）の間、ｃｋａの立ち上がりで、ｃｎｔが０であればオンにする供給トランジスタを１個増加し、ｃｎｔが１であればオンにするトランジスタを１個減少する。具体的には、供給トランジスタ２１Ａ〜２１ＧはＰＭＯＳトランジスタであり、アップ・ダウン・シフトレジスタ４４Ａの出力が０であればオンし、１であればオフする。アップ・ダウン・シフトレジスタ４４Ａは、左側の出力が０で、右側の出力が１で、０と１に変化する位置を、ｃｎｔが０であれば右側にシフトし、ｃｎｔが１であれば左側にシフトする。さらに、アップ・ダウン・シフトレジスタ４４Ａは、イネーブル信号ｅｎａｂｌｅが無効（０）になると、すべての出力を１にリセットし、供給トランジスタ２１Ａ〜２１Ｇをすべてオフにする。

図１１は、図１０のアップ・ダウン・シフトレジスタ４４Ａの動作を示すタイムチャートである。
イネーブル信号ｅｎａｂｌｅが無効（０）の時は、アップ・ダウン・シフトレジスタ４４Ａの出力はすべて１にリセットされる。したがって、供給トランジスタ２１Ａ〜２１Ｇはすべてオフであり、ＶＤＤＭＡはＶＳＳ（０Ｖ）に近い状態になる。

イネーブル信号ｅｎａｂｌｅが１になると、ＲＯＳＣ５１が発振を開始するが、ＶＤＤＭＡは目標値から低いので、発振周波数は低く、ｃｎｔ＝０であるから、ｃｋａの立ち上がりエッジの度にアップ・ダウン・シフトレジスタ４４Ａの値がインクリメント（＋１）される。これにより、供給トランジスタのオン数が増加し、ＶＤＤＭＡが上昇していき、目標値を超えた時に、ｃｎｔ＝１に変化することによって、アップ・ダウン・シフトレジスタ４４Ａの値がデクリメント（−１）され、供給トランジスタのオン数を減らす。それに伴い、ＶＤＤＭＡが下降に転ずる。さらに、ＶＤＤＭＡが目標値よりも下がると、再びｃｎｔ＝０に変化し、アップ・ダウン・シフトレジスタ４４Ａの値がインクリメント（＋１）され、供給トランジスタのオン数を増やす。この動作を繰り返すことでＶＤＤＭＡは目標値付近に保持される。

図１２は、第２実施形態の半導体装置におけるＬＤＯ４０の回路図である。第２実施形態の半導体装置は、図５に示した第１実施形態の半導体装置の全体構成と類似した構成を有し、ＬＤＯの部分が異なる。

第１実施形態におけるＬＤＯ４０は、記憶回路４２がＤＶＦＳ制御信号に応じて１つのテーブル設定値を出力した。これに対して、第２実施形態におけるＬＤＯ４０は、２個の記憶回路４２Ａおよび４２Ｂを有し、ＤＶＦＳ制御信号に応じて、記憶回路４２Ａが１個の上位側（ＳＴＨ）設定値を、記憶回路４２Ｂが１個の下位側（ＳＴＬ）設定値を出力する。ＳＴＬ設定値＜ＳＴＨ設定値である。そして、比較器４３は、モニタ回路４１の出力する所定時間におけるＲＯＳＣ５１の出力パルス数を、ＳＴＨ設定値およびＳＴＬ設定値とそれぞれ比較し、２つの比較結果ｃｎｔＨおよびｃｎｔＬを出力する。コントローラは、ｃｎｔＨおよびｃｎｔＬの両方が０の時に供給トランジスタのオン数を増加させ、ｃｎｔＨおよびｃｎｔＬの両方が１の時に供給トランジスタのオン数を減少させる。そして、それ以外の場合、すなわちｃｎｔＨ＝０およびｃｎｔＬ＝１の時は、コントローラは、供給トランジスタのオン数を維持する（変化させない）。他の部分は、第１実施形態のＬＤＯと同じである。

図１３は、第２実施形態におけるＬＤＯ４０における制御処理を説明する図であり、図７に対応する図である。例えば、ＶＤＤＭＡを０．４０Ｖと０．４２Ｖの間になるように制御することが目標であるとする。そして、ＳＴＬ設定値およびＳＴＨ設定値を、０．４０Ｖおよび０．４２Ｖの時のＲＯＳＣ５１の発振周波数に対応するカウンタ５２のカウント値に対応して決定し、記憶回路４２Ａおよび４２Ｂのテーブル（ｔａｂｌｅ）設定値として記憶しておく。ＳＴＬ設定値およびＳＴＨ設定値は、上記のように設定するので、ＳＴＬ設定値＜ＳＴＨ設定値である。

比較器４３が、カウンタ５２のカウント値がＳＴＬ設定値より低いと判定した場合には、コントローラ４４は、複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…のオン数を１個増加させる。この時、ＳＴＬ設定値＜ＳＴＨ設定値であるから、比較器４３は、カウンタ５２のカウント値がＳＴＬ設定値より低いと判定する。これによりＶＤＤＭＡは上昇する。ｃｋａの次の周期でのカウント値が依然ＳＴＬ設定値より低い場合には、複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…のオン数が１個増加される。このような動作を繰り返してＶＤＤＭＡは０．４Ｖまで上昇する。

比較器４３が、カウンタ５２のカウント値がＳＴＨ設定値より高いと判定した場合には、コントローラ４４は、複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…のオン数を１個減少させる。この時、ＳＴＬ設定値＜ＳＴＨ設定値であるから、比較器４３は、カウンタ５２のカウント値がＳＴＬ設定値より高いと判定する。これによりＶＤＤＭＡは下降する。ｃｋａの次の周期でのカウント値が依然ＳＴＨ設定値より高い場合には、複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…のオン数が１個減少される。このような動作を繰り返してＶＤＤＭＡは０．４２Ｖまで下降する。

比較器４３が、カウンタ５２のカウント値がＳＴＬ設定値より高く、ＳＴＨ設定値より低いと判定した場合には、コントローラ４４は、複数の供給トランジスタ２１Ａ、２１Ｂ、２１Ｃ、…のオン数を維持する。

以下、このような動作を繰り返す。これにより、ＶＤＤＭＡは、０．４０Ｖと０．４２Ｖの間に維持される。

図１４は、第２実施形態のＬＳＩのＬＤＯ４０において、ＲＯＳＣ５１と、カウンタ５２と、記憶回路４２Ａおよび４２Ｂと、比較回路４３と、で形成される部分の構成をより詳細に示した図である。

ＲＯＳＣ５１、カウンタ５２およびレジスタ５３は、図８の第１実施形態と同じであるので、説明は省略する。２個の記憶回路４２Ａおよび４３Ｂは、ＤＶＦＳ制御信号に応じて、それぞれＳＴＨ設定値およびＳＴＬ設定値を出力する。第２実施形態でも、記憶回路４２Ａおよび４３Ｂは、それぞれＤＶＦＳに対応してテーブル形式で複数のＳＴＨ設定値およびＳＴＬ設定値を記憶しており、ＤＶＦＳに応じて対応するＳＴＨ設定値およびＳＴＬ設定値を出力する。

比較回路４３は、２個の比較器４３Ａおよび４３Ｂを含む。比較器４３Ａは、レジスタ（ｒｅｇｉｓｔｅｒ）５３の出力するカウント値が、記憶回路４２Ａの出力するＳＴＨ設定値より大きい場合にはｃｎｔＨ＝１を、ＳＴＨ設定値より小さい場合にはｃｎｔＨ＝０を、出力する。

図１５は、第２実施形態におけるコントローラ４４を示す図であり、図１５の（Ａ）がコントローラ４４の構成例を示し、図１５の（Ｂ）は、アップ・ダウン・シフトレジスタ４４Ｂの動作を示す図である。

図１５の（Ａ）の構成例では、コントローラ４４は、アップ・ダウン・シフトレジスタ(Up/down shift register)４４Ｂと、クロックゲート４５と、で形成される。クロックゲート４５は、イネーブル信号ｅｎａｂｌｅ＝１、ｃｎｔＬおよびｃｎｔＨ＝０またはｃｎｔＬおよびｃｎｔＨ＝１の時にはｃｋａを通過させ、ｅｎａｂｌｅ＝１、ｃｎｔＬ＝１およびｃｎｔＨ＝０の時には停止状態になりｃｋａを遮断する。したがって、クロックゲート４５の出力ｃｋａ’は、ｅｎａｂｌｅ＝１、ｃｎｔＬおよびｃｎｔＨ＝０またはｃｎｔＬおよびｃｎｔＨ＝１の時にはｃｋａであり、ｅｎａｂｌｅ＝１、ｃｎｔＬ＝１およびｃｎｔＨ＝０の時には固定で変化しない。

アップ・ダウン・シフトレジスタ４４Ｂは、イネーブル信号ｅｎａｂｌｅが有効（１）の間、ｃｋａの立ち上がりで、ｃｎｔＬおよびｃｎｔＨ＝０であればオンにする供給トランジスタを１個増加し、ｃｎｔＬおよびｃｎｔＨ＝１であればオンにするトランジスタを１個減少する。さらに、アップ・ダウン・シフトレジスタ４４Ｂは、イネーブル信号ｅｎａｂｌｅが有効（１）の間、ｃｎｔＬ＝１およびｃｎｔＨ＝０であれば、ｃｋａが供給されないので、シフト状態を維持する。

さらに、アップ・ダウン・シフトレジスタ４４Ｂは、イネーブル信号ｅｎａｂｌｅが無効（０）になると、すべての出力を１にリセットし、供給トランジスタ２１Ａ〜２１Ｇをすべてオフにする。この時、アップ・ダウン・シフトレジスタ４４Ｂにクロックｃｋａを供給する必要が無いので、クロックゲート４５は、停止状態、すなわちｃｋａを遮断してもよい。

図１６は、図１５のコントローラ４４の動作を示すタイムチャートである。
イネーブル信号ｅｎａｂｌｅが無効（０）の時は、アップ・ダウン・シフトレジスタ４４Ｂの出力はすべて１にリセットされる。したがって、供給トランジスタ２１Ａ〜２１Ｇはすべてオフであり、ＶＤＤＭＡはＶＳＳ（０Ｖ）に近い状態になる。この時、図１６では、クロックゲート４５は停止状態にあり、ｃｋａ’は固定であるように示されている。

イネーブル信号ｅｎａｂｌｅが１になると、ＲＯＳＣ５１が発振を開始するが、ＶＤＤＭＡは目標値から低いので、発振周波数は低く、ｃｎｔＬ＝０およびｃｎｔＨ＝０である。そのため、ｃｋａの立ち上がりエッジの度にアップ・ダウン・シフトレジスタ４４Ｂの値がインクリメント（＋１）される。これにより、供給トランジスタのオン数が増加し、ＶＤＤＭＡが上昇していき、目標値（０．４０Ｖ）を超える。この時、ｃｎｔＬ＝１に変化するが、ｃｎｔＨ＝０を維持するので、クロックゲート４５はｃｋａを遮断し、アップ・ダウン・シフトレジスタ４４Ｂの値が維持され、供給トランジスタのオン数も維持される。

また、ＶＤＤＭＡが上位側目標値０．４２Ｖを超えると、ｃｎｔＬ＝１およびｃｎｔＨ＝１に変化するので、クロックゲート４５はｃｋａを通過させる。アップ・ダウン・シフトレジスタ４４Ｂは、ｃｎｔＬ＝１およびｃｎｔＨ＝１であるので、値をデクリメント（−１）し、供給トランジスタのオン数を減らす。それに伴い、ＶＤＤＭＡが下降に転じ、ＶＤＤＭＡが上位側目標値０．４２Ｖよりも下がると、再びｃｎｔＨ＝０に変化し、アップ・ダウン・シフトレジスタ４４Ｂの値が維持され、供給トランジスタのオン数も維持される。このような動作を繰り返すことにより、ＶＤＤＭＡは、下位側目標値０．４０Ｖと上位側目標値０．４２Ｖの間に保持される。

第２実施形態では、第１実施形態においてＶＤＤＭＡの目標値付近で生じる供給トランジスのオン数の不要な増減による電圧リプル(変動)を除去でき、クロックゲート４５の機能によってアップ・ダウン・シフトレジスタ４４Ａ等の制御系の電力を削減できる。

次に、第３実施形態の半導体装置について説明する。第３実施形態の半導体装置は、図５に示した第１実施形態の半導体装置の全体構成と類似した構成を有するが、回路ブロック１１へのクロックｃｋａの供給が不要な場合にはｃｋａの供給を停止するようにクロックゲートを設けたことが、第１実施形態と異なる。これにより、半導体装置（ＬＳＩ）の一層の低消費電力化を図ることができる。

図１７は、第３実施形態の半導体装置におけるＬＤＯ４０の回路図である。参照番号６１で示す部分が、回路ブロック１１へのクロックｃｋａの供給を制御するクロックゲートであり、ゲーティング信号ｇａｔｉｎｇ＝１の時には、回路ブロック１１へクロックｃｋａａを供給し、ｇａｔｉｎｇ＝０の時にはｃｋａａの供給を停止する。第３実施形態のＬＤＯ４０では、コントローラ４４が、このゲーティング信号ｇａｔｉｎｇに応じて複数の供給スイッチのオン数を制御する。

図１８は、第３実施形態におけるコントローラ４４を示す図であり、図１８の（Ａ）がコントローラ４４の構成例を示し、図１８の（Ｂ）は、アップ・ダウン・シフトレジスタ４４Ｃの動作を示す図である。

図１８の（Ａ）の構成例では、コントローラ４４は、アップ・ダウン・シフトレジスタ(Up/down shift register)４４Ｃで実現される。
図１８の（Ｂ）に示すように、アップ・ダウン・シフトレジスタ４４Ｃは、ゲーティング信号ｇａｔｉｎｇの０から１への遷移時に、すべての出力を０にリセットする。これにより、回路ブロック１１へのクロックｃｋａａの供給が停止している状態から供給する状態に切り替わる瞬間だけ、すべての供給トランジスタ２１Ａ〜２１Ｇをすべてオンにして、ＶＤＤＭＡを一旦電源電圧ＶＤＤレベルまで上昇させる。言い換えれば、第３実施形態では、ＬＤＯ４０が、ゲーティング信号ｇａｔｉｎｇの０から１への遷移時に、一瞬供給トランジスタ２１Ａ〜２１Ｇをすべてオンにする全開機能を有する。

第３実施形態のＬＤＯ４０は、 ゲーティング信号ｇａｔｉｎｇが０または１である時および１から０への遷移時は、第１実施形態のアップ・ダウン・シフトレジスタ４４Ａと同様に動作する。

図１９および図２０は、第３実施形態のＬＤＯの動作を示すタイムチャートである。
イネーブル信号ｅｎａｂｌｅが無効（０）の時は、アップ・ダウン・シフトレジスタ４４Ｃの出力はすべて１にリセットされる。したがって、供給トランジスタ２１Ａ〜２１Ｇはすべてオフであり、ＶＤＤＭＡはＶＳＳ（０Ｖ）に近い状態になる。図１９では、ゲーティング信号ｇａｔｉｎｇもイネーブル信号ｅｎａｂｌｅと同じように変化する場合を示している。

図１９に示すように、イネーブル信号ｅｎａｂｌｅおよびがゲーティング信号ｇａｔｉｎｇ１になると、アップ・ダウン・シフトレジスタ４４Ｃの出力はすべて０にリセットされ、供給トランジスタ２１Ａ〜２１Ｇはすべてオンする。これにより、ＶＤＤＭＡは、ＶＳＳ（０Ｖ）から電源電圧ＶＤＤ（０．５Ｖ）に急速に上昇する。これに応じて、ＲＯＳＣ５１が発振し、ＶＤＤＭＡは目標値より高いので、発振周波数は高く、ｃｎｔ＝１であるから、ｃｋａの立ち上がりエッジの度にアップ・ダウン・シフトレジスタ４４Ｃの値がデクリメント（−１）される。これにより、供給トランジスタのオン数が減少し、ＶＤＤＭＡが下降していき、目標値を超えた時に、ｃｎｔ＝０に変化することによって、アップ・ダウン・シフトレジスタ４４Ｃの値がインクリメント（＋１）され、供給トランジスタのオン数を増加させる。以上の動作は、第１実施形態の場合と同じである。この動作を繰り返すことでＶＤＤＭＡは目標値付近に保持される。

図２０は、イネーブル信号ｅｎａｂｌｅは１に固定であるが、途中でゲーティング信号ｇａｔｉｎｇ＝０にして、回路ブロック１１へのクロックｃｋａａの供給を停止した場合の動作例を示す。ゲーティング信号ｇａｔｉｎｇ＝０にしても回路ブロック１１への電源供給は継続され、ＶＤＤＭＡは目標値（０．４Ｖ）付近に維持される。

この状態で、ゲーティング信号ｇａｔｉｎｇ＝１に変化させると、回路ブロック１１の負荷が急増して、ＶＤＤＭＡが急激に低下する。図２０の最下部に示したように、第１実施形態のＬＤＯの場合であれば、一旦ＶＤＤＭＡが急激に低下した後、アップ・ダウン・シフトレジスタ４４Ａの値がインクリメントされ、ＶＤＤＭＡは１レベルずつ上昇する。したがって、ＶＤＤＭＡが目標レベルに到達するまでには時間を要することになり、その間回路ブロック１１が正常に動作しない場合が起こり得る。

これに対して、第３実施形態は、ゲーティング信号ｇａｔｉｎｇが０から１に変化すると、アップ・ダウン・シフトレジスタ４４Ｃの値はすべて０になるので、すべての供給トランジスタがオンし、ＶＤＤＭＡは電源電圧ＶＤＤ近くになる。その後、ＶＤＤＭＡは徐々に目標値に近づく。このように、回路ブロック１１の電源電圧ＶＤＤＭＡは、高くなることはあっても低くはならないので、回路ブロック１１は正常に動作する。

以上の通り、第３実施形態では、回路ブロックへのクロック供給が停止している低負荷状態から、クロック供給が開始された瞬間に、回路ブロック１１の消費電力が急激に増加することによってＶＤＤＭＡが急降下するという問題を抑制できる。

以上、第１から第３実施形態を説明したが、例えば、第２実施形態と第３実施形態の構成を組み合わせることも可能であり、これにより、第２実施形態と第３実施形態の利点の両方が得られる。さらに、第３実施形態では、イネーブル信号ｅｎａｂｌｅとゲーティング信号ｇａｔｉｎｇの両方の役割を兼ねて１つの制御信号にまとめてもよい。

以上説明した実施形態では、外部から電源電圧を投入され、内部回路に供給する電圧を可変にできるＬＤＯを搭載する半導体装置において、アナログ的な比較回路を不要にする。これにより、電源電圧がトランジスタの閾値付近となる０．５Ｖ程度の低電圧条件になってもＬＤＯ動作が可能になる。さらに、実施形態では、比較対象となるアナログ電位をノイズから保護するための大きな容量素子や、可変分圧回路を構成するための大きな抵抗素子が不要になるため、チップ占有面積を減らせる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１０ 半導体装置（ＬＳＩ）
１１ 回路ブロック
１１Ａ 第１回路ブロック
１１Ｂ 第２回路ブロック
１２ 電力制御回路
２１Ａ−２１Ｇ 供給スイッチ
４０ 降圧回路（ＬＤＯ）
４０Ａ 第１降圧回路
４０Ｂ 第２降圧回路
４１ モニタ回路
４２ 記憶回路
４３ 比較器
４４ スイッチ制御回路（コントローラ）

Claims (9)

1. 複数の回路部分と、
   電源電圧を供給するグローバル電源と、
   前記複数の回路部分のローカル電源と前記グローバル電源を接続する複数の電源供給回路と、
   前記複数の回路部分に対応して設けられ、前記複数の回路部分の前記ローカル電源の電圧値が所望の値になるように前記複数の電源供給回路を制御する複数のローカル電源制御回路と、を備え、
   前記複数の電源供給回路のそれぞれは、離散化された複数の供給スイッチを備え、
   前記複数のローカル電源制御回路のそれぞれは、
   前記ローカル電源の電圧値の変化に応じて出力の特性値が離散的に変化する電圧モニタ回路と、
   前記ローカル電源の電圧値が所望の値の時の前記電圧モニタ回路の出力の目標特性値を記憶する記憶回路と、
   前記電圧モニタ回路の出力の特性値と前記目標特性値を比較する比較器と、
   前記比較器の比較結果に基づいて前記離散化された複数の供給スイッチのオン数を制御するスイッチ制御回路と、を備え、
   前記電圧モニタ回路は、
   出力信号が計数可能な２値信号であり、前記ローカル電源の電圧値の変化に応じて前記出力信号の特性が変化するデジタルモニタ回路と、
   前記デジタルモニタ回路の前記出力信号を計数し、計数値を前記特性値として出力するカウンタと、を備えることを特徴とする半導体装置。
2. 前記デジタルモニタ回路は、リング発振器であることを特徴とする請求項１に記載の半導体装置。
3. 前記記憶回路は、前記ローカル電源の電圧値が前記所望の値の時の前記リング発振器が出力する発振クロック数を記憶していることを特徴とする請求項２に記載の半導体装置。
4. 前記離散化された複数の供給スイッチは、離散化された複数のＭＯＳトランジスタで形成されることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
5. 前記スイッチ制御回路は、
   前記比較器が、前記ローカル電源の電圧値が前記所望の値より小さいと判断した場合には、前記離散化された複数の供給スイッチのオン数が増加するように制御し、
   前記比較器が、前記ローカル電源の電圧値が前記所望の値以上と判断した場合には、前記離散化された複数の供給スイッチのオン数を減少するように制御することを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
6. 前記記憶回路は、前記ローカル電源の電圧値が前記所望の値を含む所定の範囲の上限と下限の時の前記リング発振器が出力する上限発振クロック数および下限発振クロック数を記憶しており、
   前記比較器は、前記電圧モニタ回路の特性値が、前記下限発振クロック数より小さいか、前記上限発振クロック数より大きいか、前記下限発振クロック数以上で前記上限発振クロック数以下の範囲内であるかを判定し、
   前記スイッチ制御回路は、
   前記比較器が、前記電圧モニタ回路の特性値が、前記下限発振クロック数より小さいと判断した場合には、前記離散化された複数の供給スイッチのオン数を増加させ、
   前記比較器が、前記電圧モニタ回路の特性値が、前記上限発振クロック数より大きいと判断した場合には、前記離散化された複数の供給スイッチのオン数を減少させ、
   前記比較器が、前記電圧モニタ回路の特性値が、前記下限発振クロック数以上で前記上限発振クロック数以下の範囲内であると判断した場合には、前記離散化された複数の供給スイッチのオン数を維持するように制御することを特徴とする請求項２に記載の半導体装置。
7. 前記スイッチ制御回路は、対応する前記回路部分に急激な動作変化が発生した時には、前記離散化された複数の供給スイッチを全てオンにするように制御することを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
8. 前記回路部分に急激な動作変化は、クロック停止状態から供給状態に移行する瞬間であることを特徴とする請求項７に記載の半導体装置。
9. 前記スイッチ制御回路は、対応する前記回路部分を停止する場合には、前記離散化された複数の供給スイッチを全てオフにすることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。

Images