JP3696077B2 - 電圧変換回路及びこれを備えた半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路に駆動電圧を供給する電圧変換回路、及びこれを備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
一般に、動作クロックに従って演算処理等を実行する集積回路には、製造プロセスのばらつきや電源変動、あるいは温度変化等が生じても常に正常な動作を行えるように、大きな設計マージンが設けられている。つまり、上記した各種変動等によって回路の遅延時間が増大した場合であっても、前記集積回路全体の動作が前記動作クロックの１クロック内に収まるように設計されている。また、上記した全ての条件が最悪の状態となっても正常な動作を行えるように、前記集積回路には十分高い電源電圧が印加されている。
【０００３】
これらの大きな設計マージンや高い電源電圧の印加は、集積回路の高速化や低消費電力化の妨げとなる。そこで、集積回路の動作状況を検知して集積回路の動作に必要最低限の駆動電圧を与えられるように電源電圧の制御を行う電圧変換回路の開発が進められている。
【０００４】
図２１は従来の電圧変換回路の一例を示す概略構成図である。なお、本図に示す電圧変換回路は特開平１０−２４２８３１号公報に開示されている従来技術である。本図に示すように、この電圧変換回路はデューティ比制御回路９０１、バッファ回路９０２、フィルタ回路９０３、クリティカルパス回路９０４、遅延回路９０５、正否判定回路９０６、及び加算器９０７を有している。
【０００５】
デューティ比制御回路９０１はバッファ回路９０２における出力電圧の可変動作を制御する回路であり、カウンタ９０１ａと比較回路９０１ｂとを有している。カウンタ９０１ａは０〜２n−１（例えば、ｎ＝６の場合は０〜６３）までの数を、供給されたクロック信号（図示せず）の周期毎に１ずつカウントアップし、そのカウント数をｎビットの信号ＮＡとして比較回路９０１ｂに送出する。なお、カウント数２n−１の次は０となる。また、比較回路９０１ｂには信号ＮＡの他に、加算器９０７からｎビットの信号ＮＢが入力されている。
【０００６】
比較回路９０１ｂはバッファ回路９０２を構成するＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のオン／オフ制御を行う回路であり、各トランジスタＭ１、Ｍ２のゲートには比較回路９０１ｂから制御信号Ｘ１、Ｘ２がそれぞれ供給されている。なお、比較回路９０１ｂは信号ＮＡが０となったときに制御信号Ｘ１、Ｘ２の電圧レベルをＬレベルとし、信号ＮＡが信号ＮＢと一致したときに制御信号Ｘ１、Ｘ２の電圧レベルをＨレベルとする。
【０００７】
バッファ回路９０２を構成するＰＭＯＳトランジスタＭ１のソースには第１電源電圧が印加されており、ＮＭＯＳトランジスタＭ２のソースには第２電源電圧（ここでは接地電圧）が印加されている。また、両トランジスタのドレインは互いに接続されており、その接続ノードはバッファ回路９０２の出力端とされている。
【０００８】
従って、制御信号Ｘ１、Ｘ２がＬレベルである場合、ＰＭＯＳトランジスタＭ１はオンとなり、ＮＭＯＳトランジスタＭ２はオフとなるので、バッファ回路９０２の出力電圧は第１電源電圧に等しくなる。一方、制御信号Ｘ１、Ｘ２がＨレベルである場合、ＰＭＯＳトランジスタＭ１はオフとなり、ＮＭＯＳトランジスタＭ２はオンとなるので、バッファ回路９０２の出力電圧は第２電源電圧（接地電圧）に等しくなる。すなわち、バッファ回路９０２の出力電圧は信号ＮＡが０のときに立ち上がり、信号ＮＡが信号ＮＢに等しくなったときに立ち下がるパルス状の電圧信号Ｙとなる。
【０００９】
この電圧信号Ｙは、インダクタンスＬ１及びキャパシタＣ１から成るフィルタ回路９０３によって平滑化されて出力電圧Ｚとなる。この出力電圧Ｚは同一基板上に形成された内部回路（図示せず）に対して供給され、前記内部回路の駆動電圧として利用される。また、出力電圧Ｚはクリティカルパス回路９０４の電源電圧としても利用される。
【００１０】
上記したバッファ回路９０２を構成するＰＭＯＳトランジスタＭ１がオンとなり、ＮＭＯＳトランジスタＭ２がオフとなる時間（すなわち、制御信号Ｘ１、Ｘ２がＬレベルである時間）をオン時間Ｔ１とし、ＰＭＯＳトランジスタＭ１がオフとなり、ＮＭＯＳトランジスタＭ２がオンとなる時間（すなわち、制御信号Ｘ１、Ｘ２がＨレベルである時間）をオフ時間Ｔ２とすると、フィルタ回路９０３の出力電圧Ｚは一般に、次の（１）式によって求めることができる。
【数１】
【００１１】
ここで、上式中のオン時間Ｔ１（右辺分子）は電圧信号Ｙのパルス幅を表しており、オン時間Ｔ１とオフ時間Ｔ２との和Ｔ１＋Ｔ２（右辺分母）は電圧信号Ｙのパルス周期を表している。すなわち、出力電圧Ｚを制御するためには、電圧信号Ｙにおけるパルス幅とパルス周期との比（以下、デューティ比と呼ぶ）を制御すればよいことが分かる。
【００１２】
上記構成から成る電圧変換回路では、加算回路９０７から比較回路９０１ｂに入力される信号ＮＢの値を変えることによってオン時間Ｔ１（パルス幅）を変化させ、バッファ回路９０２から出力される電圧信号Ｙのデューティ比を制御している。これにより、前記内部回路に供給する駆動電圧（出力電圧Ｚ）を制御することができる。（以下では、このようなデューティ比制御方式をパルス幅可変方式と呼ぶ。）また、信号ＮＢを最適値に設定する手段としては、クリティカルパス回路９０４の動作速度を検出する方法が採用されている。
【００１３】
クリティカルパス回路９０４は、出力電圧Ｚが供給される内部回路の中でも信号の遅延が最も大きいと考えられるパス回路を複製した回路である。前述した通り、このクリティカルパス回路９０４の電源電圧としてはフィルタ回路９０３の出力電圧Ｚが印加されている。すなわち、電源供給の対象となる内部回路の駆動電圧がクリティカルパス回路９０４によってモニタされることになる。なお、ここでは、クリティカルパス回路９０４の動作可能電圧が前記内部回路の動作可能電圧であると仮定している。
【００１４】
フィルタ回路９０３の出力電圧Ｚによってクリティカルパス回路９０４が動作可能である場合、クリティカルパス回路９０４は正否判定回路９０６に対して所定のデータを送出する。このとき、正否判定回路９０６にはクリティカルパス回路９０４から送出された前記データが直接入力されるだけでなく、遅延回路９０５によって前記データを所定時間だけ遅延させた遅延データも入力される。
【００１５】
正否判定回路９０６に対してクリティカルパス回路９０４から直接データが入力されない場合、正否判定回路９０６は対象としている内部回路が正常に動作していない、すなわち前記内部回路の駆動電圧（フィルタ回路９０３の出力電圧Ｚ）が低過ぎると判断し、駆動電圧を上げるために信号ＮＢの値を１だけ増加する信号Ｓ１を加算器９０７に送出する。
【００１６】
また、正否判定回路９０６に対して遅延回路９０５を介した遅延データが入力された場合、正否判定回路９０６は対象としている内部回路に遅延を与えても正常に動作している、すなわち前記内部回路の駆動電圧は高過ぎると判断し、駆動電圧を下げるために信号ＮＢの値を１だけ減少させる信号Ｓ２を加算器９０７に送出する。
【００１７】
また、正否判定回路９０６に対してクリティカルパス回路９０４から直接データは入力されるが、遅延回路９０５を介した遅延データは入力されない場合、正否判定回路９０６は対象としている内部回路には最適な駆動電圧が供給されていると判断して、加算器９０７には信号Ｓ１、Ｓ２を送出しない。
【００１８】
正否判定回路９０６から信号Ｓ１が送出された場合、加算器９０７は信号ＮＢの現在値に１を加えた値をデューティ比制御回路９０１に供給する。一方、正否判定回路９０６から信号Ｓ２が送出された場合、加算器９０７は信号ＮＢの現在値に−１を加えた値をデューティ比制御回路９０１に供給する。
【００１９】
このように、上記構成から成る電圧変換回路においては、クリティカルパス回路９０４、遅延回路９０５、及び正否判定回路９０６によって電源供給の対象としている内部回路の動作速度を検出し、検出した動作速度が速過ぎる場合には前記内部回路の駆動電圧（出力電圧Ｚ）を下げるように、逆に検出した動作速度が遅過ぎる場合には前記内部回路の駆動電圧（出力電圧Ｚ）を上げるように、電圧信号Ｙのデューティ比を制御している。
【００２０】
【発明が解決しようとする課題】
たしかに、上記構成から成る電圧変換回路であれば、集積回路を構成する内部回路の動作状況を検知して該内部回路の動作に必要最低限の駆動電圧を供給できるので、前記集積回路の低消費電力化に貢献することができる。また、出力電圧Ｚの可変範囲も広いため、一般的な集積回路の降圧回路として有益であることが分かる。
【００２１】
ところで、前記内部回路のさらなる低消費電力化を図るためには、前記内部回路を構成するデバイス自体の電源電圧を低減することが極めて有効である。例えば、電源電圧０．５Ｖで駆動するデバイスを用いた内部回路の消費電力は、電源電圧３Ｖで駆動するデバイスを用いた内部回路の消費電力に比べて１／３６となる。このように、前記内部回路の電源電圧や負荷電流を低減することによって、さらなる低消費電力化を実現することができる。
【００２２】
一方、前記内部回路の消費電力低減に伴って、集積回路全体の消費電力に占める前記電圧変換回路の消費電力比率は相対的に増大する。そのため、集積回路全体のさらなる低消費電力化を実現するためには、前記電圧変換回路自体の消費電力も低減する必要がある。
【００２３】
ここで、上記構成から成る電圧変換回路自体の消費電力を低減する手段としては、出力電圧Ｚの可変範囲を制限することで制御の簡略化を図り、デューティ比制御回路９０１や加算器９０７等の規模を縮小することが考えられる。
【００２４】
例えば、３Ｖ程度の外部電源電圧が供給される電圧変換回路から０．５Ｖ駆動の内部回路に対して電源供給を行う場合、前記入力電圧に近い高電圧を前記内部回路に対して出力する必要はない。また、前記内部回路を構成するデバイスには最適な動作電圧が存在し、プロセスばらつきや動作環境の変化に対応するとしても、前記出力電圧の可変範囲は前記動作電圧の近傍に制限することができる。このように、出力電圧Ｚの可変範囲を制限すれば電圧変換回路の回路規模を縮小して消費電力の低減を図ることができる。
【００２５】
しかしながら、加算回路９０７から比較回路９０１ｂに入力される信号ＮＢの値を変えることによってオン時間Ｔ１（パルス幅）を変化させ、バッファ回路９０２から出力される電圧信号Ｙのデューティ比を制御するパルス幅可変方式の電圧変換回路では、たとえ出力電圧Ｚの可変範囲を制限したとしても、高速で動作するカウンタ回路９０１ａを設ける必要がある。
【００２６】
例えば、上記した従来構成の電圧変換回路において、カウンタ回路９０１ａは電圧信号Ｙの２n倍（ｎ＝６の場合は６４倍）の周波数で動作する。このように高速で動作するカウンタ回路９０１ａは電圧変換回路自体の消費電力増加を招いてしまうが、出力電圧Ｚを高精度に変化させるためにはカウンタ回路９０１ａの動作速度を高速に維持せざるを得ない。
【００２７】
従って、従来構成から成るパルス幅可変方式の電圧変換回路では、低電圧駆動が可能な内部回路に対する出力電圧Ｚの可変範囲を制限したとしても、カウンタ回路９０１ａの動作速度は高速に維持する必要があるため、電圧変換回路自体の消費電力を十分に低減することができない。
【００２８】
本発明は上記の問題点に鑑み、出力電圧の低電圧化に適した電圧変換回路、及びこれを備えた半導体集積回路装置を提供することを目的とする。
【００２９】
【課題を解決するための手段】
上記目的を達成するために、例えば、パルス信号生成回路で生成されるパルス信号のパルス幅とパルス周期との比に基づいて出力電圧が決定される電圧変換回路において、前記パルス信号のパルス幅を一定とし、パルス周期を可変とするとよい。
【００３０】
また、上記構成から成る電圧変換回路において、前記出力電圧の可変範囲を制限することにより、前記パルス信号におけるパルス周期の変動量を低減した構成にするとよい。このとき、前記出力電圧の可変上限値は前記パルス信号における電圧振幅の１／２以下にするとよい。また、前記出力電圧の可変範囲は目標とする出力電圧値の±２０％以内にするとよい。
【００３１】
なお、上記構成から成る電圧変換回路において、前記出力電圧はその可変範囲内において離散的に選択される構成にするとよい。
【００３２】
また、上記構成から成る電圧変換回路において、前記パルス信号生成回路はパルス幅一定の基準パルス信号に所定の遅延を与えることによって、前記パルス信号のパルス周期を変化させる構成にするとよい。
【００３３】
具体的には、本発明に係る電圧変換回路は、ソースに第１電源電圧が印加されるＰＭＯＳトランジスタと、ソースに第２電源電圧が印加されるＮＭＯＳトランジスタとを有し、両トランジスタの各ドレインを共通接続した接続ノードから電圧を出力するスイッチ回路と、前記スイッチ回路から入力される電圧を平滑化して出力電圧を得るフィルタ回路とを具備し、前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン／オフ制御を行うことによって前記出力電圧の大きさを変化させる電圧変換回路において、パルス幅が一定で、パルス周期が可変である出力パルス信号を生成する出力パルス信号生成回路と、前記出力パルス信号から前記ＰＭＯＳトランジスタのゲートに印加する第１制御信号、及び前記ＮＭＯＳトランジスタのゲートに印加する第２制御信号を生成するスイッチタイミング制御回路とを設け、前記出力パルス信号生成回路は、入力されるパルス幅一定の基準パルス信号から所定時間だけ遅れた遅延パルス信号を生成する遅延回路と、前記遅延回路における遅延時間を変化させる遅延時間制御回路とを有していて、前記遅延パルス信号を前記出力パルス信号として前記スイッチタイミング制御回路に送出し、前記遅延回路は、前記基準パルス信号を所定の単位時間だけ遅延させる単位時間遅延素子を複数個直列接続して成る遅延回路部と、前記遅延時間制御回路から与えられる選択信号に基づいて各単位時間遅延素子からそれぞれ送出される出力信号のいずれか一つを選択し、選択した該出力信号を前記遅延パルス信号として出力する選択回路と、を有する。
【００３４】
また、上記構成から成る電圧変換回路において、前記遅延回路部は、少なくとも一つのフリップフロップ回路を直列接続して成る基本遅延回路部と、前記基本遅延回路部の出力端に接続され、少なくとも一つのフリップフロップ回路を直列接続して成る追加遅延回路部とを有しており、前記追加遅延回路部を構成する各フリップフロップ回路のクロック位相は、各々の前段に接続されたフリップフロップ回路のクロック位相と１８０度異なる構成にするとよい。
【００３５】
また、他の具体的構成として、本発明に係る電圧変換回路は、ソースに第１電源電圧が印加されるＰＭＯＳトランジスタと、ソースに第２電源電圧が印加されるＮＭＯＳトランジスタとを有し、両トランジスタの各ドレインを共通接続した接続ノードから電圧を出力するスイッチ回路と、前記スイッチ回路から入力される電圧を平滑化して出力電圧を得るフィルタ回路とを具備し、前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン／オフ制御を行うことによって前記出力電圧の大きさを変化させる電圧変換回路において、パルス幅が一定で、パルス周期が可変である出力パルス信号を生成する出力パルス信号生成回路と、前記出力パルス信号から前記ＰＭＯＳトランジスタのゲートに印加する第１制御信号、及び前記ＮＭＯＳトランジスタのゲートに印加する第２制御信号を生成するスイッチタイミング制御回路とを設け、前記出力パルス信号生成回路は、入力されるパルス幅一定の基準パルス信号から所定時間だけ遅れた遅延パルス信号を生成する遅延回路と、前記遅延回路における遅延時間を変化させる遅延時間制御回路とを有しており、前記遅延回路は、前記基準パルス信号を所定の単位時間だけ遅延させる単位時間遅延素子を複数個直列接続して成る遅延回路部と、選択回路とを有し、前記遅延時間制御回路は、第１選択信号と第２選択信号とから成る選択信号を前記選択回路に与え、前記選択回路は、前記第１選択信号に基づいて、前記遅延回路部を構成する各単位時間遅延素子からそれぞれ送出される出力信号のいずれか一つを選択し、選択した該出力信号を前記遅延パルス信号として出力する第１選択回路部と、第１選択回路部の出力信号を所定時間だけ遅延させる任意時間遅延素子と、前記第２選択信号に基づいて、第１選択回路部の出力信号と前記任意時間遅延素子の出力信号のいずれか一方を選択し、選択した該出力信号を前記出力パルス信号として出力する第２選択回路部と、を有する。
【００３６】
また、例えば、前記基準パルス信号は、前記遅延回路部を構成する各単位時間遅延素子からそれぞれ送出される出力信号を入力とするＮＯＲ回路の出力信号と、前記遅延パルス信号との論理和に相当する。
【００３８】
なお、上記構成から成る電圧変換回路において、前記遅延回路部を構成する各単位時間遅延素子、及び前記任意時間遅延素子はいずれもフリップフロップ回路であり、前記任意時間遅延素子のクロック位相は各単位時間遅延素子のクロック位相と１８０度異なる構成にするとよい。
【００３９】
また、上記構成から成る電圧変換回路において、前記スイッチタイミング制御回路は、前記スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン／オフ制御に際して、一方のＭＯＳトランジスタをオフさせてから所定時間経過後に他方のＭＯＳトランジスタをオンさせるように、第１制御信号及び第２制御信号の電圧レベルを制御する構成にするとよい。
【００４０】
また、上記構成から成る電圧変換回路において、前記遅延時間制御回路は、前記電圧変換回路の出力電圧によって駆動される内部回路の動作速度を、外部から供給されるクロック信号に同期して検出するレプリカ回路と、前記レプリカ回路によって検出された前記内部回路の動作速度に応じて前記選択信号を生成する選択信号生成回路と、を有する構成にするとよい。
【００４１】
なお、上記構成から成る電圧変換回路において、前記レプリカ回路には、前半遅延段と後半遅延段とを直列接続することで構成され、入力信号に対して前記内部回路の最大遅延パスと同等の遅延を行うクリティカルパス回路を設け、前記前半遅延段における遅延時間を第１動作時間、前記クリティカルパス回路全体における遅延時間を第２動作時間とし、前記第１動作時間及び第２動作時間と、第１所定動作時間及び第１所定動作時間より長い第２所定動作時間とをそれぞれ比較することで前記内部回路の動作速度を判断する構成にするとよい。
【００４２】
また、上記構成から成る電圧変換回路において、前記出力パルス信号生成回路及び前記スイッチタイミング制御回路の電源電圧として前記フィルタ回路の出力電圧を供給するとともに、前記スイッチタイミング制御回路から送出される第１、第２制御信号をそれぞれ昇圧して前記スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ゲートに送出する昇圧レベルシフタを設けた構成とするとよい。
【００４３】
また、上記構成から成る電圧変換回路は、半導体集積回路装置の駆動電圧を生成する降圧回路として用いるとよい。
【００４４】
【発明の実施の形態】
本発明に係る電圧変換回路として、ここでは半導体集積回路装置を構成する内部回路に対して駆動電圧を供給する電圧変換回路（降圧回路）を例に挙げて説明を行う。図１は本発明に係る電圧変換回路の第１実施形態を示す概略構成図である。本図に示すように、この電圧変換回路は出力パルス信号生成回路１００、スイッチタイミング制御回路１０４、スイッチ回路１０５、及びフィルタ回路１０６を有している。
【００４５】
出力パルス信号生成回路１００はパルス幅が一定で、パルス周期が可変である出力パルス信号Ｄoutを生成し、その出力パルス信号Ｄoutをスイッチタイミング制御回路１０４に送出する回路である。なお、出力パルス信号生成回路１００の内部構成及び動作については、後ほど詳細な説明を行う。
【００４６】
スイッチタイミング制御回路１０４は、入力された出力パルス信号Ｄoutから第１、第２制御信号φ１、φ２を生成し、その第１、第２制御信号φ１、φ２をスイッチ回路１０５を構成するＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２の各ゲートに送出する回路である。これにより、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のオン／オフ制御が行われる。なお、スイッチタイミング制御回路１０４の内部構成及び動作についても、後ほど詳細な説明を行う。
【００４７】
スイッチ回路１０５を構成するＰＭＯＳトランジスタＭ１のソースには第１電源電圧（外部電源電圧ＶDD）が印加されており、ＮＭＯＳトランジスタＭ２のソースには第２電源電圧（接地電圧ＧＮＤ）が印加されている。また、両トランジスタのドレインは互いに接続されており、その接続ノードはスイッチ回路１０５の出力端とされている。従って、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のオン／オフ制御を行うことにより、スイッチ回路１０５の出力端からはパルス状の電圧信号が送出される。
【００４８】
フィルタ回路１０６はインダクタンスＬ１とキャパシタＣ１から成る低域通過フィルタである。インダクタンスＬ１の一端はスイッチ回路１０５の出力端に接続されており、他端はキャパシタＣ１を介してグランドに接続されている。また、インダクタンスＬ１とキャパシタＣ１との接続ノードはフィルタ回路１０６の出力端として、同一基板上に形成された内部回路（図示せず）などに接続されている。
【００４９】
スイッチ回路１０５から送出されるパルス状の電圧信号はフィルタ回路１０６で平滑化されて出力電圧Ｖintとなる。この出力電圧Ｖintは前記内部回路（図示せず）に対して供給され、前記内部回路の駆動電圧として利用される。なお、本図ではフィルタ回路１０６としてＬＣ回路を用いた例を挙げたが、ＲＣ回路等どのような構成としてもよい。
【００５０】
ここで、出力電圧Ｖintの大きさは、スイッチ回路１０５から送出されるパルス状電圧信号のデューティ比（パルス幅／パルス周期）、すなわち第１、第２制御信号φ１、φ２のデューティ比を変化させることによって制御することができる。
【００５１】
本実施形態の電圧変換回路では、出力パルス信号生成回路１００によってパルス幅が一定で、パルス周期が可変である出力パルス信号Ｄoutを生成し、その出力パルス信号Ｄoutのパルス周期を適宜変化させることで、第１、第２制御信号φ１、φ２のデューティ比を制御している。これにより、前記内部回路に供給する駆動電圧（出力電圧Ｖint）を制御することができる。（以下では、このようなデューティ比制御方式をパルス周期可変方式と呼ぶ。）
【００５２】
続いて、上記した出力パルス信号生成回路１００の内部構成及び動作について詳細に説明する。本図に示すように、出力パルス信号生成回路１００は基準パルス信号生成回路１０１、遅延回路１０２、及び遅延時間制御回路１０３から構成されている。
【００５３】
基準パルス信号生成回路１０１はパルス幅一定の基準パルス信号を生成して遅延回路１０２に送出する回路である。遅延回路１０２は前記基準パルス信号から所定時間だけ遅れた遅延パルス信号を生成する回路であり、基本遅延回路部１０７、追加遅延回路部１０８、及び選択回路１０９から構成されている。遅延時間制御回路１０３は選択回路１０９に対して選択信号を送出し、所望の出力電圧Ｖintが得られるように遅延回路１０２における遅延時間を設定する回路である。なお、遅延時間制御回路１０３の内部構成及び動作については、後ほど詳細な説明を行う。
【００５４】
図２は基準パルス信号生成回路１０１及び遅延回路１０２の一構成例を示す概略構成図である。まず、遅延回路１０２の内部構成について説明する。遅延回路１０２を構成する基本遅延回路部１０７は、基準パルス信号生成回路１０１から入力される前記基準パルス信号に対して所定単位時間のＮ倍の遅延を与える回路である。また、追加遅延回路部１０８は基本遅延回路部１０７の最終出力信号Ｄ０に対して所定単位時間のＭ倍の遅延を与える回路である。
【００５５】
なお、本図では基本遅延回路部１０７及び追加遅延回路部１０８を構成する単位時間遅延素子として、内部クロック信号ＩＣＬＫのポジティブエッジをトリガとするＤフリップフロップ回路を用いた例を挙げて説明を行うが、前記単位時間遅延素子はＤフリップフロップ回路に限らず、どのようなフリップフロップ回路あるいは遅延素子を用いても構わない。
【００５６】
基本遅延回路部１０７は５つのＤフリップフロップ回路１０７ａ〜１０７ｅ（以下、ＦＦ１０７ａ〜１０７ｅと呼ぶ）が直列接続されたシフトレジスタ構造（遅延段数Ｎ＝５）から成っている。従って、ＦＦ１０７ａ〜１０７ｅの各出力端子からは、前記基準パルス信号に対して所定単位時間の１倍〜５倍の遅延が与えられた出力信号ＤＭ４〜ＤＭ１及びＤ０がそれぞれ送出される。なお、遅延段数Ｎは１以上であればよい。
【００５７】
また、追加遅延回路部１０８も５つのＤフリップフロップ回路１０８ａ〜１０８ｅ（以下、ＦＦ１０８ａ〜１０８ｅと呼ぶ）が直列接続されたシフトレジスタ構造（遅延段数Ｍ＝５）から成っている。従って、ＦＦ１０８ａ〜１０８ｅの各出力端子からは、出力信号Ｄ０に対して所定単位時間の１倍〜５倍の遅延が与えられた出力信号Ｄ１〜Ｄ５がそれぞれ送出される。なお、遅延段数Ｍは１以上であればよい。
【００５８】
なお、ＦＦ１０７ａ〜１０７ｅ及びＦＦ１０８ａ〜１０８ｅの各クロック端子には、いずれも同一の内部クロック信号ＩＣＬＫが入力されているが、この内部クロック信号ＩＣＬＫとしては、集積回路の外部から供給された外部クロック信号や、前記外部クロック信号を分周することによって生成したクロック信号、あるいは集積回路の内部に発振回路を設けることで生成したクロック信号など、どのような手段で生成されたクロック信号を用いても構わない。
【００５９】
このように、基本遅延回路部１０７及び追加遅延回路部１０８をフリップフロップ回路によって構成することにより、遅延回路１０２を容易に構成することができる。
【００６０】
選択回路１０９は遅延時間制御回路１０３から与えられる選択信号に基づいて、基本遅延回路部１０７の最終出力信号Ｄ０と追加遅延回路部１０８の各出力信号Ｄ１〜Ｄ５のうち、いずれか１つの出力信号を遅延パルス信号として選択する回路である。
【００６１】
図３は選択回路１０９の一構成例を示す概略構成図である。本図に示すように、選択回路１０９は二入力端子を有するＡＮＤ回路１０９ａ〜１０９ｆと、多入力端子を有するＯＲ回路１０９ｇから構成されている。
【００６２】
ＡＮＤ回路１０９ａ〜１０９ｆの一入力端子には、基本遅延回路部１０７の最終出力信号Ｄ０と追加遅延回路部１０８の各出力信号Ｄ１〜Ｄ５がそれぞれ入力されている。また、ＡＮＤ回路１０９ａ〜１０９ｆの他入力端子には、遅延時間制御回路１０３から与えられる選択信号Ｓ０〜Ｓ５がそれぞれ入力されている。
【００６３】
例えば、出力信号Ｄ０を遅延パルス信号として選択する場合には、選択信号Ｓ０をＨレベルとし、その他の選択信号Ｓ１〜Ｓ５を全てＬレベルとすればよい。なお、追加遅延回路部１０８にパルス信号が流れている時間帯には、選択信号Ｓ０〜Ｓ５が変化しないように制御されている。
【００６４】
一方、ＯＲ回路１０９ｇの入力端子にはＡＮＤ回路１０９ａ〜１０９ｆの各出力信号がそれぞれ入力されており、それらの論理和が選択回路１０９によって選択された前記遅延パルス信号となる。なお、前記遅延パルス信号は出力パルス信号Ｄoutとしてスイッチタイミング制御回路１０４に送出される一方で、基準パルス信号生成回路１０１にも送出されている。
【００６５】
続いて、図２に戻って基準パルス信号生成回路１０１の内部構成についての説明を行う。基準パルス信号生成回路１０１は多入力端子を有するＮＯＲ回路１０１ａと、二入力端子を有するＯＲ回路１０１ｂから構成されている。ＮＯＲ回路１０１ａの各入力端子には遅延回路１０２の各出力信号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５がそれぞれ入力されており、電圧変換回路の起動時に前記基準パルス信号の初期パルスを立ち上げる機能を有している。
【００６６】
また、ＯＲ回路１０１ｂの一入力端子にはＮＯＲ回路１０１ａの出力信号が入力されており、他入力端子には選択回路１０９によって選択された前記遅延パルス信号が入力されている。なお、ＯＲ回路１０１ｂの出力信号は前記基準パルス信号として遅延回路１０２に送出される。
【００６７】
続いて、上記構成から成る出力パルス生成回路１００の動作について説明する。電圧変換回路の起動時、遅延回路１０２を構成するＦＦ１０７ａ〜１０７ｅ及びＦＦ１０８ａ〜１０８ｅはリセット信号（図示せず）によって一旦リセットされるので、それらの出力信号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５は全てＬレベルとなり、出力信号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５の論理和否定であるＮＯＲ回路１０１ａの出力信号はＨレベルとなる。
【００６８】
これにより、ＮＯＲ回路１０１ａの出力信号と、選択回路１０９から送出される前記遅延パルス信号の論理和であるＯＲ回路１０１ｂの出力信号もＨレベルとなるため、遅延回路１０２に入力される前記基準パルス信号の初期パルスが立ち上がる。
【００６９】
一方、電圧変換回路の動作時には、ＮＯＲ回路１０１ａの多入力端子に入力される出力信号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５のいずれかがＨレベルとなるため、ＮＯＲ回路１０１ａの出力信号は常にＬレベルとなる。従って、ＯＲ回路１０１ｂは選択回路１０９から戻ってくる前記遅延パルス信号をそのまま前記基準パルス信号として遅延回路１０２に送出することになる。
【００７０】
次に、遅延回路１０２における遅延動作について説明する。図４は遅延回路１０２における遅延動作の一例を示す信号波形図である。図中の（ａ）〜（ｄ）には遅延回路１０２から送出される出力パルス信号Ｄoutの一例を示している。なお、ここでは出力パルス信号Ｄoutのパルス幅を１単位時間とし、ＦＦ１０７ａ〜１０７ｅ及びＦＦ１０８ａ〜１０８ｅにおける単位遅延時間も前記パルス幅に合わせて１単位時間としている。
【００７１】
まず、図中（ａ）には、基本遅延回路部１０７の出力信号Ｄ０を遅延パルス信号、すなわち出力パルス信号Ｄoutとして選択した場合の信号波形図が示されている。この場合、遅延回路１０２に入力される前記基準パルス信号の初期パルスＰ０には、基本遅延回路部１０７を構成する５つのＦＦ１０７ａ〜１０７ｅによって５単位時間の遅延が与えられる。従って、出力パルス信号Ｄoutのパルスとしては、初期パルスＰ０に対して５単位時間の遅延が与えられたパルスＰ１が現れる。
【００７２】
このパルスＰ１は再び基準パルス信号生成回路１０１に送出され、前記基準パルス信号として遅延回路１０２に再入力される。以後同様に、遅延回路１０２に入力されるパルスには５単位時間の遅延が与えられ、パルスＰ２、Ｐ３が順々に立ち上がる。従って、出力パルス信号Ｄoutのパルス周期は５単位時間となる。ここで、出力パルス信号Ｄoutの各パルス幅は１単位時間であるので、出力パルス信号Ｄoutのデューティ比は１／５となる。
【００７３】
また、図中（ｂ）には、追加遅延回路部１０８の出力信号Ｄ１を出力パルス信号Ｄoutとして選択した場合の信号波形図が示されている。この場合、遅延回路１０２に入力される前記基準パルス信号の初期パルスＰ０には、基本遅延回路部１０７を構成する５つのＦＦ１０７ａ〜１０７ｅによって５単位時間の遅延が与えられた後に、追加遅延回路部１０８を構成する初段のＦＦ１０８ａによって１単位時間の遅延が与えられる。従って、出力パルス信号Ｄoutのパルスとしては、初期パルスＰ０に対して（５＋１）単位時間の遅延が与えられたパルスＰ１が現れる。
【００７４】
このパルスＰ１は再び基準パルス信号生成回路１０１に送出され、前記基準パルス信号として遅延回路１０２に再入力される。以後同様に、遅延回路１０２に入力されるパルスには（５＋１）単位時間の遅延が与えられ、パルスＰ２、Ｐ３が順々に立ち上がる。従って、出力パルス信号Ｄoutのパルス周期は６単位時間となる。ここで、出力パルス信号Ｄoutの各パルス幅は１単位時間であるので、出力パルス信号Ｄoutのデューティ比は１／６となる。
【００７５】
また、図中（ｃ）には、追加遅延回路部１０８の出力信号Ｄ２を出力パルス信号Ｄoutとして選択した場合の信号波形図が示されている。この場合、出力パルス信号Ｄoutのパルス周期は７となるので、出力パルス信号Ｄoutのデューティ比は１／７となる。同様に、出力パルス信号Ｄoutとして追加遅延回路部１０８の出力信号Ｄ３、Ｄ４、Ｄ５をそれぞれ選択した場合、各出力パルス信号Ｄoutのデューティ比はそれぞれ１／８、１／９、１／１０となる。
【００７６】
より一般的な例として、図中（ｄ）には、基本遅延回路部１０７の遅延段数をＮ段とし、追加遅延回路部１０８におけるＭ段目の出力信号を出力パルス信号Ｄoutとして選択した場合の信号波形図が示されている。この場合、出力パルス信号Ｄoutのパルス周期は（Ｎ＋Ｍ）単位時間となるので、出力パルス信号Ｄoutのデューティ比は１／（Ｎ＋Ｍ）となる。
【００７７】
このとき、スイッチタイミング制御回路１０４において生成される第１、第２制御信号φ１、φ２が、基本的に出力パルス信号Ｄoutを論理否定したパルス信号である場合、電圧変換回路から送出される出力電圧Ｖintの大きさは、次の（２）式によって求めることができる。
【数２】
【００７８】
上記した（２）式より、本実施形態の電圧変換回路に供給される外部電源電圧ＶDDを３Ｖとすると、出力パルス信号Ｄoutとして基本遅延回路部１０７の出力信号Ｄ０が選択された場合の出力電圧Ｖintは０．６Ｖと算出することができる。同様に、出力パルス信号Ｄoutとして追加遅延回路部１０８の各出力信号Ｄ１〜Ｄ５が選択された場合の出力電圧Ｖintは、順に０．５Ｖ、０．４３Ｖ、０．３８Ｖ、０．３３Ｖ、０．３Ｖと算出することができる。従って、本実施形態の電圧変換回路における出力電圧Ｖintの可変範囲は０．３Ｖ〜０．６Ｖであり、その単位可変幅は平均６０ｍＶであることが分かる。
【００７９】
なお、出力電圧Ｖintの可変上限値は基本遅延回路部１０７の遅延時間（遅延回路１０２の最短遅延時間）によって設定することができる。また、出力電圧Ｖintの可変下限値は追加遅延回路部１０８の最終段遅延時間（遅延回路１０２の最長遅延時間）によって設定することができる。一方、出力電圧Ｖintの単位可変幅は追加遅延回路部１０８を構成するＦＦ１０８ａ〜１０８ｅの各単位遅延時間によって設定することができる。
【００８０】
このように、パルス周期可変方式を採用した本実施形態の電圧変換回路であれば、従来のパルス幅可変方式を採用した電圧変換回路のように高速で動作するカウンタ回路等の制御回路を用いることなく、出力電圧Ｖintの制御を行うことが可能である。よって、従来に比べて電圧変換回路の回路規模縮小や動作周波数低減を図ることができるので、電圧変換回路自体の消費電力を大幅に低減することが可能となり、集積回路全体の低消費電力化に貢献することができる。
【００８１】
また、本実施形態の電圧変換回路は、自身の出力電圧Ｖintをその可変範囲内において離散的に制御する構成である。このような構成とすることにより、電圧変換回路の制御回路（本実施形態の場合、遅延時間制御回路１０３や選択回路１０９等）における制御状態数（すなわち、選択可能な出力電圧値）が削減されるため、制御回路の回路規模を縮小して消費電力の低減を図ることができる。
【００８２】
なお、上記に説明した本実施形態の電圧変換回路においては、３Ｖの外部電源電圧ＶDDから０．５Ｖ駆動の内部回路に対する出力電圧Ｖintを生成することを想定した構成例が示されている。
【００８３】
前述した通り、前記内部回路を構成するデバイスには最適な動作電圧（この場合は０．５Ｖ）が存在し、プロセスばらつきや動作環境の変化に対応するとしても、０．５Ｖ駆動の内部回路に対して外部電源電圧ＶDDに近い高電圧（３Ｖ付近）を出力する必要が生じることはない。従って、電圧変換を構成する制御回路の回路規模縮小の観点から、出力電圧Ｖintの可変上限値はできるだけ低く抑えるように構成することが望ましい。
【００８４】
例えば、出力電圧Ｖintの可変上限値を外部電源電圧ＶDDの１／２以下に設定すれば、電圧変換回路の制御回路（本実施形態の場合、遅延時間制御回路１０３や選択回路１０９等）における制御状態数を従来の半分以下に削減することが可能である。このように、出力電圧Ｖintの可変上限値を低く抑えることにより、制御回路の回路規模を縮小して消費電力の低減を図ることができる。
【００８５】
また、０．５Ｖ駆動の内部回路においては、入力される電源電圧が０．４Ｖ以下になると動作速度の劣化が大きくなる一方で、該電源電圧が０．６Ｖ以上になると動作速度の飽和が生じる。このことから、前記内部回路に対して供給される出力電圧Ｖintの可変範囲は、プロセスばらつきや動作環境の変化に対応するとしても、最適動作電圧（出力電圧Ｖintの可変中心値）の±２０％程度に制限すればよいことが分かる。
【００８６】
上記の例では出力電圧Ｖintの可変範囲が０．２Ｖとなり、外部電源電圧ＶDDの７％弱となる。このように、出力電圧Ｖintの可変幅を狭く制限することにより、制御回路の回路規模を縮小して消費電力の低減を図ることができる。
【００８７】
また、出力電圧Ｖintの可変上限値を低く抑えること、あるいは可変幅を狭く制限することは、電圧変換回路自体の消費電力低減に貢献するだけでなく、パルス周期可変方式のデメリットである出力電圧Ｖintの変動（リップル）を低減する効果も有している。
【００８８】
一般に、出力電圧Ｖintに生じる電圧変動をリップルと呼ぶが、ここでは便宜的に出力電圧Ｖintに生じる電圧変動のピーク・トゥ・ピーク値をリップル電圧ΔＶと呼ぶことにする。平滑化手段としてＬＣフィルタ回路を用いた場合のリップル電圧ΔＶは、次の（３）式によって求めることができる。
【数３】
【００８９】
なお、上記した（３）式中では、前記ＬＣフィルタ回路に入力されるパルス状電圧信号のデューティ比をＤ、パルス周期をＴとしている。また、前記ＬＣフィルタ回路のインダクタンスをＬ、キャパシタをＣとしている。
【００９０】
上式より、リップル電圧ΔＶの大きさは、前記ＬＣフィルタ回路に入力されるパルス状電圧信号のパルス周期Ｔの２乗に比例することが分かる。ここで、パルス幅可変方式を採用した電圧変換回路ではパルス周期Ｔが一定であるため、出力電圧Ｖintに生じるリップル電圧ΔＶはデューティ比Ｄのみに依存する。一方、パルス周期可変方式を採用した電圧変換回路ではパルス周期Ｔが可変であるため、出力電圧Ｖintに生じるリップル電圧ΔＶはデューティ比Ｄ及びパルス周期Ｔに依存する。
【００９１】
上記したように、リップル電圧ΔＶはパルス周期Ｔの２乗に比例するため、パルス周期Ｔが長くなるとリップル電圧ΔＶは急激に大きくなる傾向を示す。しかし、パルス周期可変方式では出力電圧Ｖintを下げるためにパルス周期Ｔを長くする必要があるため、低い出力電圧Ｖintを得ようとした場合にリップル電圧ΔＶが大きくなってしまう。
【００９２】
また、パルス周期可変方式を採用した電圧変換回路において、出力電圧Ｖintの可変範囲を不必要に広く設定すると、出力電圧Ｖintを可変上限値とした時のパルス周期と、可変下限値とした時のパルス周期との間に大きな差が生じてしまう。そのため、出力電圧Ｖintを変化させる際に生じるリップル電圧ΔＶの変動が大きくなり、出力電圧Ｖintを精度良く制御することができなくなる。
【００９３】
それに対して、本実施形態の電圧変換回路は、出力電圧Ｖintの可変上限値を低く抑えて可変幅を狭く制限した上で、パルス周期可変方式を用いる構成である。このような構成とすることにより、出力電圧Ｖintを可変上限値とした時のパルス周期と、可変下限値とした時のパルス周期との差を小さく抑えることができるので、リップル電圧ΔＶの変動を実用上問題のないレベルに抑えることが可能となる。また、このような構成とすることにより、パルス周期Ｔの可変範囲全体をより周期が短くなる方向にシフトできるので、低い出力電圧Ｖintを得ようとした場合のリップル電圧ΔＶを小さく抑えることが可能となる。
【００９４】
次に、本発明に係る電圧変換回路の第２実施形態について説明する。本実施形態の電圧変換回路は、基本的に第１実施形態の電圧変換回路と同様の構成（図１参照）から成るが、出力パルス信号生成回路１００を構成する遅延回路１０２に対する改良が加えられている。そこで、以下では本実施形態の特徴部分である遅延回路２０２について重点を置いた説明を行うことにする。
【００９５】
図５は本発明の第２実施形態における基準パルス信号生成回路２０１及び遅延回路２０２の一構成例を示す概略構成図である。基準パルス信号生成回路２０１はパルス幅一定の基準パルス信号を生成して遅延回路２０２に送出する回路である。
【００９６】
遅延回路２０２は前記基準パルス信号から所定時間だけ遅れた遅延パルス信号を生成する回路であり、基本遅延回路部２０７、追加遅延回路部２０８、及び選択回路２０９から構成されている。なお、前記遅延パルス信号は出力パルス信号Ｄoutとして後段のスイッチタイミング制御回路（図示せず）に送出される一方で、基準パルス信号生成回路２０１にも送出されている。遅延時間制御回路２０３は選択回路２０９に対して選択信号を送出し、所望の出力電圧Ｖintが得られるように遅延回路２０２における遅延時間を設定する回路である。
【００９７】
なお、本実施形態における基準パルス信号生成回路２０１及び選択回路２０９は、いずれも前述の第１実施形態における基準パルス信号生成回路１０１（図２参照）及び選択回路１０９（図３参照）と同様の構成及び動作を有するため、ここでは説明を省略する。また、遅延時間制御回路２０３の内部構成及び動作については後ほど詳細な説明を行う。
【００９８】
遅延回路２０２を構成する基本遅延回路部２０７は、内部クロック信号ＩＣＬＫのポジティブエッジをトリガとする５つのＤフリップフロップ回路２０７ａ〜２０７ｅ（以下、ＦＦ２０７ａ〜２０７ｅと呼ぶ）が直列接続されたシフトレジスタ構造（遅延段数Ｎ＝５）から成っている。従って、ＦＦ２０７ａ〜２０７ｅの各出力端子からは、前記基準パルス信号に対して所定単位時間の１倍〜５倍の遅延が与えられた出力信号ＤＭ４〜ＤＭ１及びＤ０がそれぞれ送出される。なお、遅延段数Ｎは１以上であればよい。
【００９９】
一方、遅延回路２０２を構成する追加遅延回路部２０８は、内部クロック信号ＩＣＬＫのネガティブエッジをトリガとする３つのＤＮフリップフロップ回路２０８ａ、２０８ｃ、２０８ｅ（以下、ＦＦ２０８ａ、ＦＦ２０８ｃ、ＦＦ２０８ｅと呼ぶ）と、ポジティブエッジをトリガとする２つのＤフリップフロップ回路２０８ｂ、２０８ｄ（以下、ＦＦ２０８ｂ、ＦＦ２０８ｄと呼ぶ）とが交互に直列接続されたシフトレジスタ構造（遅延段数Ｍ＝５）から成っている。すなわち、ＦＦ２０８ａ〜２０８ｅの各クロック位相は、自身の前段に接続されたフリップフロップ回路のクロック位相と１８０度異なっている。なお、遅延段数Ｍは１以上であればよい。
【０１００】
従って、ＦＦ２０８ａ〜２０８ｅの各出力端子からは、それぞれの前段から送出される出力信号に対して内部クロック信号ＩＣＬＫの半周期分（所定単位時間の０．５倍）の遅延が与えられた出力信号Ｄ１〜Ｄ５がそれぞれ送出される。言い換えれば、出力信号Ｄ１〜Ｄ５は基本遅延回路部２０７の出力信号Ｄ０に対して所定単位時間の０．５倍〜２．５倍の遅延が与えられた信号となる。
【０１０１】
なお、ＦＦ２０７ａ〜２０７ｅ及びＦＦ２０８ａ〜２０８ｅの各クロック端子には、いずれも同一の内部クロック信号ＩＣＬＫが入力されているが、この内部クロック信号ＩＣＬＫとしては、集積回路の外部から供給された外部クロック信号や、前記外部クロック信号を分周することによって生成したクロック信号、あるいは集積回路の内部に発振回路を設けることで生成したクロック信号など、どのような手段で生成されたクロック信号を用いても構わない。
【０１０２】
また、ＦＦ２０８ａ、ＦＦ２０８ｃ、ＦＦ２０８ｅとしては、内部クロック信号ＩＣＬＫのネガティブエッジをトリガとするＤＮフリップフロップ回路の代わりに、逆相クロックで駆動するＤフリップフロップ回路を用いても、上記と同様の結果を得ることができる。
【０１０３】
遅延回路２０２を上記構成としたことにより、出力パルス信号Ｄoutとして出力信号Ｄ０〜Ｄ５を選択した場合のデューティ比は、それぞれ１／５、１／５．５、１／６、１／６．５、１／７、１／７．５となる。より一般的な例として、基本遅延回路部２０７の遅延段数をＮ段とし、追加遅延回路部２０８のＭ段目の出力信号を出力パルス信号Ｄoutとして選択した場合のデューティ比は１／（Ｎ＋０．５×Ｍ）となる。
【０１０４】
前出の（２）式より、本実施形態の電圧変換回路に供給される外部電源電圧ＶDDを３Ｖとすると、出力パルス信号Ｄoutとして基本遅延回路部２０７の出力信号Ｄ０が選択された場合の出力電圧Ｖintは０．６Ｖと算出することができる。同様に、出力パルス信号Ｄoutとして追加遅延回路部２０８の各出力信号Ｄ１〜Ｄ５が選択された場合の出力電圧Ｖintは、順に０．５５Ｖ、０．５Ｖ、０．４６Ｖ、０．４３Ｖ、０．４Ｖと算出することができる。従って、本実施形態の電圧変換回路における出力電圧Ｖintの可変範囲は０．４Ｖ〜０．６Ｖであり、その単位可変幅は平均４０ｍＶであることが分かる。
【０１０５】
以上に説明した通り、本実施形態の電圧変換回路では、基本遅延回路部２０７及び追加遅延回路部２０８から送出される各出力信号Ｄ０〜Ｄ５相互間の遅延時間幅を小さくすることにより、前述の第１実施形態に比べて出力電圧Ｖintの単位可変幅を小さい値とすることができる。これにより、出力電圧Ｖintの可変精度を向上することが可能となる。
【０１０６】
なお、本実施形態の電圧変換回路を採用することにより、従来に比べて回路規模の縮小や消費電力の低減を実現できることは言うまでもなく、また第１実施形態の電圧変換回路に比べてこれらの利点が損なわれることもない。
【０１０７】
次に、本発明に係る電圧変換回路の第３実施形態について説明する。図６は本発明に係る電圧変換回路の第３実施形態を示す概略構成図である。本図に示すように、本実施形態の電圧変換回路は、基本的に第１実施形態の電圧変換回路と同様の構成（図１参照）から成るが、出力パルス信号生成回路１００に対する改良が加えられている。そこで、第１実施形態と同様の構成及び動作を有する部分については図１と同一の符号を付すことで説明を省略し、以下では本実施形態の特徴部分である出力パルス信号生成回路３００について重点を置いた説明を行うことにする。
【０１０８】
出力パルス信号生成回路３００はパルス幅が一定で、パルス周期が可変である出力パルス信号Ｄoutを生成し、その出力パルス信号Ｄoutをスイッチタイミング制御回路１０４に送出する回路である。本実施形態における出力パルス信号生成回路３００は基準パルス信号生成回路３０１、遅延回路３０２、及び遅延時間制御回路３０３から構成されている。
【０１０９】
基準パルス信号生成回路３０１はパルス幅一定の基準パルス信号を生成して遅延回路３０２に送出する回路である。遅延回路３０２は前記基準パルス信号から所定時間だけ遅れた遅延パルス信号を生成する回路であり、基本遅延回路部３０７、追加遅延回路部３０８、及び選択回路３０９から構成されている。なお、本実施形態における選択回路３０９は、第１選択回路部３１０、任意時間遅延素子３１１、及び第２選択回路部３１２を有している。
【０１１０】
遅延時間制御回路３０３は選択回路３０９に対して第１、第２選択信号を送出し、所望の出力電圧Ｖintが得られるように遅延回路３０２における遅延時間を設定する回路である。なお、遅延時間制御回路３０３の内部構成及び動作については、後ほど詳細な説明を行う。
【０１１１】
図７は基準パルス信号生成回路３０１及び遅延回路３０２の一構成例を示す概略構成図である。本図に示すように、基準パルス信号生成回路３０１は多入力端子を有するＮＯＲ回路３０１ａと、二入力端子を有するＯＲ回路３０１ｂから構成されており、その構成及び動作は前述の第１実施形態と同様である。そこで、以下では基準パルス信号生成回路３０１についての説明を省略し、遅延回路３０２について重点を置いた説明を行う。
【０１１２】
遅延回路３０２を構成する基本遅延回路部３０７は、基準パルス信号生成回路３０１から入力される前記基準パルス信号に対して所定単位時間のＮ倍の遅延を与える回路である。また、追加遅延回路部３０８は基本遅延回路部３０７の最終出力信号Ｄ０に対して所定単位時間のＭ倍の遅延を与える回路である。
【０１１３】
なお、本図では基本遅延回路部３０７及び追加遅延回路部３０８を構成する単位時間遅延素子として、内部クロック信号ＩＣＬＫのポジティブエッジをトリガとするＤフリップフロップ回路を用いた例を挙げて説明を行うが、前記単位時間遅延素子はＤフリップフロップ回路に限らず、どのようなフリップフロップ回路あるいは遅延素子を用いても構わない。
【０１１４】
基本遅延回路部３０７は５つのＤフリップフロップ回路３０７ａ〜３０７ｅ（以下、ＦＦ３０７ａ〜３０７ｅと呼ぶ）が直列接続されたシフトレジスタ構造（遅延段数Ｎ＝５）から成っている。従って、ＦＦ３０７ａ〜３０７ｅの各出力端子からは、前記基準パルス信号に対して所定単位時間の１倍〜５倍の遅延が与えられた出力信号ＤＭ４〜ＤＭ１及びＤ０がそれぞれ送出される。なお、遅延段数Ｎは１以上であればよい。
【０１１５】
また、追加遅延回路部３０８は２つのＤフリップフロップ回路３０８ａ、３０８ｂ（以下、ＦＦ３０８ａ、３０８ｂと呼ぶ）が直列接続されたシフトレジスタ構造（遅延段数Ｍ＝２）から成っている。従って、ＦＦ３０８ａ、３０８ｂの各出力端子からは、出力信号Ｄ０に対して所定単位時間の１倍あるいは２倍の遅延が与えられた出力信号Ｄ２、Ｄ４がそれぞれ送出される。すなわち、ＦＦ３０８ａ、３０８ｂの出力信号Ｄ２、Ｄ４は、前述した第２実施形態におけるＦＦ２０８ｂ、２０８ｄの出力信号Ｄ２、Ｄ４と同等のパルス信号となる。なお、遅延段数Ｍは１以上であればよい。
【０１１６】
このように、基本遅延回路部３０７及び追加遅延回路部３０８をフリップフロップ回路によって構成することにより、遅延回路３０２を容易に構成することができる。
【０１１７】
次に、本実施形態における選択回路３０９について説明する。前述した通り、選択回路３０９は第１選択回路部３１０、任意時間遅延素子３１１、及び第２選択回路部３１２を有している。第１選択回路部３１０は遅延時間制御回路３０３から与えられる第１選択信号Ｓ０、Ｓ２、Ｓ４に基づいて、基本遅延回路部３０７の最終出力信号Ｄ０と追加遅延回路部３０８の各出力信号Ｄ２、Ｄ４のうち、いずれか１つの出力信号を遅延パルス信号として選択する回路である。第１選択回路部３１０によって選択された前記遅延パルス信号は、任意時間遅延素子３１１、第２選択回路部３１２、及び基準パルス信号生成回路３０１にそれぞれ送出される。
【０１１８】
任意時間遅延素子３１１は、第１選択回路部３１０によって選択された前記遅延パルス信号に対して、さらに所定時間の遅延を与える回路である。なお、任意時間遅延素子３１１における遅延時間は、外部からの制御信号によって設定してもよいし、内部で予め設定しておいてもよい。
【０１１９】
本実施形態の電圧変換回路では、任意時間遅延素子３１１として内部クロック信号ＩＣＬＫのネガティブエッジをトリガとするＤＮフリップフロップ回路を用いている。従って、任意時間遅延素子３１１からは、第１選択回路部３１０によって選択された出力信号Ｄ０、Ｄ２、Ｄ４のいずれかに対して、内部クロック信号ＩＣＬＫの半周期分（所定単位時間の０．５倍）の遅延が与えられた出力信号Ｄ１、Ｄ３、Ｄ５が送出される。すなわち、任意時間遅延素子３１１の出力信号Ｄ１、Ｄ３、Ｄ５は、前述した第２実施形態におけるＦＦ２０８ａ、２０８ｃ、２０８ｅの出力信号Ｄ１、Ｄ３、Ｄ５と同等のパルス信号となる。
【０１２０】
なお、ＦＦ３０７ａ〜３０７ｅ、ＦＦ３０８ａ〜３０８ｂ、及び任意時間遅延素子３１１の各クロック端子には、いずれも同一の内部クロック信号ＩＣＬＫが入力されているが、この内部クロック信号ＩＣＬＫとしては、集積回路の外部から供給された外部クロック信号や、前記外部クロック信号を分周することによって生成したクロック信号、あるいは集積回路の内部に発振回路を設けることで生成したクロック信号など、どのような手段で生成されたクロック信号を用いても構わない。また、任意時間遅延素子３１１はＤＮフリップフロップ回路に限らず、どのようなフリップフロップ回路あるいは遅延素子を用いても構わない。
【０１２１】
第２選択回路部３１２は遅延時間制御回路３０３から与えられる第２選択信号Ｓoddに基づいて、第１選択回路部３１０の出力信号と任意時間遅延素子３１１の出力信号のうち、いずれか一方の出力信号を出力パルス信号Ｄoutとして選択し、その出力パルス信号Ｄoutを次段のスイッチタイミング制御回路１０４に送出する回路である。
【０１２２】
図８は選択回路３０９の一構成例を示す概略構成図である。本図に示すように、第１選択回路部３１０は二入力端子を有するＡＮＤ回路３１０ａ〜３１０ｃと、多入力端子を有するＯＲ回路３１０ｄから構成されている。一方、第２選択回路部３１２は二入力端子を有するＡＮＤ回路３１２ａ、３１２ｂと、二入力端子を有するＯＲ回路３１２ｃから構成されている。
【０１２３】
まず、第１選択回路部３１０の構成について説明する。ＡＮＤ回路３１０ａ〜３１０ｃの一入力端子には、基本遅延回路部３０７の最終出力信号Ｄ０と追加遅延回路部３０８の各出力信号Ｄ２、Ｄ４がそれぞれ入力されている。また、ＡＮＤ回路３１０ａ〜３１０ｃの他入力端子には、遅延時間制御回路３０３から与えられる第１選択信号Ｓ０、Ｓ２、Ｓ４がそれぞれ入力されている。なお、追加遅延回路部３０８にパルス信号が流れている時間帯には、第１選択信号Ｓ０、Ｓ２、Ｓ４が変化しないように制御されている。一方、ＯＲ回路３１０ｄの入力端子にはＡＮＤ回路３１０ａ〜３１０ｃの各出力信号がそれぞれ入力されており、それらの論理和が第１選択回路部３１０で選択された遅延パルス信号となる。
【０１２４】
次に、第２選択回路部３１２の構成について説明する。ＡＮＤ回路３１２ａ、３１２ｂの一入力端子には、第１選択回路部３１０の出力信号と任意時間遅延素子３１１の出力信号がそれぞれ入力されている。また、ＡＮＤ回路３１２ａ、３１２ｂの他入力端子には、遅延時間制御回路３０３から与えられる第２選択信号Ｓoddがそれぞれ入力されている。ただし、ＡＮＤ回路３１０ａの他入力端子には第２選択信号Ｓoddが反転入力されている。また、追加遅延回路部３０８にパルス信号が流れている時間帯には、第２選択信号Ｓoddが変化しないように制御されている。一方、ＯＲ回路３１２ｃの入力端子にはＡＮＤ回路３１２ａ、３１２ｂの各出力信号がそれぞれ入力されており、それらの論理和が第２選択回路部３１２で選択された出力パルス信号Ｄoutとなる。
【０１２５】
例えば、出力信号Ｄ０を出力パルス信号Ｄoutとして選択する場合には、第１選択回路部３１０で出力信号Ｄ０を選択するとともに、第２選択回路部３１２で第１選択回路部３１０から直接入力される出力信号を選択すればよい。そのためには、第１選択信号Ｓ０をＨレベルとし、その他の第１選択信号Ｓ２、Ｓ４をＬレベルとすればよい。また、第２選択信号ＳoddはＬレベルとすればよい。
【０１２６】
一方、出力信号Ｄ０から内部クロック信号ＩＣＬＫの半周期分（所定単位時間の０．５倍）だけ遅れた出力信号Ｄ１を出力パルス信号Ｄoutとして選択する場合には、第１選択回路部３１０で出力信号Ｄ０を選択するとともに、第２選択回路部３１２で任意時間遅延素子３１１から入力される出力信号を選択すればよい。そのためには、第１選択信号Ｓ０をＨレベルとし、その他の第１選択信号Ｓ２、Ｓ４をＬレベルとすればよい。また、第２選択信号ＳoddはＨレベルとすればよい。
【０１２７】
以上に説明した通り、本実施形態の電圧変換回路は、前述した第２実施形態の電圧変換回路と同等、あるいはそれを上回る可変精度で出力電圧Ｖintの制御を行うことができる。また、本実施形態の電圧変換回路では、前述の第２実施形態に比べて追加遅延回路部を構成するフリップフロップ回路の個数を削減することができる。
【０１２８】
上記した第２、第３実施形態を例に挙げると、第２実施形態における追加遅延回路部２０８（図５参照）に比べて、本実施形態における追加遅延回路部３０８（図７参照）ではフリップフロップ回路が２個削減されている。このように、本実施形態では出力電圧Ｖintの可変精度を損ねることなく、遅延回路３０２の回路規模及び消費電力を低減することができる。また、追加遅延回路部３０８を構成するフリップフロップ回路の個数を削減したことにより、基準パルス信号生成回路３０１を構成するＮＯＲ回路３０１ａの入力端子数も削減されるので、ここでも回路規模の縮小を図ることができる。
【０１２９】
なお、本実施形態の電圧変換回路を採用することにより、従来に比べて回路規模の縮小や消費電力の低減を実現できることは言うまでもなく、また第１、第２実施形態の電圧変換回路に比べてこれらの利点が損なわれることもない。
【０１３０】
続いて、上記した各実施形態の電圧変換回路に設けられるスイッチタイミング制御回路１０４の内部構成及び動作について説明を行う。図９はスイッチタイミング制御回路１０４の一構成例を示す概略構成図である。本図に示すように、スイッチタイミング制御回路１０４は、Ｄフリップフロップ回路１０４ａ、１０４ｂ（以下、ＦＦ１０４ａ、ＦＦ１０４ｂと呼ぶ）と、インバータ回路１０４ｃと、二入力端子を有するＮＯＲ回路１０４ｄとを有している。
【０１３１】
遅延回路１０２（２０２、３０２）の出力端は、ＦＦ１０４ａのデータ入力端子とＮＯＲ回路１０４ｄの一入力端子にそれぞれ接続されている。ＦＦ１０４ａの出力端子は、ＦＦ１０４ｂのデータ入力端子とインバータ回路１０４ｃの入力端子にそれぞれ接続されている。ＦＦ１０４ｂの出力端子はＮＯＲ回路１０４ｄの他入力端子に接続されている。インバータ回路１０４ｃの出力端子はスイッチ回路１０５を構成するＰＭＯＳトランジスタＭ１のゲートに接続されており、ＮＯＲ回路１０４ｄの出力端子はスイッチ回路１０５を構成するＮＭＯＳトランジスタＭ２のゲートに接続されている。
【０１３２】
ＦＦ１０４ａ、１０４ｂの各クロック端子には、それぞれ内部クロック信号ＩＣＬＫ２が入力されている。内部クロック信号ＩＣＬＫ２は、前述した遅延回路１０２（２０２、３０２も同様）を駆動する内部クロック信号ＩＣＬＫの倍速クロック信号であり、その周波数は内部クロック信号ＩＣＬＫの２倍である。
【０１３３】
上記構成から成るスイッチタイミング制御回路１０４では、内部クロック信号ＩＣＬＫに同期した出力パルス信号ＤoutをＦＦ１０４ａで内部クロック信号ＩＣＬＫ２の１周期分だけ遅延させ、その出力信号をインバータ回路１０４ｃで論理否定することにより、第１制御信号φ１が生成されている。また、ＦＦ１０４ａの出力信号をさらにＦＦ１０４ｂで内部クロック信号ＩＣＬＫ２の１周期分だけ遅延させた出力信号と、遅延回路１０２（２０２、３０２）から直接入力される出力パルス信号ＤoutとをＮＯＲ回路１０４ｄで論理和否定することにより、第２制御信号φ２が生成されている。
【０１３４】
図１０はスイッチタイミング制御回路１０４における各信号波形を示すタイミングチャートである。なお、図中（ａ）は出力パルス信号Ｄoutが内部クロック信号ＩＣＬＫのポジティブエッジに同期している場合を示している。また、図中（ｂ）は出力パルス信号Ｄoutが内部クロック信号ＩＣＬＫのネガティブエッジに同期している場合を示している。
【０１３５】
本図からも分かるように、上記構成から成るスイッチタイミング制御回路１０４では、第１制御信号φ１をＬレベルに立ち下げるタイミング（ＰＭＯＳトランジスタＭ１をオンさせるタイミング）が、第２制御信号φ２をＬレベルに立ち下げるタイミング（ＮＭＯＳトランジスタＭ２をオフさせるタイミング）よりも意図的に遅らされている。また、第２制御信号φ２をＨレベルに立ち上げるタイミング（ＮＭＯＳトランジスタＭ２をオンさせるタイミング）が、第１制御信号φ１をＨレベルに立ち上げるタイミング（ＰＭＯＳトランジスタＭ１をオフさせるタイミング）よりも意図的に遅らされている。
【０１３６】
より具体的に言うと、ＰＭＯＳトランジスタＭ１がオンとなるのは期間Ｓ２のみであり、その他の期間はオフとなる。一方、ＮＭＯＳトランジスタＭ２がオンとなるのは期間Ｓ０、Ｓ０’のみであり、その他の期間はオフとなる。すなわち、期間Ｓ１、Ｓ１’においてはＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２がいずれもオフとなっており、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２が同時にオンする期間は存在しない。
【０１３７】
このように、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のオン／オフ制御に際して、一方のＭＯＳトランジスタがオフしてから所定時間経過後に他方のＭＯＳトランジスタをオンさせる構成とすることにより、第１、第２制御信号φ１、φ２を生成する過程でいずれかの制御信号に意図しない遅延が少々生じたとしても、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２が同時にオンすることはない。従って、スイッチ回路１０５に貫通電流が流れることを防止することができるので、余分な電力消費を抑えることが可能となる。
【０１３８】
なお、出力パルス信号Ｄoutに対して遅延を与えるＦＦ１０４ａ、１０４ｂを、内部クロック信号ＩＣＬＫの倍速クロック信号である内部クロック信号ＩＣＬＫ２によって駆動することにより、出力パルス信号Ｄoutが内部クロック信号ＩＣＬＫのポジティブエッジあるいはネガティブエッジのいずれに同期している場合であっても、ＦＦ１０４ａ、１０４ｂにおける遅延時間を内部クロック信号ＩＣＬＫの半周期分、すなわち内部クロック信号ＩＣＬＫ２の１周期分とすることができる。
【０１３９】
また、上記の実施形態では出力パルス信号Ｄoutを遅延させる素子としてＤフリップフロップ回路を用いた例を挙げて説明を行ったが、Ｄフリップフロップ回路に限らず、どのようなフリップフロップ回路あるいは遅延素子を用いても構わない。
【０１４０】
続いて、上記した各実施形態の電圧変換回路に設けられる遅延時間制御回路１０３、２０３、３０３の内部構成及び動作について説明を行う。なお、遅延時間制御回路１０３、２０３、３０３の基本構成は全く同一であるため、ここでは第１実施形態の遅延時間制御回路１０３を例に挙げて説明を行うことにする。図１１は遅延時間制御回路１０３の一構成例を示す概略構成図である。
【０１４１】
前述した通り、遅延時間制御回路１０３は遅延回路１０２を構成する選択回路１０９に対して選択信号を送出し、所望の出力電圧Ｖintが得られるように遅延回路１０２における遅延時間を設定する回路である。本図に示すように、遅延時間制御回路１０３はレプリカ回路５０１と選択信号生成回路５０２とを有している。
【０１４２】
まず、レプリカ回路５０１について説明する。レプリカ回路５０１は出力電圧Ｖintによって動作する内部回路の動作状態を示す動作状態信号を生成する回路であり、動作状態検出パルス生成回路５１１、クリティカルパス回路５１２、及びラッチ回路５１３から構成されている。
【０１４３】
動作状態検出パルス生成回路５１１は、出力電圧Ｖintによって動作する内部回路の動作クロック信号ＥＣＬＫからパルス信号を生成する回路であり、そのパルス信号は次段のクリティカルパス回路５１２に送出される。
【０１４４】
クリティカルパス回路５１２は、前記内部回路のクリティカルパス、すなわち信号の遅延が最も大きいと考えられるパス回路と同等の遅延を行う回路であり、プロセスばらつきや動作環境変化に対応するために、前記内部回路と同一のプロセス技術を用いて作成される。また、クリティカルパス回路５１２には電源電圧としてフィルタ回路１０６の出力電圧Ｖintが印加されている。すなわち、電源供給の対象となる内部回路の駆動電圧がクリティカルパス回路５１２によってモニタされることになる。
【０１４５】
ラッチ回路５１３は、クリティカルパス回路５１２から出力されたパルス信号を一旦保持する回路であり、その出力信号はレプリカ回路５０１の動作状態信号として次段の選択信号生成回路５０２に送出される。
【０１４６】
続いて、レプリカ回路５０１の具体的構成及びその動作について説明する。図１２はレプリカ回路５０１の一構成例を示す概略構成図である。まず、動作状態検出パルス生成回路５１１の内部構成及び動作について説明を行う。本図に示すように、動作状態検出パルス生成回路５１１は分周回路５１１ａ、フリップフロップ回路５１１ｂ、５１１ｃ（以下、ＦＦ５１１ｂ、５１１ｃと呼ぶ）、及び二入力端子を有するＡＮＤ回路５１１ｄ、５１１ｅから構成されている。
【０１４７】
分周回路５１１ａは前記内部回路の動作クロック信号ＥＣＬＫを分周することで出力信号Ｎ１を生成する回路である。分周回路５１１ａの出力端子はＦＦ５１１ｂ、５１１ｃのデータ入力端子、及びＡＮＤ回路５１１ｄ、５１１ｅの一入力端子にそれぞれ接続されている。
【０１４８】
ＦＦ５１１ｂは動作クロック信号ＥＣＬＫのネガティブエッジをトリガとして動作するＤＮフリップフロップ回路であり、その出力信号Ｎ２は分周回路５１１ａの出力信号Ｎ１を動作クロック信号ＥＣＬＫの半周期分だけ遅延した信号となる。なお、出力信号Ｎ２はＡＮＤ回路５１１ｄの他入力端子に対して論理否定入力される。
【０１４９】
ＦＦ５１１ｃは動作クロック信号ＥＣＬＫのポジティブエッジをトリガとして動作するＤフリップフロップ回路であり、その出力信号Ｎ３は分周回路５１１ａの出力信号Ｎ１を動作クロック信号ＥＣＬＫの１周期分だけ遅延した信号となる。なお、出力信号Ｎ３はＡＮＤ回路５１１ｅの他入力端子に対して論理否定入力される。
【０１５０】
ＡＮＤ回路５１１ｄは、出力信号Ｎ２の論理否定信号と、出力信号Ｎ１との論理積演算を行うことでパルス信号ＥＶ１を生成する回路である。また、ＡＮＤ回路５１１ｅは、出力信号Ｎ３の論理否定信号と、出力信号Ｎ１との論理積演算を行うことでパルス信号ＥＶ２を生成する回路である。
【０１５１】
なお、上記した分周回路５１１ａ及びＦＦ５１１ｂ、５１１ｃはいずれもレプリカ回路５０１の外部から与えられるイネーブル信号Ｅｎａｂｌｅがオン（Ｈレベル）の時に動作する。
【０１５２】
上記構成から成る動作状態検出パルス生成回路５１１の動作について説明する。図１３は動作状態検出パルス生成回路５１１における各信号波形を示すタイミングチャートである。ここでは、イネーブル信号Ｅｎａｂｌｅが前記内部回路の動作クロック信号ＥＣＬＫの１６周期分だけオン（Ｈレベル）となる例を挙げて説明を行う。
【０１５３】
本図に示す出力信号Ｎ１から分かるように、ここでは分周回路５１１ａの分周比を１／８としている。このような分周比とすることにより、イネーブル信号Ｅｎａｂｌｅがオンしている期間に生成されるパルス信号ＥＶ１、ＥＶ２をそれぞれ１つに限定でき、レプリカ回路５０１の不要な動作を抑えることができる。
【０１５４】
また、前述した通り、ＦＦ５１１ｂの出力信号Ｎ２は出力信号Ｎ１を動作クロック信号ＥＣＬＫの半周期分だけ遅延した信号であり、ＦＦ５１１ｃの出力信号Ｎ３は出力信号Ｎ１を動作クロック信号ＥＣＬＫの１周期分だけ遅延した信号である。従って、ＡＮＤ回路５１１ｄによって生成されるパルス信号ＥＶ１のパルス幅は動作クロック信号ＥＣＬＫの半周期分に相当し、ＡＮＤ回路５１１ｅによって生成されるパルス信号ＥＶ２のパルス幅は動作クロック信号ＥＣＬＫの１周期分に相当する。
【０１５５】
続いて、図１２に戻ってクリティカルパス回路５１２の内部構成についての説明を行う。前述した通り、クリティカルパス回路５１２はフィルタ回路１０６から送出される出力電圧Ｖintによって駆動される回路であるため、入出力信号のＨレベルは出力電圧Ｖintとなる。そこで、動作状態検出パルス生成回路５１１やラッチ回路５１３との電圧レベルを一致させるために、クリティカルパス回路５１２の入力段には降圧レベルシフタ５１４が設けられており、出力段には昇圧レベルシフタ５１５ａ、５１５ｂが設けられている。
【０１５６】
ここで、本図に示すレプリカ回路５０１は、自身を構成するクリティカルパス回路５１２が所定時間内（前記内部回路を駆動させる動作クロック信号ＥＣＬＫの１周期分以内）にパルス信号を出力できるか否かをモニタし、そのモニタ結果に応じて前記内部回路の動作状態が「速度超過状態（以下、動作状態Ｆａｓｔと呼ぶ）」、「動作可能状態（以下、動作状態ＯＫと呼ぶ）」、「危険状態（以下、動作状態Ｗａｒｎと呼ぶ）」、「動作不可状態（以下、動作状態ＮＧと呼ぶ）」のいずれであるかを判断する回路である。
【０１５７】
上記した４つの動作状態を検出するために、クリティカルパス回路５１２は前半クリティカルパス回路５１６と後半クリティカルパス回路５１７の２つに分割されている。ここで、前半クリティカルパス回路５１６と後半クリティカルパス回路５１７の各遅延時間は、クリティカルパス回路５１２全体の遅延時間を１として、それぞれ０．５＋α、０．５−αとされている。つまり、前半クリティカルパス回路５１６の遅延時間が後半クリティカルパス回路５１７の遅延時間よりも若干長くなるように分割されている。
【０１５８】
なお、クリティカルパス回路５１２を構成する回路としては、複数個のインバータ回路が直列接続されたインバータチェーンが好適であるが、インバータ回路の代わりにＮＡＮＤ回路やＮＯＲ回路を用いてもよい。
【０１５９】
動作状態検出パルス生成回路５１１から送出されるパルス信号ＥＶ１は、降圧レベルシフタ５１４を介して前半クリティカルパス回路５１６に入力される。前半クリティカルパス回路５１６の出力信号は後半クリティカルパス回路５１７に送出される一方で、昇圧レベルシフタ５１５ａを介して出力信号ＲＡとされ、ラッチ回路５１３に送出される。また、後半クリティカルパス回路５１７の出力信号は昇圧レベルシフタ５１５ｂを介して出力信号ＲＢとされ、ラッチ回路５１３に送出される。
【０１６０】
ラッチ回路５１３は、動作状態検出パルス生成回路５１１から送出されるパルス信号ＥＶ１のネガティブエッジをトリガとするＤＮフリップフロップ回路５１３ａ（以下、ＦＦ５１３ａと呼ぶ）と、パルス信号ＥＶ２のネガティブエッジをトリガとするＤＮフリップフロップ回路５１３ｂ（以下、ＦＦ５１３ｂと呼ぶ）とを有している。なお、ＦＦ５１３ａのデータ入力端子には昇圧レベルシフタ５１５ａからの出力信号ＲＡが入力されており、ＦＦ５１３ｂのデータ入力端子には昇圧レベルシフタ５１５ｂからの出力信号ＲＢが入力されている。
【０１６１】
従って、ラッチ回路５１３ａによって出力信号ＲＡをパルス信号ＥＶ１のネガティブエッジでラッチした信号ＬＡ、及びラッチ回路５１３ｂによって信号ＲＢをパルス信号ＥＶ２のネガティブエッジでラッチした信号ＬＢが、最終的にレプリカ回路５０１から次段の選択信号生成回路５０２に送出される動作状態信号ＬＡ、ＬＢとなる。
【０１６２】
なお、レプリカ回路５０１は、遅延回路１０２において出力パルス信号Ｄoutが選択される直前の動作状態を検出すればよいので、ラッチ回路５１３を構成するＦＦ５１３ａ、５１３ｂはいずれも、レプリカ回路５０１の外部から与えられたイネーブル信号Ｅｎａｂｌｅがオンの時に動作させればよい。
【０１６３】
上記構成から成るレプリカ回路５０１の動作について説明する。図１４はレプリカ回路５０１における各信号波形を示すタイミングチャートである。なお、以下ではパルス信号ＥＶ１のパルス幅（動作クロック信号ＥＣＬＫの半周期分）を第１所定動作時間ｔ1、パルス信号ＥＶ２のパルス幅（動作クロック信号ＥＣＬＫの１周期分）を第２所定動作時間ｔ2とし、また前半クリティカルパス回路５１６の遅延時間を第１動作時間ｄ1、クリティカルパス回路５１２全体の遅延時間を第２動作時間ｄ2として説明を行うことにする。
【０１６４】
図中のパターンＡは、出力信号ＲＡがラッチ回路５１３ａでＨレベルにラッチされ、出力信号ＲＢがラッチ回路５１３ｂでＬレベルにラッチされた場合を示している。すなわち、第２動作時間ｄ2が第１所定動作時間ｔ1よりも短い場合を示している。この場合、クリティカルパス回路５１２全体は動作クロック信号ＥＣＬＫの半周期分以内の遅延時間で動作しており、出力電圧Ｖintによって駆動する内部回路は充分過ぎるほど高速に動作している状態であると考えられる。従って、レプリカ回路５０１の動作状態信号ＬＡ、ＬＢがそれぞれＨレベル、Ｌレベルとなる場合を動作状態Ｆａｓｔと判断する。
【０１６５】
図中のパターンＢは、出力信号ＲＡがラッチ回路５１３ａでＨレベルにラッチされ、出力信号ＲＢがラッチ回路５１３ｂでＨレベルにラッチされた場合を示している。すなわち、第１動作時間ｄ1は第１所定動作時間ｔ1よりも短く、第２動作時間ｄ2は第１所定動作時間ｔ1よりも長いが第２所定動作時間ｔ2よりも短い場合を示している。この場合、前半クリティカルパス回路５１６は動作クロック信号ＥＣＬＫの半周期分以内の遅延時間で動作しており、クリティカルパス回路５１２全体は動作クロック信号ＥＣＬＫの半周期分より長いが１周期分より短い遅延時間で動作している。この状態は出力電圧Ｖintによって駆動する内部回路が適正に動作している状態であると考えられる。従って、レプリカ回路５０１の動作状態信号ＬＡ、ＬＢが共にＨレベルとなる場合を動作状態ＯＫと判断する。
【０１６６】
図中のパターンＣは、出力信号ＲＡがラッチ回路５１３ａでＬレベルにラッチされ、出力信号ＲＢがラッチ回路５１３ｂでＨレベルにラッチされた場合を示している。すなわち、第１動作時間ｄ1は第１所定動作時間ｔ1よりも長いが、第２動作時間ｄ2は第２所定動作時間ｔ2よりも短い場合を示している。この場合、前半クリティカルパス回路５１６の遅延時間は動作クロック信号ＥＣＬＫの半周期分以内に収まらないが、クリティカルパス回路５１２全体としては動作クロック信号ＥＣＬＫの１周期分より短い遅延時間で動作している。この状態は出力電圧Ｖintによって駆動する内部回路の動作マージンに余裕がない状態であり、わずかな環境変化等により動作しなくなる可能性が高い状態であると考えられる。従って、レプリカ回路５０１の動作状態信号ＬＡ、ＬＢがそれぞれＬレベル、Ｈレベルとなる場合を動作状態Ｗａｒｎと判断する。
【０１６７】
図中のパターンＤは、出力信号ＲＡがラッチ回路５１３ａでＬレベルにラッチされ、出力信号ＲＢがラッチ回路５１３ｂでＬレベルにラッチされた場合を示している。すなわち、第２動作時間ｄ2が第２所定動作時間ｔ2よりも長い場合を示している。この場合、クリティカルパス回路５１２全体の遅延時間が動作クロック信号ＥＣＬＫの１周期分を越えるので、出力電圧Ｖintによって駆動する内部回路は動作しない可能性が極めて高い状態であると考えられる。従って、レプリカ回路５０１の動作状態信号ＬＡ、ＬＢがともにＬレベルとなる場合を動作状態ＮＧと判断する。
【０１６８】
以上のように、レプリカ回路５０１の動作状態信号ＬＡ、ＬＢの組み合わせにより４つの動作状態を表すことができる。図１５はレプリカ回路５０１における動作状態信号ＬＡ、ＬＢと内部回路の動作状態との関係を示す表である。このように、クリティカルパス回路５１２の動作状態を４つ（Ｆａｓｔ、ＯＫ、Ｗａｒｎ、ＮＧ）に分類することによって、出力電圧Ｖintによって駆動する内部回路の動作状態をきめ細かく検知することが可能となる。従って、いかなるプロセスばらつきや環境変化にも適切に対応でき、最適な出力電圧Ｖintの供給を行うことで集積回路全体の低消費電力化に貢献することができる。
【０１６９】
次に、選択信号生成回路５０２の内部構成及び動作について説明を行う。選択信号生成回路５０２は、レプリカ回路５０１から入力される動作状態信号ＬＡ、ＬＢに基づいて、遅延回路１０２の出力パルス信号Ｄoutを選択するための選択信号を生成する回路である。
【０１７０】
例えば、動作状態信号ＬＡ、ＬＢが動作状態Ｆａｓｔを示す場合、選択信号生成回路５０２は出力電圧Ｖintを現在値から１段階下げる、すなわち遅延回路１０２における遅延時間を現在値から１段階長くするような選択信号を生成する。また、動作状態信号ＬＡ、ＬＢが動作状態ＯＫを示す場合、選択信号生成回路５０２は出力電圧Ｖintを現在値に維持する、すなわち前記遅延時間を現在値に維持するような選択信号を生成する。一方、動作状態信号ＬＡ、ＬＢが動作状態Ｗａｒｎもしくは動作状態ＮＧを示す場合、選択信号生成回路５０２は出力電圧Ｖintを現在値から１段階上げる、すなわち前記遅延時間を現在値から１段階短くするような選択信号を生成する。
【０１７１】
上記に説明した各実施形態の電圧変換回路では、いずれも遅延回路１０２における遅延時間を増減することで出力電圧Ｖintを変化させているが、遅延回路１０２における出力パルス信号Ｄoutの選択範囲は出力信号Ｄ０〜出力信号Ｄ５に限定されている。従って、前回選択した出力パルス信号Ｄoutが出力信号Ｄ０であるにも拘わらず、レプリカ回路５０１からさらに前記遅延時間を１段階短くする要求を受け取った場合、あるいは、前回選択した出力パルス信号Ｄoutが出力信号Ｄ５であるにも拘わらず、レプリカ回路５０１からさらに前記遅延時間を１段階長くする要求を受け取った場合には、出力電圧Ｖintを現在値に維持する、すなわち前記遅延時間を現在値に維持するような選択信号を生成するといった例外措置が必要である。
【０１７２】
以上の検討に基づいた選択信号生成回路５０２の具体的な構成例を図１６に示す。図１６は選択信号生成回路５０２の一構成例を示す概略構成図である。本図に示すように、選択信号生成回路５０２は命令生成回路６０１と、アップダウンカウンタ６０２と、レジスタ６０３と、デコーダ回路６０４とを備えている。
【０１７３】
命令生成回路６０１は、レプリカ回路５０１から入力される動作状態信号ＬＡ、ＬＢと、デコーダ回路６０４から入力される選択信号Ｓ０、Ｓ５とに基づいて、命令信号ＵＰ、ＳＴＡＹ、ＤＯＷＮを生成する回路である。図１７は命令生成回路６０１に実装される論理回路の真理値表である。なお、命令信号ＵＰは遅延回路１０２における遅延時間を現在値から１段階短くすることを要求する信号であり、命令信号ＳＴＡＹは前記遅延時間を現在値に維持することを要求する信号である。また、命令信号ＤＯＷＮは前記遅延時間を現在値から１段階長くすることを要求する信号である。
【０１７４】
アップダウンカウンタ６０２は、命令生成回路６０１で生成された命令信号ＵＰ、ＳＴＡＹ、ＤＯＷＮと、前回の選択信号を示す数値を記憶したレジスタ６０３の出力信号ＣＮＴ［０］〜［２］とに基づいて、新しい選択信号を示す数値を計算する回路である。なお、アップダウンカウンタ６０２の内部構成及び動作については、後ほど詳細に説明を行う。
【０１７５】
レジスタ６０３は、アップダウンカウンタ６０２の出力信号ＣＮＴ［０］〜［２］を一旦保持する回路であり、駆動クロックＥＳＣＬＫをトリガとして動作する３個のＤフリップフロップ回路６０３ａ〜６０３ｃ（以下、ＦＦ６０３ａ〜６０３ｃと呼ぶ）から構成されている。なお、レジスタ６０３の駆動クロックＥＳＣＬＫは、遅延回路１０２の出力パルス信号Ｄoutの選択動作が始まる前に立ち上がるパルス信号である。
【０１７６】
また、電圧変換回路の起動時において、レジスタ６０３を構成するＦＦ６０３ａ〜６０３ｃはリセット信号（図示せず）によって一旦Ｌレベルにリセットされる。このとき、デコーダ回路６０４から送出される選択信号Ｓ０はＨレベルとなり、それ以外の選択信号Ｓ１〜Ｓ５は全てＬレベルとなる。つまり、前記電圧変換回路の起動時における遅延回路１０２の出力パルス信号Ｄoutとしては、遅延回路１０２における遅延時間を最短とする出力信号Ｄ０が選択されることになる。その結果、出力電圧Ｖintは可変上限値となるので、出力電圧Ｖintが供給される内部回路は前記電圧変換回路の起動時にも確実に動作することができる。
【０１７７】
デコーダ回路６０４は、レジスタ６０３の出力信号ＣＮＴ［０］〜［２］をデコードすることで選択信号Ｓ０〜Ｓ５を生成する回路である。このとき、デコーダ回路６０４はレジスタ６０３が保持する１０進表記で「０」〜「５」を示す３ビット信号（「０００」〜「１０１」）を、選択信号Ｓ０〜Ｓ５にそれぞれ対応する６ビット信号（「１０００００」〜「０００００１」）に変換する。
【０１７８】
続いて、アップダウンカウンタ６０２の内部構成及びその動作について説明する。図１８はアップダウンカウンタ６０２の一構成例を示す概略構成図である。本図に示すように、アップダウンカウンタ６０２はエンコーダ回路６１０と、３ビットの加算器６１１とを備えている。なお、加算器６１１は全加算器６１１ａ、６１１ｂと半加算器６１１ｃから構成されている。
【０１７９】
エンコーダ回路６１０は、命令生成回路６０１からの命令信号ＵＰ、ＳＴＡＹ、ＤＯＷＮをエンコードすることで出力信号ＣＦ０〜ＣＦ２を生成する回路である。このとき、エンコーダ回路６１０は命令信号ＵＰ、ＳＴＡＹ、ＤＯＷＮを、１０進数表記で「−１」〜「１」を示す３ビット信号（「１１１」〜「００１」）に変換する。図１９はエンコーダ回路６１０に実装される論理回路の真理値表である。また、３ビットの加算器６１１は、エンコーダ回路６１０の出力信号ＣＦ０〜ＣＦ２と、レジスタ６０４の出力信号ＣＮＴ［０］〜［２］の加算を行う回路である。
【０１８０】
なお、ここでは第１実施形態の電圧変換回路に設けられる遅延時間制御回路１０３を例に挙げて説明を行ったが、本構成から成る遅延時間制御回路１０３は第２実施形態の電圧変換回路に設けられる遅延時間制御回路２０３としてそのまま用いることが可能である。
【０１８１】
また、本構成から成る遅延時間制御回路１０３を第３実施形態の電圧変換回路に設けられる遅延時間制御回路３０３として用いる場合には、デコーダ回路６０４でレジスタ６０３の出力信号ＣＮＴ［０］〜［２］の上位２ビットをデコードして第１選択信号Ｓ０、Ｓ２、Ｓ４を生成し、出力信号ＣＮＴ［０］〜［２］の最下位ビットを第２選択信号Ｓoddとして用いればよい。
【０１８２】
次に、本発明に係る電圧変換回路の第４実施形態について説明する。図２０は本発明に係る電圧変換回路の第４実施形態を示す概略構成図である。本図に示すように、本実施形態の電圧変換回路は、基本的に前述した第１〜第３実施形態の電圧変換回路と同様の構成（例えば図１参照）から成るが、出力パルス信号生成回路及びスイッチタイミング制御回路の電源電圧として出力電圧Ｖintを供給することを特徴としている。そこで、第１〜第３実施形態と同様の構成及び動作を有する部分については図１と同一の符号を付すことで説明を省略する。
【０１８３】
本図に示すように、本実施形態の電圧変換回路は出力パルス信号生成回路７００とスイッチタイミング制御回路７０４とを有しており、出力パルス信号生成回路７００は基準パルス信号生成回路７０１、遅延回路７０２、及び遅延時間制御回路７０３から構成されている。
【０１８４】
上記した基準パルス信号生成回路７０１、遅延回路７０２、及び遅延時間制御回路７０３としては、前述した第１〜第３実施形態の電圧変換回路に設けられる基準パルス信号生成回路１０１（２０１、３０１）、遅延回路１０２（２０２、３０２）、及び遅延時間制御回路１０３（２０３、３０３）のいずれの構成を採用してもよい。また、スイッチタイミング制御回路７０４は、前述した第１〜第３実施形態の電圧変換回路に設けられるスイッチタイミング制御回路１０４と同様の構成から成る。
【０１８５】
ここで、本実施形態における基準パルス信号生成回路７０１、遅延回路７０２、遅延時間制御回路７０３、及びスイッチタイミング制御回路７０４には、外部電源電圧ＶDDではなく、フィルタ回路１０６の出力電圧Ｖintが電源電圧として供給されている。
【０１８６】
ただし、スイッチタイミング制御回路７０４をフィルタ回路１０６から送出される出力電圧Ｖintによって駆動すると、第１、第２制御信号φ１、φ２のＨレベルが出力電圧Ｖintとなってしまい、スイッチ回路１０５を構成するＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のオン／オフ制御に不具合を生じる恐れがある。そこで、第１、第２制御信号φ１、φ２の電圧レベルを必要レベルまで上げるために、スイッチタイミング制御回路７０４の出力段には昇圧レベルシフタ７１０ａ、７１０ｂが設けられている。
【０１８７】
このようにスイッチ回路１０５及びフィルタ回路１０６を除く全ての回路部分を、外部電源電圧ＶDDよりも小さい出力電圧Ｖintで駆動することにより、電圧変換回路自体の消費電力を大幅に削減でき、集積回路全体の低消費電力化に貢献することができる。
【０１８８】
【発明の効果】
上記したように、本発明に係る電圧変換回路においては、パルス信号生成回路で生成されるパルス信号のパルス幅とパルス周期との比に基づいて出力電圧が決定される電圧変換回路において、前記パルス信号のパルス幅は一定であり、パルス周期は可変である構成としている。
【０１８９】
より具体的に述べると、本発明に係る電圧変換回路は、スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン／オフ制御を行うことによって出力電圧の大きさを変化させる電圧変換回路において、パルス幅が一定で、パルス周期が可変である出力パルス信号を生成する出力パルス信号生成回路と、前記出力パルス信号から前記ＰＭＯＳトランジスタのゲートに印加する第１制御信号、及び前記ＮＭＯＳトランジスタのゲートに印加する第２制御信号を生成するスイッチタイミング制御回路とを設けた構成としている。
【０１９０】
このように、前記出力パルス信号のパルス周期を適宜変化させることで、スイッチタイミング制御回路から送出される第１、第２制御信号のデューティ比（パルス幅／パルス周期）を制御し、そのデューティ比に応じて前記出力電圧の大きさを制御する電圧変換回路であれば、パルス幅可変方式を採用した従来の電圧変換回路のように高速で動作するカウンタ回路等の制御回路を用いることなく、前記出力電圧の制御を行うことが可能である。
【０１９１】
よって、従来に比べて電圧変換回路の回路規模縮小や動作周波数低減を図ることができるので、電圧変換回路自体の消費電力を大幅に低減することが可能となり、集積回路全体の低消費電力化に貢献することができる。
【０１９２】
また、上記構成から成る電圧変換回路において、前記出力パルス信号生成回路は、入力されるパルス幅一定の基準パルス信号から所定時間だけ遅れた遅延パルス信号を生成する遅延回路と、前記遅延回路における遅延時間を変化させる遅延時間制御回路とを有しており、前記遅延パルス信号を前記出力パルス信号として前記スイッチタイミング制御回路に送出する構成にするとよい。このような構成とすることにより、前記出力パルス信号生成回路を簡易な構成で実現することができる。
【０１９３】
また、上記構成から成る電圧変換回路において、前記遅延回路は、入力されるパルス信号を所定の単位時間だけ遅延させる単位時間遅延素子を複数個直列接続して成る遅延回路部と、前記遅延時間制御回路から与えられる選択信号に基づいて各単位時間遅延素子から送出される出力信号のいずれか一つを選択し、該出力信号を前記遅延パルス信号とする選択回路と、を有する構成にするとよい。
【０１９４】
このような構成とすることにより、前記出力電圧をその可変範囲内において離散的に制御することができる。従って、電圧変換回路を構成する前記遅延時間制御回路や前記選択回路における制御状態数（すなわち、選択可能な出力電圧値）が削減されるため、電圧変換回路の回路規模を縮小して消費電力の低減を図ることができる。
【０１９５】
また、上記構成から成る電圧変換回路において、前記出力電圧の可変上限値を、前記ＰＭＯＳトランジスタのソースに印加される外部電源電圧（すなわち前記スイッチ回路から送出されるパルス状電圧信号の電圧振幅）の１／２以下に設定すれば、前記遅延時間制御回路や前記選択回路等における制御状態数を従来の半分以下に削減することが可能である。このように、前記出力電圧の可変上限値を低く抑えることにより、前記電圧変換回路の回路規模を縮小して消費電力の低減を図ることができる。
【０１９６】
さらに、前記出力電圧の可変範囲を所望とする出力電圧値の近傍（±２０％以内）に制限することにより、前記電圧変換回路の回路規模をより一層縮小して消費電力の低減を図ることができる。
【０１９７】
また、上記したように前記出力電圧の可変上限値を低く抑えて可変幅を狭く制限することにより、前記出力電圧を可変上限値から可変下限値まで変化させても前記出力パルス信号のパルス周期はさほど大きく変化しないことになる。従って、前記出力電圧に生じるリップル電圧の変動を実用上問題のないレベルに抑えることが可能となる。
【０１９８】
また、上記構成から成る電圧変換回路において、前記遅延回路部は、少なくとも一つのフリップフロップ回路を直列接続して成る基本遅延回路部と、前記基本遅延回路部の出力端に接続され、少なくとも一つのフリップフロップ回路を直列接続して成る追加遅延回路部とを有しており、前記追加遅延回路部を構成する各フリップフロップ回路のクロック位相は、各々の前段に接続されたフリップフロップ回路のクロック位相と１８０度異なる構成にするとよい。
【０１９９】
このように、前記遅延回路を構成する基本遅延回路部及び追加遅延回路部から送出される各出力信号相互間の遅延時間幅を小さくすることにより、前記出力電圧の単位可変幅をより小さい値とすることができる。すなわち、前記出力電圧の可変精度を向上することが可能となる。
【０２００】
また、上記構成から成る電圧変換回路において、前記選択回路は、前記遅延時間制御回路から与えられる第１選択信号に基づいて、前記遅延回路部を構成する各単位時間遅延素子からそれぞれ送出される出力信号のいずれか一つを選択する第１選択回路部と、第１選択回路部の出力信号を所定時間だけ遅延させる任意時間遅延素子と、前記遅延時間制御回路から与えられる第２選択信号に基づいて、第１選択回路部の出力信号と前記任意時間遅延素子の出力信号のいずれか一方を選択する第２選択回路部と、を有する構成としてもよい。
【０２０１】
なお、上記構成から成る電圧変換回路において、前記遅延回路部を構成する各単位時間遅延素子、及び前記任意時間遅延素子はいずれもフリップフロップ回路であり、前記任意時間遅延素子のクロック位相は各単位時間遅延素子のクロック位相と１８０度異なる構成にするとよい。
【０２０２】
このような構成とすることにより、上記した電圧変換回路と同等、あるいはそれを上回る可変精度で前記出力電圧の制御を行うことができる。また、このような構成とすることにより、上記した電圧変換回路に比べて前記追加遅延回路部を構成するフリップフロップ回路の個数を削減することができる。
【０２０３】
また、上記構成から成る電圧変換回路において、前記スイッチタイミング制御回路は、前記スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン／オフ制御に際して、一方のＭＯＳトランジスタをオフさせてから所定時間経過後に他方のＭＯＳトランジスタをオンさせるように、第１制御信号及び第２制御信号の電圧レベルを制御する構成にするとよい。
【０２０４】
このような構成とすることにより、第１、第２制御信号を生成する過程でいずれかの制御信号に意図しない遅延が少々生じたとしても、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタが同時にオンすることはない。従って、前記スイッチ回路に貫通電流が流れることを防止することができるので、余分な電力消費を抑えることが可能となる。
【０２０５】
また、上記構成から成る電圧変換回路において、前記遅延時間制御回路は、前記電圧変換回路の出力電圧によって駆動される内部回路の動作速度を、外部から供給されるクロック信号に同期して検出するレプリカ回路と、前記レプリカ回路によって検出された前記内部回路の動作速度に応じて前記選択信号を生成する選択信号生成回路と、を有する構成にするとよい。このような構成とすることにより、集積回路を構成する内部回路の動作状況を検知して該内部回路の動作に必要最低限の駆動電圧を供給できるので、前記集積回路の低消費電力化に貢献することができる。
【０２０６】
また、上記構成から成る電圧変換回路において、前記レプリカ回路には、前半遅延段と後半遅延段とを直列接続することで構成され、入力信号に対して前記内部回路の最大遅延パスと同等の遅延を行うクリティカルパス回路を設け、前記前半遅延段における遅延時間を第１動作時間、前記クリティカルパス回路全体における遅延時間を第２動作時間とし、前記第１動作時間及び第２動作時間と、第１所定動作時間及び第１所定動作時間より長い第２所定動作時間とをそれぞれ比較することで前記内部回路の動作速度を判断する構成にするとよい。
【０２０７】
このような構成とすることにより、前記クリティカルパス回路の動作状態を４つに分類することができるので、前記内部回路の動作状態をきめ細かく検知することが可能となる。従って、いかなるプロセスばらつきや環境変化にも適切に対応でき、最適な出力電圧の供給を行うことで集積回路全体の低消費電力化に貢献することができる。
【０２０８】
また、上記構成から成る電圧変換回路において、前記出力パルス信号生成回路及び前記スイッチタイミング制御回路の電源電圧として前記フィルタ回路の出力電圧を供給するとともに、前記スイッチタイミング制御回路から送出される第１、第２制御信号をそれぞれ昇圧して前記スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ゲートに送出する昇圧レベルシフタを設けた構成としてもよい。
【０２０９】
このように前記スイッチ回路及び前記フィルタ回路を除く全ての回路部分を、外部電源電圧よりも小さい前記フィルタ回路の出力電圧で駆動することにより、電圧変換回路自体の消費電力を大幅に削減でき、集積回路全体の低消費電力化に貢献することができる。
【０２１０】
また、上記構成から成る電圧変換回路は、外部電源電圧から半導体集積回路装置の駆動電圧を生成する降圧回路として用いるとよい。近年、前記半導体集積回路装置を構成する内部回路の消費電力低減に伴って、集積回路全体の消費電力に占める前記降圧回路の消費電力比率が相対的に増大している。そこで、本発明に係る電圧変換回路を前記降圧回路として採用することにより、前記降圧回路自体の消費電力を低減できるので、前記内部回路の低消費電力性を損なうことがなく、前記半導体集積回路装置全体の低消費電力化に貢献することができる。
【図面の簡単な説明】
【図１】本発明に係る電圧変換回路の第１実施形態を示す概略構成図である。
【図２】基準パルス信号生成回路１０１及び遅延回路１０２の一構成例を示す概略構成図である。
【図３】選択回路１０９の一構成例を示す概略構成図である。
【図４】遅延回路１０２における遅延動作の一例を示す信号波形図である。
【図５】本発明の第２実施形態における基準パルス信号生成回路２０１及び遅延回路２０２の一構成例を示す概略構成図である。
【図６】本発明に係る電圧変換回路の第３実施形態を示す概略構成図である。
【図７】基準パルス信号生成回路３０１及び遅延回路３０２の一構成例を示す概略構成図である。
【図８】選択回路３０９の一構成例を示す概略構成図である。
【図９】スイッチタイミング制御回路１０４の一例を示す概略構成図である。
【図１０】スイッチタイミング制御回路１０４における各信号波形を示すタイミングチャートである。
【図１１】遅延時間制御回路１０３の一構成例を示す概略構成図である。
【図１２】レプリカ回路５０１の一構成例を示す概略構成図である。
【図１３】動作状態検出パルス生成回路５１１における各信号波形を示すタイミングチャートである。
【図１４】レプリカ回路５０１における各信号波形を示すタイミングチャートである。
【図１５】レプリカ回路５０１における動作状態信号ＬＡ、ＬＢと内部回路の動作状態との関係を示す表である。
【図１６】選択信号生成回路５０２の一構成例を示す概略構成図である。
【図１７】命令生成回路６０１に実装される論理回路の真理値表である。
【図１８】アップダウンカウンタ６０２の一構成例を示す概略構成図である。
【図１９】エンコーダ回路６１０に実装される論理回路の真理値表である。
【図２０】本発明の電圧変換回路の第４実施形態を示す概略構成図である。
【図２１】従来の電圧変換回路の一例を示す概略構成図である。
【符号の説明】
１００、３００、７００ 出力パルス信号生成回路
１０１、２０１、３０１、７０１ 基準パルス信号生成回路
１０２、２０２、３０２、７０２ 遅延回路
１０３、２０３、３０３、７０３ 遅延時間制御回路
１０４、７０４ スイッチタイミング制御回路
１０５ スイッチ回路
１０６ フィルタ回路
１０７、２０７、３０７ 基本遅延回路部
１０７ａ〜ｅ、２０７ａ〜ｅ、３０７ａ〜ｅ フリップフロップ回路
１０８、２０８、３０８ 追加遅延回路部
１０８ａ〜ｅ、２０８ａ〜ｅ、３０８ａ〜ｂ フリップフロップ回路
１０９、２０９、３０９ 選択回路
３１０ 第１選択回路部
３１１ フリップフロップ回路（任意時間遅延素子）
３１２ 第２選択回路部
５０１ レプリカ回路
５０２ 選択信号生成回路
５１１ 動作状態検出パルス生成回路
５１２ クリティカルパス回路
５１３ ラッチ回路
５１４ 降圧レベルシフタ
５１５ａ、５１５ｂ 昇圧レベルシフタ
５１６ 前半クリティカルパス回路
５１７ 後半クリティカルパス回路
６０１ 命令生成回路
６０２ アップダウンカウンタ
６０３ レジスタ
６０４ デコーダ回路
６１０ エンコーダ回路
６１１ 加算器
７１０ａ、７１０ｂ 昇圧レベルシフタ
【発明の属する技術分野】
本発明は、集積回路に駆動電圧を供給する電圧変換回路、及びこれを備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
一般に、動作クロックに従って演算処理等を実行する集積回路には、製造プロセスのばらつきや電源変動、あるいは温度変化等が生じても常に正常な動作を行えるように、大きな設計マージンが設けられている。つまり、上記した各種変動等によって回路の遅延時間が増大した場合であっても、前記集積回路全体の動作が前記動作クロックの１クロック内に収まるように設計されている。また、上記した全ての条件が最悪の状態となっても正常な動作を行えるように、前記集積回路には十分高い電源電圧が印加されている。
【０００３】
これらの大きな設計マージンや高い電源電圧の印加は、集積回路の高速化や低消費電力化の妨げとなる。そこで、集積回路の動作状況を検知して集積回路の動作に必要最低限の駆動電圧を与えられるように電源電圧の制御を行う電圧変換回路の開発が進められている。
【０００４】
図２１は従来の電圧変換回路の一例を示す概略構成図である。なお、本図に示す電圧変換回路は特開平１０−２４２８３１号公報に開示されている従来技術である。本図に示すように、この電圧変換回路はデューティ比制御回路９０１、バッファ回路９０２、フィルタ回路９０３、クリティカルパス回路９０４、遅延回路９０５、正否判定回路９０６、及び加算器９０７を有している。
【０００５】
デューティ比制御回路９０１はバッファ回路９０２における出力電圧の可変動作を制御する回路であり、カウンタ９０１ａと比較回路９０１ｂとを有している。カウンタ９０１ａは０〜２n−１（例えば、ｎ＝６の場合は０〜６３）までの数を、供給されたクロック信号（図示せず）の周期毎に１ずつカウントアップし、そのカウント数をｎビットの信号ＮＡとして比較回路９０１ｂに送出する。なお、カウント数２n−１の次は０となる。また、比較回路９０１ｂには信号ＮＡの他に、加算器９０７からｎビットの信号ＮＢが入力されている。
【０００６】
比較回路９０１ｂはバッファ回路９０２を構成するＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のオン／オフ制御を行う回路であり、各トランジスタＭ１、Ｍ２のゲートには比較回路９０１ｂから制御信号Ｘ１、Ｘ２がそれぞれ供給されている。なお、比較回路９０１ｂは信号ＮＡが０となったときに制御信号Ｘ１、Ｘ２の電圧レベルをＬレベルとし、信号ＮＡが信号ＮＢと一致したときに制御信号Ｘ１、Ｘ２の電圧レベルをＨレベルとする。
【０００７】
バッファ回路９０２を構成するＰＭＯＳトランジスタＭ１のソースには第１電源電圧が印加されており、ＮＭＯＳトランジスタＭ２のソースには第２電源電圧（ここでは接地電圧）が印加されている。また、両トランジスタのドレインは互いに接続されており、その接続ノードはバッファ回路９０２の出力端とされている。
【０００８】
従って、制御信号Ｘ１、Ｘ２がＬレベルである場合、ＰＭＯＳトランジスタＭ１はオンとなり、ＮＭＯＳトランジスタＭ２はオフとなるので、バッファ回路９０２の出力電圧は第１電源電圧に等しくなる。一方、制御信号Ｘ１、Ｘ２がＨレベルである場合、ＰＭＯＳトランジスタＭ１はオフとなり、ＮＭＯＳトランジスタＭ２はオンとなるので、バッファ回路９０２の出力電圧は第２電源電圧（接地電圧）に等しくなる。すなわち、バッファ回路９０２の出力電圧は信号ＮＡが０のときに立ち上がり、信号ＮＡが信号ＮＢに等しくなったときに立ち下がるパルス状の電圧信号Ｙとなる。
【０００９】
この電圧信号Ｙは、インダクタンスＬ１及びキャパシタＣ１から成るフィルタ回路９０３によって平滑化されて出力電圧Ｚとなる。この出力電圧Ｚは同一基板上に形成された内部回路（図示せず）に対して供給され、前記内部回路の駆動電圧として利用される。また、出力電圧Ｚはクリティカルパス回路９０４の電源電圧としても利用される。
【００１０】
上記したバッファ回路９０２を構成するＰＭＯＳトランジスタＭ１がオンとなり、ＮＭＯＳトランジスタＭ２がオフとなる時間（すなわち、制御信号Ｘ１、Ｘ２がＬレベルである時間）をオン時間Ｔ１とし、ＰＭＯＳトランジスタＭ１がオフとなり、ＮＭＯＳトランジスタＭ２がオンとなる時間（すなわち、制御信号Ｘ１、Ｘ２がＨレベルである時間）をオフ時間Ｔ２とすると、フィルタ回路９０３の出力電圧Ｚは一般に、次の（１）式によって求めることができる。
【数１】
ここで、上式中のオン時間Ｔ１（右辺分子）は電圧信号Ｙのパルス幅を表しており、オン時間Ｔ１とオフ時間Ｔ２との和Ｔ１＋Ｔ２（右辺分母）は電圧信号Ｙのパルス周期を表している。すなわち、出力電圧Ｚを制御するためには、電圧信号Ｙにおけるパルス幅とパルス周期との比（以下、デューティ比と呼ぶ）を制御すればよいことが分かる。
【００１２】
上記構成から成る電圧変換回路では、加算回路９０７から比較回路９０１ｂに入力される信号ＮＢの値を変えることによってオン時間Ｔ１（パルス幅）を変化させ、バッファ回路９０２から出力される電圧信号Ｙのデューティ比を制御している。これにより、前記内部回路に供給する駆動電圧（出力電圧Ｚ）を制御することができる。（以下では、このようなデューティ比制御方式をパルス幅可変方式と呼ぶ。）また、信号ＮＢを最適値に設定する手段としては、クリティカルパス回路９０４の動作速度を検出する方法が採用されている。
【００１３】
クリティカルパス回路９０４は、出力電圧Ｚが供給される内部回路の中でも信号の遅延が最も大きいと考えられるパス回路を複製した回路である。前述した通り、このクリティカルパス回路９０４の電源電圧としてはフィルタ回路９０３の出力電圧Ｚが印加されている。すなわち、電源供給の対象となる内部回路の駆動電圧がクリティカルパス回路９０４によってモニタされることになる。なお、ここでは、クリティカルパス回路９０４の動作可能電圧が前記内部回路の動作可能電圧であると仮定している。
【００１４】
フィルタ回路９０３の出力電圧Ｚによってクリティカルパス回路９０４が動作可能である場合、クリティカルパス回路９０４は正否判定回路９０６に対して所定のデータを送出する。このとき、正否判定回路９０６にはクリティカルパス回路９０４から送出された前記データが直接入力されるだけでなく、遅延回路９０５によって前記データを所定時間だけ遅延させた遅延データも入力される。
【００１５】
正否判定回路９０６に対してクリティカルパス回路９０４から直接データが入力されない場合、正否判定回路９０６は対象としている内部回路が正常に動作していない、すなわち前記内部回路の駆動電圧（フィルタ回路９０３の出力電圧Ｚ）が低過ぎると判断し、駆動電圧を上げるために信号ＮＢの値を１だけ増加する信号Ｓ１を加算器９０７に送出する。
【００１６】
また、正否判定回路９０６に対して遅延回路９０５を介した遅延データが入力された場合、正否判定回路９０６は対象としている内部回路に遅延を与えても正常に動作している、すなわち前記内部回路の駆動電圧は高過ぎると判断し、駆動電圧を下げるために信号ＮＢの値を１だけ減少させる信号Ｓ２を加算器９０７に送出する。
【００１７】
また、正否判定回路９０６に対してクリティカルパス回路９０４から直接データは入力されるが、遅延回路９０５を介した遅延データは入力されない場合、正否判定回路９０６は対象としている内部回路には最適な駆動電圧が供給されていると判断して、加算器９０７には信号Ｓ１、Ｓ２を送出しない。
【００１８】
正否判定回路９０６から信号Ｓ１が送出された場合、加算器９０７は信号ＮＢの現在値に１を加えた値をデューティ比制御回路９０１に供給する。一方、正否判定回路９０６から信号Ｓ２が送出された場合、加算器９０７は信号ＮＢの現在値に−１を加えた値をデューティ比制御回路９０１に供給する。
【００１９】
このように、上記構成から成る電圧変換回路においては、クリティカルパス回路９０４、遅延回路９０５、及び正否判定回路９０６によって電源供給の対象としている内部回路の動作速度を検出し、検出した動作速度が速過ぎる場合には前記内部回路の駆動電圧（出力電圧Ｚ）を下げるように、逆に検出した動作速度が遅過ぎる場合には前記内部回路の駆動電圧（出力電圧Ｚ）を上げるように、電圧信号Ｙのデューティ比を制御している。
【００２０】
【発明が解決しようとする課題】
たしかに、上記構成から成る電圧変換回路であれば、集積回路を構成する内部回路の動作状況を検知して該内部回路の動作に必要最低限の駆動電圧を供給できるので、前記集積回路の低消費電力化に貢献することができる。また、出力電圧Ｚの可変範囲も広いため、一般的な集積回路の降圧回路として有益であることが分かる。
【００２１】
ところで、前記内部回路のさらなる低消費電力化を図るためには、前記内部回路を構成するデバイス自体の電源電圧を低減することが極めて有効である。例えば、電源電圧０．５Ｖで駆動するデバイスを用いた内部回路の消費電力は、電源電圧３Ｖで駆動するデバイスを用いた内部回路の消費電力に比べて１／３６となる。このように、前記内部回路の電源電圧や負荷電流を低減することによって、さらなる低消費電力化を実現することができる。
【００２２】
一方、前記内部回路の消費電力低減に伴って、集積回路全体の消費電力に占める前記電圧変換回路の消費電力比率は相対的に増大する。そのため、集積回路全体のさらなる低消費電力化を実現するためには、前記電圧変換回路自体の消費電力も低減する必要がある。
【００２３】
ここで、上記構成から成る電圧変換回路自体の消費電力を低減する手段としては、出力電圧Ｚの可変範囲を制限することで制御の簡略化を図り、デューティ比制御回路９０１や加算器９０７等の規模を縮小することが考えられる。
【００２４】
例えば、３Ｖ程度の外部電源電圧が供給される電圧変換回路から０．５Ｖ駆動の内部回路に対して電源供給を行う場合、前記入力電圧に近い高電圧を前記内部回路に対して出力する必要はない。また、前記内部回路を構成するデバイスには最適な動作電圧が存在し、プロセスばらつきや動作環境の変化に対応するとしても、前記出力電圧の可変範囲は前記動作電圧の近傍に制限することができる。このように、出力電圧Ｚの可変範囲を制限すれば電圧変換回路の回路規模を縮小して消費電力の低減を図ることができる。
【００２５】
しかしながら、加算回路９０７から比較回路９０１ｂに入力される信号ＮＢの値を変えることによってオン時間Ｔ１（パルス幅）を変化させ、バッファ回路９０２から出力される電圧信号Ｙのデューティ比を制御するパルス幅可変方式の電圧変換回路では、たとえ出力電圧Ｚの可変範囲を制限したとしても、高速で動作するカウンタ回路９０１ａを設ける必要がある。
【００２６】
例えば、上記した従来構成の電圧変換回路において、カウンタ回路９０１ａは電圧信号Ｙの２n倍（ｎ＝６の場合は６４倍）の周波数で動作する。このように高速で動作するカウンタ回路９０１ａは電圧変換回路自体の消費電力増加を招いてしまうが、出力電圧Ｚを高精度に変化させるためにはカウンタ回路９０１ａの動作速度を高速に維持せざるを得ない。
【００２７】
従って、従来構成から成るパルス幅可変方式の電圧変換回路では、低電圧駆動が可能な内部回路に対する出力電圧Ｚの可変範囲を制限したとしても、カウンタ回路９０１ａの動作速度は高速に維持する必要があるため、電圧変換回路自体の消費電力を十分に低減することができない。
【００２８】
本発明は上記の問題点に鑑み、出力電圧の低電圧化に適した電圧変換回路、及びこれを備えた半導体集積回路装置を提供することを目的とする。
【００２９】
【課題を解決するための手段】
上記目的を達成するために、例えば、パルス信号生成回路で生成されるパルス信号のパルス幅とパルス周期との比に基づいて出力電圧が決定される電圧変換回路において、前記パルス信号のパルス幅を一定とし、パルス周期を可変とするとよい。
【００３０】
また、上記構成から成る電圧変換回路において、前記出力電圧の可変範囲を制限することにより、前記パルス信号におけるパルス周期の変動量を低減した構成にするとよい。このとき、前記出力電圧の可変上限値は前記パルス信号における電圧振幅の１／２以下にするとよい。また、前記出力電圧の可変範囲は目標とする出力電圧値の±２０％以内にするとよい。
【００３１】
なお、上記構成から成る電圧変換回路において、前記出力電圧はその可変範囲内において離散的に選択される構成にするとよい。
【００３２】
また、上記構成から成る電圧変換回路において、前記パルス信号生成回路はパルス幅一定の基準パルス信号に所定の遅延を与えることによって、前記パルス信号のパルス周期を変化させる構成にするとよい。
【００３３】
具体的には、本発明に係る電圧変換回路は、ソースに第１電源電圧が印加されるＰＭＯＳトランジスタと、ソースに第２電源電圧が印加されるＮＭＯＳトランジスタとを有し、両トランジスタの各ドレインを共通接続した接続ノードから電圧を出力するスイッチ回路と、前記スイッチ回路から入力される電圧を平滑化して出力電圧を得るフィルタ回路とを具備し、前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン／オフ制御を行うことによって前記出力電圧の大きさを変化させる電圧変換回路において、パルス幅が一定で、パルス周期が可変である出力パルス信号を生成する出力パルス信号生成回路と、前記出力パルス信号から前記ＰＭＯＳトランジスタのゲートに印加する第１制御信号、及び前記ＮＭＯＳトランジスタのゲートに印加する第２制御信号を生成するスイッチタイミング制御回路とを設け、前記出力パルス信号生成回路は、入力されるパルス幅一定の基準パルス信号から所定時間だけ遅れた遅延パルス信号を生成する遅延回路と、前記遅延回路における遅延時間を変化させる遅延時間制御回路とを有していて、前記遅延パルス信号を前記出力パルス信号として前記スイッチタイミング制御回路に送出し、前記遅延回路は、前記基準パルス信号を所定の単位時間だけ遅延させる単位時間遅延素子を複数個直列接続して成る遅延回路部と、前記遅延時間制御回路から与えられる選択信号に基づいて各単位時間遅延素子からそれぞれ送出される出力信号のいずれか一つを選択し、選択した該出力信号を前記遅延パルス信号として出力する選択回路と、を有する。
【００３４】
また、上記構成から成る電圧変換回路において、前記遅延回路部は、少なくとも一つのフリップフロップ回路を直列接続して成る基本遅延回路部と、前記基本遅延回路部の出力端に接続され、少なくとも一つのフリップフロップ回路を直列接続して成る追加遅延回路部とを有しており、前記追加遅延回路部を構成する各フリップフロップ回路のクロック位相は、各々の前段に接続されたフリップフロップ回路のクロック位相と１８０度異なる構成にするとよい。
【００３５】
また、他の具体的構成として、本発明に係る電圧変換回路は、ソースに第１電源電圧が印加されるＰＭＯＳトランジスタと、ソースに第２電源電圧が印加されるＮＭＯＳトランジスタとを有し、両トランジスタの各ドレインを共通接続した接続ノードから電圧を出力するスイッチ回路と、前記スイッチ回路から入力される電圧を平滑化して出力電圧を得るフィルタ回路とを具備し、前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン／オフ制御を行うことによって前記出力電圧の大きさを変化させる電圧変換回路において、パルス幅が一定で、パルス周期が可変である出力パルス信号を生成する出力パルス信号生成回路と、前記出力パルス信号から前記ＰＭＯＳトランジスタのゲートに印加する第１制御信号、及び前記ＮＭＯＳトランジスタのゲートに印加する第２制御信号を生成するスイッチタイミング制御回路とを設け、前記出力パルス信号生成回路は、入力されるパルス幅一定の基準パルス信号から所定時間だけ遅れた遅延パルス信号を生成する遅延回路と、前記遅延回路における遅延時間を変化させる遅延時間制御回路とを有しており、前記遅延回路は、前記基準パルス信号を所定の単位時間だけ遅延させる単位時間遅延素子を複数個直列接続して成る遅延回路部と、選択回路とを有し、前記遅延時間制御回路は、第１選択信号と第２選択信号とから成る選択信号を前記選択回路に与え、前記選択回路は、前記第１選択信号に基づいて、前記遅延回路部を構成する各単位時間遅延素子からそれぞれ送出される出力信号のいずれか一つを選択し、選択した該出力信号を前記遅延パルス信号として出力する第１選択回路部と、第１選択回路部の出力信号を所定時間だけ遅延させる任意時間遅延素子と、前記第２選択信号に基づいて、第１選択回路部の出力信号と前記任意時間遅延素子の出力信号のいずれか一方を選択し、選択した該出力信号を前記出力パルス信号として出力する第２選択回路部と、を有する。
【００３６】
また、例えば、前記基準パルス信号は、前記遅延回路部を構成する各単位時間遅延素子からそれぞれ送出される出力信号を入力とするＮＯＲ回路の出力信号と、前記遅延パルス信号との論理和に相当する。
【００３８】
なお、上記構成から成る電圧変換回路において、前記遅延回路部を構成する各単位時間遅延素子、及び前記任意時間遅延素子はいずれもフリップフロップ回路であり、前記任意時間遅延素子のクロック位相は各単位時間遅延素子のクロック位相と１８０度異なる構成にするとよい。
【００３９】
また、上記構成から成る電圧変換回路において、前記スイッチタイミング制御回路は、前記スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン／オフ制御に際して、一方のＭＯＳトランジスタをオフさせてから所定時間経過後に他方のＭＯＳトランジスタをオンさせるように、第１制御信号及び第２制御信号の電圧レベルを制御する構成にするとよい。
【００４０】
また、上記構成から成る電圧変換回路において、前記遅延時間制御回路は、前記電圧変換回路の出力電圧によって駆動される内部回路の動作速度を、外部から供給されるクロック信号に同期して検出するレプリカ回路と、前記レプリカ回路によって検出された前記内部回路の動作速度に応じて前記選択信号を生成する選択信号生成回路と、を有する構成にするとよい。
【００４１】
なお、上記構成から成る電圧変換回路において、前記レプリカ回路には、前半遅延段と後半遅延段とを直列接続することで構成され、入力信号に対して前記内部回路の最大遅延パスと同等の遅延を行うクリティカルパス回路を設け、前記前半遅延段における遅延時間を第１動作時間、前記クリティカルパス回路全体における遅延時間を第２動作時間とし、前記第１動作時間及び第２動作時間と、第１所定動作時間及び第１所定動作時間より長い第２所定動作時間とをそれぞれ比較することで前記内部回路の動作速度を判断する構成にするとよい。
【００４２】
また、上記構成から成る電圧変換回路において、前記出力パルス信号生成回路及び前記スイッチタイミング制御回路の電源電圧として前記フィルタ回路の出力電圧を供給するとともに、前記スイッチタイミング制御回路から送出される第１、第２制御信号をそれぞれ昇圧して前記スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ゲートに送出する昇圧レベルシフタを設けた構成とするとよい。
【００４３】
また、上記構成から成る電圧変換回路は、半導体集積回路装置の駆動電圧を生成する降圧回路として用いるとよい。
【００４４】
【発明の実施の形態】
本発明に係る電圧変換回路として、ここでは半導体集積回路装置を構成する内部回路に対して駆動電圧を供給する電圧変換回路（降圧回路）を例に挙げて説明を行う。図１は本発明に係る電圧変換回路の第１実施形態を示す概略構成図である。本図に示すように、この電圧変換回路は出力パルス信号生成回路１００、スイッチタイミング制御回路１０４、スイッチ回路１０５、及びフィルタ回路１０６を有している。
【００４５】
出力パルス信号生成回路１００はパルス幅が一定で、パルス周期が可変である出力パルス信号Ｄoutを生成し、その出力パルス信号Ｄoutをスイッチタイミング制御回路１０４に送出する回路である。なお、出力パルス信号生成回路１００の内部構成及び動作については、後ほど詳細な説明を行う。
【００４６】
スイッチタイミング制御回路１０４は、入力された出力パルス信号Ｄoutから第１、第２制御信号φ１、φ２を生成し、その第１、第２制御信号φ１、φ２をスイッチ回路１０５を構成するＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２の各ゲートに送出する回路である。これにより、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のオン／オフ制御が行われる。なお、スイッチタイミング制御回路１０４の内部構成及び動作についても、後ほど詳細な説明を行う。
【００４７】
スイッチ回路１０５を構成するＰＭＯＳトランジスタＭ１のソースには第１電源電圧（外部電源電圧ＶDD）が印加されており、ＮＭＯＳトランジスタＭ２のソースには第２電源電圧（接地電圧ＧＮＤ）が印加されている。また、両トランジスタのドレインは互いに接続されており、その接続ノードはスイッチ回路１０５の出力端とされている。従って、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のオン／オフ制御を行うことにより、スイッチ回路１０５の出力端からはパルス状の電圧信号が送出される。
【００４８】
フィルタ回路１０６はインダクタンスＬ１とキャパシタＣ１から成る低域通過フィルタである。インダクタンスＬ１の一端はスイッチ回路１０５の出力端に接続されており、他端はキャパシタＣ１を介してグランドに接続されている。また、インダクタンスＬ１とキャパシタＣ１との接続ノードはフィルタ回路１０６の出力端として、同一基板上に形成された内部回路（図示せず）などに接続されている。
【００４９】
スイッチ回路１０５から送出されるパルス状の電圧信号はフィルタ回路１０６で平滑化されて出力電圧Ｖintとなる。この出力電圧Ｖintは前記内部回路（図示せず）に対して供給され、前記内部回路の駆動電圧として利用される。なお、本図ではフィルタ回路１０６としてＬＣ回路を用いた例を挙げたが、ＲＣ回路等どのような構成としてもよい。
【００５０】
ここで、出力電圧Ｖintの大きさは、スイッチ回路１０５から送出されるパルス状電圧信号のデューティ比（パルス幅／パルス周期）、すなわち第１、第２制御信号φ１、φ２のデューティ比を変化させることによって制御することができる。
【００５１】
本実施形態の電圧変換回路では、出力パルス信号生成回路１００によってパルス幅が一定で、パルス周期が可変である出力パルス信号Ｄoutを生成し、その出力パルス信号Ｄoutのパルス周期を適宜変化させることで、第１、第２制御信号φ１、φ２のデューティ比を制御している。これにより、前記内部回路に供給する駆動電圧（出力電圧Ｖint）を制御することができる。（以下では、このようなデューティ比制御方式をパルス周期可変方式と呼ぶ。）
【００５２】
続いて、上記した出力パルス信号生成回路１００の内部構成及び動作について詳細に説明する。本図に示すように、出力パルス信号生成回路１００は基準パルス信号生成回路１０１、遅延回路１０２、及び遅延時間制御回路１０３から構成されている。
【００５３】
基準パルス信号生成回路１０１はパルス幅一定の基準パルス信号を生成して遅延回路１０２に送出する回路である。遅延回路１０２は前記基準パルス信号から所定時間だけ遅れた遅延パルス信号を生成する回路であり、基本遅延回路部１０７、追加遅延回路部１０８、及び選択回路１０９から構成されている。遅延時間制御回路１０３は選択回路１０９に対して選択信号を送出し、所望の出力電圧Ｖintが得られるように遅延回路１０２における遅延時間を設定する回路である。なお、遅延時間制御回路１０３の内部構成及び動作については、後ほど詳細な説明を行う。
【００５４】
図２は基準パルス信号生成回路１０１及び遅延回路１０２の一構成例を示す概略構成図である。まず、遅延回路１０２の内部構成について説明する。遅延回路１０２を構成する基本遅延回路部１０７は、基準パルス信号生成回路１０１から入力される前記基準パルス信号に対して所定単位時間のＮ倍の遅延を与える回路である。また、追加遅延回路部１０８は基本遅延回路部１０７の最終出力信号Ｄ０に対して所定単位時間のＭ倍の遅延を与える回路である。
【００５５】
なお、本図では基本遅延回路部１０７及び追加遅延回路部１０８を構成する単位時間遅延素子として、内部クロック信号ＩＣＬＫのポジティブエッジをトリガとするＤフリップフロップ回路を用いた例を挙げて説明を行うが、前記単位時間遅延素子はＤフリップフロップ回路に限らず、どのようなフリップフロップ回路あるいは遅延素子を用いても構わない。
【００５６】
基本遅延回路部１０７は５つのＤフリップフロップ回路１０７ａ〜１０７ｅ（以下、ＦＦ１０７ａ〜１０７ｅと呼ぶ）が直列接続されたシフトレジスタ構造（遅延段数Ｎ＝５）から成っている。従って、ＦＦ１０７ａ〜１０７ｅの各出力端子からは、前記基準パルス信号に対して所定単位時間の１倍〜５倍の遅延が与えられた出力信号ＤＭ４〜ＤＭ１及びＤ０がそれぞれ送出される。なお、遅延段数Ｎは１以上であればよい。
【００５７】
また、追加遅延回路部１０８も５つのＤフリップフロップ回路１０８ａ〜１０８ｅ（以下、ＦＦ１０８ａ〜１０８ｅと呼ぶ）が直列接続されたシフトレジスタ構造（遅延段数Ｍ＝５）から成っている。従って、ＦＦ１０８ａ〜１０８ｅの各出力端子からは、出力信号Ｄ０に対して所定単位時間の１倍〜５倍の遅延が与えられた出力信号Ｄ１〜Ｄ５がそれぞれ送出される。なお、遅延段数Ｍは１以上であればよい。
【００５８】
なお、ＦＦ１０７ａ〜１０７ｅ及びＦＦ１０８ａ〜１０８ｅの各クロック端子には、いずれも同一の内部クロック信号ＩＣＬＫが入力されているが、この内部クロック信号ＩＣＬＫとしては、集積回路の外部から供給された外部クロック信号や、前記外部クロック信号を分周することによって生成したクロック信号、あるいは集積回路の内部に発振回路を設けることで生成したクロック信号など、どのような手段で生成されたクロック信号を用いても構わない。
【００５９】
このように、基本遅延回路部１０７及び追加遅延回路部１０８をフリップフロップ回路によって構成することにより、遅延回路１０２を容易に構成することができる。
【００６０】
選択回路１０９は遅延時間制御回路１０３から与えられる選択信号に基づいて、基本遅延回路部１０７の最終出力信号Ｄ０と追加遅延回路部１０８の各出力信号Ｄ１〜Ｄ５のうち、いずれか１つの出力信号を遅延パルス信号として選択する回路である。
【００６１】
図３は選択回路１０９の一構成例を示す概略構成図である。本図に示すように、選択回路１０９は二入力端子を有するＡＮＤ回路１０９ａ〜１０９ｆと、多入力端子を有するＯＲ回路１０９ｇから構成されている。
【００６２】
ＡＮＤ回路１０９ａ〜１０９ｆの一入力端子には、基本遅延回路部１０７の最終出力信号Ｄ０と追加遅延回路部１０８の各出力信号Ｄ１〜Ｄ５がそれぞれ入力されている。また、ＡＮＤ回路１０９ａ〜１０９ｆの他入力端子には、遅延時間制御回路１０３から与えられる選択信号Ｓ０〜Ｓ５がそれぞれ入力されている。
【００６３】
例えば、出力信号Ｄ０を遅延パルス信号として選択する場合には、選択信号Ｓ０をＨレベルとし、その他の選択信号Ｓ１〜Ｓ５を全てＬレベルとすればよい。なお、追加遅延回路部１０８にパルス信号が流れている時間帯には、選択信号Ｓ０〜Ｓ５が変化しないように制御されている。
【００６４】
一方、ＯＲ回路１０９ｇの入力端子にはＡＮＤ回路１０９ａ〜１０９ｆの各出力信号がそれぞれ入力されており、それらの論理和が選択回路１０９によって選択された前記遅延パルス信号となる。なお、前記遅延パルス信号は出力パルス信号Ｄoutとしてスイッチタイミング制御回路１０４に送出される一方で、基準パルス信号生成回路１０１にも送出されている。
【００６５】
続いて、図２に戻って基準パルス信号生成回路１０１の内部構成についての説明を行う。基準パルス信号生成回路１０１は多入力端子を有するＮＯＲ回路１０１ａと、二入力端子を有するＯＲ回路１０１ｂから構成されている。ＮＯＲ回路１０１ａの各入力端子には遅延回路１０２の各出力信号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５がそれぞれ入力されており、電圧変換回路の起動時に前記基準パルス信号の初期パルスを立ち上げる機能を有している。
【００６６】
また、ＯＲ回路１０１ｂの一入力端子にはＮＯＲ回路１０１ａの出力信号が入力されており、他入力端子には選択回路１０９によって選択された前記遅延パルス信号が入力されている。なお、ＯＲ回路１０１ｂの出力信号は前記基準パルス信号として遅延回路１０２に送出される。
【００６７】
続いて、上記構成から成る出力パルス生成回路１００の動作について説明する。電圧変換回路の起動時、遅延回路１０２を構成するＦＦ１０７ａ〜１０７ｅ及びＦＦ１０８ａ〜１０８ｅはリセット信号（図示せず）によって一旦リセットされるので、それらの出力信号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５は全てＬレベルとなり、出力信号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５の論理和否定であるＮＯＲ回路１０１ａの出力信号はＨレベルとなる。
【００６８】
これにより、ＮＯＲ回路１０１ａの出力信号と、選択回路１０９から送出される前記遅延パルス信号の論理和であるＯＲ回路１０１ｂの出力信号もＨレベルとなるため、遅延回路１０２に入力される前記基準パルス信号の初期パルスが立ち上がる。
【００６９】
一方、電圧変換回路の動作時には、ＮＯＲ回路１０１ａの多入力端子に入力される出力信号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５のいずれかがＨレベルとなるため、ＮＯＲ回路１０１ａの出力信号は常にＬレベルとなる。従って、ＯＲ回路１０１ｂは選択回路１０９から戻ってくる前記遅延パルス信号をそのまま前記基準パルス信号として遅延回路１０２に送出することになる。
【００７０】
次に、遅延回路１０２における遅延動作について説明する。図４は遅延回路１０２における遅延動作の一例を示す信号波形図である。図中の（ａ）〜（ｄ）には遅延回路１０２から送出される出力パルス信号Ｄoutの一例を示している。なお、ここでは出力パルス信号Ｄoutのパルス幅を１単位時間とし、ＦＦ１０７ａ〜１０７ｅ及びＦＦ１０８ａ〜１０８ｅにおける単位遅延時間も前記パルス幅に合わせて１単位時間としている。
【００７１】
まず、図中（ａ）には、基本遅延回路部１０７の出力信号Ｄ０を遅延パルス信号、すなわち出力パルス信号Ｄoutとして選択した場合の信号波形図が示されている。この場合、遅延回路１０２に入力される前記基準パルス信号の初期パルスＰ０には、基本遅延回路部１０７を構成する５つのＦＦ１０７ａ〜１０７ｅによって５単位時間の遅延が与えられる。従って、出力パルス信号Ｄoutのパルスとしては、初期パルスＰ０に対して５単位時間の遅延が与えられたパルスＰ１が現れる。
【００７２】
このパルスＰ１は再び基準パルス信号生成回路１０１に送出され、前記基準パルス信号として遅延回路１０２に再入力される。以後同様に、遅延回路１０２に入力されるパルスには５単位時間の遅延が与えられ、パルスＰ２、Ｐ３が順々に立ち上がる。従って、出力パルス信号Ｄoutのパルス周期は５単位時間となる。ここで、出力パルス信号Ｄoutの各パルス幅は１単位時間であるので、出力パルス信号Ｄoutのデューティ比は１／５となる。
【００７３】
また、図中（ｂ）には、追加遅延回路部１０８の出力信号Ｄ１を出力パルス信号Ｄoutとして選択した場合の信号波形図が示されている。この場合、遅延回路１０２に入力される前記基準パルス信号の初期パルスＰ０には、基本遅延回路部１０７を構成する５つのＦＦ１０７ａ〜１０７ｅによって５単位時間の遅延が与えられた後に、追加遅延回路部１０８を構成する初段のＦＦ１０８ａによって１単位時間の遅延が与えられる。従って、出力パルス信号Ｄoutのパルスとしては、初期パルスＰ０に対して（５＋１）単位時間の遅延が与えられたパルスＰ１が現れる。
【００７４】
このパルスＰ１は再び基準パルス信号生成回路１０１に送出され、前記基準パルス信号として遅延回路１０２に再入力される。以後同様に、遅延回路１０２に入力されるパルスには（５＋１）単位時間の遅延が与えられ、パルスＰ２、Ｐ３が順々に立ち上がる。従って、出力パルス信号Ｄoutのパルス周期は６単位時間となる。ここで、出力パルス信号Ｄoutの各パルス幅は１単位時間であるので、出力パルス信号Ｄoutのデューティ比は１／６となる。
【００７５】
また、図中（ｃ）には、追加遅延回路部１０８の出力信号Ｄ２を出力パルス信号Ｄoutとして選択した場合の信号波形図が示されている。この場合、出力パルス信号Ｄoutのパルス周期は７となるので、出力パルス信号Ｄoutのデューティ比は１／７となる。同様に、出力パルス信号Ｄoutとして追加遅延回路部１０８の出力信号Ｄ３、Ｄ４、Ｄ５をそれぞれ選択した場合、各出力パルス信号Ｄoutのデューティ比はそれぞれ１／８、１／９、１／１０となる。
【００７６】
より一般的な例として、図中（ｄ）には、基本遅延回路部１０７の遅延段数をＮ段とし、追加遅延回路部１０８におけるＭ段目の出力信号を出力パルス信号Ｄoutとして選択した場合の信号波形図が示されている。この場合、出力パルス信号Ｄoutのパルス周期は（Ｎ＋Ｍ）単位時間となるので、出力パルス信号Ｄoutのデューティ比は１／（Ｎ＋Ｍ）となる。
【００７７】
このとき、スイッチタイミング制御回路１０４において生成される第１、第２制御信号φ１、φ２が、基本的に出力パルス信号Ｄoutを論理否定したパルス信号である場合、電圧変換回路から送出される出力電圧Ｖintの大きさは、次の（２）式によって求めることができる。
【数２】
上記した（２）式より、本実施形態の電圧変換回路に供給される外部電源電圧ＶDDを３Ｖとすると、出力パルス信号Ｄoutとして基本遅延回路部１０７の出力信号Ｄ０が選択された場合の出力電圧Ｖintは０．６Ｖと算出することができる。同様に、出力パルス信号Ｄoutとして追加遅延回路部１０８の各出力信号Ｄ１〜Ｄ５が選択された場合の出力電圧Ｖintは、順に０．５Ｖ、０．４３Ｖ、０．３８Ｖ、０．３３Ｖ、０．３Ｖと算出することができる。従って、本実施形態の電圧変換回路における出力電圧Ｖintの可変範囲は０．３Ｖ〜０．６Ｖであり、その単位可変幅は平均６０ｍＶであることが分かる。
【００７９】
なお、出力電圧Ｖintの可変上限値は基本遅延回路部１０７の遅延時間（遅延回路１０２の最短遅延時間）によって設定することができる。また、出力電圧Ｖintの可変下限値は追加遅延回路部１０８の最終段遅延時間（遅延回路１０２の最長遅延時間）によって設定することができる。一方、出力電圧Ｖintの単位可変幅は追加遅延回路部１０８を構成するＦＦ１０８ａ〜１０８ｅの各単位遅延時間によって設定することができる。
【００８０】
このように、パルス周期可変方式を採用した本実施形態の電圧変換回路であれば、従来のパルス幅可変方式を採用した電圧変換回路のように高速で動作するカウンタ回路等の制御回路を用いることなく、出力電圧Ｖintの制御を行うことが可能である。よって、従来に比べて電圧変換回路の回路規模縮小や動作周波数低減を図ることができるので、電圧変換回路自体の消費電力を大幅に低減することが可能となり、集積回路全体の低消費電力化に貢献することができる。
【００８１】
また、本実施形態の電圧変換回路は、自身の出力電圧Ｖintをその可変範囲内において離散的に制御する構成である。このような構成とすることにより、電圧変換回路の制御回路（本実施形態の場合、遅延時間制御回路１０３や選択回路１０９等）における制御状態数（すなわち、選択可能な出力電圧値）が削減されるため、制御回路の回路規模を縮小して消費電力の低減を図ることができる。
【００８２】
なお、上記に説明した本実施形態の電圧変換回路においては、３Ｖの外部電源電圧ＶDDから０．５Ｖ駆動の内部回路に対する出力電圧Ｖintを生成することを想定した構成例が示されている。
【００８３】
前述した通り、前記内部回路を構成するデバイスには最適な動作電圧（この場合は０．５Ｖ）が存在し、プロセスばらつきや動作環境の変化に対応するとしても、０．５Ｖ駆動の内部回路に対して外部電源電圧ＶDDに近い高電圧（３Ｖ付近）を出力する必要が生じることはない。従って、電圧変換を構成する制御回路の回路規模縮小の観点から、出力電圧Ｖintの可変上限値はできるだけ低く抑えるように構成することが望ましい。
【００８４】
例えば、出力電圧Ｖintの可変上限値を外部電源電圧ＶDDの１／２以下に設定すれば、電圧変換回路の制御回路（本実施形態の場合、遅延時間制御回路１０３や選択回路１０９等）における制御状態数を従来の半分以下に削減することが可能である。このように、出力電圧Ｖintの可変上限値を低く抑えることにより、制御回路の回路規模を縮小して消費電力の低減を図ることができる。
【００８５】
また、０．５Ｖ駆動の内部回路においては、入力される電源電圧が０．４Ｖ以下になると動作速度の劣化が大きくなる一方で、該電源電圧が０．６Ｖ以上になると動作速度の飽和が生じる。このことから、前記内部回路に対して供給される出力電圧Ｖintの可変範囲は、プロセスばらつきや動作環境の変化に対応するとしても、最適動作電圧（出力電圧Ｖintの可変中心値）の±２０％程度に制限すればよいことが分かる。
【００８６】
上記の例では出力電圧Ｖintの可変範囲が０．２Ｖとなり、外部電源電圧ＶDDの７％弱となる。このように、出力電圧Ｖintの可変幅を狭く制限することにより、制御回路の回路規模を縮小して消費電力の低減を図ることができる。
【００８７】
また、出力電圧Ｖintの可変上限値を低く抑えること、あるいは可変幅を狭く制限することは、電圧変換回路自体の消費電力低減に貢献するだけでなく、パルス周期可変方式のデメリットである出力電圧Ｖintの変動（リップル）を低減する効果も有している。
【００８８】
一般に、出力電圧Ｖintに生じる電圧変動をリップルと呼ぶが、ここでは便宜的に出力電圧Ｖintに生じる電圧変動のピーク・トゥ・ピーク値をリップル電圧ΔＶと呼ぶことにする。平滑化手段としてＬＣフィルタ回路を用いた場合のリップル電圧ΔＶは、次の（３）式によって求めることができる。
【数３】
なお、上記した（３）式中では、前記ＬＣフィルタ回路に入力されるパルス状電圧信号のデューティ比をＤ、パルス周期をＴとしている。また、前記ＬＣフィルタ回路のインダクタンスをＬ、キャパシタをＣとしている。
【００９０】
上式より、リップル電圧ΔＶの大きさは、前記ＬＣフィルタ回路に入力されるパルス状電圧信号のパルス周期Ｔの２乗に比例することが分かる。ここで、パルス幅可変方式を採用した電圧変換回路ではパルス周期Ｔが一定であるため、出力電圧Ｖintに生じるリップル電圧ΔＶはデューティ比Ｄのみに依存する。一方、パルス周期可変方式を採用した電圧変換回路ではパルス周期Ｔが可変であるため、出力電圧Ｖintに生じるリップル電圧ΔＶはデューティ比Ｄ及びパルス周期Ｔに依存する。
【００９１】
上記したように、リップル電圧ΔＶはパルス周期Ｔの２乗に比例するため、パルス周期Ｔが長くなるとリップル電圧ΔＶは急激に大きくなる傾向を示す。しかし、パルス周期可変方式では出力電圧Ｖintを下げるためにパルス周期Ｔを長くする必要があるため、低い出力電圧Ｖintを得ようとした場合にリップル電圧ΔＶが大きくなってしまう。
【００９２】
また、パルス周期可変方式を採用した電圧変換回路において、出力電圧Ｖintの可変範囲を不必要に広く設定すると、出力電圧Ｖintを可変上限値とした時のパルス周期と、可変下限値とした時のパルス周期との間に大きな差が生じてしまう。そのため、出力電圧Ｖintを変化させる際に生じるリップル電圧ΔＶの変動が大きくなり、出力電圧Ｖintを精度良く制御することができなくなる。
【００９３】
それに対して、本実施形態の電圧変換回路は、出力電圧Ｖintの可変上限値を低く抑えて可変幅を狭く制限した上で、パルス周期可変方式を用いる構成である。このような構成とすることにより、出力電圧Ｖintを可変上限値とした時のパルス周期と、可変下限値とした時のパルス周期との差を小さく抑えることができるので、リップル電圧ΔＶの変動を実用上問題のないレベルに抑えることが可能となる。また、このような構成とすることにより、パルス周期Ｔの可変範囲全体をより周期が短くなる方向にシフトできるので、低い出力電圧Ｖintを得ようとした場合のリップル電圧ΔＶを小さく抑えることが可能となる。
【００９４】
次に、本発明に係る電圧変換回路の第２実施形態について説明する。本実施形態の電圧変換回路は、基本的に第１実施形態の電圧変換回路と同様の構成（図１参照）から成るが、出力パルス信号生成回路１００を構成する遅延回路１０２に対する改良が加えられている。そこで、以下では本実施形態の特徴部分である遅延回路２０２について重点を置いた説明を行うことにする。
【００９５】
図５は本発明の第２実施形態における基準パルス信号生成回路２０１及び遅延回路２０２の一構成例を示す概略構成図である。基準パルス信号生成回路２０１はパルス幅一定の基準パルス信号を生成して遅延回路２０２に送出する回路である。
【００９６】
遅延回路２０２は前記基準パルス信号から所定時間だけ遅れた遅延パルス信号を生成する回路であり、基本遅延回路部２０７、追加遅延回路部２０８、及び選択回路２０９から構成されている。なお、前記遅延パルス信号は出力パルス信号Ｄoutとして後段のスイッチタイミング制御回路（図示せず）に送出される一方で、基準パルス信号生成回路２０１にも送出されている。遅延時間制御回路２０３は選択回路２０９に対して選択信号を送出し、所望の出力電圧Ｖintが得られるように遅延回路２０２における遅延時間を設定する回路である。
【００９７】
なお、本実施形態における基準パルス信号生成回路２０１及び選択回路２０９は、いずれも前述の第１実施形態における基準パルス信号生成回路１０１（図２参照）及び選択回路１０９（図３参照）と同様の構成及び動作を有するため、ここでは説明を省略する。また、遅延時間制御回路２０３の内部構成及び動作については後ほど詳細な説明を行う。
【００９８】
遅延回路２０２を構成する基本遅延回路部２０７は、内部クロック信号ＩＣＬＫのポジティブエッジをトリガとする５つのＤフリップフロップ回路２０７ａ〜２０７ｅ（以下、ＦＦ２０７ａ〜２０７ｅと呼ぶ）が直列接続されたシフトレジスタ構造（遅延段数Ｎ＝５）から成っている。従って、ＦＦ２０７ａ〜２０７ｅの各出力端子からは、前記基準パルス信号に対して所定単位時間の１倍〜５倍の遅延が与えられた出力信号ＤＭ４〜ＤＭ１及びＤ０がそれぞれ送出される。なお、遅延段数Ｎは１以上であればよい。
【００９９】
一方、遅延回路２０２を構成する追加遅延回路部２０８は、内部クロック信号ＩＣＬＫのネガティブエッジをトリガとする３つのＤＮフリップフロップ回路２０８ａ、２０８ｃ、２０８ｅ（以下、ＦＦ２０８ａ、ＦＦ２０８ｃ、ＦＦ２０８ｅと呼ぶ）と、ポジティブエッジをトリガとする２つのＤフリップフロップ回路２０８ｂ、２０８ｄ（以下、ＦＦ２０８ｂ、ＦＦ２０８ｄと呼ぶ）とが交互に直列接続されたシフトレジスタ構造（遅延段数Ｍ＝５）から成っている。すなわち、ＦＦ２０８ａ〜２０８ｅの各クロック位相は、自身の前段に接続されたフリップフロップ回路のクロック位相と１８０度異なっている。なお、遅延段数Ｍは１以上であればよい。
【０１００】
従って、ＦＦ２０８ａ〜２０８ｅの各出力端子からは、それぞれの前段から送出される出力信号に対して内部クロック信号ＩＣＬＫの半周期分（所定単位時間の０．５倍）の遅延が与えられた出力信号Ｄ１〜Ｄ５がそれぞれ送出される。言い換えれば、出力信号Ｄ１〜Ｄ５は基本遅延回路部２０７の出力信号Ｄ０に対して所定単位時間の０．５倍〜２．５倍の遅延が与えられた信号となる。
【０１０１】
なお、ＦＦ２０７ａ〜２０７ｅ及びＦＦ２０８ａ〜２０８ｅの各クロック端子には、いずれも同一の内部クロック信号ＩＣＬＫが入力されているが、この内部クロック信号ＩＣＬＫとしては、集積回路の外部から供給された外部クロック信号や、前記外部クロック信号を分周することによって生成したクロック信号、あるいは集積回路の内部に発振回路を設けることで生成したクロック信号など、どのような手段で生成されたクロック信号を用いても構わない。
【０１０２】
また、ＦＦ２０８ａ、ＦＦ２０８ｃ、ＦＦ２０８ｅとしては、内部クロック信号ＩＣＬＫのネガティブエッジをトリガとするＤＮフリップフロップ回路の代わりに、逆相クロックで駆動するＤフリップフロップ回路を用いても、上記と同様の結果を得ることができる。
【０１０３】
遅延回路２０２を上記構成としたことにより、出力パルス信号Ｄoutとして出力信号Ｄ０〜Ｄ５を選択した場合のデューティ比は、それぞれ１／５、１／５．５、１／６、１／６．５、１／７、１／７．５となる。より一般的な例として、基本遅延回路部２０７の遅延段数をＮ段とし、追加遅延回路部２０８のＭ段目の出力信号を出力パルス信号Ｄoutとして選択した場合のデューティ比は１／（Ｎ＋０．５×Ｍ）となる。
【０１０４】
前出の（２）式より、本実施形態の電圧変換回路に供給される外部電源電圧ＶDDを３Ｖとすると、出力パルス信号Ｄoutとして基本遅延回路部２０７の出力信号Ｄ０が選択された場合の出力電圧Ｖintは０．６Ｖと算出することができる。同様に、出力パルス信号Ｄoutとして追加遅延回路部２０８の各出力信号Ｄ１〜Ｄ５が選択された場合の出力電圧Ｖintは、順に０．５５Ｖ、０．５Ｖ、０．４６Ｖ、０．４３Ｖ、０．４Ｖと算出することができる。従って、本実施形態の電圧変換回路における出力電圧Ｖintの可変範囲は０．４Ｖ〜０．６Ｖであり、その単位可変幅は平均４０ｍＶであることが分かる。
【０１０５】
以上に説明した通り、本実施形態の電圧変換回路では、基本遅延回路部２０７及び追加遅延回路部２０８から送出される各出力信号Ｄ０〜Ｄ５相互間の遅延時間幅を小さくすることにより、前述の第１実施形態に比べて出力電圧Ｖintの単位可変幅を小さい値とすることができる。これにより、出力電圧Ｖintの可変精度を向上することが可能となる。
【０１０６】
なお、本実施形態の電圧変換回路を採用することにより、従来に比べて回路規模の縮小や消費電力の低減を実現できることは言うまでもなく、また第１実施形態の電圧変換回路に比べてこれらの利点が損なわれることもない。
【０１０７】
次に、本発明に係る電圧変換回路の第３実施形態について説明する。図６は本発明に係る電圧変換回路の第３実施形態を示す概略構成図である。本図に示すように、本実施形態の電圧変換回路は、基本的に第１実施形態の電圧変換回路と同様の構成（図１参照）から成るが、出力パルス信号生成回路１００に対する改良が加えられている。そこで、第１実施形態と同様の構成及び動作を有する部分については図１と同一の符号を付すことで説明を省略し、以下では本実施形態の特徴部分である出力パルス信号生成回路３００について重点を置いた説明を行うことにする。
【０１０８】
出力パルス信号生成回路３００はパルス幅が一定で、パルス周期が可変である出力パルス信号Ｄoutを生成し、その出力パルス信号Ｄoutをスイッチタイミング制御回路１０４に送出する回路である。本実施形態における出力パルス信号生成回路３００は基準パルス信号生成回路３０１、遅延回路３０２、及び遅延時間制御回路３０３から構成されている。
【０１０９】
基準パルス信号生成回路３０１はパルス幅一定の基準パルス信号を生成して遅延回路３０２に送出する回路である。遅延回路３０２は前記基準パルス信号から所定時間だけ遅れた遅延パルス信号を生成する回路であり、基本遅延回路部３０７、追加遅延回路部３０８、及び選択回路３０９から構成されている。なお、本実施形態における選択回路３０９は、第１選択回路部３１０、任意時間遅延素子３１１、及び第２選択回路部３１２を有している。
【０１１０】
遅延時間制御回路３０３は選択回路３０９に対して第１、第２選択信号を送出し、所望の出力電圧Ｖintが得られるように遅延回路３０２における遅延時間を設定する回路である。なお、遅延時間制御回路３０３の内部構成及び動作については、後ほど詳細な説明を行う。
【０１１１】
図７は基準パルス信号生成回路３０１及び遅延回路３０２の一構成例を示す概略構成図である。本図に示すように、基準パルス信号生成回路３０１は多入力端子を有するＮＯＲ回路３０１ａと、二入力端子を有するＯＲ回路３０１ｂから構成されており、その構成及び動作は前述の第１実施形態と同様である。そこで、以下では基準パルス信号生成回路３０１についての説明を省略し、遅延回路３０２について重点を置いた説明を行う。
【０１１２】
遅延回路３０２を構成する基本遅延回路部３０７は、基準パルス信号生成回路３０１から入力される前記基準パルス信号に対して所定単位時間のＮ倍の遅延を与える回路である。また、追加遅延回路部３０８は基本遅延回路部３０７の最終出力信号Ｄ０に対して所定単位時間のＭ倍の遅延を与える回路である。
【０１１３】
なお、本図では基本遅延回路部３０７及び追加遅延回路部３０８を構成する単位時間遅延素子として、内部クロック信号ＩＣＬＫのポジティブエッジをトリガとするＤフリップフロップ回路を用いた例を挙げて説明を行うが、前記単位時間遅延素子はＤフリップフロップ回路に限らず、どのようなフリップフロップ回路あるいは遅延素子を用いても構わない。
【０１１４】
基本遅延回路部３０７は５つのＤフリップフロップ回路３０７ａ〜３０７ｅ（以下、ＦＦ３０７ａ〜３０７ｅと呼ぶ）が直列接続されたシフトレジスタ構造（遅延段数Ｎ＝５）から成っている。従って、ＦＦ３０７ａ〜３０７ｅの各出力端子からは、前記基準パルス信号に対して所定単位時間の１倍〜５倍の遅延が与えられた出力信号ＤＭ４〜ＤＭ１及びＤ０がそれぞれ送出される。なお、遅延段数Ｎは１以上であればよい。
【０１１５】
また、追加遅延回路部３０８は２つのＤフリップフロップ回路３０８ａ、３０８ｂ（以下、ＦＦ３０８ａ、３０８ｂと呼ぶ）が直列接続されたシフトレジスタ構造（遅延段数Ｍ＝２）から成っている。従って、ＦＦ３０８ａ、３０８ｂの各出力端子からは、出力信号Ｄ０に対して所定単位時間の１倍あるいは２倍の遅延が与えられた出力信号Ｄ２、Ｄ４がそれぞれ送出される。すなわち、ＦＦ３０８ａ、３０８ｂの出力信号Ｄ２、Ｄ４は、前述した第２実施形態におけるＦＦ２０８ｂ、２０８ｄの出力信号Ｄ２、Ｄ４と同等のパルス信号となる。なお、遅延段数Ｍは１以上であればよい。
【０１１６】
このように、基本遅延回路部３０７及び追加遅延回路部３０８をフリップフロップ回路によって構成することにより、遅延回路３０２を容易に構成することができる。
【０１１７】
次に、本実施形態における選択回路３０９について説明する。前述した通り、選択回路３０９は第１選択回路部３１０、任意時間遅延素子３１１、及び第２選択回路部３１２を有している。第１選択回路部３１０は遅延時間制御回路３０３から与えられる第１選択信号Ｓ０、Ｓ２、Ｓ４に基づいて、基本遅延回路部３０７の最終出力信号Ｄ０と追加遅延回路部３０８の各出力信号Ｄ２、Ｄ４のうち、いずれか１つの出力信号を遅延パルス信号として選択する回路である。第１選択回路部３１０によって選択された前記遅延パルス信号は、任意時間遅延素子３１１、第２選択回路部３１２、及び基準パルス信号生成回路３０１にそれぞれ送出される。
【０１１８】
任意時間遅延素子３１１は、第１選択回路部３１０によって選択された前記遅延パルス信号に対して、さらに所定時間の遅延を与える回路である。なお、任意時間遅延素子３１１における遅延時間は、外部からの制御信号によって設定してもよいし、内部で予め設定しておいてもよい。
【０１１９】
本実施形態の電圧変換回路では、任意時間遅延素子３１１として内部クロック信号ＩＣＬＫのネガティブエッジをトリガとするＤＮフリップフロップ回路を用いている。従って、任意時間遅延素子３１１からは、第１選択回路部３１０によって選択された出力信号Ｄ０、Ｄ２、Ｄ４のいずれかに対して、内部クロック信号ＩＣＬＫの半周期分（所定単位時間の０．５倍）の遅延が与えられた出力信号Ｄ１、Ｄ３、Ｄ５が送出される。すなわち、任意時間遅延素子３１１の出力信号Ｄ１、Ｄ３、Ｄ５は、前述した第２実施形態におけるＦＦ２０８ａ、２０８ｃ、２０８ｅの出力信号Ｄ１、Ｄ３、Ｄ５と同等のパルス信号となる。
【０１２０】
なお、ＦＦ３０７ａ〜３０７ｅ、ＦＦ３０８ａ〜３０８ｂ、及び任意時間遅延素子３１１の各クロック端子には、いずれも同一の内部クロック信号ＩＣＬＫが入力されているが、この内部クロック信号ＩＣＬＫとしては、集積回路の外部から供給された外部クロック信号や、前記外部クロック信号を分周することによって生成したクロック信号、あるいは集積回路の内部に発振回路を設けることで生成したクロック信号など、どのような手段で生成されたクロック信号を用いても構わない。また、任意時間遅延素子３１１はＤＮフリップフロップ回路に限らず、どのようなフリップフロップ回路あるいは遅延素子を用いても構わない。
【０１２１】
第２選択回路部３１２は遅延時間制御回路３０３から与えられる第２選択信号Ｓoddに基づいて、第１選択回路部３１０の出力信号と任意時間遅延素子３１１の出力信号のうち、いずれか一方の出力信号を出力パルス信号Ｄoutとして選択し、その出力パルス信号Ｄoutを次段のスイッチタイミング制御回路１０４に送出する回路である。
【０１２２】
図８は選択回路３０９の一構成例を示す概略構成図である。本図に示すように、第１選択回路部３１０は二入力端子を有するＡＮＤ回路３１０ａ〜３１０ｃと、多入力端子を有するＯＲ回路３１０ｄから構成されている。一方、第２選択回路部３１２は二入力端子を有するＡＮＤ回路３１２ａ、３１２ｂと、二入力端子を有するＯＲ回路３１２ｃから構成されている。
【０１２３】
まず、第１選択回路部３１０の構成について説明する。ＡＮＤ回路３１０ａ〜３１０ｃの一入力端子には、基本遅延回路部３０７の最終出力信号Ｄ０と追加遅延回路部３０８の各出力信号Ｄ２、Ｄ４がそれぞれ入力されている。また、ＡＮＤ回路３１０ａ〜３１０ｃの他入力端子には、遅延時間制御回路３０３から与えられる第１選択信号Ｓ０、Ｓ２、Ｓ４がそれぞれ入力されている。なお、追加遅延回路部３０８にパルス信号が流れている時間帯には、第１選択信号Ｓ０、Ｓ２、Ｓ４が変化しないように制御されている。一方、ＯＲ回路３１０ｄの入力端子にはＡＮＤ回路３１０ａ〜３１０ｃの各出力信号がそれぞれ入力されており、それらの論理和が第１選択回路部３１０で選択された遅延パルス信号となる。
【０１２４】
次に、第２選択回路部３１２の構成について説明する。ＡＮＤ回路３１２ａ、３１２ｂの一入力端子には、第１選択回路部３１０の出力信号と任意時間遅延素子３１１の出力信号がそれぞれ入力されている。また、ＡＮＤ回路３１２ａ、３１２ｂの他入力端子には、遅延時間制御回路３０３から与えられる第２選択信号Ｓoddがそれぞれ入力されている。ただし、ＡＮＤ回路３１０ａの他入力端子には第２選択信号Ｓoddが反転入力されている。また、追加遅延回路部３０８にパルス信号が流れている時間帯には、第２選択信号Ｓoddが変化しないように制御されている。一方、ＯＲ回路３１２ｃの入力端子にはＡＮＤ回路３１２ａ、３１２ｂの各出力信号がそれぞれ入力されており、それらの論理和が第２選択回路部３１２で選択された出力パルス信号Ｄoutとなる。
【０１２５】
例えば、出力信号Ｄ０を出力パルス信号Ｄoutとして選択する場合には、第１選択回路部３１０で出力信号Ｄ０を選択するとともに、第２選択回路部３１２で第１選択回路部３１０から直接入力される出力信号を選択すればよい。そのためには、第１選択信号Ｓ０をＨレベルとし、その他の第１選択信号Ｓ２、Ｓ４をＬレベルとすればよい。また、第２選択信号ＳoddはＬレベルとすればよい。
【０１２６】
一方、出力信号Ｄ０から内部クロック信号ＩＣＬＫの半周期分（所定単位時間の０．５倍）だけ遅れた出力信号Ｄ１を出力パルス信号Ｄoutとして選択する場合には、第１選択回路部３１０で出力信号Ｄ０を選択するとともに、第２選択回路部３１２で任意時間遅延素子３１１から入力される出力信号を選択すればよい。そのためには、第１選択信号Ｓ０をＨレベルとし、その他の第１選択信号Ｓ２、Ｓ４をＬレベルとすればよい。また、第２選択信号ＳoddはＨレベルとすればよい。
【０１２７】
以上に説明した通り、本実施形態の電圧変換回路は、前述した第２実施形態の電圧変換回路と同等、あるいはそれを上回る可変精度で出力電圧Ｖintの制御を行うことができる。また、本実施形態の電圧変換回路では、前述の第２実施形態に比べて追加遅延回路部を構成するフリップフロップ回路の個数を削減することができる。
【０１２８】
上記した第２、第３実施形態を例に挙げると、第２実施形態における追加遅延回路部２０８（図５参照）に比べて、本実施形態における追加遅延回路部３０８（図７参照）ではフリップフロップ回路が２個削減されている。このように、本実施形態では出力電圧Ｖintの可変精度を損ねることなく、遅延回路３０２の回路規模及び消費電力を低減することができる。また、追加遅延回路部３０８を構成するフリップフロップ回路の個数を削減したことにより、基準パルス信号生成回路３０１を構成するＮＯＲ回路３０１ａの入力端子数も削減されるので、ここでも回路規模の縮小を図ることができる。
【０１２９】
なお、本実施形態の電圧変換回路を採用することにより、従来に比べて回路規模の縮小や消費電力の低減を実現できることは言うまでもなく、また第１、第２実施形態の電圧変換回路に比べてこれらの利点が損なわれることもない。
【０１３０】
続いて、上記した各実施形態の電圧変換回路に設けられるスイッチタイミング制御回路１０４の内部構成及び動作について説明を行う。図９はスイッチタイミング制御回路１０４の一構成例を示す概略構成図である。本図に示すように、スイッチタイミング制御回路１０４は、Ｄフリップフロップ回路１０４ａ、１０４ｂ（以下、ＦＦ１０４ａ、ＦＦ１０４ｂと呼ぶ）と、インバータ回路１０４ｃと、二入力端子を有するＮＯＲ回路１０４ｄとを有している。
【０１３１】
遅延回路１０２（２０２、３０２）の出力端は、ＦＦ１０４ａのデータ入力端子とＮＯＲ回路１０４ｄの一入力端子にそれぞれ接続されている。ＦＦ１０４ａの出力端子は、ＦＦ１０４ｂのデータ入力端子とインバータ回路１０４ｃの入力端子にそれぞれ接続されている。ＦＦ１０４ｂの出力端子はＮＯＲ回路１０４ｄの他入力端子に接続されている。インバータ回路１０４ｃの出力端子はスイッチ回路１０５を構成するＰＭＯＳトランジスタＭ１のゲートに接続されており、ＮＯＲ回路１０４ｄの出力端子はスイッチ回路１０５を構成するＮＭＯＳトランジスタＭ２のゲートに接続されている。
【０１３２】
ＦＦ１０４ａ、１０４ｂの各クロック端子には、それぞれ内部クロック信号ＩＣＬＫ２が入力されている。内部クロック信号ＩＣＬＫ２は、前述した遅延回路１０２（２０２、３０２も同様）を駆動する内部クロック信号ＩＣＬＫの倍速クロック信号であり、その周波数は内部クロック信号ＩＣＬＫの２倍である。
【０１３３】
上記構成から成るスイッチタイミング制御回路１０４では、内部クロック信号ＩＣＬＫに同期した出力パルス信号ＤoutをＦＦ１０４ａで内部クロック信号ＩＣＬＫ２の１周期分だけ遅延させ、その出力信号をインバータ回路１０４ｃで論理否定することにより、第１制御信号φ１が生成されている。また、ＦＦ１０４ａの出力信号をさらにＦＦ１０４ｂで内部クロック信号ＩＣＬＫ２の１周期分だけ遅延させた出力信号と、遅延回路１０２（２０２、３０２）から直接入力される出力パルス信号ＤoutとをＮＯＲ回路１０４ｄで論理和否定することにより、第２制御信号φ２が生成されている。
【０１３４】
図１０はスイッチタイミング制御回路１０４における各信号波形を示すタイミングチャートである。なお、図中（ａ）は出力パルス信号Ｄoutが内部クロック信号ＩＣＬＫのポジティブエッジに同期している場合を示している。また、図中（ｂ）は出力パルス信号Ｄoutが内部クロック信号ＩＣＬＫのネガティブエッジに同期している場合を示している。
【０１３５】
本図からも分かるように、上記構成から成るスイッチタイミング制御回路１０４では、第１制御信号φ１をＬレベルに立ち下げるタイミング（ＰＭＯＳトランジスタＭ１をオンさせるタイミング）が、第２制御信号φ２をＬレベルに立ち下げるタイミング（ＮＭＯＳトランジスタＭ２をオフさせるタイミング）よりも意図的に遅らされている。また、第２制御信号φ２をＨレベルに立ち上げるタイミング（ＮＭＯＳトランジスタＭ２をオンさせるタイミング）が、第１制御信号φ１をＨレベルに立ち上げるタイミング（ＰＭＯＳトランジスタＭ１をオフさせるタイミング）よりも意図的に遅らされている。
【０１３６】
より具体的に言うと、ＰＭＯＳトランジスタＭ１がオンとなるのは期間Ｓ２のみであり、その他の期間はオフとなる。一方、ＮＭＯＳトランジスタＭ２がオンとなるのは期間Ｓ０、Ｓ０’のみであり、その他の期間はオフとなる。すなわち、期間Ｓ１、Ｓ１’においてはＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２がいずれもオフとなっており、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２が同時にオンする期間は存在しない。
【０１３７】
このように、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のオン／オフ制御に際して、一方のＭＯＳトランジスタがオフしてから所定時間経過後に他方のＭＯＳトランジスタをオンさせる構成とすることにより、第１、第２制御信号φ１、φ２を生成する過程でいずれかの制御信号に意図しない遅延が少々生じたとしても、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２が同時にオンすることはない。従って、スイッチ回路１０５に貫通電流が流れることを防止することができるので、余分な電力消費を抑えることが可能となる。
【０１３８】
なお、出力パルス信号Ｄoutに対して遅延を与えるＦＦ１０４ａ、１０４ｂを、内部クロック信号ＩＣＬＫの倍速クロック信号である内部クロック信号ＩＣＬＫ２によって駆動することにより、出力パルス信号Ｄoutが内部クロック信号ＩＣＬＫのポジティブエッジあるいはネガティブエッジのいずれに同期している場合であっても、ＦＦ１０４ａ、１０４ｂにおける遅延時間を内部クロック信号ＩＣＬＫの半周期分、すなわち内部クロック信号ＩＣＬＫ２の１周期分とすることができる。
【０１３９】
また、上記の実施形態では出力パルス信号Ｄoutを遅延させる素子としてＤフリップフロップ回路を用いた例を挙げて説明を行ったが、Ｄフリップフロップ回路に限らず、どのようなフリップフロップ回路あるいは遅延素子を用いても構わない。
【０１４０】
続いて、上記した各実施形態の電圧変換回路に設けられる遅延時間制御回路１０３、２０３、３０３の内部構成及び動作について説明を行う。なお、遅延時間制御回路１０３、２０３、３０３の基本構成は全く同一であるため、ここでは第１実施形態の遅延時間制御回路１０３を例に挙げて説明を行うことにする。図１１は遅延時間制御回路１０３の一構成例を示す概略構成図である。
【０１４１】
前述した通り、遅延時間制御回路１０３は遅延回路１０２を構成する選択回路１０９に対して選択信号を送出し、所望の出力電圧Ｖintが得られるように遅延回路１０２における遅延時間を設定する回路である。本図に示すように、遅延時間制御回路１０３はレプリカ回路５０１と選択信号生成回路５０２とを有している。
【０１４２】
まず、レプリカ回路５０１について説明する。レプリカ回路５０１は出力電圧Ｖintによって動作する内部回路の動作状態を示す動作状態信号を生成する回路であり、動作状態検出パルス生成回路５１１、クリティカルパス回路５１２、及びラッチ回路５１３から構成されている。
【０１４３】
動作状態検出パルス生成回路５１１は、出力電圧Ｖintによって動作する内部回路の動作クロック信号ＥＣＬＫからパルス信号を生成する回路であり、そのパルス信号は次段のクリティカルパス回路５１２に送出される。
【０１４４】
クリティカルパス回路５１２は、前記内部回路のクリティカルパス、すなわち信号の遅延が最も大きいと考えられるパス回路と同等の遅延を行う回路であり、プロセスばらつきや動作環境変化に対応するために、前記内部回路と同一のプロセス技術を用いて作成される。また、クリティカルパス回路５１２には電源電圧としてフィルタ回路１０６の出力電圧Ｖintが印加されている。すなわち、電源供給の対象となる内部回路の駆動電圧がクリティカルパス回路５１２によってモニタされることになる。
【０１４５】
ラッチ回路５１３は、クリティカルパス回路５１２から出力されたパルス信号を一旦保持する回路であり、その出力信号はレプリカ回路５０１の動作状態信号として次段の選択信号生成回路５０２に送出される。
【０１４６】
続いて、レプリカ回路５０１の具体的構成及びその動作について説明する。図１２はレプリカ回路５０１の一構成例を示す概略構成図である。まず、動作状態検出パルス生成回路５１１の内部構成及び動作について説明を行う。本図に示すように、動作状態検出パルス生成回路５１１は分周回路５１１ａ、フリップフロップ回路５１１ｂ、５１１ｃ（以下、ＦＦ５１１ｂ、５１１ｃと呼ぶ）、及び二入力端子を有するＡＮＤ回路５１１ｄ、５１１ｅから構成されている。
【０１４７】
分周回路５１１ａは前記内部回路の動作クロック信号ＥＣＬＫを分周することで出力信号Ｎ１を生成する回路である。分周回路５１１ａの出力端子はＦＦ５１１ｂ、５１１ｃのデータ入力端子、及びＡＮＤ回路５１１ｄ、５１１ｅの一入力端子にそれぞれ接続されている。
【０１４８】
ＦＦ５１１ｂは動作クロック信号ＥＣＬＫのネガティブエッジをトリガとして動作するＤＮフリップフロップ回路であり、その出力信号Ｎ２は分周回路５１１ａの出力信号Ｎ１を動作クロック信号ＥＣＬＫの半周期分だけ遅延した信号となる。なお、出力信号Ｎ２はＡＮＤ回路５１１ｄの他入力端子に対して論理否定入力される。
【０１４９】
ＦＦ５１１ｃは動作クロック信号ＥＣＬＫのポジティブエッジをトリガとして動作するＤフリップフロップ回路であり、その出力信号Ｎ３は分周回路５１１ａの出力信号Ｎ１を動作クロック信号ＥＣＬＫの１周期分だけ遅延した信号となる。なお、出力信号Ｎ３はＡＮＤ回路５１１ｅの他入力端子に対して論理否定入力される。
【０１５０】
ＡＮＤ回路５１１ｄは、出力信号Ｎ２の論理否定信号と、出力信号Ｎ１との論理積演算を行うことでパルス信号ＥＶ１を生成する回路である。また、ＡＮＤ回路５１１ｅは、出力信号Ｎ３の論理否定信号と、出力信号Ｎ１との論理積演算を行うことでパルス信号ＥＶ２を生成する回路である。
【０１５１】
なお、上記した分周回路５１１ａ及びＦＦ５１１ｂ、５１１ｃはいずれもレプリカ回路５０１の外部から与えられるイネーブル信号Ｅｎａｂｌｅがオン（Ｈレベル）の時に動作する。
【０１５２】
上記構成から成る動作状態検出パルス生成回路５１１の動作について説明する。図１３は動作状態検出パルス生成回路５１１における各信号波形を示すタイミングチャートである。ここでは、イネーブル信号Ｅｎａｂｌｅが前記内部回路の動作クロック信号ＥＣＬＫの１６周期分だけオン（Ｈレベル）となる例を挙げて説明を行う。
【０１５３】
本図に示す出力信号Ｎ１から分かるように、ここでは分周回路５１１ａの分周比を１／８としている。このような分周比とすることにより、イネーブル信号Ｅｎａｂｌｅがオンしている期間に生成されるパルス信号ＥＶ１、ＥＶ２をそれぞれ１つに限定でき、レプリカ回路５０１の不要な動作を抑えることができる。
【０１５４】
また、前述した通り、ＦＦ５１１ｂの出力信号Ｎ２は出力信号Ｎ１を動作クロック信号ＥＣＬＫの半周期分だけ遅延した信号であり、ＦＦ５１１ｃの出力信号Ｎ３は出力信号Ｎ１を動作クロック信号ＥＣＬＫの１周期分だけ遅延した信号である。従って、ＡＮＤ回路５１１ｄによって生成されるパルス信号ＥＶ１のパルス幅は動作クロック信号ＥＣＬＫの半周期分に相当し、ＡＮＤ回路５１１ｅによって生成されるパルス信号ＥＶ２のパルス幅は動作クロック信号ＥＣＬＫの１周期分に相当する。
【０１５５】
続いて、図１２に戻ってクリティカルパス回路５１２の内部構成についての説明を行う。前述した通り、クリティカルパス回路５１２はフィルタ回路１０６から送出される出力電圧Ｖintによって駆動される回路であるため、入出力信号のＨレベルは出力電圧Ｖintとなる。そこで、動作状態検出パルス生成回路５１１やラッチ回路５１３との電圧レベルを一致させるために、クリティカルパス回路５１２の入力段には降圧レベルシフタ５１４が設けられており、出力段には昇圧レベルシフタ５１５ａ、５１５ｂが設けられている。
【０１５６】
ここで、本図に示すレプリカ回路５０１は、自身を構成するクリティカルパス回路５１２が所定時間内（前記内部回路を駆動させる動作クロック信号ＥＣＬＫの１周期分以内）にパルス信号を出力できるか否かをモニタし、そのモニタ結果に応じて前記内部回路の動作状態が「速度超過状態（以下、動作状態Ｆａｓｔと呼ぶ）」、「動作可能状態（以下、動作状態ＯＫと呼ぶ）」、「危険状態（以下、動作状態Ｗａｒｎと呼ぶ）」、「動作不可状態（以下、動作状態ＮＧと呼ぶ）」のいずれであるかを判断する回路である。
【０１５７】
上記した４つの動作状態を検出するために、クリティカルパス回路５１２は前半クリティカルパス回路５１６と後半クリティカルパス回路５１７の２つに分割されている。ここで、前半クリティカルパス回路５１６と後半クリティカルパス回路５１７の各遅延時間は、クリティカルパス回路５１２全体の遅延時間を１として、それぞれ０．５＋α、０．５−αとされている。つまり、前半クリティカルパス回路５１６の遅延時間が後半クリティカルパス回路５１７の遅延時間よりも若干長くなるように分割されている。
【０１５８】
なお、クリティカルパス回路５１２を構成する回路としては、複数個のインバータ回路が直列接続されたインバータチェーンが好適であるが、インバータ回路の代わりにＮＡＮＤ回路やＮＯＲ回路を用いてもよい。
【０１５９】
動作状態検出パルス生成回路５１１から送出されるパルス信号ＥＶ１は、降圧レベルシフタ５１４を介して前半クリティカルパス回路５１６に入力される。前半クリティカルパス回路５１６の出力信号は後半クリティカルパス回路５１７に送出される一方で、昇圧レベルシフタ５１５ａを介して出力信号ＲＡとされ、ラッチ回路５１３に送出される。また、後半クリティカルパス回路５１７の出力信号は昇圧レベルシフタ５１５ｂを介して出力信号ＲＢとされ、ラッチ回路５１３に送出される。
【０１６０】
ラッチ回路５１３は、動作状態検出パルス生成回路５１１から送出されるパルス信号ＥＶ１のネガティブエッジをトリガとするＤＮフリップフロップ回路５１３ａ（以下、ＦＦ５１３ａと呼ぶ）と、パルス信号ＥＶ２のネガティブエッジをトリガとするＤＮフリップフロップ回路５１３ｂ（以下、ＦＦ５１３ｂと呼ぶ）とを有している。なお、ＦＦ５１３ａのデータ入力端子には昇圧レベルシフタ５１５ａからの出力信号ＲＡが入力されており、ＦＦ５１３ｂのデータ入力端子には昇圧レベルシフタ５１５ｂからの出力信号ＲＢが入力されている。
【０１６１】
従って、ラッチ回路５１３ａによって出力信号ＲＡをパルス信号ＥＶ１のネガティブエッジでラッチした信号ＬＡ、及びラッチ回路５１３ｂによって信号ＲＢをパルス信号ＥＶ２のネガティブエッジでラッチした信号ＬＢが、最終的にレプリカ回路５０１から次段の選択信号生成回路５０２に送出される動作状態信号ＬＡ、ＬＢとなる。
【０１６２】
なお、レプリカ回路５０１は、遅延回路１０２において出力パルス信号Ｄoutが選択される直前の動作状態を検出すればよいので、ラッチ回路５１３を構成するＦＦ５１３ａ、５１３ｂはいずれも、レプリカ回路５０１の外部から与えられたイネーブル信号Ｅｎａｂｌｅがオンの時に動作させればよい。
【０１６３】
上記構成から成るレプリカ回路５０１の動作について説明する。図１４はレプリカ回路５０１における各信号波形を示すタイミングチャートである。なお、以下ではパルス信号ＥＶ１のパルス幅（動作クロック信号ＥＣＬＫの半周期分）を第１所定動作時間ｔ1、パルス信号ＥＶ２のパルス幅（動作クロック信号ＥＣＬＫの１周期分）を第２所定動作時間ｔ2とし、また前半クリティカルパス回路５１６の遅延時間を第１動作時間ｄ1、クリティカルパス回路５１２全体の遅延時間を第２動作時間ｄ2として説明を行うことにする。
【０１６４】
図中のパターンＡは、出力信号ＲＡがラッチ回路５１３ａでＨレベルにラッチされ、出力信号ＲＢがラッチ回路５１３ｂでＬレベルにラッチされた場合を示している。すなわち、第２動作時間ｄ2が第１所定動作時間ｔ1よりも短い場合を示している。この場合、クリティカルパス回路５１２全体は動作クロック信号ＥＣＬＫの半周期分以内の遅延時間で動作しており、出力電圧Ｖintによって駆動する内部回路は充分過ぎるほど高速に動作している状態であると考えられる。従って、レプリカ回路５０１の動作状態信号ＬＡ、ＬＢがそれぞれＨレベル、Ｌレベルとなる場合を動作状態Ｆａｓｔと判断する。
【０１６５】
図中のパターンＢは、出力信号ＲＡがラッチ回路５１３ａでＨレベルにラッチされ、出力信号ＲＢがラッチ回路５１３ｂでＨレベルにラッチされた場合を示している。すなわち、第１動作時間ｄ1は第１所定動作時間ｔ1よりも短く、第２動作時間ｄ2は第１所定動作時間ｔ1よりも長いが第２所定動作時間ｔ2よりも短い場合を示している。この場合、前半クリティカルパス回路５１６は動作クロック信号ＥＣＬＫの半周期分以内の遅延時間で動作しており、クリティカルパス回路５１２全体は動作クロック信号ＥＣＬＫの半周期分より長いが１周期分より短い遅延時間で動作している。この状態は出力電圧Ｖintによって駆動する内部回路が適正に動作している状態であると考えられる。従って、レプリカ回路５０１の動作状態信号ＬＡ、ＬＢが共にＨレベルとなる場合を動作状態ＯＫと判断する。
【０１６６】
図中のパターンＣは、出力信号ＲＡがラッチ回路５１３ａでＬレベルにラッチされ、出力信号ＲＢがラッチ回路５１３ｂでＨレベルにラッチされた場合を示している。すなわち、第１動作時間ｄ1は第１所定動作時間ｔ1よりも長いが、第２動作時間ｄ2は第２所定動作時間ｔ2よりも短い場合を示している。この場合、前半クリティカルパス回路５１６の遅延時間は動作クロック信号ＥＣＬＫの半周期分以内に収まらないが、クリティカルパス回路５１２全体としては動作クロック信号ＥＣＬＫの１周期分より短い遅延時間で動作している。この状態は出力電圧Ｖintによって駆動する内部回路の動作マージンに余裕がない状態であり、わずかな環境変化等により動作しなくなる可能性が高い状態であると考えられる。従って、レプリカ回路５０１の動作状態信号ＬＡ、ＬＢがそれぞれＬレベル、Ｈレベルとなる場合を動作状態Ｗａｒｎと判断する。
【０１６７】
図中のパターンＤは、出力信号ＲＡがラッチ回路５１３ａでＬレベルにラッチされ、出力信号ＲＢがラッチ回路５１３ｂでＬレベルにラッチされた場合を示している。すなわち、第２動作時間ｄ2が第２所定動作時間ｔ2よりも長い場合を示している。この場合、クリティカルパス回路５１２全体の遅延時間が動作クロック信号ＥＣＬＫの１周期分を越えるので、出力電圧Ｖintによって駆動する内部回路は動作しない可能性が極めて高い状態であると考えられる。従って、レプリカ回路５０１の動作状態信号ＬＡ、ＬＢがともにＬレベルとなる場合を動作状態ＮＧと判断する。
【０１６８】
以上のように、レプリカ回路５０１の動作状態信号ＬＡ、ＬＢの組み合わせにより４つの動作状態を表すことができる。図１５はレプリカ回路５０１における動作状態信号ＬＡ、ＬＢと内部回路の動作状態との関係を示す表である。このように、クリティカルパス回路５１２の動作状態を４つ（Ｆａｓｔ、ＯＫ、Ｗａｒｎ、ＮＧ）に分類することによって、出力電圧Ｖintによって駆動する内部回路の動作状態をきめ細かく検知することが可能となる。従って、いかなるプロセスばらつきや環境変化にも適切に対応でき、最適な出力電圧Ｖintの供給を行うことで集積回路全体の低消費電力化に貢献することができる。
【０１６９】
次に、選択信号生成回路５０２の内部構成及び動作について説明を行う。選択信号生成回路５０２は、レプリカ回路５０１から入力される動作状態信号ＬＡ、ＬＢに基づいて、遅延回路１０２の出力パルス信号Ｄoutを選択するための選択信号を生成する回路である。
【０１７０】
例えば、動作状態信号ＬＡ、ＬＢが動作状態Ｆａｓｔを示す場合、選択信号生成回路５０２は出力電圧Ｖintを現在値から１段階下げる、すなわち遅延回路１０２における遅延時間を現在値から１段階長くするような選択信号を生成する。また、動作状態信号ＬＡ、ＬＢが動作状態ＯＫを示す場合、選択信号生成回路５０２は出力電圧Ｖintを現在値に維持する、すなわち前記遅延時間を現在値に維持するような選択信号を生成する。一方、動作状態信号ＬＡ、ＬＢが動作状態Ｗａｒｎもしくは動作状態ＮＧを示す場合、選択信号生成回路５０２は出力電圧Ｖintを現在値から１段階上げる、すなわち前記遅延時間を現在値から１段階短くするような選択信号を生成する。
【０１７１】
上記に説明した各実施形態の電圧変換回路では、いずれも遅延回路１０２における遅延時間を増減することで出力電圧Ｖintを変化させているが、遅延回路１０２における出力パルス信号Ｄoutの選択範囲は出力信号Ｄ０〜出力信号Ｄ５に限定されている。従って、前回選択した出力パルス信号Ｄoutが出力信号Ｄ０であるにも拘わらず、レプリカ回路５０１からさらに前記遅延時間を１段階短くする要求を受け取った場合、あるいは、前回選択した出力パルス信号Ｄoutが出力信号Ｄ５であるにも拘わらず、レプリカ回路５０１からさらに前記遅延時間を１段階長くする要求を受け取った場合には、出力電圧Ｖintを現在値に維持する、すなわち前記遅延時間を現在値に維持するような選択信号を生成するといった例外措置が必要である。
【０１７２】
以上の検討に基づいた選択信号生成回路５０２の具体的な構成例を図１６に示す。図１６は選択信号生成回路５０２の一構成例を示す概略構成図である。本図に示すように、選択信号生成回路５０２は命令生成回路６０１と、アップダウンカウンタ６０２と、レジスタ６０３と、デコーダ回路６０４とを備えている。
【０１７３】
命令生成回路６０１は、レプリカ回路５０１から入力される動作状態信号ＬＡ、ＬＢと、デコーダ回路６０４から入力される選択信号Ｓ０、Ｓ５とに基づいて、命令信号ＵＰ、ＳＴＡＹ、ＤＯＷＮを生成する回路である。図１７は命令生成回路６０１に実装される論理回路の真理値表である。なお、命令信号ＵＰは遅延回路１０２における遅延時間を現在値から１段階短くすることを要求する信号であり、命令信号ＳＴＡＹは前記遅延時間を現在値に維持することを要求する信号である。また、命令信号ＤＯＷＮは前記遅延時間を現在値から１段階長くすることを要求する信号である。
【０１７４】
アップダウンカウンタ６０２は、命令生成回路６０１で生成された命令信号ＵＰ、ＳＴＡＹ、ＤＯＷＮと、前回の選択信号を示す数値を記憶したレジスタ６０３の出力信号ＣＮＴ［０］〜［２］とに基づいて、新しい選択信号を示す数値を計算する回路である。なお、アップダウンカウンタ６０２の内部構成及び動作については、後ほど詳細に説明を行う。
【０１７５】
レジスタ６０３は、アップダウンカウンタ６０２の出力信号ＣＮＴ［０］〜［２］を一旦保持する回路であり、駆動クロックＥＳＣＬＫをトリガとして動作する３個のＤフリップフロップ回路６０３ａ〜６０３ｃ（以下、ＦＦ６０３ａ〜６０３ｃと呼ぶ）から構成されている。なお、レジスタ６０３の駆動クロックＥＳＣＬＫは、遅延回路１０２の出力パルス信号Ｄoutの選択動作が始まる前に立ち上がるパルス信号である。
【０１７６】
また、電圧変換回路の起動時において、レジスタ６０３を構成するＦＦ６０３ａ〜６０３ｃはリセット信号（図示せず）によって一旦Ｌレベルにリセットされる。このとき、デコーダ回路６０４から送出される選択信号Ｓ０はＨレベルとなり、それ以外の選択信号Ｓ１〜Ｓ５は全てＬレベルとなる。つまり、前記電圧変換回路の起動時における遅延回路１０２の出力パルス信号Ｄoutとしては、遅延回路１０２における遅延時間を最短とする出力信号Ｄ０が選択されることになる。その結果、出力電圧Ｖintは可変上限値となるので、出力電圧Ｖintが供給される内部回路は前記電圧変換回路の起動時にも確実に動作することができる。
【０１７７】
デコーダ回路６０４は、レジスタ６０３の出力信号ＣＮＴ［０］〜［２］をデコードすることで選択信号Ｓ０〜Ｓ５を生成する回路である。このとき、デコーダ回路６０４はレジスタ６０３が保持する１０進表記で「０」〜「５」を示す３ビット信号（「０００」〜「１０１」）を、選択信号Ｓ０〜Ｓ５にそれぞれ対応する６ビット信号（「１０００００」〜「０００００１」）に変換する。
【０１７８】
続いて、アップダウンカウンタ６０２の内部構成及びその動作について説明する。図１８はアップダウンカウンタ６０２の一構成例を示す概略構成図である。本図に示すように、アップダウンカウンタ６０２はエンコーダ回路６１０と、３ビットの加算器６１１とを備えている。なお、加算器６１１は全加算器６１１ａ、６１１ｂと半加算器６１１ｃから構成されている。
【０１７９】
エンコーダ回路６１０は、命令生成回路６０１からの命令信号ＵＰ、ＳＴＡＹ、ＤＯＷＮをエンコードすることで出力信号ＣＦ０〜ＣＦ２を生成する回路である。このとき、エンコーダ回路６１０は命令信号ＵＰ、ＳＴＡＹ、ＤＯＷＮを、１０進数表記で「−１」〜「１」を示す３ビット信号（「１１１」〜「００１」）に変換する。図１９はエンコーダ回路６１０に実装される論理回路の真理値表である。また、３ビットの加算器６１１は、エンコーダ回路６１０の出力信号ＣＦ０〜ＣＦ２と、レジスタ６０４の出力信号ＣＮＴ［０］〜［２］の加算を行う回路である。
【０１８０】
なお、ここでは第１実施形態の電圧変換回路に設けられる遅延時間制御回路１０３を例に挙げて説明を行ったが、本構成から成る遅延時間制御回路１０３は第２実施形態の電圧変換回路に設けられる遅延時間制御回路２０３としてそのまま用いることが可能である。
【０１８１】
また、本構成から成る遅延時間制御回路１０３を第３実施形態の電圧変換回路に設けられる遅延時間制御回路３０３として用いる場合には、デコーダ回路６０４でレジスタ６０３の出力信号ＣＮＴ［０］〜［２］の上位２ビットをデコードして第１選択信号Ｓ０、Ｓ２、Ｓ４を生成し、出力信号ＣＮＴ［０］〜［２］の最下位ビットを第２選択信号Ｓoddとして用いればよい。
【０１８２】
次に、本発明に係る電圧変換回路の第４実施形態について説明する。図２０は本発明に係る電圧変換回路の第４実施形態を示す概略構成図である。本図に示すように、本実施形態の電圧変換回路は、基本的に前述した第１〜第３実施形態の電圧変換回路と同様の構成（例えば図１参照）から成るが、出力パルス信号生成回路及びスイッチタイミング制御回路の電源電圧として出力電圧Ｖintを供給することを特徴としている。そこで、第１〜第３実施形態と同様の構成及び動作を有する部分については図１と同一の符号を付すことで説明を省略する。
【０１８３】
本図に示すように、本実施形態の電圧変換回路は出力パルス信号生成回路７００とスイッチタイミング制御回路７０４とを有しており、出力パルス信号生成回路７００は基準パルス信号生成回路７０１、遅延回路７０２、及び遅延時間制御回路７０３から構成されている。
【０１８４】
上記した基準パルス信号生成回路７０１、遅延回路７０２、及び遅延時間制御回路７０３としては、前述した第１〜第３実施形態の電圧変換回路に設けられる基準パルス信号生成回路１０１（２０１、３０１）、遅延回路１０２（２０２、３０２）、及び遅延時間制御回路１０３（２０３、３０３）のいずれの構成を採用してもよい。また、スイッチタイミング制御回路７０４は、前述した第１〜第３実施形態の電圧変換回路に設けられるスイッチタイミング制御回路１０４と同様の構成から成る。
【０１８５】
ここで、本実施形態における基準パルス信号生成回路７０１、遅延回路７０２、遅延時間制御回路７０３、及びスイッチタイミング制御回路７０４には、外部電源電圧ＶDDではなく、フィルタ回路１０６の出力電圧Ｖintが電源電圧として供給されている。
【０１８６】
ただし、スイッチタイミング制御回路７０４をフィルタ回路１０６から送出される出力電圧Ｖintによって駆動すると、第１、第２制御信号φ１、φ２のＨレベルが出力電圧Ｖintとなってしまい、スイッチ回路１０５を構成するＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のオン／オフ制御に不具合を生じる恐れがある。そこで、第１、第２制御信号φ１、φ２の電圧レベルを必要レベルまで上げるために、スイッチタイミング制御回路７０４の出力段には昇圧レベルシフタ７１０ａ、７１０ｂが設けられている。
【０１８７】
このようにスイッチ回路１０５及びフィルタ回路１０６を除く全ての回路部分を、外部電源電圧ＶDDよりも小さい出力電圧Ｖintで駆動することにより、電圧変換回路自体の消費電力を大幅に削減でき、集積回路全体の低消費電力化に貢献することができる。
【０１８８】
【発明の効果】
上記したように、本発明に係る電圧変換回路においては、パルス信号生成回路で生成されるパルス信号のパルス幅とパルス周期との比に基づいて出力電圧が決定される電圧変換回路において、前記パルス信号のパルス幅は一定であり、パルス周期は可変である構成としている。
【０１８９】
より具体的に述べると、本発明に係る電圧変換回路は、スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン／オフ制御を行うことによって出力電圧の大きさを変化させる電圧変換回路において、パルス幅が一定で、パルス周期が可変である出力パルス信号を生成する出力パルス信号生成回路と、前記出力パルス信号から前記ＰＭＯＳトランジスタのゲートに印加する第１制御信号、及び前記ＮＭＯＳトランジスタのゲートに印加する第２制御信号を生成するスイッチタイミング制御回路とを設けた構成としている。
【０１９０】
このように、前記出力パルス信号のパルス周期を適宜変化させることで、スイッチタイミング制御回路から送出される第１、第２制御信号のデューティ比（パルス幅／パルス周期）を制御し、そのデューティ比に応じて前記出力電圧の大きさを制御する電圧変換回路であれば、パルス幅可変方式を採用した従来の電圧変換回路のように高速で動作するカウンタ回路等の制御回路を用いることなく、前記出力電圧の制御を行うことが可能である。
【０１９１】
よって、従来に比べて電圧変換回路の回路規模縮小や動作周波数低減を図ることができるので、電圧変換回路自体の消費電力を大幅に低減することが可能となり、集積回路全体の低消費電力化に貢献することができる。
【０１９２】
また、上記構成から成る電圧変換回路において、前記出力パルス信号生成回路は、入力されるパルス幅一定の基準パルス信号から所定時間だけ遅れた遅延パルス信号を生成する遅延回路と、前記遅延回路における遅延時間を変化させる遅延時間制御回路とを有しており、前記遅延パルス信号を前記出力パルス信号として前記スイッチタイミング制御回路に送出する構成にするとよい。このような構成とすることにより、前記出力パルス信号生成回路を簡易な構成で実現することができる。
【０１９３】
また、上記構成から成る電圧変換回路において、前記遅延回路は、入力されるパルス信号を所定の単位時間だけ遅延させる単位時間遅延素子を複数個直列接続して成る遅延回路部と、前記遅延時間制御回路から与えられる選択信号に基づいて各単位時間遅延素子から送出される出力信号のいずれか一つを選択し、該出力信号を前記遅延パルス信号とする選択回路と、を有する構成にするとよい。
【０１９４】
このような構成とすることにより、前記出力電圧をその可変範囲内において離散的に制御することができる。従って、電圧変換回路を構成する前記遅延時間制御回路や前記選択回路における制御状態数（すなわち、選択可能な出力電圧値）が削減されるため、電圧変換回路の回路規模を縮小して消費電力の低減を図ることができる。
【０１９５】
また、上記構成から成る電圧変換回路において、前記出力電圧の可変上限値を、前記ＰＭＯＳトランジスタのソースに印加される外部電源電圧（すなわち前記スイッチ回路から送出されるパルス状電圧信号の電圧振幅）の１／２以下に設定すれば、前記遅延時間制御回路や前記選択回路等における制御状態数を従来の半分以下に削減することが可能である。このように、前記出力電圧の可変上限値を低く抑えることにより、前記電圧変換回路の回路規模を縮小して消費電力の低減を図ることができる。
【０１９６】
さらに、前記出力電圧の可変範囲を所望とする出力電圧値の近傍（±２０％以内）に制限することにより、前記電圧変換回路の回路規模をより一層縮小して消費電力の低減を図ることができる。
【０１９７】
また、上記したように前記出力電圧の可変上限値を低く抑えて可変幅を狭く制限することにより、前記出力電圧を可変上限値から可変下限値まで変化させても前記出力パルス信号のパルス周期はさほど大きく変化しないことになる。従って、前記出力電圧に生じるリップル電圧の変動を実用上問題のないレベルに抑えることが可能となる。
【０１９８】
また、上記構成から成る電圧変換回路において、前記遅延回路部は、少なくとも一つのフリップフロップ回路を直列接続して成る基本遅延回路部と、前記基本遅延回路部の出力端に接続され、少なくとも一つのフリップフロップ回路を直列接続して成る追加遅延回路部とを有しており、前記追加遅延回路部を構成する各フリップフロップ回路のクロック位相は、各々の前段に接続されたフリップフロップ回路のクロック位相と１８０度異なる構成にするとよい。
【０１９９】
このように、前記遅延回路を構成する基本遅延回路部及び追加遅延回路部から送出される各出力信号相互間の遅延時間幅を小さくすることにより、前記出力電圧の単位可変幅をより小さい値とすることができる。すなわち、前記出力電圧の可変精度を向上することが可能となる。
【０２００】
また、上記構成から成る電圧変換回路において、前記選択回路は、前記遅延時間制御回路から与えられる第１選択信号に基づいて、前記遅延回路部を構成する各単位時間遅延素子からそれぞれ送出される出力信号のいずれか一つを選択する第１選択回路部と、第１選択回路部の出力信号を所定時間だけ遅延させる任意時間遅延素子と、前記遅延時間制御回路から与えられる第２選択信号に基づいて、第１選択回路部の出力信号と前記任意時間遅延素子の出力信号のいずれか一方を選択する第２選択回路部と、を有する構成としてもよい。
【０２０１】
なお、上記構成から成る電圧変換回路において、前記遅延回路部を構成する各単位時間遅延素子、及び前記任意時間遅延素子はいずれもフリップフロップ回路であり、前記任意時間遅延素子のクロック位相は各単位時間遅延素子のクロック位相と１８０度異なる構成にするとよい。
【０２０２】
このような構成とすることにより、上記した電圧変換回路と同等、あるいはそれを上回る可変精度で前記出力電圧の制御を行うことができる。また、このような構成とすることにより、上記した電圧変換回路に比べて前記追加遅延回路部を構成するフリップフロップ回路の個数を削減することができる。
【０２０３】
また、上記構成から成る電圧変換回路において、前記スイッチタイミング制御回路は、前記スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン／オフ制御に際して、一方のＭＯＳトランジスタをオフさせてから所定時間経過後に他方のＭＯＳトランジスタをオンさせるように、第１制御信号及び第２制御信号の電圧レベルを制御する構成にするとよい。
【０２０４】
このような構成とすることにより、第１、第２制御信号を生成する過程でいずれかの制御信号に意図しない遅延が少々生じたとしても、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタが同時にオンすることはない。従って、前記スイッチ回路に貫通電流が流れることを防止することができるので、余分な電力消費を抑えることが可能となる。
【０２０５】
また、上記構成から成る電圧変換回路において、前記遅延時間制御回路は、前記電圧変換回路の出力電圧によって駆動される内部回路の動作速度を、外部から供給されるクロック信号に同期して検出するレプリカ回路と、前記レプリカ回路によって検出された前記内部回路の動作速度に応じて前記選択信号を生成する選択信号生成回路と、を有する構成にするとよい。このような構成とすることにより、集積回路を構成する内部回路の動作状況を検知して該内部回路の動作に必要最低限の駆動電圧を供給できるので、前記集積回路の低消費電力化に貢献することができる。
【０２０６】
また、上記構成から成る電圧変換回路において、前記レプリカ回路には、前半遅延段と後半遅延段とを直列接続することで構成され、入力信号に対して前記内部回路の最大遅延パスと同等の遅延を行うクリティカルパス回路を設け、前記前半遅延段における遅延時間を第１動作時間、前記クリティカルパス回路全体における遅延時間を第２動作時間とし、前記第１動作時間及び第２動作時間と、第１所定動作時間及び第１所定動作時間より長い第２所定動作時間とをそれぞれ比較することで前記内部回路の動作速度を判断する構成にするとよい。
【０２０７】
このような構成とすることにより、前記クリティカルパス回路の動作状態を４つに分類することができるので、前記内部回路の動作状態をきめ細かく検知することが可能となる。従って、いかなるプロセスばらつきや環境変化にも適切に対応でき、最適な出力電圧の供給を行うことで集積回路全体の低消費電力化に貢献することができる。
【０２０８】
また、上記構成から成る電圧変換回路において、前記出力パルス信号生成回路及び前記スイッチタイミング制御回路の電源電圧として前記フィルタ回路の出力電圧を供給するとともに、前記スイッチタイミング制御回路から送出される第１、第２制御信号をそれぞれ昇圧して前記スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ゲートに送出する昇圧レベルシフタを設けた構成としてもよい。
【０２０９】
このように前記スイッチ回路及び前記フィルタ回路を除く全ての回路部分を、外部電源電圧よりも小さい前記フィルタ回路の出力電圧で駆動することにより、電圧変換回路自体の消費電力を大幅に削減でき、集積回路全体の低消費電力化に貢献することができる。
【０２１０】
また、上記構成から成る電圧変換回路は、外部電源電圧から半導体集積回路装置の駆動電圧を生成する降圧回路として用いるとよい。近年、前記半導体集積回路装置を構成する内部回路の消費電力低減に伴って、集積回路全体の消費電力に占める前記降圧回路の消費電力比率が相対的に増大している。そこで、本発明に係る電圧変換回路を前記降圧回路として採用することにより、前記降圧回路自体の消費電力を低減できるので、前記内部回路の低消費電力性を損なうことがなく、前記半導体集積回路装置全体の低消費電力化に貢献することができる。
【図面の簡単な説明】
【図１】本発明に係る電圧変換回路の第１実施形態を示す概略構成図である。
【図２】基準パルス信号生成回路１０１及び遅延回路１０２の一構成例を示す概略構成図である。
【図３】選択回路１０９の一構成例を示す概略構成図である。
【図４】遅延回路１０２における遅延動作の一例を示す信号波形図である。
【図５】本発明の第２実施形態における基準パルス信号生成回路２０１及び遅延回路２０２の一構成例を示す概略構成図である。
【図６】本発明に係る電圧変換回路の第３実施形態を示す概略構成図である。
【図７】基準パルス信号生成回路３０１及び遅延回路３０２の一構成例を示す概略構成図である。
【図８】選択回路３０９の一構成例を示す概略構成図である。
【図９】スイッチタイミング制御回路１０４の一例を示す概略構成図である。
【図１０】スイッチタイミング制御回路１０４における各信号波形を示すタイミングチャートである。
【図１１】遅延時間制御回路１０３の一構成例を示す概略構成図である。
【図１２】レプリカ回路５０１の一構成例を示す概略構成図である。
【図１３】動作状態検出パルス生成回路５１１における各信号波形を示すタイミングチャートである。
【図１４】レプリカ回路５０１における各信号波形を示すタイミングチャートである。
【図１５】レプリカ回路５０１における動作状態信号ＬＡ、ＬＢと内部回路の動作状態との関係を示す表である。
【図１６】選択信号生成回路５０２の一構成例を示す概略構成図である。
【図１７】命令生成回路６０１に実装される論理回路の真理値表である。
【図１８】アップダウンカウンタ６０２の一構成例を示す概略構成図である。
【図１９】エンコーダ回路６１０に実装される論理回路の真理値表である。
【図２０】本発明の電圧変換回路の第４実施形態を示す概略構成図である。
【図２１】従来の電圧変換回路の一例を示す概略構成図である。
【符号の説明】
１００、３００、７００ 出力パルス信号生成回路
１０１、２０１、３０１、７０１ 基準パルス信号生成回路
１０２、２０２、３０２、７０２ 遅延回路
１０３、２０３、３０３、７０３ 遅延時間制御回路
１０４、７０４ スイッチタイミング制御回路
１０５ スイッチ回路
１０６ フィルタ回路
１０７、２０７、３０７ 基本遅延回路部
１０７ａ〜ｅ、２０７ａ〜ｅ、３０７ａ〜ｅ フリップフロップ回路
１０８、２０８、３０８ 追加遅延回路部
１０８ａ〜ｅ、２０８ａ〜ｅ、３０８ａ〜ｂ フリップフロップ回路
１０９、２０９、３０９ 選択回路
３１０ 第１選択回路部
３１１ フリップフロップ回路（任意時間遅延素子）
３１２ 第２選択回路部
５０１ レプリカ回路
５０２ 選択信号生成回路
５１１ 動作状態検出パルス生成回路
５１２ クリティカルパス回路
５１３ ラッチ回路
５１４ 降圧レベルシフタ
５１５ａ、５１５ｂ 昇圧レベルシフタ
５１６ 前半クリティカルパス回路
５１７ 後半クリティカルパス回路
６０１ 命令生成回路
６０２ アップダウンカウンタ
６０３ レジスタ
６０４ デコーダ回路
６１０ エンコーダ回路
６１１ 加算器
７１０ａ、７１０ｂ 昇圧レベルシフタ
Claims (10)
- ソースに第１電源電圧が印加されるＰＭＯＳトランジスタと、ソースに第２電源電圧が印加されるＮＭＯＳトランジスタとを有し、両トランジスタの各ドレインを共通接続した接続ノードから電圧を出力するスイッチ回路と、
前記スイッチ回路から入力される電圧を平滑化して出力電圧を得るフィルタ回路とを具備し、
前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン／オフ制御を行うことによって前記出力電圧の大きさを変化させる電圧変換回路において、
パルス幅が一定で、パルス周期が可変である出力パルス信号を生成する出力パルス信号生成回路と、
前記出力パルス信号から前記ＰＭＯＳトランジスタのゲートに印加する第１制御信号、及び前記ＮＭＯＳトランジスタのゲートに印加する第２制御信号を生成するスイッチタイミング制御回路とを設け、
前記出力パルス信号生成回路は、入力されるパルス幅一定の基準パルス信号から所定時間だけ遅れた遅延パルス信号を生成する遅延回路と、前記遅延回路における遅延時間を変化させる遅延時間制御回路とを有していて、前記遅延パルス信号を前記出力パルス信号として前記スイッチタイミング制御回路に送出し、
前記遅延回路は、前記基準パルス信号を所定の単位時間だけ遅延させる単位時間遅延素子を複数個直列接続して成る遅延回路部と、前記遅延時間制御回路から与えられる選択信号に基づいて各単位時間遅延素子からそれぞれ送出される出力信号のいずれか一つを選択し、選択した該出力信号を前記遅延パルス信号として出力する選択回路と、を有する
ことを特徴とする電圧変換回路。 - 前記遅延回路部は、少なくとも一つのフリップフロップ回路を直列接続して成る基本遅延回路部と、前記基本遅延回路部の出力端に接続され、少なくとも一つのフリップフロップ回路を直列接続して成る追加遅延回路部とを有しており、前記追加遅延回路部を構成する各フリップフロップ回路のクロック位相は、各々の前段に接続されたフリップフロップ回路のクロック位相と１８０度異なる
ことを特徴とする請求項１に記載の電圧変換回路。 - ソースに第１電源電圧が印加されるＰＭＯＳトランジスタと、ソースに第２電源電圧が印加されるＮＭＯＳトランジスタとを有し、両トランジスタの各ドレインを共通接続した接続ノードから電圧を出力するスイッチ回路と、
前記スイッチ回路から入力される電圧を平滑化して出力電圧を得るフィルタ回路とを具備し、
前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン／オフ制御を行うことによって前記出力電圧の大きさを変化させる電圧変換回路において、
パルス幅が一定で、パルス周期が可変である出力パルス信号を生成する出力パルス信号生成回路と、
前記出力パルス信号から前記ＰＭＯＳトランジスタのゲートに印加する第１制御信号、及び前記ＮＭＯＳトランジスタのゲートに印加する第２制御信号を生成するスイッチタイミング制御回路とを設け、
前記出力パルス信号生成回路は、入力されるパルス幅一定の基準パルス信号から所定時間だけ遅れた遅延パルス信号を生成する遅延回路と、前記遅延回路における遅延時間を変化させる遅延時間制御回路とを有しており、
前記遅延回路は、前記基準パルス信号を所定の単位時間だけ遅延させる単位時間遅延素子を複数個直列接続して成る遅延回路部と、選択回路とを有し、
前記遅延時間制御回路は、第１選択信号と第２選択信号とから成る選択信号を前記選択回路に与え、
前記選択回路は、前記第１選択信号に基づいて、前記遅延回路部を構成する各単位時間遅延素子からそれぞれ送出される出力信号のいずれか一つを選択し、選択した該出力信号を前記遅延パルス信号として出力する第１選択回路部と、第１選択回路部の出力信号を所 定時間だけ遅延させる任意時間遅延素子と、前記第２選択信号に基づいて、第１選択回路部の出力信号と前記任意時間遅延素子の出力信号のいずれか一方を選択し、選択した該出力信号を前記出力パルス信号として出力する第２選択回路部と、を有する
ことを特徴とする電圧変換回路。 - 前記基準パルス信号は、前記遅延回路部を構成する各単位時間遅延素子からそれぞれ送出される出力信号を入力とするＮＯＲ回路の出力信号と、前記遅延パルス信号との論理和に相当する
ことを特徴とする請求項１〜請求項３のいずれかに記載の電圧変換回路。 - 前記遅延回路部を構成する各単位時間遅延素子、及び前記任意時間遅延素子はいずれもフリップフロップ回路であり、前記任意時間遅延素子のクロック位相は各単位時間遅延素子のクロック位相と１８０度異なる
ことを特徴とする請求項３に記載の電圧変換回路。 - 前記スイッチタイミング制御回路は、前記スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン／オフ制御に際して、一方のＭＯＳトランジスタをオフさせてから所定時間経過後に他方のＭＯＳトランジスタをオンさせるように、第１制御信号及び第２制御信号の電圧レベルを制御する
ことを特徴とする請求項１〜請求項５のいずれかに記載の電圧変換回路。 - 前記遅延時間制御回路は、前記電圧変換回路の出力電圧によって駆動される内部回路の動作速度を、外部から供給されるクロック信号に同期して検出するレプリカ回路と、前記レプリカ回路によって検出された前記内部回路の動作速度に応じて前記選択信号を生成する選択信号生成回路と、を有する
ことを特徴とする請求項１〜請求項６のいずれかに記載の電圧変換回路。 - 前記レプリカ回路には、前半遅延段と後半遅延段とを直列接続することで構成され、入力信号に対して前記内部回路の最大遅延パスと同等の遅延を行うクリティカルパス回路が設けられており、
前記前半遅延段における遅延時間を第１動作時間、前記クリティカルパス回路全体における遅延時間を第２動作時間とし、
前記第１動作時間及び第２動作時間と、第１所定動作時間及び第１所定動作時間より長い第２所定動作時間とをそれぞれ比較して、
第２動作時間が第１所定動作時間より短い場合は前記内部回路の動作速度が速過ぎると判断し、前記選択信号生成回路に対して前記遅延回路における遅延時間を長くする要求を行い、
第１動作時間が第１所定動作時間より短く、第２動作時間が第１所定動作時間よりも長いが第２所定動作時間よりも短い場合は前記内部回路の動作速度が適切であると判断し、前記選択信号生成回路に対して前記遅延回路における遅延時間を維持する要求を行い、
第１動作時間が第１所定動作時間よりも長いが、第２動作時間が第２所定動作時間よりも短い場合、あるいは第２動作時間が第２所定動作時間よりも長い場合は前記内部回路の動作速度が遅過ぎると判断し、前記選択信号生成回路に対して前記遅延回路における遅延時間を短くする要求を行う
ことを特徴とする請求項７に記載の電圧変換回路。 - 前記出力パルス信号生成回路及び前記スイッチタイミング制御回路の電源電圧として前記フィルタ回路の出力電圧を供給するとともに、前記スイッチタイミング制御回路から送出される第１、第２制御信号をそれぞれ昇圧して前記スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ゲートに送出する昇圧レベルシフタを設けた
ことを特徴とする請求項１〜請求項８のいずれかに記載の電圧変換回路。 - 請求項１〜請求項９のいずれかに記載の電圧変換回路を備えた半導体集積回路装置。
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