WO2020031537A1 - 駆動回路、駆動システム - Google Patents

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WO2020031537A1
WO2020031537A1 PCT/JP2019/025518 JP2019025518W WO2020031537A1 WO 2020031537 A1 WO2020031537 A1 WO 2020031537A1 JP 2019025518 W JP2019025518 W JP 2019025518W WO 2020031537 A1 WO2020031537 A1 WO 2020031537A1
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WO
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gate
transistor
drain
potential
pmos transistor
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PCT/JP2019/025518
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English (en)
French (fr)
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眞樹 吉永
太郎 雨貝
明子 池田
健吾 荒木
克巳 渡邊
Original Assignee
日本電産株式会社
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    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements

Definitions

  • the present invention relates to a drive circuit and a drive system.
  • a dedicated IC When a dedicated IC is provided in a drive circuit for driving a load such as a motor, the degree of freedom in design is high, so that advantages such as power consumption, responsiveness, and energy loss are more advantageous than when a dedicated IC is not provided. However, it is disadvantageous in terms of cost. Therefore, it is preferable to configure a drive circuit without using a dedicated IC. Further, depending on the system specifications, it is required that the output terminal of a drive circuit connected to the motor is set in a floating state when the motor as a load is started.
  • An exemplary first invention of the present application is a driving NMOS transistor and a driving PMOS transistor having a common drain connected to a load, and a first voltage varying between a reference potential and a first potential higher than the reference potential.
  • a signal processing is performed such that the potential of the gate of the driving NMOS transistor varies between the reference potential and a second potential higher than the first potential based on the potentials of the input terminal and the second input terminal.
  • a first level shift circuit, and a potential of a gate of the driving PMOS transistor is set to a value equal to the reference potential based on potentials of a third input terminal and a fourth input terminal that vary between the reference potential and the first potential.
  • a second level shift circuit that performs signal processing so as to fluctuate between the second potential and the second potential, wherein a source of the driving NMOS transistor is provided on the reference potential side.
  • the source of the driving PMOS transistor is set to the second potential, and each level shift circuit is an NMOS transistor having a first source set to the reference potential, a first gate, and a first drain.
  • a second transistor which is an NMOS transistor having a first transistor, a second source set to the reference potential, a second gate, and a second drain; and a third source set to the second potential
  • a third transistor which is a PMOS transistor having a third gate, a third drain connected to the first drain, a fourth source set to the second potential, a fourth gate,
  • a fourth transistor which is a PMOS transistor having a fourth drain connected to a second drain;
  • the second drain of the first level shift circuit is connected to the gate of the driving NMOS transistor, and the fourth drain of the second level shift circuit is connected to the gate of the driving PMOS transistor.
  • a drive circuit which is an NMOS transistor having a first transistor, a
  • FIG. 2 is a circuit diagram of a drive circuit according to the first embodiment.
  • 5 is a timing chart illustrating an operation of the drive circuit according to the first embodiment.
  • FIG. 3 is a diagram illustrating a configuration example of a MOS transistor of the drive circuit according to the first embodiment.
  • FIG. 5 is a diagram illustrating another example of the structure of the MOS transistor of the drive circuit according to the first embodiment.
  • It is a circuit diagram of a drive circuit of a second embodiment.
  • FIG. 9 is a diagram illustrating an example of a current waveform of each unit of the drive circuit according to the second embodiment.
  • FIG. 9 is a diagram illustrating an example of a current waveform of each unit of the drive circuit according to the second embodiment.
  • FIG. 9 is a diagram illustrating an example of a current waveform of each unit of the drive circuit according to the second embodiment.
  • It is a circuit diagram of a drive circuit of a third embodiment.
  • FIG. 13 is a diagram illustrating an equivalent circuit of each variable resistor included in the drive circuit according to the third embodiment.
  • FIG. 9 is a diagram illustrating a configuration example of a P / N type variable resistor included in a drive circuit according to a third embodiment.
  • FIG. 14 is a circuit diagram of a drive circuit according to a fourth embodiment. It is a circuit diagram of a drive circuit of a fifth embodiment.
  • FIG. 1 is a diagram illustrating a system configuration of a motor drive system 1 according to the embodiment.
  • the motor drive system 1 includes an inverter device 2, a linear regulator (LDO: Low Dropout) 3, a CPU (Central Processing Unit) 5, and a three-phase AC motor M.
  • the CPU 5 is an example of a microcontroller.
  • the inverter device 2 includes a three-phase voltage generator 10 and a level shift circuit group 20, generates three-phase AC power, and supplies the three-phase AC power to the three-phase AC motor M.
  • the three-phase AC motor M is provided with a Hall sensor 100 for each phase for detecting the position of the rotor.
  • a voltage of a node or a terminal in a circuit means a potential with reference to a ground potential GND (hereinafter, referred to as “GND potential”).
  • GND potential ground potential
  • the linear regulator 3 lowers the power supply voltage Vcc (+12 V) to a predetermined voltage (+3.3 V in the example of the present embodiment) required for the operation of the CPU 5 and supplies it to the CPU 5.
  • the CPU 5 supplies a pulse signal having an amplitude of 3.3 V to each of the level shift circuits 21 to 23 of the level shift circuit group 20.
  • Each level shift circuit converts the pulse signal from the CPU 5 to a signal level at which the MOS transistor in the three-phase voltage generator 10 can operate.
  • the level shift circuits 21 to 23 correspond to the nodes N11 to N13, respectively, and correspond to output terminals of a drive circuit described later.
  • the three-phase voltage generator 10 of the inverter device 2 includes NMOS transistors Q11, Q21, and Q31 as low-side switches, and PMOS transistors Q12, Q22, and Q32 as high-side switches. Since the three-phase AC motor M may operate at 100% duty in some cases, the three-phase voltage generator 10 uses the high-side switch as a PMOS transistor.
  • the PMOS transistor Q12 and the NMOS transistor Q11 are provided for the U-phase of the three-phase AC power supplied to the three-phase AC motor M.
  • the U-phase voltage Vu which is the U-phase output voltage, is generated by the switching operation of the PMOS transistor Q12 and the NMOS transistor Q11.
  • the PMOS transistor Q22 and the NMOS transistor Q21 are provided for the V phase of the three-phase AC power supplied to the three-phase AC motor M.
  • the switching operation of the PMOS transistor Q22 and the NMOS transistor Q21 generates a V-phase voltage Vv, which is a V-phase output voltage.
  • the PMOS transistor Q32 and the NMOS transistor Q31 are provided for the W phase of the three-phase AC power supplied to the three-phase AC motor M.
  • the switching operation of the PMOS transistor Q32 and the NMOS transistor Q31 generates a W-phase voltage Vw, which is a W-phase output voltage.
  • the sources of the NMOS transistors Q11, Q21, Q31 are set to the ground potential GND.
  • the sources of the PMOS transistors Q12, Q22, Q32 are connected to the power supply voltage Vcc of the inverter device 2.
  • the common drain (node N11) of U-phase NMOS transistor Q11 and PMOS transistor Q12 is connected to one end of a U-phase winding (not shown) of three-phase AC motor M.
  • a common drain (node N12) of the V-phase NMOS transistor Q21 and the PMOS transistor Q22 is connected to one end of a V-phase winding (not shown) of the three-phase AC motor M, and a W-phase NMOS transistor
  • a common drain (node N13) of Q31 and PMOS transistor Q32 is connected to one end of a W-phase winding (not shown) of three-phase AC motor M.
  • the CPU 5 sends signals to the level shift circuits 21 to 23 of the level shift circuit group 20 based on signals Hu, Hv, and Hw indicating the detected values of each phase of the Hall sensor 100 that detects the position of the rotor of the three-phase AC motor M.
  • the duty ratio of the pulse signal to be supplied is determined.
  • the signals Hu, Hv, Hw are sine wave signals having a phase difference of 120 degrees in order.
  • the CPU 5 supplies a pulse signal having the determined duty ratio to each level shift circuit.
  • the amplitude of the pulse signal supplied to each level shift circuit is 3.3 V, which is the same as the operating voltage of the CPU 5.
  • Each level shift circuit of the level shift circuit group 20 converts the level of a pulse signal from the CPU 5 having an amplitude of 3.3 V into a pulse signal having an amplitude of 12 V.
  • the level shift circuit 21 inputs the level-converted pulse signal to each gate of the U-phase NMOS transistor Q11 and PMOS transistor Q12.
  • the level shift circuit 22 inputs a level-converted pulse signal to each gate of the V-phase NMOS transistor Q21 and PMOS transistor Q22.
  • the level shift circuit 23 inputs the level-converted pulse signal to each gate of the W-phase NMOS transistor Q31 and PMOS transistor Q32.
  • NMOS transistors Q11, Q21, Q31, which are low-side switches, and the PMOS transistors Q12, Q22, Q32, which are high-side switches, are controlled by the pulse signals whose levels have been converted by the level shift circuits 21, 22, 23.
  • FIG. 2 shows a circuit configuration of a drive circuit including a level shift circuit 21 and a U-phase NMOS transistor Q11 and a PMOS transistor Q12 corresponding to the level shift circuit 21 in the three-phase voltage generator 10.
  • a drive circuit including a level shift circuit 22, a corresponding V-phase NMOS transistor Q21 and PMOS transistor Q22, and a level shift circuit 23 and a corresponding W-phase NMOS transistor Q31 and PMOS transistor Q32 The drive circuit used is the same as in the case of the U phase. Therefore, only the case of the U phase will be described below, and redundant description of the V phase and the W phase will be omitted.
  • the common drain of the NMOS transistor Q11 (an example of a driving NMOS transistor) and the PMOS transistor Q12 (an example of a driving PMOS transistor) is connected to a three-phase AC motor M as a load.
  • the source of the NMOS transistor Q11 is set to the ground potential GND, and the source of the PMOS transistor Q12 is set to the power supply potential V CC.
  • the level shift circuit 21 controls the NMOS based on the potential of the first input terminal P1 and the potential of the second input terminal P2 which fluctuate between a ground potential GND (an example of a reference potential) and 3.3 V (an example of a first potential). Signal processing is performed so that the potentials of the gates of the transistor Q11 and the PMOS transistor Q12 fluctuate between the ground potential GND and the power supply potential V CC (+12 V; an example of the second potential). Complementary pulse signals varying between the ground potential GND and 3.3 V are input from the CPU 5 to the first input terminal P1 and the second input terminal P2.
  • the level shift circuit 21 includes an NMOS transistor M1 (an example of a first transistor), an NMOS transistor M2 (an example of a second transistor), a PMOS transistor M3 (an example of a third transistor), and a PMOS transistor M4 (an example of a fourth transistor).
  • the NMOS transistor M1 includes a source (an example of a first source) set to a ground potential GND, a gate (an example of a first gate) connected to the first input terminal P1, and a drain (an example of a first drain).
  • the NMOS transistor M2 is connected to a source (an example of a second source) set to the ground potential GND, a gate connected to the second input terminal P2 (an example of the second gate), and a gate of the NMOS transistor Q11.
  • a drain an example of a second drain.
  • the PMOS transistor M3 has a source (an example of a third source) set at the power supply potential VCC , a gate (an example of a third gate), and a drain connected to the drain of the NMOS transistor M1 (an example of a third drain).
  • the PMOS transistor M4 has a source (an example of a fourth source) set to the power supply potential VCC , a gate (an example of a fourth gate), and a drain connected to the gate of the PMOS transistor Q12 (an example of a fourth drain). And The gate of the PMOS transistor M4 is connected to the drain of the NMOS transistor M2. The drain of the NMOS transistor M1 is connected to the gate of the PMOS transistor M4, and the drain of the NMOS transistor M2 is connected to the gate of the PMOS transistor M3.
  • the level shift circuit 21 has a drain resistance Rd1 (an example of a first drain resistance) and a drain resistance Rd2 (an example of a second drain resistance).
  • the drain resistance Rd1 is provided between the drain of the NMOS transistor M1 and the drain of the PMOS transistor M3.
  • the drain resistance Rd2 is provided between the drain of the NMOS transistor M2 and the drain of the PMOS transistor M4.
  • FIG. 3 is a timing chart showing the operation of the drive circuit shown in FIG.
  • the first and second timing charts from the top show the on / off state of the PMOS transistor Q12 and the on / off state of the NMOS transistor Q11, respectively.
  • the third, fourth, and fifth timing charts from the top show the drain voltage Vd1 of the NMOS transistor M1, the drain voltage Vd4 of the PMOS transistor M4, and the drain voltage Vd2 of the NMOS transistor M2, respectively. .
  • FIG. 3 is a timing chart showing the operation of the drive circuit shown in FIG.
  • the first and second timing charts from the top show the on / off state of the PMOS transistor Q12 and the on / off state of the NMOS transistor Q11, respectively.
  • the third, fourth, and fifth timing charts from the top show the drain voltage Vd1 of the NMOS transistor M1, the drain voltage Vd4 of the PMOS transistor M4, and the drain voltage Vd2 of the NMOS transistor M2, respectively. .
  • the sixth and seventh timing charts from the top show the voltage V2 of the second input terminal P2 and the voltage V1 of the first input terminal P1.
  • the maximum value (12 V) of each drain voltage shown in FIG. 3 is a value ignoring the voltage drop due to the ON resistance and the drain resistance of each MOS transistor.
  • the operation example shown in FIG. 3 shows, for the purpose of explanation, a case where the voltage V2 of the second input terminal P2 and the voltage V1 of the first input terminal P1 are pulses and the duty ratio thereof is approximately 50%.
  • the voltage V1 of the first input terminal P1 is 3.3 V (hereinafter, referred to as “H level”)
  • the voltage V2 of the second input terminal P2 is GND level (hereinafter, referred to as “H”). L level). Therefore, from time t0 to before time t1, the NMOS transistor M1 is turned off, the NMOS transistor M2 is turned on, the PMOS transistor M3 is turned on, the PMOS transistor M4 is turned off, the PMOS transistor Q12 is turned on, and the NMOS transistor Q11 is turned off. I have.
  • the voltage V2 of the second input terminal P2 changes from H level to L level.
  • both the NMOS transistors M1 and M2 are connected. Turn off to prevent shoot-through current.
  • the drain voltage Vd2 of the NMOS transistor M2 (that is, the gate of the NMOS transistor Q11) is at the GND level, and the NMOS transistor Q11 is off.
  • the voltage V1 of the first input terminal P1 becomes H level, so that the NMOS transistor M1 is turned on, and as shown in FIG. 3, the drain voltage Vd1 of the NMOS transistor M1 falls from 12V to the GND level.
  • the drain voltage Vd1 reaches the threshold voltage TH1 during the lowering, the voltage of the gate of the PMOS transistor M4 also decreases to the threshold voltage TH1, so that the PMOS transistor M4 is turned on. Therefore, the drain voltage Vd4 of the PMOS transistor M4 rises from the GND level to 12V.
  • the gate of the PMOS transistor Q12 When the drain voltage Vd4 reaches the threshold voltage TH4 during the rise, the gate of the PMOS transistor Q12 also rises to the threshold voltage TH4, so that the PMOS transistor Q12 is turned off.
  • the drain voltage Vd4 of the PMOS transistor M4 rises, the drain voltage Vd2 of the NMOS transistor M2 rises with a delay time determined by the drain resistance Rd2 and the parasitic capacitor.
  • the gate of the NMOS transistor Q11 When the drain voltage Vd2 reaches the threshold voltage TH2, the gate of the NMOS transistor Q11 also rises to the threshold voltage TH2, turning on the NMOS transistor Q11. Note that, since the gate potential of the PMOS transistor M3 increases as the drain voltage Vd2 of the NMOS transistor M2 increases, the PMOS transistor M3 is turned off.
  • the voltage V1 of the first input terminal P1 changes from H level to L level.
  • both the NMOS transistors M1 and M2 are connected. Turn off to prevent shoot-through current.
  • the drain voltage Vd1 of the NMOS transistor M1 maintains the GND level.
  • the voltage V2 of the second input terminal P2 changes from the L level to the H level, so that the NMOS transistor M2 is turned on.
  • the drain voltage Vd2 of the NMOS transistor M2 changes from 12V to the GND level. Descend.
  • the gate of the NMOS transistor Q11 also drops to the threshold voltage TH2, so that the NMOS transistor Q11 is turned off.
  • the drain voltage Vd2 of the NMOS transistors M2 With a decrease of the drain voltage Vd2 of the NMOS transistors M2, also decreases the voltage of the gate of the PMOS transistor M3 connected to the drain of the NMOS transistors M2, the gate-source voltage V GS of the PMOS transistor M3 exceeds the threshold voltage, The PMOS transistor M3 turns on.
  • the drain voltage Vd1 of the NMOS transistor M1 rises with a delay time determined by the drain resistance Rd1 and the parasitic capacitor, as shown in FIG.
  • the gate voltage of the PMOS transistor M4 connected to the drain of the NMOS transistor M1 also becomes the threshold voltage TH1, and the gate-source voltage V GS of the PMOS transistor M4 becomes the threshold voltage. It falls below the voltage. As a result, the PMOS transistor M4 is turned off.
  • the drain voltage Vd4 of the PMOS transistor M4 decreases.
  • the PMOS transistor Q12 also decreases to the threshold voltage TH4, the PMOS transistor Q12 is turned on the gate-source voltage V GS of the PMOS transistor Q12 exceeds the threshold voltage.
  • the voltage V2 of the second input terminal P2 changes from H level to L level.
  • the state of each part at time t5 is the same as the state of each part at time t1, and thereafter, the same operation is repeated.
  • a period in which both the PMOS transistor Q12 and the NMOS transistor Q11 are off is shown as a dead time DT. That is, the dead time DT is a period during which the pulse signals input to the first input terminal P1 and the second input terminal P2 are both at the ground potential GND when the signal level switches.
  • the dead time DT is determined by the dead time dt set by the voltage V1 of the first input terminal P1 and the voltage V2 of the second input terminal P2, and the delay time caused by the drain resistors Rd1, Rd2 and the parasitic capacitor.
  • the driving circuit of the present invention has the following advantageous effects.
  • the NMOS transistor Q11 is on, the NMOS transistor M1 is on, the NMOS transistor M2 is off, the PMOS transistor M3 is off, and the PMOS transistor M4 is on.
  • the current flowing through the PMOS transistor M3, the drain resistor Rd1, and the NMOS transistor M1, and the current flowing through the PMOS transistor M4, the drain resistor Rd2, and the NMOS transistor M2 become zero in a steady state, and low power consumption is realized.
  • the drain of the PMOS transistor M4 is connected to the gate of the PMOS transistor Q12. Therefore, when the voltage V1 of the first input terminal P1 changes from L level to H level (time t2 in FIG. 3), the NMOS transistor M1 turns on and the PMOS transistor M4 turns on, and the gate potential of the PMOS transistor Q12 rises rapidly. As a result, the PMOS transistor Q12 is turned off. That is, the PMOS transistor Q12 can be turned off at high speed.
  • the drive circuit for driving the three-phase AC motor M in the motor drive system 1 of the present embodiment boosts the low-voltage pulse signal of 3.3 V from the CPU 5 to the power supply voltage Vcc (+12 V).
  • the driving MOS transistors are controlled by providing level shift circuits 21 to 23 for driving.
  • Each of the level shift circuits consumes low power, has excellent responsiveness, and operates with low loss, so that the performance can be improved without using a dedicated IC.
  • the drain resistance Rd1 and the drain resistance Rd2 it is not always essential to have the drain resistance Rd1 and the drain resistance Rd2.
  • the dead time DT of the NMOS transistor Q11 and the PMOS transistor Q12 can be provided even when the dead time dt is not set for the input signal. Further, by setting the dead time dt for the input signal, the dead time margin can be expanded.
  • FIG. 4 is a diagram illustrating a structural example of a MOS transistor of the drive circuit according to the present embodiment.
  • FIG. 5 is a diagram illustrating another example of the structure of the MOS transistor of the drive circuit according to the present embodiment. Note that FIG. 4 shows only the NMOS transistor M2, the drain resistor Rd2, and the PMOS transistor M4 in the level shift circuit 21 of the drive circuit shown in FIG. 2, but the NMOS transistor M1, the drain resistor Rd1, and the PMOS transistor M4.
  • the transistor M3 can have a similar structure.
  • the NMOS transistor Q11 and the PMOS transistor Q12 which are driving MOS transistors, have a vertical structure.
  • the drain electrode is provided on the side opposite to the gate electrode and the source electrode. Since the NMOS transistor Q11 and the PMOS transistor Q12 have a common drain connected to the node N11 (see FIG. 1), they can be mounted on the same metal (lead frame). By employing the vertical structure, the on-resistance of the NMOS transistor Q11 and the PMOS transistor Q12 can be reduced.
  • the NMOS transistor M2 and the PMOS transistor M4 included in the level shift circuit 21 have a horizontal structure.
  • the integration degree is increased and the cost is reduced by forming the MOS transistors in the level shift circuit into a horizontal structure on a single chip.
  • the MOS transistors in the level shift circuit may have a vertical structure, and all the MOS transistors of the drive circuit may be configured with only the vertical structure together with the vertical structure of the NMOS transistor Q11 and the PMOS transistor Q12.
  • the maximum rated voltage V GSS between the gate and the source needs to satisfy the power supply voltage Vcc (+12 V).
  • the maximum rated voltage V GSS is about 5V.
  • the gate oxide film can be made thicker by increasing the thickness of the gate oxide film than a general lateral type MOS transistor.
  • the maximum rated voltage V GSS can be increased. That is, the maximum rated voltage V GSS between the gate and the source can be set to 12 V or more even in the case of a MOS transistor having a horizontal structure.
  • a bonding pad region is provided on a chip for a horizontal structure MOS transistor of a level shift circuit, and connection with a vertical structure drive MOS transistor is performed by wire bonding.
  • the structure example of the MOS transistor shown in FIG. 5 has a structure in which a p-well of a MOS transistor having a lateral structure is different from that in FIG. Such a structure may be applied as a MOS transistor having a horizontal structure, or may be combined with the MOS transistor having a vertical structure in FIG.
  • FIG. 6 is a circuit diagram of the drive circuit according to the second embodiment.
  • the drive circuit shown in FIG. 6 differs from the drive circuit shown in FIG. 2 in that a source resistance and a gate resistance are provided for each MOS transistor in the level shift circuit. That is, the level shift circuit 21A of the drive circuit of the present embodiment includes the following resistors.
  • the level shift circuit 21A including all the source resistances Rs1 to Rs4 and the gate resistances Rg1 to Rg4 of each MOS transistor is shown.
  • the present invention is not limited thereto. At least one resistor may be provided.
  • the source resistances Rs1 to Rs4 and the gate resistances Rg1 to Rg4 of each MOS transistor are provided to suppress a through current and a drain current of each MOS transistor.
  • FIGS. 7 to 9 show current waveforms of the respective parts when the on / off of the NMOS transistor Q11 and the PMOS transistor Q12 is switched when the source resistances Rs1 to Rs4 and the gate resistances Rg1 to Rg4 are changed, respectively.
  • the output current I OUT the drain current I Q11 of the drain current I Q12, NMOS transistor Q11 of the PMOS transistors Q12 and shows a drain current I M4D waveforms of the PMOS transistor M4. Since the drain current IM4D of the PMOS transistor M4 is the largest of the drain currents of the MOS transistors in the level shift circuit 21A, only the waveform of the drain current IM4D is shown in FIGS.
  • FIG. 7 to 9 show the case where the drain resistances Rd1 and Rd2 are both 500 ⁇ .
  • FIG. 7 shows a case where the source resistances Rs1 to Rs4 and the gate resistances Rg1 to Rg4 are not set.
  • FIG. 8 shows a case where the source resistances Rs1 and Rs2 are both 50 ⁇ , the source resistances Rs3 and Rs4 are both 100 ⁇ , the gate resistances Rg1 and Rg2 are both 500 ⁇ , and the gate resistances Rg3 and Rg4 are both 100 ⁇ .
  • FIG. 9 shows a case where the drain resistance Rd2 is changed from 500 ⁇ to 2000 ⁇ with respect to the case of FIG.
  • the condition in FIG. 7 is substantially the same as the condition in FIG. 2 when the drain resistances Rd1 and Rd2 are set to 500 ⁇ .
  • the peak current of the drain current IM4D is as high as 800 mA .
  • the peak current of the drain current I M4D becomes 80 mA, and the drain current I M4D becomes about 1/10 compared with the case of FIG.
  • the through current of the NMOS transistor Q11 and the PMOS transistor Q12 increases to 20A. This is because the NMOS transistor Q11 and the PMOS transistor Q12 are simultaneously turned on, and a through current flows. Therefore, by increasing the drain resistance Rd2, as shown in FIG.
  • the through current of the NMOS transistor Q11 and the PMOS transistor Q12 is eliminated, and the drain current I of the PMOS transistor M4 is reduced while the drain current is reduced to a steady current of 600 mA.
  • M4D can be maintained at 80 mA.
  • the through current of the NMOS transistor Q11 and the PMOS transistor Q12 can be reduced by appropriately providing the source resistance and the gate resistance for each MOS transistor in the level shift circuit 21A.
  • the drain current of each MOS transistor in the level shift circuit 21A can be reduced.
  • the presence or absence of the source resistance and / or the gate resistance, and the resistance value when the source resistance and / or the gate resistance are provided are determined by the value of the power supply voltage and the driving MOS transistor. It can be appropriately determined according to the on-resistance and the like.
  • the upper limit value of the resistance value of the source resistance and / or the gate resistance can be determined according to an allowable level of responsiveness to a high-frequency pulse input signal.
  • the source circuit and / or the gate resistance of the MOS transistor in the level shift circuit are provided in the drive circuit of the first embodiment. Current and drain current can be further suppressed.
  • FIG. 10 is a circuit diagram of a drive circuit according to the third embodiment.
  • FIG. 11 is a diagram illustrating an equivalent circuit of each variable resistor included in the drive circuit of the present embodiment.
  • FIG. 12 is a diagram illustrating a configuration example of a P / N type variable resistor included in the drive circuit of the present embodiment.
  • the drive circuit shown in FIG. 10 differs from the drive circuit shown in FIG. 6 in that each MOS transistor in the level shift circuit is provided with a drain variable resistor, a source variable resistor, and a gate variable resistor. That is, the level shift circuit 21B of the drive circuit of the present embodiment includes the following resistors.
  • a drain variable resistor Rd2_pn between the drain of the NMOS transistor M2 and the drain of the PMOS transistor M4 (an example of a second drain variable resistor) Ground potential GND at the node N GND and the source variable resistor Rs1_n between the source of the NMOS transistor M1 (first example of the source variable resistor)
  • a gate variable resistor Rg2_n between the second input terminal P2 and the gate of the NMOS transistor M2 (an example of a second gate variable resist
  • the source variable resistors Rs1_n and Rs2_n and the gate variable resistors Rg1_n and Rg2_n are N-type variable resistors whose equivalent circuits are illustrated in FIG.
  • resistors Ra and Rb are provided in parallel between both ends T1 and T2 of the variable resistor (terminal T2 is a terminal on the high voltage side, and terminal T1 is a terminal on the low voltage side).
  • a switch element SW is provided in series with Rb.
  • the switch element SW can be constituted by, for example, an NMOS transistor. The reason why the switch element SW is provided on the low voltage side in the N-type variable resistor is to enable the gate-source voltage VGS when the switch element SW is turned on to be large.
  • the source variable resistors Rs3_p and Rs4_p are P-type variable resistors whose equivalent circuit is illustrated in FIG.
  • resistors Ra and Rb are provided in parallel between both ends T1 and T2 of the variable resistor (the terminal T2 is a terminal on the high voltage side, and the terminal T1 is a terminal on the low voltage side).
  • a switch element SW is provided in series with Rb.
  • the switch element SW can be constituted by, for example, a PMOS transistor. The reason why the switch element SW is provided on the high voltage side in the P-type variable resistor is to enable a large gate-source voltage V GS when the switch element SW is turned on.
  • the drain variable resistors Rd1_pn, Rd2_pn and the gate variable resistors Rg3_pn, Rg4_pn are P / N type variable resistors whose equivalent circuits are illustrated in FIG. 11C.
  • resistors Ra and Rb are provided in parallel between both ends T1 and T2 of the variable resistor (the terminal T2 is a terminal on the high voltage side, and the terminal T1 is a terminal on the low voltage side).
  • Switch elements SW1 and SW2 are provided in series with Rb.
  • the switch elements SW1 and SW2 can be configured by NMOS transistors and PMOS transistors, respectively.
  • the reason why the switch elements SW1 and SW2 are provided in the drain variable resistor and the gate variable resistor is that the node where the drain variable resistor and the gate variable resistor are set can be on either the low voltage side or the high voltage side.
  • the conduction state of the switch element SW or the switch elements SW1 and SW2 is individually controlled by a control signal from the CPU 5, so that the combined resistance value is Ra or Ra ⁇ Rb / (Ra + Rb). ).
  • the values of the resistors Ra and Rb may be set independently, but it is preferable that the resistor Ra not connected in series with the switch element has a relatively large value.
  • variable resistor illustrated in FIG. 11, an example is shown in which two resistors are provided in parallel and a switch element is provided in series with any one of the resistors, but this is not a limitation.
  • the variable resistance value combined resistance value
  • the variable resistance value can be set to an arbitrary number of possible resistance values.
  • variable resistor illustrated in FIG. 11 an open state is not established between both ends T1 and T2 irrespective of the state of the switch element, but an open state is established between both ends T1 and T2 depending on the state of the switch element. Is also good.
  • a switch element is provided in series with each resistor.
  • a switch element is provided in series with each resistor.
  • the level shift circuit 8 converts the switch control signals sw_off and sw_on (for example, a GND level or a 3.3 V signal) from the CPU 5 into a signal that becomes the GND level or the power supply voltage Vcc (+12 V) The level is converted and input to the gates of the NMOS transistor m5 and the PMOS transistor m6.
  • the circuit configuration of the level shift circuit 8 is the same as that of the level shift circuit 21 in FIG.
  • the switch control signals sw_off and sw_on have a fixed signal level initially set so as to have a desired resistance value, so that the operation of the level shift circuit 8 may be slow. Therefore, the drain resistances rd1 and rd2 of the level shift circuit 8 can be set to a large value, and a through current in the level shift circuit 8 can be suppressed.
  • a level shift circuit 21B including all source variable resistors Rs1_n, Rs2_n, Rs3_p, Rs4_p, gate variable resistors Rg1_n, Rg2_n, Rg3_pn, Rg4_pn, and drain variable resistors Rd1_pn, Rd2_pn of each MOS transistor is shown.
  • the present invention is not limited to this, and at least any one of these resistors may be provided.
  • the variable resistance is provided at the source, the gate, and the drain of each MOS transistor of the level shift circuit 21B, so that the variable resistance is provided according to the load (the three-phase AC motor M).
  • An optimum resistance value that is, a resistance value that suppresses the through current and the drain current and does not deteriorate the response
  • FIG. 13 is a circuit diagram of a drive circuit according to the fourth embodiment.
  • the dead time DT when the transistor Q12 turns from off to on is the same.
  • the drive circuit of the present embodiment shown in FIG. 13 is provided with a level shift circuit independently for the NMOS transistor Q11 and the PMOS transistor Q12. That is, the level shift circuit 21C of the present embodiment includes the first level shift circuit 211 corresponding to the NMOS transistor Q11 and the second level shift circuit 212 corresponding to the PMOS transistor Q12.
  • the first level shift circuit 211 changes the potential of the gate of the NMOS transistor Q11 to the ground potential GND based on the potentials of the first input terminal P11 and the second input terminal P12 that change between the ground potential GND and 3.3V. Signal processing so as to fluctuate between the power supply potential VCC and the power supply potential VCC .
  • the first level shift circuit 211 includes NMOS transistors M11 and M21, PMOS transistors M31 and M41, and drain resistors Rd11 and Rd21.
  • the second level shift circuit 212 changes the potential of the gate of the PMOS transistor Q12 to the ground potential GND based on the potentials of the third input terminal P13 and the fourth input terminal P14 that change between the ground potential GND and 3.3V. Signal processing so as to fluctuate between the power supply potential VCC and the power supply potential VCC .
  • the second level shift circuit 212 includes NMOS transistors M12 and M22, PMOS transistors M32 and M42, and drain resistors Rd12 and Rd22.
  • the operations of the first level shift circuit 211 and the second level shift circuit 212 are the same as those of the level shift circuit 21 in FIG.
  • the timing at which the NMOS transistor Q11 turns from off to on and the timing from on to off. Is determined. That is, when the first input terminal P11 is at H level and the second input terminal P12 is at L level, the NMOS transistor M11 is turned on, the NMOS transistor M21 is turned off, the PMOS transistor M31 is turned off, and the PMOS transistor M41 is turned on. Therefore, the NMOS transistor Q11 turns on.
  • the NMOS transistor M11 when the first input terminal P11 is at L level and the second input terminal P12 is at H level, the NMOS transistor M11 is off, the NMOS transistor M21 is on, the PMOS transistor M31 is on, and the PMOS transistor M41 is off. Therefore, the NMOS transistor Q11 turns off. Further, in the second level shift circuit 212, based on a pulse signal complementarily input to the third input terminal P13 and the fourth input terminal P14, the timing at which the PMOS transistor Q12 turns from off to on and the timing at which the PMOS transistor Q12 turns on , The timing of turning off is determined.
  • the NMOS transistor M12 when the third input terminal P13 is at the H level and the fourth input terminal P14 is at the L level, the NMOS transistor M12 is turned on, the NMOS transistor M22 is turned off, the PMOS transistor M32 is turned off, and the PMOS transistor M42 is turned on. Therefore, the PMOS transistor Q12 is turned off.
  • the NMOS transistor M12 when the third input terminal P13 is at L level and the fourth input terminal P14 is at H level, the NMOS transistor M12 is off, the NMOS transistor M22 is on, the PMOS transistor M32 is on, and the PMOS transistor M42 is off. Therefore, the PMOS transistor Q12 is turned on.
  • the timing of the level change of each signal of the first input terminal P11 and the second input terminal P12 and the timing of the level change of each signal of the third input terminal P13 and the fourth input terminal P14. Can be set individually, so that the dead times of the NMOS transistor Q11 and the PMOS transistor Q12 can be set independently to desired values.
  • FIG. 14 is a circuit diagram of a drive circuit according to the fifth embodiment.
  • the output terminal node N11 in FIG. 1
  • the drive circuit shown in FIG. 2 the output terminal cannot be in a floating state.
  • the drive circuit of the present embodiment shown in FIG. 14 is configured such that the output terminal (node N11 in FIG. 1) is in a floating state when the three-phase AC motor M is started.
  • the drive circuit shown in FIG. 14 is different from the drive circuit shown in FIG. 2 in that a level shifter including a switch element including an NMOS transistor m5 and a PMOS transistor m6 is provided between the drain of the NMOS transistor M2 and the gate of the PMOS transistor M3. And a circuit 21D. With this switch element, the conduction state between the drain of the NMOS transistor M2 and the gate of the PMOS transistor M3 is controlled.
  • the switch control signals sw_off and sw_on (for example, a GND level or a 3.3 V signal) from the CPU 5 are level-converted to a signal that becomes the GND level or the power supply voltage Vcc (+12 V), and are converted to the gates of the NMOS transistor m5 and the PMOS transistor m6. input.
  • the CPU 5 when starting the three-phase AC motor M, the CPU 5 sets the switch control signals sw_off and sw_on to H level (3.3 V) and L level (GND level), respectively. Then, the gate of the NMOS transistor m5 goes to the GND level, and the gate of the PMOS transistor m6 goes to the power supply potential cc, so that both the NMOS transistor m5 and the PMOS transistor m6 are turned off. Therefore, the conduction between the drain of the NMOS transistor M2 and the gate of the PMOS transistor M3 is turned off. At this time, by setting both the signal levels applied to the input terminals P1 and P2 from the CPU 5 to the H level (3.3 V; an example of the first potential), the node N11 which is the output terminal enters a floating state.
  • the operation of the motor drive system including the drive circuit of FIG. 14 is as follows.
  • the switch control signals sw_off and sw_on are set to H level and L level, respectively.
  • the state between the drain of the NMOS transistor M2 and the gate of the PMOS transistor M3 is turned off.
  • the input signals of the first input terminal P1 and the second input terminal P2 are both at H level.
  • the NMOS transistor M1 turns on
  • the gate of the PMOS transistor M4 goes to the GND level
  • the PMOS transistor M4 turns on. Therefore, the PMOS transistor Q12 is turned off.
  • the gate of the PMOS transistor M3 is at the power supply potential cc, so that the PMOS transistor M3 is turned off.
  • the NMOS transistor M2 since the input signal of the second input terminal P2 is at the H level, the NMOS transistor M2 is turned on, the gate potential of the NMOS transistor Q11 becomes the GND level, and the NMOS transistor Q11 is turned off.
  • the drain of the NMOS transistor M2 is at the GND level, but since the drain of the NMOS transistor M2 and the gate of the PMOS transistor M3 are non-conductive, the off state of the PMOS transistor M3 is maintained.
  • both the NMOS transistor Q11 and the PMOS transistor Q12 are turned off, and the node N11 as an output terminal is in a floating state.
  • the output terminal can be brought into a floating state when the three-phase AC motor M is started.
  • the drive circuit capable of setting the output terminal to the floating state when the three-phase AC motor M is started is not limited to the drive circuit shown in FIG. 14, but can be realized by the drive circuit shown in FIG.
  • the CPU 5 sets the first input terminal P11 to L level (ground potential GND) and sets the second input terminal P12 to H level (3.3 V).
  • the third input terminal P13 is set to H level (3.3 V)
  • the fourth input terminal P14 is set to L level (ground potential GND).
  • both the NMOS transistor Q11 is turned off and the PMOS transistor Q12 is turned off. Therefore, the output terminal enters a floating state.
  • each driving MOS transistor of the three-phase voltage generation unit 10 is performed by 120-degree energization based on the position information of the Hall sensor.
  • another energization control method such as 180-degree energization may be applied.

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Abstract

共通のドレインが負荷に接続された駆動用ＮＭＯＳトランジスタおよび駆動用ＰＭＯＳトランジスタと、レベルシフト回路と、を備えた駆動回路が提供される。レベルシフト回路は、ＮＭＯＳトランジスタである第１トランジスタと、ＮＭＯＳトランジスタである第２トランジスタと、第２電位に設定される第３ソースと、ＰＭＯＳトランジスタである第３トランジスタと、ＰＭＯＳトランジスタである第４トランジスタと、を有する。第１トランジスタの第１ドレインと第４トランジスタの第４ゲートとが接続され、第２トランジスタの第２ドレインと第３トランジスタの第３ゲートとが接続される。レベルシフト回路は、駆動用ＮＭＯＳトランジスタおよび駆動用ＰＭＯＳトランジスタにそれぞれ設けられる。

Description

駆動回路、駆動システム
本発明は、駆動回路および駆動システムに関する。
従来、モータを駆動するためのインバータ装置として、マイクロコントローラからの指令に基づき、モータに与える電圧を制御するスイッチ素子に対する信号を生成する専用ＩＣが設けられたものが知られている（例えば、日本国登録公報特許第５６５２２４０号の図１を参照）。
日本国登録公報：特許第５６５２２４０号
モータ等の負荷を駆動する駆動回路において専用ＩＣを設ける場合には、設計の自由度が高いため、専用ＩＣを設けない場合よりも、例えば消費電力、応答性、エネルギー損失等の特性上で有利であるが、コスト面では不利である。したがって、専用ＩＣを用いずに駆動回路を構成することが好ましい。



　また、システム仕様によっては、負荷としてのモータの始動時に、モータに接続される駆動回路の出力端子をフローティング状態とすることがもとめられる。　
そこで、本発明は、負荷をスイッチング駆動する場合に専用ＩＣを用いずに性能向上を実現し、かつ駆動開始時において負荷に対する出力端子をフローティング状態とすることができるようにすることを目的とする。
本願の例示的な第１発明は、共通のドレインが負荷に接続された駆動用ＮＭＯＳトランジスタおよび駆動用ＰＭＯＳトランジスタと、基準電位と前記基準電位よりも高い第１電位との間で変動する第１入力端子および第２入力端子の電位に基づいて、前記駆動用ＮＭＯＳトランジスタのゲートの電位が、前記基準電位と前記第１電位よりも高い第２電位との間で変動するように信号処理する第１レベルシフト回路と、前記基準電位と前記第１電位との間で変動する第３入力端子および第４入力端子の電位に基づいて、前記駆動用ＰＭＯＳトランジスタのゲートの電位が、前記基準電位と前記第２電位との間で変動するように信号処理する第２レベルシフト回路と、を備え、前記駆動用ＮＭＯＳトランジスタのソースが前記基準電位側に設けられ、前記駆動用ＰＭＯＳトランジスタのソースが前記第２電位に設定され、各レベルシフト回路は、前記基準電位に設定される第１ソースと、第１ゲートと、第１ドレインと、を有するＮＭＯＳトランジスタである第１トランジスタと、前記基準電位に設定される第２ソースと、第２ゲートと、第２ドレインと、を有するＮＭＯＳトランジスタである第２トランジスタと、前記第２電位に設定される第３ソースと、第３ゲートと、前記第１ドレインに接続される第３ドレインと、を有するＰＭＯＳトランジスタである第３トランジスタと、前記第２電位に設定される第４ソースと、第４ゲートと、前記第２ドレインに接続される第４ドレインと、を有するＰＭＯＳトランジスタである第４トランジスタと、を有し、前記第１ドレインと前記第４ゲートとが接続され、前記第２ドレインと前記第３ゲートとが接続され、前記第１レベルシフト回路の前記第１ゲートが前記第１入力端子に接続され、前記第１レベルシフト回路の前記第２ゲートが前記第２入力端子に接続され、前記第２レベルシフト回路の前記第１ゲートが前記第３入力端子に接続され、前記第２レベルシフト回路の前記第２ゲートが前記第４入力端子に接続され、前記第１レベルシフト回路の前記第２ドレインが前記駆動用ＮＭＯＳトランジスタのゲートに接続され、前記第２レベルシフト回路の前記第４ドレインが前記駆動用ＰＭＯＳトランジスタのゲートに接続される、駆動回路である。
本発明によれば、負荷をスイッチング駆動する場合に専用ＩＣを用いずに性能向上を実現し、かつ駆動開始時において負荷に対する出力端子をフローティング状態とすることができる。
第１の実施形態のモータ駆動システムのシステム構成を示す図である。 第１の実施形態の駆動回路の回路図である。 第１の実施形態の駆動回路の動作を示すタイミングチャートである。 第１の実施形態の駆動回路のＭＯＳトランジスタの構造例を示す図である。 第１の実施形態の駆動回路のＭＯＳトランジスタの別の構造例を示す図である。 第２の実施形態の駆動回路の回路図である。 第２の実施形態の駆動回路の各部の電流波形の一例を示す図である。 第２の実施形態の駆動回路の各部の電流波形の一例を示す図である。 第２の実施形態の駆動回路の各部の電流波形の一例を示す図である。 第３の実施形態の駆動回路の回路図である。 第３の実施形態の駆動回路に含まれる各可変抵抗の等価回路を示す図である。 第３の実施形態の駆動回路に含まれるＰ／Ｎ型可変抵抗の構成例を示す図である。 第４の実施形態の駆動回路の回路図である。 第５の実施形態の駆動回路の回路図である。
以下、本発明の駆動システムの実施形態であるモータ駆動システムについて説明する。　



　（１）第１の実施形態



　（１－１）システム構成



　以下、本発明のモータ駆動システムの一実施形態について図面を参照して説明する。



  図１は、実施形態のモータ駆動システム１のシステム構成を示す図である。モータ駆動システム１は、インバータ装置２、リニアレギュレータ（ＬＤＯ：Low Dropout）３、ＣＰＵ（Central Processing Unit）５、および、３相交流モータＭを備える。ＣＰＵ５は、マイクロコントローラの例である。



　インバータ装置２は、３相電圧生成部１０およびレベルシフト回路群２０を備え、３相交流電力を発生させて３相交流モータＭに供給する。３相交流モータＭには、回転子の位置を検出する相ごとのホールセンサ１００が取り付けられている。　
以下の説明において、回路内のノードまたは端子の電圧は、グランド電位ＧＮＤ（以下の説明では、「ＧＮＤ電位」とする。）を基準とした電位を意味している。例えば、インバータ装置２において最も高い電位は電源電位ＶＣＣ（＋１２Ｖ）であるが、ＧＮＤ電位は０Ｖとみなしてよいため、適宜、「電源電圧Ｖｃｃ」ともいう。



　リニアレギュレータ３は、電源電圧Ｖｃｃ（＋１２Ｖ）をＣＰＵ５が動作するのに必要となる所定の電圧（本実施形態の例では、＋３．３Ｖ）まで低下させてＣＰＵ５に供給する。



　ＣＰＵ５は、レベルシフト回路群２０のレベルシフト回路２１～２３の各々に対して、振幅が３．３Ｖのパルス信号を供給する。各レベルシフト回路は、ＣＰＵ５からのパルス信号を、３相電圧生成部１０内のＭＯＳトランジスタを動作可能となる信号レベルに変換する。



　図１では、レベルシフト回路２１～２３がそれぞれ、ノードＮ１１～Ｎ１３に対応しており、それぞれ後述する駆動回路の出力端子に相当する。　



　（１－２）インバータ装置２の構成



　以下、インバータ装置２の構成を詳細に説明する。



　図１に示すように、インバータ装置２の３相電圧生成部１０は、ローサイドスイッチとしてのＮＭＯＳトランジスタＱ１１，Ｑ２１，Ｑ３１、および、ハイサイドスイッチとしてのＰＭＯＳトランジスタＱ１２，Ｑ２２，Ｑ３２を備える。３相交流モータＭは１００％デューティで動作する場合もあるため、３相電圧生成部１０は、ハイサイドスイッチをＰＭＯＳトランジスタとしている。　
本実施形態では、ＰＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１１は、３相交流モータＭに供給される３相交流電力のＵ相に対して設けられる。ＰＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１１とがスイッチング動作を行うことによりＵ相の出力電圧であるＵ相電圧Ｖｕが生成される。



　同様に、ＰＭＯＳトランジスタＱ２２とＮＭＯＳトランジスタＱ２１は、３相交流モータＭに供給される３相交流電力のＶ相に対して設けられる。ＰＭＯＳトランジスタＱ２２とＮＭＯＳトランジスタＱ２１とがスイッチング動作を行うことによりＶ相の出力電圧であるＶ相電圧Ｖｖが生成される。ＰＭＯＳトランジスタＱ３２とＮＭＯＳトランジスタＱ３１は、３相交流モータＭに供給される３相交流電力のＷ相に対して設けられる。ＰＭＯＳトランジスタＱ３２とＮＭＯＳトランジスタＱ３１とがスイッチング動作を行うことによりＷ相の出力電圧であるＷ相電圧Ｖｗが生成される。　
ＮＭＯＳトランジスタＱ１１，Ｑ２１，Ｑ３１のソースは、グランド電位ＧＮＤに設定されている。ＰＭＯＳトランジスタＱ１２，Ｑ２２，Ｑ３２のソースは、インバータ装置２の電源電圧Ｖｃｃに接続されている。　
Ｕ相のＮＭＯＳトランジスタＱ１１とＰＭＯＳトランジスタＱ１２の共通のドレイン（ノードＮ１１）は、３相交流モータＭのＵ相の巻線（図示せず）の一端に接続される。同様に、Ｖ相のＮＭＯＳトランジスタＱ２１とＰＭＯＳトランジスタＱ２２の共通のドレイン（ノードＮ１２）は、３相交流モータＭのＶ相の巻線（図示せず）の一端に接続され、Ｗ相のＮＭＯＳトランジスタＱ３１とＰＭＯＳトランジスタＱ３２の共通のドレイン（ノードＮ１３）は、３相交流モータＭのＷ相の巻線（図示せず）の一端に接続される。　
ＣＰＵ５は、３相交流モータＭの回転子の位置を検出するホールセンサ１００の各相の検出値を示す信号Ｈｕ，Ｈｖ，Ｈｗに基づいて、レベルシフト回路群２０のレベルシフト回路２１～２３に供給するパルス信号のデューティ比を決定する。なお、信号Ｈｕ，Ｈｖ，Ｈｗは、順に１２０度ずつ位相差がある正弦波信号である。ＣＰＵ５は、決定したデューティ比のパルス信号を各レベルシフト回路に供給する。各レベルシフト回路に供給されるパルス信号の振幅は、ＣＰＵ５の動作電圧と同一の３．３Ｖである。　
レベルシフト回路群２０の各レベルシフト回路は、振幅３．３ＶのＣＰＵ５からのパルス信号を振幅１２Ｖのパルス信号にレベル変換する。レベルシフト回路２１は、Ｕ相のＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２の各ゲートに対してレベル変換したパルス信号を入力する。レベルシフト回路２２は、Ｖ相のＮＭＯＳトランジスタＱ２１およびＰＭＯＳトランジスタＱ２２の各ゲートに対してレベル変換したパルス信号を入力する。レベルシフト回路２３は、Ｗ相のＮＭＯＳトランジスタＱ３１およびＰＭＯＳトランジスタＱ３２の各ゲートに対してレベル変換したパルス信号を入力する。



　レベルシフト回路２１，２２，２３によってレベル変換されたパルス信号によって、ローサイドスイッチであるＮＭＯＳトランジスタＱ１１，Ｑ２１，Ｑ３１およびハイサイドスイッチであるＰＭＯＳトランジスタＱ１２，Ｑ２２，Ｑ３２の動作が制御される。　



　（１－３）レベルシフト回路群２０の構成



　以下、レベルシフト回路群２０の構成について、図２を参照してさらに詳しく説明する。図２は、レベルシフト回路２１と、３相電圧生成部１０においてレベルシフト回路２１に対応するＵ相のＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２と、を備えた駆動回路の回路構成を示している。



　レベルシフト回路２２と、対応するＶ相のＮＭＯＳトランジスタＱ２１およびＰＭＯＳトランジスタＱ２２と、を備えた駆動回路、および、レベルシフト回路２３と、対応するＷ相のＮＭＯＳトランジスタＱ３１およびＰＭＯＳトランジスタＱ３２と、を備えた駆動回路は、Ｕ相の場合と同じである。そのため、以下ではＵ相の場合についてのみ説明し、Ｖ相およびＷ相についての重複説明は省略する。　
ＮＭＯＳトランジスタＱ１１（駆動用ＮＭＯＳトランジスタの例）およびＰＭＯＳトランジスタＱ１２（駆動用ＰＭＯＳトランジスタの例）の共通のドレインが、負荷としての３相交流モータＭに接続される。ＮＭＯＳトランジスタＱ１１のソースがグランド電位ＧＮＤに設定され、ＰＭＯＳトランジスタＱ１２のソースが電源電位ＶＣＣに設定される。　
レベルシフト回路２１は、グランド電位ＧＮＤ（基準電位の例）と３．３Ｖ（第１電位の例）との間で変動する第１入力端子Ｐ１および第２入力端子Ｐ２の電位に基づいて、ＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２のゲートの電位が、グランド電位ＧＮＤと電源電位ＶＣＣ（＋１２Ｖ；第２電位の例）との間で変動するように信号処理する。



　第１入力端子Ｐ１と第２入力端子Ｐ２には、ＣＰＵ５から、グランド電位ＧＮＤと３．３Ｖの間で変動する互いに相補的なパルス信号が入力される。　
レベルシフト回路２１は、ＮＭＯＳトランジスタＭ１（第１トランジスタの例）と、ＮＭＯＳトランジスタＭ２（第２トランジスタの例）と、ＰＭＯＳトランジスタＭ３（第３トランジスタの例）と、ＰＭＯＳトランジスタＭ４（第４トランジスタの例）とを有する。



　ＮＭＯＳトランジスタＭ１は、グランド電位ＧＮＤに設定されるソース（第１ソースの例）と、第１入力端子Ｐ１に接続されるゲート（第１ゲートの例）と、ドレイン（第１ドレインの例）と、を有する。



　ＮＭＯＳトランジスタＭ２は、グランド電位ＧＮＤに設定されるソース（第２ソースの例）と、第２入力端子Ｐ２に接続されるゲート（第２ゲートの例）と、ＮＭＯＳトランジスタＱ１１のゲートに接続されるドレイン（第２ドレインの例）と、を有する。



　ＰＭＯＳトランジスタＭ３は、電源電位ＶＣＣに設定されるソース（第３ソースの例）と、ゲート（第３ゲートの例）と、ＮＭＯＳトランジスタＭ１のドレインに接続されるドレイン（第３ドレインの例）と、を有する。



　ＰＭＯＳトランジスタＭ４は、電源電位ＶＣＣに設定されるソース（第４ソースの例）と、ゲート（第４ゲートの例）と、ＰＭＯＳトランジスタＱ１２のゲートに接続されるドレイン（第４ドレインの例）と、を有する。ＰＭＯＳトランジスタＭ４のゲートは、ＮＭＯＳトランジスタＭ２のドレインに接続される。



　ＮＭＯＳトランジスタＭ１のドレインとＰＭＯＳトランジスタＭ４のゲートとが接続され、ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ３のゲートとが接続される。　
レベルシフト回路２１は、ドレイン抵抗Ｒｄ１（第１ドレイン抵抗の例）とドレイン抵抗Ｒｄ２（第２ドレイン抵抗の例）を有する。ドレイン抵抗Ｒｄ１は、ＮＭＯＳトランジスタＭ１のドレインとＰＭＯＳトランジスタＭ３のドレインとの間に設けられる。ドレイン抵抗Ｒｄ２は、ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ４のドレインとの間に設けられる。　



　（１－４）駆動回路の動作



　次に、レベルシフト回路２１と、ＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２と、を備えた駆動回路の動作について、図３を参照して説明する。図３は、図２に示す駆動回路の動作を示すタイミングチャートである。図３において、上から１番目と２番目のタイミングチャートは、それぞれ、ＰＭＯＳトランジスタＱ１２のオン／オフの状態、ＮＭＯＳトランジスタＱ１１のオン／オフの状態を示している。図３において、上から３番目、４番目、および５番目のタイミングチャートは、それぞれ、ＮＭＯＳトランジスタＭ１のドレイン電圧Ｖｄ１、ＰＭＯＳトランジスタＭ４のドレイン電圧Ｖｄ４、およびＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２を示している。図３において、上から６番目と７番目のタイミングチャートは、第２入力端子Ｐ２の電圧Ｖ２と第１入力端子Ｐ１の電圧Ｖ１を示している。



　なお、図３に示す各ドレイン電圧の最大値（１２Ｖ）は、各ＭＯＳトランジスタのオン抵抗およびドレイン抵抗による電圧降下分を無視した値である。　
図３に示す動作例では、説明の目的で、第２入力端子Ｐ２の電圧Ｖ２と第１入力端子Ｐ１の電圧Ｖ１がパルスであり、そのデューティ比が概ね５０％である場合を示している。　
時刻ｔ０から時刻ｔ１に達する前まで、第１入力端子Ｐ１の電圧Ｖ１が３．３Ｖ（以下、「Ｈレベル」という。）であり、第２入力端子Ｐ２の電圧Ｖ２がＧＮＤレベル（以下、「Ｌレベル」という。）である。そのため、時刻ｔ０から時刻ｔ１に達する前まで、ＮＭＯＳトランジスタＭ１がオフ、ＮＭＯＳトランジスタＭ２がオン、ＰＭＯＳトランジスタＭ３がオン、ＰＭＯＳトランジスタＭ４がオフ、ＰＭＯＳトランジスタＱ１２がオン、ＮＭＯＳトランジスタＱ１１がオフとなっている。　
時刻ｔ１になると、第２入力端子Ｐ２の電圧Ｖ２がＨレベルからＬレベルとなる。時刻ｔ１から時刻ｔ２に達するまでの期間（デッドタイムｄｔ）は、第１入力端子Ｐ１の電圧Ｖ１と第２入力端子Ｐ２の電圧Ｖ２を共にＬレベルとすることで、ＮＭＯＳトランジスタＭ１，Ｍ２を共にオフとし、貫通電流を防止する。



　このとき、ＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２（つまり、ＮＭＯＳトランジスタＱ１１のゲート）はＧＮＤレベルであり、ＮＭＯＳトランジスタＱ１１はオフである。　
時刻ｔ２になると、第１入力端子Ｐ１の電圧Ｖ１がＨレベルとなるため、ＮＭＯＳトランジスタＭ１がオンとなり、図３に示すように、ＮＭＯＳトランジスタＭ１のドレイン電圧Ｖｄ１が１２ＶからＧＮＤレベルに下降する。その下降途中でドレイン電圧Ｖｄ１が閾値電圧ＴＨ１に達すると、ＰＭＯＳトランジスタＭ４のゲートの電圧も閾値電圧ＴＨ１まで低下することによって、ＰＭＯＳトランジスタＭ４がオンとなる。そのため、ＰＭＯＳトランジスタＭ４のドレイン電圧Ｖｄ４がＧＮＤレベルから１２Ｖに上昇する。その上昇の途中でドレイン電圧Ｖｄ４が閾値電圧ＴＨ４に達すると、ＰＭＯＳトランジスタＱ１２のゲートも閾値電圧ＴＨ４まで上昇することによって、ＰＭＯＳトランジスタＱ１２がオフとなる。



　他方、ＰＭＯＳトランジスタＭ４のドレイン電圧Ｖｄ４の上昇に伴って、ドレイン抵抗Ｒｄ２と寄生キャパシタによって定まる遅延時間遅れて、ＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２が上昇する。ドレイン電圧Ｖｄ２が閾値電圧ＴＨ２に達すると、ＮＭＯＳトランジスタＱ１１のゲートも閾値電圧ＴＨ２まで上昇することによってＮＭＯＳトランジスタＱ１１がオンとなる。



　なお、ＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２が上昇に伴ってＰＭＯＳトランジスタＭ３のゲート電位が上昇するため、ＰＭＯＳトランジスタＭ３がオフとなる。　
時刻ｔ３になると、第１入力端子Ｐ１の電圧Ｖ１がＨレベルからＬレベルとなる。時刻ｔ３から時刻ｔ４に達するまでの期間（デッドタイムｄｔ）は、第１入力端子Ｐ１の電圧Ｖ１と第２入力端子Ｐ２の電圧Ｖ２を共にＬレベルとすることで、ＮＭＯＳトランジスタＭ１，Ｍ２を共にオフとし、貫通電流を防止する。



　このとき、ＮＭＯＳトランジスタＭ１のドレイン電圧Ｖｄ１はＧＮＤレベルを維持している。　
時刻ｔ４になると、第２入力端子Ｐ２の電圧Ｖ２がＬレベルからＨレベルとなるため、ＮＭＯＳトランジスタＭ２がオンとなり、図３に示すように、ＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２が１２ＶからＧＮＤレベルに下降する。その下降途中でドレイン電圧Ｖｄ２が閾値電圧ＴＨ２に達すると、ＮＭＯＳトランジスタＱ１１のゲートも閾値電圧ＴＨ２まで低下することによってＮＭＯＳトランジスタＱ１１がオフとなる。



　ＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２の低下に伴って、ＮＭＯＳトランジスタＭ２のドレインに接続されたＰＭＯＳトランジスタＭ３のゲートの電圧も低下し、ＰＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳが閾値電圧を超えると、ＰＭＯＳトランジスタＭ３がオンとなる。ＰＭＯＳトランジスタＭ３がオンになると、ドレイン抵抗Ｒｄ１と寄生キャパシタによって定まる遅延時間遅れて、図３に示すように、ＮＭＯＳトランジスタＭ１のドレイン電圧Ｖｄ１が上昇する。その上昇の途中でドレイン電圧Ｖｄ１が閾値電圧ＴＨ１に達すると、ＮＭＯＳトランジスタＭ１のドレインに接続されたＰＭＯＳトランジスタＭ４のゲート電圧も閾値電圧ＴＨ１になり、ＰＭＯＳトランジスタＭ４のゲートソース間電圧ＶＧＳが閾値電圧より低下する。その結果、ＰＭＯＳトランジスタＭ４がオフとなる。



　ＰＭＯＳトランジスタＭ４がオフになると、ＰＭＯＳトランジスタＭ４のドレイン電圧Ｖｄ４が低下する。ドレイン電圧Ｖｄ４が閾値電圧ＴＨ４まで低下すると、ＰＭＯＳトランジスタＱ１２も閾値電圧ＴＨ４まで低下し、ＰＭＯＳトランジスタＱ１２のゲートソース間電圧ＶＧＳが閾値電圧を超えてＰＭＯＳトランジスタＱ１２がオンとなる。　
時刻ｔ５になると、第２入力端子Ｐ２の電圧Ｖ２がＨレベルからＬレベルとなる。時刻ｔ５の各部の状態は時刻ｔ１の各部の状態と同じであり、以後、同じ動作を繰り返す。



　図３では、ＰＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１１が共にオフである期間をデッドタイムＤＴとして示している。つまり、デッドタイムＤＴは、第１入力端子Ｐ１と第２入力端子Ｐ２に入力されるパルス信号が、信号レベルが切り替わるときにおいて、共にグランド電位ＧＮＤとなる期間である。デッドタイムＤＴは、第１入力端子Ｐ１の電圧Ｖ１と第２入力端子Ｐ２の電圧Ｖ２において設定されるデッドタイムｄｔと、ドレイン抵抗Ｒｄ１，Ｒｄ２および寄生キャパシタによって生ずる遅延時間とによって決定される。　
図２および図３を参照して説明したように、本願発明の駆動回路には以下の有利な効果がある。



　(i) ＰＭＯＳトランジスタＱ１２がオン時には、ＮＭＯＳトランジスタＭ１がオフ、ＮＭＯＳトランジスタＭ２がオン、ＰＭＯＳトランジスタＭ３がオン、ＰＭＯＳトランジスタＭ４がオフとなる。また、ＮＭＯＳトランジスタＱ１１がオン時には、ＮＭＯＳトランジスタＭ１がオン、ＮＭＯＳトランジスタＭ２がオフ、ＰＭＯＳトランジスタＭ３がオフ、ＰＭＯＳトランジスタＭ４がオンとなる。そのため、ＰＭＯＳトランジスタＭ３、ドレイン抵抗Ｒｄ１、ＮＭＯＳトランジスタＭ１を流れる電流、および、ＰＭＯＳトランジスタＭ４、ドレイン抵抗Ｒｄ２，ＮＭＯＳトランジスタＭ２に流れる電流は、定常時にはゼロとなり、低消費電力化が実現する。　



　(ii) 図２の駆動回路では、ＰＭＯＳトランジスタＭ４のドレインがＰＭＯＳトランジスタＱ１２のゲートに接続されている。そのため、第１入力端子Ｐ１の電圧Ｖ１がＬレベルからＨレベルになるときには（図３の時刻ｔ２）、ＮＭＯＳトランジスタＭ１オン、ＰＭＯＳトランジスタＭ４オンとなり、ＰＭＯＳトランジスタＱ１２のゲート電位が急速に上昇することで、ＰＭＯＳトランジスタＱ１２がオフになる。すなわち、ＰＭＯＳトランジスタＱ１２を高速にオフとすることができる。　



　(iii) ＮＭＯＳトランジスタＱ１１のオン時には、ＮＭＯＳトランジスタＭ１がオン、ＮＭＯＳトランジスタＭ２がオフ、ＰＭＯＳトランジスタＭ３オフ、ＰＭＯＳトランジスタＭ４がオンとなる。そのため、ＮＭＯＳトランジスタＱ１１のゲートソース間電圧ＶＧＳは、入力電圧の３．３Ｖではなく電源電圧Ｖｃｃ（＋１２Ｖ）となる。よって、ＮＭＯＳトランジスタＱ１１のオン抵抗を低い値とすることができ、損失低減に寄与する。　
以上説明したように、本実施形態のモータ駆動システム１において３相交流モータＭを駆動するための駆動回路は、ＣＰＵ５からの３．３Ｖの低電力のパルス信号を電源電圧Ｖｃｃ（＋１２Ｖ）まで昇圧させるレベルシフト回路２１～２３を設けることによって駆動用ＭＯＳトランジスタを制御する。そして、各レベルシフト回路は、低消費電力であり、応答性に優れ、かつ低損失にて動作することから、専用ＩＣを用いずに性能向上を実現することができる。　
上述した実施形態の駆動回路において、ドレイン抵抗Ｒｄ１とドレイン抵抗Ｒｄ２を有することは必ずしも必須ではない。しかし、ドレイン抵抗Ｒｄ１とドレイン抵抗Ｒｄ２を設けることで、入力信号にデッドタイムｄｔを設定しない場合でも、ＮＭＯＳトランジスタＱ１１とＰＭＯＳトランジスタＱ１２のデッドタイムＤＴを設けることが可能となる。さらに入力信号にデッドタイムｄｔを設定することで、デッドタイムのマージンを拡大することができる。　



　（１－５）ＭＯＳトランジスタの構造



　本実施形態の駆動回路における好ましいＭＯＳトランジスタの構造について、図４および図５を参照して説明する。図４は、本実施形態の駆動回路のＭＯＳトランジスタの構造例を示す図である。図５は、本実施形態の駆動回路のＭＯＳトランジスタの別の構造例を示す図である。



　なお、図４では、図２に示す駆動回路のレベルシフト回路２１のうちＮＭＯＳトランジスタＭ２、ドレイン抵抗Ｒｄ２、および、ＰＭＯＳトランジスタＭ４のみを示しているが、ＮＭＯＳトランジスタＭ１、ドレイン抵抗Ｒｄ１、および、ＰＭＯＳトランジスタＭ３についても同様の構造とすることができる。　
図４に示すＭＯＳトランジスタの構造例では、駆動用ＭＯＳトランジスタであるＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２を縦型構造としている。縦型構造では、図４に示すように、ドレイン電極がゲート電極およびソース電極と反対側に設けられる。ＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２は共通のドレインがノードＮ１１（図１参照）に接続されているため、同一の金属（リードフレーム）上に実装することができる。



　縦型構造を採用することでＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２のオン抵抗を低くすることができる。　
他方、図４に示すＭＯＳトランジスタの構造例では、レベルシフト回路２１に含まれるＮＭＯＳトランジスタＭ２およびＰＭＯＳトランジスタＭ４を横型構造としている。後述する実施形態で明らかとなるように、レベルシフト回路を多数設ける場合があるため、レベルシフト回路内のＭＯＳトランジスタを横型構造として１チップ化することにより集積度が上がり、低コスト化を図ることができる。



　なお、レベルシフト回路内のＭＯＳトランジスタを縦型構造とし、縦型構造のＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２と合わせて駆動回路のすべてのＭＯＳトランジスタを縦型構造のみで構成してもよい。　
なお、ＮＭＯＳトランジスタＭ２およびＰＭＯＳトランジスタＭ４では、ゲートソース間最大定格電圧ＶＧＳＳが電源電圧Ｖｃｃ（＋１２Ｖ）を満足する必要があるが、一般的なＩＣ内部の横型構造のＭＯＳトランジスタの場合、ゲートソース間最大定格ＶＧＳＳは５Ｖ程度である。しかし、図２に示すレベルシフト回路２１の各ＭＯＳトランジスタでは、大きな駆動能力や低オン抵抗を必要としないため、一般的な横型構造のＭＯＳトランジスタよりもゲート酸化膜を厚くすることでゲートソース間最大定格電圧ＶＧＳＳを大きくすることができる。すなわち、横型構造のＭＯＳトランジスタであってもゲートソース間最大定格電圧ＶＧＳＳを１２Ｖ以上とすることができる。　
ＮＭＯＳトランジスタＭ２およびＰＭＯＳトランジスタＭ４のｐ型基板はＧＮＤ電位であるため、ＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２のリードフレームとは分離する必要がある。そのため、レベルシフト回路の横型構造のＭＯＳトランジスタ用のチップにボンディングパッド領域を設け、縦型構造の駆動用ＭＯＳトランジスタとの結線をワイヤボンディングで行う。　
図５に示すＭＯＳトランジスタの構造例では、図４に対して横型構造のＭＯＳトランジスタのｐウェルがない構造となっている。かかる構造を横型構造のＭＯＳトランジスタとして適用してもよく、図４の縦型構造のＭＯＳトランジスタと組み合わせることもできる。　



　（２）第２の実施形態



　次に、第２の実施形態のモータ駆動システムについて説明する。本実施形態のモータ駆動システムの全体構成は、図１に示したものと同じであり、駆動回路が図２に示したものと異なる。



　図６は、第２の実施形態の駆動回路の回路図である。図６に示す駆動回路が図２に示した駆動回路と異なる点は、レベルシフト回路内の各ＭＯＳトランジスタにソース抵抗およびゲート抵抗が設けられる点にある。すなわち、本実施形態の駆動回路のレベルシフト回路２１Ａでは、以下の抵抗を備える。　



　・グランド電位ＧＮＤのノードＮＧＮＤとＮＭＯＳトランジスタＭ１のソースの間のソース抵抗Ｒｓ１（第１ソース抵抗の例）



　・第１入力端子Ｐ１とＮＭＯＳトランジスタＭ１のゲートとの間のゲート抵抗Ｒｇ１（第１ゲート抵抗の例）



　・グランド電位ＧＮＤのノードＮＧＮＤとＮＭＯＳトランジスタＭ２のソースとの間のソース抵抗Ｒｓ２（第２ソース抵抗の例）



　・第２入力端子Ｐ２とＮＭＯＳトランジスタＭ２のゲートとの間のゲート抵抗Ｒｇ２（第２ゲート抵抗の例）



　・電源電位ＶｃｃのノードＮＶＣＣとＰＭＯＳトランジスタＭ３のソースとの間のソース抵抗Ｒｓ３（第３ソース抵抗の例）



　・ＰＭＯＳトランジスタＭ３のゲートとＮＭＯＳトランジスタＭ２のドレインとの間のゲート抵抗Ｒｇ３（第３ゲート抵抗の例）



　・電源電位ＶｃｃのノードＮＶＣＣとＰＭＯＳトランジスタＭ４のソースとの間のソース抵抗Ｒｓ４（第４ソース抵抗の例）



　・ＰＭＯＳトランジスタＭ４のゲートとＮＭＯＳトランジスタＭ１のドレインとの間のゲート抵抗Ｒｇ４（第４ゲート抵抗の例）


なお、図６に示す例では、各ＭＯＳトランジスタのソース抵抗Ｒｓ１～Ｒｓ４およびゲート抵抗Ｒｇ１～Ｒｇ４をすべて備えるレベルシフト回路２１Ａを示しているが、その限りではなく、これらの抵抗のうち、少なくともいずれか１つの抵抗を備えていればよい。



　本実施形態において、各ＭＯＳトランジスタのソース抵抗Ｒｓ１～Ｒｓ４およびゲート抵抗Ｒｇ１～Ｒｇ４を設けているのは、貫通電流および各ＭＯＳトランジスタのドレイン電流を抑制するためである。　
図７～図９はそれぞれ、ソース抵抗Ｒｓ１～Ｒｓ４およびゲート抵抗Ｒｇ１～Ｒｇ４を変化させた場合に、ＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２のオン／オフが切り替わるときの各部の電流波形を示している。具体的には、出力電流ＩＯＵＴ、ＰＭＯＳトランジスタＱ１２のドレイン電流ＩＱ１２、ＮＭＯＳトランジスタＱ１１のドレイン電流ＩＱ１１、および、ＰＭＯＳトランジスタＭ４のドレイン電流ＩＭ４Ｄの波形を示している。なお、レベルシフト回路２１Ａ内のＭＯＳトランジスタのドレイン電流の中で、ＰＭＯＳトランジスタＭ４のドレイン電流ＩＭ４Ｄが最も大きいため、図７～図９では、ドレイン電流ＩＭ４Ｄの波形のみを示している。　
図７～図９は、すべてドレイン抵抗Ｒｄ１，Ｒｄ２が共に５００Ωの場合である。図７は、ソース抵抗Ｒｓ１～Ｒｓ４およびゲート抵抗Ｒｇ１～Ｒｇ４が設定されていない場合を示している。



　図８は、ソース抵抗Ｒｓ１，Ｒｓ２が共に５０Ωであり、ソース抵抗Ｒｓ３，Ｒｓ４が共に１００Ωであり、ゲート抵抗Ｒｇ１，Ｒｇ２が共に５００Ωであり、ゲート抵抗Ｒｇ３，Ｒｇ４が共に１００Ωである場合を示している。



　図９は、図８の場合に対してドレイン抵抗Ｒｄ２を５００Ωから２０００Ωに変更した場合を示している。　
図７の場合は実質的に、図２においてドレイン抵抗Ｒｄ１，Ｒｄ２を５００Ωとした場合と同じ条件である。この場合、ドレイン電流ＩＭ４Ｄのピーク電流は８００ｍＡと高い値となっている。



　それに対して、図８では、ソース抵抗およびゲート抵抗を設定することにより、ドレイン電流ＩＭ４Ｄのピーク電流が８０ｍＡとなって図７の場合と比較してドレイン電流ＩＭ４Ｄが１０分の１程度となるが、ＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２の貫通電流が２０Ａまで増加する。これは、ＮＭＯＳトランジスタＱ１１とＰＭＯＳトランジスタＱ１２が同時にオンし、貫通電流が流れているためである。そこで、ドレイン抵抗Ｒｄ２を増加させることで、図９に示すように、ＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２の貫通電流を無くし、ドレイン電流を定常電流の６００ｍＡまで低下させつつ、ＰＭＯＳトランジスタＭ４のドレイン電流ＩＭ４Ｄを８０ｍＡに維持させることができる。　
図７～図９からわかるように、レベルシフト回路２１Ａ内の各ＭＯＳトランジスタにソース抵抗およびゲート抵抗を適宜設けることで、ＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２の貫通電流を低下させることができる。同時に、レベルシフト回路２１Ａ内の各ＭＯＳトランジスタのドレイン電流を低下させることができる。なお、レベルシフト回路２１Ａ内の各ＭＯＳトランジスタにおいて、ソース抵抗および／またはゲート抵抗の有無、および、ソース抵抗および／またはゲート抵抗を設ける場合の抵抗値は、電源電圧の値や駆動用ＭＯＳトランジスタのオン抵抗等に応じて適宜決定することができる。ソース抵抗および／またはゲート抵抗の抵抗値の上限値は、高周波のパルス入力信号に対する応答性の許容レベルに応じて決定することができる。



　以上説明したように、本実施形態の駆動回路によれば、第１の実施形態の駆動回路に対して、レベルシフト回路内のＭＯＳトランジスタに対してソース抵抗および／またはゲート抵抗を設けたため、貫通電流およびドレイン電流をさらに抑制することが可能となる。　



　（３）第３の実施形態



　次に、第３の実施形態のモータ駆動システムについて、図１０～図１２を参照して説明する。本実施形態のモータ駆動システムの全体構成は、図１に示したものと同じであり、ゲート駆動回路が図６に示したものと異なる。



　図１０は、第３の実施形態の駆動回路の回路図である。図１１は、本実施形態の駆動回路に含まれる各可変抵抗の等価回路を示す図である。図１２は、本実施形態の駆動回路に含まれるＰ／Ｎ型可変抵抗の構成例を示す図である。


図１０に示す駆動回路が図６に示した駆動回路と異なる点は、レベルシフト回路内の各ＭＯＳトランジスタにドレイン可変抵抗、ソース可変抵抗、およびゲート可変抵抗が設けられる点にある。すなわち、本実施形態の駆動回路のレベルシフト回路２１Ｂでは、以下の抵抗を備える。　



　・ＮＭＯＳトランジスタＭ１のドレインとＰＭＯＳトランジスタＭ３のドレインとの間のドレイン可変抵抗Ｒｄ１＿ｐｎ（第１ドレイン可変抵抗の例）



　・ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ４のドレインとの間にドレイン可変抵抗Ｒｄ２＿ｐｎ（第２ドレイン可変抵抗の例）



　・グランド電位ＧＮＤのノードＮＧＮＤとＮＭＯＳトランジスタＭ１のソースの間のソース可変抵抗Ｒｓ１＿ｎ（第１ソース可変抵抗の例）



　・第１入力端子Ｐ１とＮＭＯＳトランジスタＭ１のゲートとの間のゲート可変抵抗Ｒｇ１＿ｎ（第１ゲート可変抵抗の例）



　・グランド電位ＧＮＤのノードＮＧＮＤとＮＭＯＳトランジスタＭ２のソースとの間のソース可変抵抗Ｒｓ２＿ｎ（第２ソース可変抵抗の例）



　・第２入力端子Ｐ２とＮＭＯＳトランジスタＭ２のゲートとの間のゲート可変抵抗Ｒｇ２＿ｎ（第２ゲート可変抵抗の例）



　・電源電位ＶｃｃのノードＮＶＣＣとＰＭＯＳトランジスタＭ３のソースとの間のソース可変抵抗Ｒｓ３＿ｐ（第３ソース可変抵抗の例）



　・ＰＭＯＳトランジスタＭ３のゲートとＮＭＯＳトランジスタＭ２のドレインとの間のゲート可変抵抗Ｒｇ３＿ｐｎ（第３ゲート可変抵抗の例）



　・電源電位ＶｃｃのノードＮＶＣＣとＰＭＯＳトランジスタＭ４のソースとの間のソース可変抵抗Ｒｓ４＿ｐ（第４ソース可変抵抗の例）



　・ＰＭＯＳトランジスタＭ４のゲートとＮＭＯＳトランジスタＭ１のドレインとの間のゲート可変抵抗Ｒｇ４＿ｐｎ（第４ゲート可変抵抗の例）


ソース可変抵抗Ｒｓ１＿ｎ，Ｒｓ２＿ｎ、および、ゲート可変抵抗Ｒｇ１＿ｎ，Ｒｇ２＿ｎは、図１１（ａ）に等価回路を例示するＮ型可変抵抗である。図１１（ａ）の例では、可変抵抗の両端Ｔ１，Ｔ２（端子Ｔ２は高圧側の端子、端子Ｔ１は低圧側の端子）の間に、抵抗Ｒａ，Ｒｂが並列に設けられ、一方の抵抗Ｒｂに直列にスイッチ素子ＳＷが設けられる。スイッチ素子ＳＷは、例えばＮＭＯＳトランジスタによって構成できる。Ｎ型可変抵抗において低圧側にスイッチ素子ＳＷを設けているのは、スイッチ素子ＳＷがオン時のゲートソース間電圧ＶＧＳを大きくとれるようにするためである。　
ソース可変抵抗Ｒｓ３＿ｐ，Ｒｓ４＿ｐは、図１１（ｂ）に等価回路を例示するＰ型可変抵抗である。図１１（ｂ）の例では、可変抵抗の両端Ｔ１，Ｔ２（端子Ｔ２は高圧側の端子、端子Ｔ１は低圧側の端子）の間に、抵抗Ｒａ，Ｒｂが並列に設けられ、一方の抵抗Ｒｂに直列にスイッチ素子ＳＷが設けられる。スイッチ素子ＳＷは、例えばＰＭＯＳトランジスタによって構成できる。Ｐ型可変抵抗において高圧側にスイッチ素子ＳＷを設けているのは、スイッチ素子ＳＷがオン時のゲートソース間電圧ＶＧＳを大きくとれるようにするためである。　
ドレイン可変抵抗Ｒｄ１＿ｐｎ，Ｒｄ２＿ｐｎおよび、ゲート可変抵抗Ｒｇ３＿ｐｎ，Ｒｇ４＿ｐｎは、図１１（ｃ）に等価回路を例示するＰ／Ｎ型可変抵抗である。図１１（ｃ）の例では、可変抵抗の両端Ｔ１，Ｔ２（端子Ｔ２は高圧側の端子、端子Ｔ１は低圧側の端子）の間に、抵抗Ｒａ，Ｒｂが並列に設けられ、一方の抵抗Ｒｂに直列にスイッチ素子ＳＷ１，ＳＷ２が設けられる。スイッチ素子ＳＷ１，ＳＷ２は、それぞれＮＭＯＳトランジスタ、ＰＭＯＳトランジスタによって構成できる。ドレイン可変抵抗およびゲート可変抵抗においてスイッチ素子ＳＷ１，ＳＷ２を設けているのは、ドレイン可変抵抗およびゲート可変抵抗が設定されるノードが低圧側と高圧側のいずれもとりうるためである。　
図１１に例示する可変抵抗では、スイッチ素子ＳＷまたは、スイッチ素子ＳＷ１，ＳＷ２の導通状態がＣＰＵ５からの制御信号によって個別に制御されることによって、その合成抵抗値がＲａまたはＲａ・Ｒｂ／（Ｒａ＋Ｒｂ）となる。各可変抵抗において、抵抗Ｒａ，Ｒｂの値を独立に設定してよいが、スイッチ素子と直列に接続されていない抵抗Ｒａは比較的大きな値とすることが好ましい。　
図１１に例示する可変抵抗では、２個の抵抗を並列に設け、いずれかの抵抗に直列にスイッチ素子を設けた例を示したが、その限りではない。３個以上の抵抗を並列に設け、２個以上のスイッチ素子を設けることで、可変抵抗値（合成抵抗値）が採りうる抵抗値の数の任意の値に設定することもできる。　
図１１に例示する可変抵抗では、スイッチ素子の状態に関わらず両端Ｔ１，Ｔ２の間が開放状態にならないが、スイッチ素子の状態によって両端Ｔ１，Ｔ２の間が開放状態となるように構成してもよい。例えば、図１１に示すように、互いに並列な２個の抵抗によって構成する場合には、各抵抗に直列にスイッチ素子を設ける。互いに並列な３個以上の抵抗によって構成する場合も同様に、各抵抗に直列にスイッチ素子を設ける。第５の実施形態において後述するが、特にＰ／Ｎ型可変抵抗において開放状態となることが可能となるように構成することで、出力端子をフローティング状態とすることが可能となる。　
図１２に示す具体的なＰ／Ｎ型可変抵抗では、スイッチ素子ＳＷ１としてＮＭＯＳトランジスタｍ５が設けられ、スイッチ素子ＳＷ２としてＰＭＯＳトランジスタｍ６が設けられる。図１２のＰ／Ｎ型可変抵抗においてレベルシフト回路８は、ＣＰＵ５からのスイッチ制御信号ｓｗ＿ｏｆｆ，ｓｗ＿ｏｎ（例えばＧＮＤレベルまたは３．３Ｖの信号）をＧＮＤレベルまたは電源電圧Ｖｃｃ（＋１２Ｖ）となる信号にレベル変換してＮＭＯＳトランジスタｍ５、ＰＭＯＳトランジスタｍ６のゲートに入力する。レベルシフト回路８の回路構成は、図２のレベルシフト回路２１と同じである。



　スイッチ制御信号ｓｗ＿ｏｆｆがＨレベル（３．３Ｖ）であり、かつスイッチ制御信号ｓｗ＿ｏｎがＬレベル（ＧＮＤレベル）である場合には、ＮＭＯＳトランジスタｍ５、ＰＭＯＳトランジスタｍ６が共にオフとなり、Ｐ／Ｎ型可変抵抗の端子Ｔ１，Ｔ２間の抵抗がＲａとなる。スイッチ制御信号ｓｗ＿ｏｆｆがＬレベル（ＧＮＤレベル）であり、かつスイッチ制御信号ｓｗ＿ｏｎがＨレベル（３．３Ｖ）である場合には、ＮＭＯＳトランジスタｍ５、ＰＭＯＳトランジスタｍ６が共にオンとなり、Ｐ／Ｎ型可変抵抗の端子Ｔ１，Ｔ２間の抵抗がＲａ・Ｒｂ／（Ｒａ＋Ｒｂ）となる。　
スイッチ制御信号ｓｗ＿ｏｆｆ，ｓｗ＿ｏｎは通常、所望の抵抗値となるように初期に設定した固定の信号レベルとなるため、レベルシフト回路８の動作は遅くてもよい。そのため、レベルシフト回路８のドレイン抵抗ｒｄ１，ｒｄ２を大きな値とすることができ、レベルシフト回路８内の貫通電流を抑制することができる。　
図１０に示す例では、各ＭＯＳトランジスタのソース可変抵抗Ｒｓ１＿ｎ，Ｒｓ２＿ｎ，Ｒｓ３＿ｐ，Ｒｓ４＿ｐ、ゲート可変抵抗Ｒｇ１＿ｎ，Ｒｇ２＿ｎ，Ｒｇ３＿ｐｎ，Ｒｇ４＿ｐｎ、および、ドレイン可変抵抗Ｒｄ１＿ｐｎ，Ｒｄ２＿ｐｎをすべて備えるレベルシフト回路２１Ｂを示しているが、その限りではなく、これらの抵抗のうち、少なくともいずれか１つの可変抵抗を備えていればよい。



　上述したように、本実施形態の駆動回路によれば、レベルシフト回路２１Ｂの各ＭＯＳトランジスタのソース、ゲート、および、ドレインに可変抵抗を設けることで、負荷（３相交流モータＭ）に応じて最適な抵抗値（つまり、貫通電流およびドレイン電流を抑制し、かつ応答性が悪化しない抵抗値）とすることができる。　



　（４）第４の実施形態



　次に、第４の実施形態のモータ駆動システムについて、図１３を参照して説明する。本実施形態のモータ駆動システムの全体構成は、図１に示したものと同じであり、ゲート駆動回路が図２に示したものと異なる。図１３は、第４の実施形態の駆動回路の回路図である。　
図３に示したように、図２の駆動回路では、ＰＭＯＳトランジスタＱ１２がオンからオフになりＮＭＯＳトランジスタＱ１１がオフからオンになるときのデッドタイムＤＴと、ＮＭＯＳトランジスタＱ１１がオンからオフになりＰＭＯＳトランジスタＱ１２がオフからオンになるときのデッドタイムＤＴとは同じである。しかし、負荷によってはデッドタイムを大きくとりたい場合もあり、いずれか一方のデッドタイムをより大きくとりたい場合もある。



　そこで、図１３に示す本実施形態の駆動回路は、ＮＭＯＳトランジスタＱ１１とＰＭＯＳトランジスタＱ１２に対してそれぞれ独立にレベルシフト回路を設けている。



　すなわち、本実施形態のレベルシフト回路２１Ｃは、ＮＭＯＳトランジスタＱ１１に対応する第１レベルシフト回路２１１と、ＰＭＯＳトランジスタＱ１２に対応する第２レベルシフト回路２１２とを備える。　
第１レベルシフト回路２１１は、グランド電位ＧＮＤと３．３Ｖとの間で変動する第１入力端子Ｐ１１および第２入力端子Ｐ１２の電位に基づいて、ＮＭＯＳトランジスタＱ１１のゲートの電位が、グランド電位ＧＮＤと電源電位ＶＣＣとの間で変動するように信号処理する。第１レベルシフト回路２１１は、ＮＭＯＳトランジスタＭ１１，Ｍ２１、ＰＭＯＳトランジスタＭ３１，Ｍ４１およびドレイン抵抗Ｒｄ１１，Ｒｄ２１を備える。　
第２レベルシフト回路２１２は、グランド電位ＧＮＤと３．３Ｖとの間で変動する第３入力端子Ｐ１３および第４入力端子Ｐ１４の電位に基づいて、ＰＭＯＳトランジスタＱ１２のゲートの電位が、グランド電位ＧＮＤと電源電位ＶＣＣとの間で変動するように信号処理する。第２レベルシフト回路２１２は、ＮＭＯＳトランジスタＭ１２，Ｍ２２、ＰＭＯＳトランジスタＭ３２，Ｍ４２およびドレイン抵抗Ｒｄ１２，Ｒｄ２２を備える。　
第１レベルシフト回路２１１および第２レベルシフト回路２１２のそれぞれの動作は、図２のレベルシフト回路２１と同様である。



　第１レベルシフト回路２１１では、第１入力端子Ｐ１１および第２入力端子Ｐ１２に対して相補的に入力されるパルス信号に基づいて、ＮＭＯＳトランジスタＱ１１のオフからオンになるタイミング、および、オンからオフになるタイミングが決定される。すなわち、第１入力端子Ｐ１１がＨレベルであり、第２入力端子Ｐ１２がＬレベルである場合、ＮＭＯＳトランジスタＭ１１がオン、ＮＭＯＳトランジスタＭ２１がオフ、ＰＭＯＳトランジスタＭ３１がオフ、ＰＭＯＳトランジスタＭ４１がオンとなるため、ＮＭＯＳトランジスタＱ１１がオンとなる。他方、第１入力端子Ｐ１１がＬレベルであり、第２入力端子Ｐ１２がＨレベルである場合、ＮＭＯＳトランジスタＭ１１がオフ、ＮＭＯＳトランジスタＭ２１がオン、ＰＭＯＳトランジスタＭ３１がオン、ＰＭＯＳトランジスタＭ４１がオフとなるため、ＮＭＯＳトランジスタＱ１１がオフとなる。



　また、第２レベルシフト回路２１２では、第３入力端子Ｐ１３および第４入力端子Ｐ１４に対して相補的に入力されるパルス信号に基づいて、ＰＭＯＳトランジスタＱ１２のオフからオンになるタイミング、および、オンからオフになるタイミングが決定される。すなわち、第３入力端子Ｐ１３がＨレベルであり、第４入力端子Ｐ１４がＬレベルである場合、ＮＭＯＳトランジスタＭ１２がオン、ＮＭＯＳトランジスタＭ２２がオフ、ＰＭＯＳトランジスタＭ３２がオフ、ＰＭＯＳトランジスタＭ４２がオンとなるため、ＰＭＯＳトランジスタＱ１２がオフとなる。他方、第３入力端子Ｐ１３がＬレベルであり、第４入力端子Ｐ１４がＨレベルである場合、ＮＭＯＳトランジスタＭ１２がオフ、ＮＭＯＳトランジスタＭ２２がオン、ＰＭＯＳトランジスタＭ３２がオン、ＰＭＯＳトランジスタＭ４２がオフとなるため、ＰＭＯＳトランジスタＱ１２がオンとなる。　
したがって、本実施形態の駆動回路では、第１入力端子Ｐ１１および第２入力端子Ｐ１２の各信号のレベル変化のタイミングと、第３入力端子Ｐ１３および第４入力端子Ｐ１４の各信号のレベル変化のタイミングとを個別に設定することで、ＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２のデッドタイムを所望の値に独立に設定することが可能となる。　



　（５）第５の実施形態



　次に、第５の実施形態のモータ駆動システムについて、図１４を参照して説明する。本実施形態のモータ駆動システムの全体構成は、図１に示したものと同じであり、ゲート駆動回路が図２に示したものと異なる。図１４は、第５の実施形態の駆動回路の回路図である。



　３相交流モータＭの始動時に出力端子（図１のノードＮ１１）がフローティング状態とする場合があるが、図２に示した駆動回路では出力端子をフローティング状態とすることができない。例えば、図２の駆動回路において、第１入力端子Ｐ１と第２入力端子Ｐ２のいずれもＬレベル（ＧＮＤレベル）としてもＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２のゲート電位は電源電位Ｖｃｃの中間電位となるため、いずれのＭＯＳトランジスタもオンとなって出力端子はフローティング状態とならない。　
そこで、図１４に示す本実施形態の駆動回路は、３相交流モータＭの始動時に出力端子（図１のノードＮ１１）がフローティング状態とするように構成されている。図１４に示す駆動回路は、図２に示した駆動回路に対して、ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ３のゲートの間に、ＮＭＯＳトランジスタｍ５およびＰＭＯＳトランジスタｍ６からなるスイッチ素子を備えたレベルシフト回路２１Ｄを含む。このスイッチ素子によって、ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ３のゲートの間の導通状態が制御される。



　ＮＭＯＳトランジスタｍ５およびＰＭＯＳトランジスタｍ６の各ゲートには、図１２に示したＰ／Ｎ型可変抵抗に適用されているレベルシフト回路８が接続される。すなわち、ＣＰＵ５からのスイッチ制御信号ｓｗ＿ｏｆｆ，ｓｗ＿ｏｎ（例えばＧＮＤレベルまたは３．３Ｖの信号）をＧＮＤレベルまたは電源電圧Ｖｃｃ（＋１２Ｖ）となる信号までレベル変換してＮＭＯＳトランジスタｍ５、ＰＭＯＳトランジスタｍ６のゲートに入力する。　
図１４の駆動回路において、３相交流モータＭの始動時には、ＣＰＵ５は、スイッチ制御信号ｓｗ＿ｏｆｆ，ｓｗ＿ｏｎをそれぞれＨレベル（３．３Ｖ）、Ｌレベル（ＧＮＤレベル）とする。すると、ＮＭＯＳトランジスタｍ５のゲートはＧＮＤレベルとなり、ＰＭＯＳトランジスタｍ６のゲートは電源電位ｃｃとなるため、ＮＭＯＳトランジスタｍ５およびＰＭＯＳトランジスタｍ６は共にオフとなる。そのため、ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ３のゲートの間が非導通状態となる。このとき、ＣＰＵ５から入力端子Ｐ１，Ｐ２に与えられる信号レベルを共にＨレベル（３．３Ｖ；第１電位の例）とすることで、出力端子であるノードＮ１１はフローティング状態となる。　
図１４の駆動回路を備えたモータ駆動システムの動作は以下のとおりである。



　３相交流モータＭの始動時には、スイッチ制御信号ｓｗ＿ｏｆｆ，ｓｗ＿ｏｎをそれぞれＨレベル、Ｌレベルとする。それによって、ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ３のゲートの間が非導通状態となる。この状態で、第１入力端子Ｐ１，第２入力端子Ｐ２の入力信号を共にＨレベルとする。すると、ＮＭＯＳトランジスタＭ１がオンとなり、ＰＭＯＳトランジスタＭ４のゲートがＧＮＤレベルとなって、ＰＭＯＳトランジスタＭ４がオンとなる。そのため、ＰＭＯＳトランジスタＱ１２がオフとなる。このとき、ＰＭＯＳトランジスタＭ３のゲートが電源電位ｃｃとなるため、ＰＭＯＳトランジスタＭ３はオフとなる。



　他方、第２入力端子Ｐ２の入力信号がＨレベルであるため、ＮＭＯＳトランジスタＭ２がオンし、ＮＭＯＳトランジスタＱ１１のゲート電位がＧＮＤレベルとなって、ＮＭＯＳトランジスタＱ１１がオフとなる。このとき、ＮＭＯＳトランジスタＭ２のドレインはＧＮＤレベルとなるが、ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ３のゲートが非導通状態となっているため、ＰＭＯＳトランジスタＭ３のオフ状態が維持される。



　以上の動作説明のとおり、３相交流モータＭの始動時には、ＮＭＯＳトランジスタＱ１１とＰＭＯＳトランジスタＱ１２が共にオフとなり、出力端子であるノードＮ１１はフローティング状態となる。　
次いで、スイッチ制御信号ｓｗ＿ｏｆｆ，ｓｗ＿ｏｎをそれぞれＬレベル、Ｈレベルとすることで、ＮＭＯＳトランジスタｍ５のゲートは電源電圧Ｖｃｃとなり、ＰＭＯＳトランジスタｍ６のゲートはＧＮＤレベルとなるため、ＮＭＯＳトランジスタｍ５およびＰＭＯＳトランジスタｍ６は共にオンとなる。そのため、ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ３のゲートの間が導通状態となり、図２の駆動回路と同一の動作となる。 　
以上説明したように、図１４に示した本実施形態の駆動回路によれば、３相交流モータＭの始動時に出力端子をフローティング状態とすることができる。　
なお、３相交流モータＭの始動時に出力端子をフローティング状態とすることができる駆動回路は図１４に限られず、図１３に示した駆動回路によっても実現することができる。図１３の駆動回路において、３相交流モータＭの始動時に、ＣＰＵ５によって、第１入力端子Ｐ１１をＬレベル（グランド電位ＧＮＤ）に設定し、第２入力端子Ｐ１２をＨレベル（３．３Ｖ）に設定し、第３入力端子Ｐ１３をＨレベル（３．３Ｖ）に設定し、第４入力端子Ｐ１４をＬレベル（グランド電位ＧＮＤ）設定する。その場合、前述したように、ＮＭＯＳトランジスタＱ１１がオフとＰＭＯＳトランジスタＱ１２が共にオフとなる。そのため、出力端子がフローティング状態となる。　
以上、本発明のモータ駆動システムの実施形態について詳細に説明したが、本発明の範囲は上記の実施形態に限定されない。また、上記の実施形態は、本発明の主旨を逸脱しない範囲において、種々の改良や変更が可能である。　
例えば、上述した実施形態では、３相電圧生成部１０の各駆動用ＭＯＳトランジスタのオン・オフ制御が、ホールセンサの位置情報に基づく１２０度通電によって行われる場合について説明したが、その限りではない。各駆動用ＭＯＳトランジスタのオン・オフ制御方法は、１８０度通電等の他の通電制御方法を適用してもよい。

Claims (5)




  1. 　共通のドレインが負荷に接続された駆動用ＮＭＯＳトランジスタおよび駆動用ＰＭＯＳトランジスタと、



    　基準電位と前記基準電位よりも高い第１電位との間で変動する第１入力端子および第２入力端子の電位に基づいて、前記駆動用ＮＭＯＳトランジスタのゲートの電位が、前記基準電位と前記第１電位よりも高い第２電位との間で変動するように信号処理する第１レベルシフト回路と、



    　前記基準電位と前記第１電位との間で変動する第３入力端子および第４入力端子の電位に基づいて、前記駆動用ＰＭＯＳトランジスタのゲートの電位が、前記基準電位と前記第２電位との間で変動するように信号処理する第２レベルシフト回路と、



    　を備え、



    　前記駆動用ＮＭＯＳトランジスタのソースが前記基準電位側に設けられ、前記駆動用ＰＭＯＳトランジスタのソースが前記第２電位に設定され、



    　各レベルシフト回路は、



    　　前記基準電位に設定される第１ソースと、第１ゲートと、第１ドレインと、を有するＮＭＯＳトランジスタである第１トランジスタと、



    　　前記基準電位に設定される第２ソースと、第２ゲートと、第２ドレインと、を有するＮＭＯＳトランジスタである第２トランジスタと、



    　　前記第２電位に設定される第３ソースと、第３ゲートと、前記第１ドレインに接続される第３ドレインと、を有するＰＭＯＳトランジスタである第３トランジスタと、



    　　前記第２電位に設定される第４ソースと、第４ゲートと、前記第２ドレインに接続される第４ドレインと、を有するＰＭＯＳトランジスタである第４トランジスタと、



    　を有し、前記第１ドレインと前記第４ゲートとが接続され、前記第２ドレインと前記第３ゲートとが接続され、



    　前記第１レベルシフト回路の前記第１ゲートが前記第１入力端子に接続され、前記第１レベルシフト回路の前記第２ゲートが前記第２入力端子に接続され、



    　前記第２レベルシフト回路の前記第１ゲートが前記第３入力端子に接続され、前記第２レベルシフト回路の前記第２ゲートが前記第４入力端子に接続され、



    　前記第１レベルシフト回路の前記第２ドレインが前記駆動用ＮＭＯＳトランジスタのゲートに接続され、前記第２レベルシフト回路の前記第４ドレインが前記駆動用ＰＭＯＳトランジスタのゲートに接続される、



    　駆動回路。



  2. 　駆動開始時に、前記第１入力端子が前記基準電位に設定され、前記第２入力端子が前記第１電位に設定され、前記第３入力端子が前記第１電位に設定され、前記第４入力端子が前記基準電位に設定される、



    　請求項１に記載された駆動回路。

  3. 　共通のドレインが負荷に接続された駆動用ＮＭＯＳトランジスタおよび駆動用ＰＭＯＳトランジスタと、



    　基準電位と前記基準電位よりも高い第１電位との間で変動する第１入力端子および第２入力端子の電位に基づいて、前記駆動用ＮＭＯＳトランジスタおよび前記駆動用ＰＭＯＳトランジスタのゲートの電位が、前記基準電位と前記第１電位よりも高い第２電位との間で変動するように信号処理するレベルシフト回路と、



    　を備え、



    　前記駆動用ＮＭＯＳトランジスタのソースが前記基準電位側に設けられ、前記駆動用ＰＭＯＳトランジスタのソースが前記第２電位に設定され、



    　前記レベルシフト回路は、



    　　前記基準電位に設定される第１ソースと、前記第１入力端子に接続される第１ゲートと、第１ドレインと、を有するＮＭＯＳトランジスタである第１トランジスタと、



    　　前記基準電位に設定される第２ソースと、前記第２入力端子に接続される第２ゲートと、前記駆動用ＮＭＯＳトランジスタのゲートに接続される第２ドレインと、を有するＮＭＯＳトランジスタである第２トランジスタと、



    　　前記第２電位に設定される第３ソースと、第３ゲートと、前記第１ドレインに接続される第３ドレインと、を有するＰＭＯＳトランジスタである第３トランジスタと、



    　　前記第２電位に設定される第４ソースと、第４ゲートと、前記第２ドレインおよび前記駆動用ＰＭＯＳトランジスタのゲートに接続される第４ドレインと、を有するＰＭＯＳトランジスタである第４トランジスタと、



    　を有し、前記第１ドレインと前記第４ゲートとが接続され、前記第２ドレインと前記第３ゲートとがスイッチ素子を介して接続され、



    　前記スイッチ素子によって、前記第２ドレインと前記第３ゲートの間の導通状態が制御される、



    　駆動回路。



  4. 　駆動開始時に、前記スイッチ素子により前記第２ドレインと前記第３ゲートを非導通とし、前記第１入力端子が前記第１電位に設定され、前記第２入力端子が前記第１電位に設定される、



    　請求項３に記載された駆動回路。



  5. 　請求項１から４のいずれか１項に記載された駆動回路と、



    　マイクロコントローラと、を備え、



    　前記マイクロコントローラによって前記第１入力端子および前記第２入力端子の電位が設定される、駆動システム。
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