JP2002153050A - 電圧変換回路及びこれを備えた半導体集積回路装置 - Google Patents
電圧変換回路及びこれを備えた半導体集積回路装置Info
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- Pulse Circuits (AREA)
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Abstract
(57)【要約】
【課題】パルス幅可変方式を採用した従来の電圧変換回
路は、制御回路として高速なカウンタ回路等を必要とす
るので自身の消費電力が大きく、低電圧駆動が可能な集
積回路に対して電源電圧を供給する電圧変換回路として
不適当である。 【解決手段】本発明に係る電圧変換回路は、パルス幅が
一定でパルス周期が可変である出力パルス信号Ｄoutを
生成する出力パルス信号生成回路１００と、出力パルス
信号Ｄoutから第１、第２制御信号φ１、φ２を生成す
るスイッチタイミング制御回路１０４とを有し、スイッ
チ回路１０５から送出されるパルス状の電圧信号をフィ
ルタ回路１０６で平滑化して出力電圧Ｖintを得る構成
である。
路は、制御回路として高速なカウンタ回路等を必要とす
るので自身の消費電力が大きく、低電圧駆動が可能な集
積回路に対して電源電圧を供給する電圧変換回路として
不適当である。 【解決手段】本発明に係る電圧変換回路は、パルス幅が
一定でパルス周期が可変である出力パルス信号Ｄoutを
生成する出力パルス信号生成回路１００と、出力パルス
信号Ｄoutから第１、第２制御信号φ１、φ２を生成す
るスイッチタイミング制御回路１０４とを有し、スイッ
チ回路１０５から送出されるパルス状の電圧信号をフィ
ルタ回路１０６で平滑化して出力電圧Ｖintを得る構成
である。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路に駆動電
圧を供給する電圧変換回路、及びこれを備えた半導体集
積回路装置に関する。
圧を供給する電圧変換回路、及びこれを備えた半導体集
積回路装置に関する。
【０００２】
【従来の技術】一般に、動作クロックに従って演算処理
等を実行する集積回路には、製造プロセスのばらつきや
電源変動、あるいは温度変化等が生じても常に正常な動
作を行えるように、大きな設計マージンが設けられてい
る。つまり、上記した各種変動等によって回路の遅延時
間が増大した場合であっても、前記集積回路全体の動作
が前記動作クロックの１クロック内に収まるように設計
されている。また、上記した全ての条件が最悪の状態と
なっても正常な動作を行えるように、前記集積回路には
十分高い電源電圧が印加されている。
等を実行する集積回路には、製造プロセスのばらつきや
電源変動、あるいは温度変化等が生じても常に正常な動
作を行えるように、大きな設計マージンが設けられてい
る。つまり、上記した各種変動等によって回路の遅延時
間が増大した場合であっても、前記集積回路全体の動作
が前記動作クロックの１クロック内に収まるように設計
されている。また、上記した全ての条件が最悪の状態と
なっても正常な動作を行えるように、前記集積回路には
十分高い電源電圧が印加されている。
【０００３】これらの大きな設計マージンや高い電源電
圧の印加は、集積回路の高速化や低消費電力化の妨げと
なる。そこで、集積回路の動作状況を検知して集積回路
の動作に必要最低限の駆動電圧を与えられるように電源
電圧の制御を行う電圧変換回路の開発が進められてい
る。
圧の印加は、集積回路の高速化や低消費電力化の妨げと
なる。そこで、集積回路の動作状況を検知して集積回路
の動作に必要最低限の駆動電圧を与えられるように電源
電圧の制御を行う電圧変換回路の開発が進められてい
る。
【０００４】図２１は従来の電圧変換回路の一例を示す
概略構成図である。なお、本図に示す電圧変換回路は特
開平１０−２４２８３１号公報に開示されている従来技
術である。本図に示すように、この電圧変換回路はデュ
ーティ比制御回路９０１、バッファ回路９０２、フィル
タ回路９０３、クリティカルパス回路９０４、遅延回路
９０５、正否判定回路９０６、及び加算器９０７を有し
ている。
概略構成図である。なお、本図に示す電圧変換回路は特
開平１０−２４２８３１号公報に開示されている従来技
術である。本図に示すように、この電圧変換回路はデュ
ーティ比制御回路９０１、バッファ回路９０２、フィル
タ回路９０３、クリティカルパス回路９０４、遅延回路
９０５、正否判定回路９０６、及び加算器９０７を有し
ている。
【０００５】デューティ比制御回路９０１はバッファ回
路９０２における出力電圧の可変動作を制御する回路で
あり、カウンタ９０１ａと比較回路９０１ｂとを有して
いる。カウンタ９０１ａは０〜２n−１（例えば、ｎ＝
６の場合は０〜６３）までの数を、供給されたクロック
信号（図示せず）の周期毎に１ずつカウントアップし、
そのカウント数をｎビットの信号ＮＡとして比較回路９
０１ｂに送出する。なお、カウント数２n−１の次は０
となる。また、比較回路９０１ｂには信号ＮＡの他に、
加算器９０７からｎビットの信号ＮＢが入力されてい
る。
路９０２における出力電圧の可変動作を制御する回路で
あり、カウンタ９０１ａと比較回路９０１ｂとを有して
いる。カウンタ９０１ａは０〜２n−１（例えば、ｎ＝
６の場合は０〜６３）までの数を、供給されたクロック
信号（図示せず）の周期毎に１ずつカウントアップし、
そのカウント数をｎビットの信号ＮＡとして比較回路９
０１ｂに送出する。なお、カウント数２n−１の次は０
となる。また、比較回路９０１ｂには信号ＮＡの他に、
加算器９０７からｎビットの信号ＮＢが入力されてい
る。
【０００６】比較回路９０１ｂはバッファ回路９０２を
構成するＰＭＯＳトランジスタＭ１及びＮＭＯＳトラン
ジスタＭ２のオン／オフ制御を行う回路であり、各トラ
ンジスタＭ１、Ｍ２のゲートには比較回路９０１ｂから
制御信号Ｘ１、Ｘ２がそれぞれ供給されている。なお、
比較回路９０１ｂは信号ＮＡが０となったときに制御信
号Ｘ１、Ｘ２の電圧レベルをＬレベルとし、信号ＮＡが
信号ＮＢと一致したときに制御信号Ｘ１、Ｘ２の電圧レ
ベルをＨレベルとする。
構成するＰＭＯＳトランジスタＭ１及びＮＭＯＳトラン
ジスタＭ２のオン／オフ制御を行う回路であり、各トラ
ンジスタＭ１、Ｍ２のゲートには比較回路９０１ｂから
制御信号Ｘ１、Ｘ２がそれぞれ供給されている。なお、
比較回路９０１ｂは信号ＮＡが０となったときに制御信
号Ｘ１、Ｘ２の電圧レベルをＬレベルとし、信号ＮＡが
信号ＮＢと一致したときに制御信号Ｘ１、Ｘ２の電圧レ
ベルをＨレベルとする。
【０００７】バッファ回路９０２を構成するＰＭＯＳト
ランジスタＭ１のソースには第１電源電圧が印加されて
おり、ＮＭＯＳトランジスタＭ２のソースには第２電源
電圧（ここでは接地電圧）が印加されている。また、両
トランジスタのドレインは互いに接続されており、その
接続ノードはバッファ回路９０２の出力端とされてい
る。
ランジスタＭ１のソースには第１電源電圧が印加されて
おり、ＮＭＯＳトランジスタＭ２のソースには第２電源
電圧（ここでは接地電圧）が印加されている。また、両
トランジスタのドレインは互いに接続されており、その
接続ノードはバッファ回路９０２の出力端とされてい
る。
【０００８】従って、制御信号Ｘ１、Ｘ２がＬレベルで
ある場合、ＰＭＯＳトランジスタＭ１はオンとなり、Ｎ
ＭＯＳトランジスタＭ２はオフとなるので、バッファ回
路９０２の出力電圧は第１電源電圧に等しくなる。一
方、制御信号Ｘ１、Ｘ２がＨレベルである場合、ＰＭＯ
ＳトランジスタＭ１はオフとなり、ＮＭＯＳトランジス
タＭ２はオンとなるので、バッファ回路９０２の出力電
圧は第２電源電圧（接地電圧）に等しくなる。すなわ
ち、バッファ回路９０２の出力電圧は信号ＮＡが０のと
きに立ち上がり、信号ＮＡが信号ＮＢに等しくなったと
きに立ち下がるパルス状の電圧信号Ｙとなる。
ある場合、ＰＭＯＳトランジスタＭ１はオンとなり、Ｎ
ＭＯＳトランジスタＭ２はオフとなるので、バッファ回
路９０２の出力電圧は第１電源電圧に等しくなる。一
方、制御信号Ｘ１、Ｘ２がＨレベルである場合、ＰＭＯ
ＳトランジスタＭ１はオフとなり、ＮＭＯＳトランジス
タＭ２はオンとなるので、バッファ回路９０２の出力電
圧は第２電源電圧（接地電圧）に等しくなる。すなわ
ち、バッファ回路９０２の出力電圧は信号ＮＡが０のと
きに立ち上がり、信号ＮＡが信号ＮＢに等しくなったと
きに立ち下がるパルス状の電圧信号Ｙとなる。
【０００９】この電圧信号Ｙは、インダクタンスＬ１及
びキャパシタＣ１から成るフィルタ回路９０３によって
平滑化されて出力電圧Ｚとなる。この出力電圧Ｚは同一
基板上に形成された内部回路（図示せず）に対して供給
され、前記内部回路の駆動電圧として利用される。ま
た、出力電圧Ｚはクリティカルパス回路９０４の電源電
圧としても利用される。
びキャパシタＣ１から成るフィルタ回路９０３によって
平滑化されて出力電圧Ｚとなる。この出力電圧Ｚは同一
基板上に形成された内部回路（図示せず）に対して供給
され、前記内部回路の駆動電圧として利用される。ま
た、出力電圧Ｚはクリティカルパス回路９０４の電源電
圧としても利用される。
【００１０】上記したバッファ回路９０２を構成するＰ
ＭＯＳトランジスタＭ１がオンとなり、ＮＭＯＳトラン
ジスタＭ２がオフとなる時間（すなわち、制御信号Ｘ
１、Ｘ２がＬレベルである時間）をオン時間Ｔ１とし、
ＰＭＯＳトランジスタＭ１がオフとなり、ＮＭＯＳトラ
ンジスタＭ２がオンとなる時間（すなわち、制御信号Ｘ
１、Ｘ２がＨレベルである時間）をオフ時間Ｔ２とする
と、フィルタ回路９０３の出力電圧Ｚは一般に、次の
（１）式によって求めることができる。
ＭＯＳトランジスタＭ１がオンとなり、ＮＭＯＳトラン
ジスタＭ２がオフとなる時間（すなわち、制御信号Ｘ
１、Ｘ２がＬレベルである時間）をオン時間Ｔ１とし、
ＰＭＯＳトランジスタＭ１がオフとなり、ＮＭＯＳトラ
ンジスタＭ２がオンとなる時間（すなわち、制御信号Ｘ
１、Ｘ２がＨレベルである時間）をオフ時間Ｔ２とする
と、フィルタ回路９０３の出力電圧Ｚは一般に、次の
（１）式によって求めることができる。
【数１】
【００１１】ここで、上式中のオン時間Ｔ１（右辺分
子）は電圧信号Ｙのパルス幅を表しており、オン時間Ｔ
１とオフ時間Ｔ２との和Ｔ１＋Ｔ２（右辺分母）は電圧
信号Ｙのパルス周期を表している。すなわち、出力電圧
Ｚを制御するためには、電圧信号Ｙにおけるパルス幅と
パルス周期との比（以下、デューティ比と呼ぶ）を制御
すればよいことが分かる。
子）は電圧信号Ｙのパルス幅を表しており、オン時間Ｔ
１とオフ時間Ｔ２との和Ｔ１＋Ｔ２（右辺分母）は電圧
信号Ｙのパルス周期を表している。すなわち、出力電圧
Ｚを制御するためには、電圧信号Ｙにおけるパルス幅と
パルス周期との比（以下、デューティ比と呼ぶ）を制御
すればよいことが分かる。
【００１２】上記構成から成る電圧変換回路では、加算
回路９０７から比較回路９０１ｂに入力される信号ＮＢ
の値を変えることによってオン時間Ｔ１（パルス幅）を
変化させ、バッファ回路９０２から出力される電圧信号
Ｙのデューティ比を制御している。これにより、前記内
部回路に供給する駆動電圧（出力電圧Ｚ）を制御するこ
とができる。（以下では、このようなデューティ比制御
方式をパルス幅可変方式と呼ぶ。）また、信号ＮＢを最
適値に設定する手段としては、クリティカルパス回路９
０４の動作速度を検出する方法が採用されている。
回路９０７から比較回路９０１ｂに入力される信号ＮＢ
の値を変えることによってオン時間Ｔ１（パルス幅）を
変化させ、バッファ回路９０２から出力される電圧信号
Ｙのデューティ比を制御している。これにより、前記内
部回路に供給する駆動電圧（出力電圧Ｚ）を制御するこ
とができる。（以下では、このようなデューティ比制御
方式をパルス幅可変方式と呼ぶ。）また、信号ＮＢを最
適値に設定する手段としては、クリティカルパス回路９
０４の動作速度を検出する方法が採用されている。
【００１３】クリティカルパス回路９０４は、出力電圧
Ｚが供給される内部回路の中でも信号の遅延が最も大き
いと考えられるパス回路を複製した回路である。前述し
た通り、このクリティカルパス回路９０４の電源電圧と
してはフィルタ回路９０３の出力電圧Ｚが印加されてい
る。すなわち、電源供給の対象となる内部回路の駆動電
圧がクリティカルパス回路９０４によってモニタされる
ことになる。なお、ここでは、クリティカルパス回路９
０４の動作可能電圧が前記内部回路の動作可能電圧であ
ると仮定している。
Ｚが供給される内部回路の中でも信号の遅延が最も大き
いと考えられるパス回路を複製した回路である。前述し
た通り、このクリティカルパス回路９０４の電源電圧と
してはフィルタ回路９０３の出力電圧Ｚが印加されてい
る。すなわち、電源供給の対象となる内部回路の駆動電
圧がクリティカルパス回路９０４によってモニタされる
ことになる。なお、ここでは、クリティカルパス回路９
０４の動作可能電圧が前記内部回路の動作可能電圧であ
ると仮定している。
【００１４】フィルタ回路９０３の出力電圧Ｚによって
クリティカルパス回路９０４が動作可能である場合、ク
リティカルパス回路９０４は正否判定回路９０６に対し
て所定のデータを送出する。このとき、正否判定回路９
０６にはクリティカルパス回路９０４から送出された前
記データが直接入力されるだけでなく、遅延回路９０５
によって前記データを所定時間だけ遅延させた遅延デー
タも入力される。
クリティカルパス回路９０４が動作可能である場合、ク
リティカルパス回路９０４は正否判定回路９０６に対し
て所定のデータを送出する。このとき、正否判定回路９
０６にはクリティカルパス回路９０４から送出された前
記データが直接入力されるだけでなく、遅延回路９０５
によって前記データを所定時間だけ遅延させた遅延デー
タも入力される。
【００１５】正否判定回路９０６に対してクリティカル
パス回路９０４から直接データが入力されない場合、正
否判定回路９０６は対象としている内部回路が正常に動
作していない、すなわち前記内部回路の駆動電圧（フィ
ルタ回路９０３の出力電圧Ｚ）が低過ぎると判断し、駆
動電圧を上げるために信号ＮＢの値を１だけ増加する信
号Ｓ１を加算器９０７に送出する。
パス回路９０４から直接データが入力されない場合、正
否判定回路９０６は対象としている内部回路が正常に動
作していない、すなわち前記内部回路の駆動電圧（フィ
ルタ回路９０３の出力電圧Ｚ）が低過ぎると判断し、駆
動電圧を上げるために信号ＮＢの値を１だけ増加する信
号Ｓ１を加算器９０７に送出する。
【００１６】また、正否判定回路９０６に対して遅延回
路９０５を介した遅延データが入力された場合、正否判
定回路９０６は対象としている内部回路に遅延を与えて
も正常に動作している、すなわち前記内部回路の駆動電
圧は高過ぎると判断し、駆動電圧を下げるために信号Ｎ
Ｂの値を１だけ減少させる信号Ｓ２を加算器９０７に送
出する。
路９０５を介した遅延データが入力された場合、正否判
定回路９０６は対象としている内部回路に遅延を与えて
も正常に動作している、すなわち前記内部回路の駆動電
圧は高過ぎると判断し、駆動電圧を下げるために信号Ｎ
Ｂの値を１だけ減少させる信号Ｓ２を加算器９０７に送
出する。
【００１７】また、正否判定回路９０６に対してクリテ
ィカルパス回路９０４から直接データは入力されるが、
遅延回路９０５を介した遅延データは入力されない場
合、正否判定回路９０６は対象としている内部回路には
最適な駆動電圧が供給されていると判断して、加算器９
０７には信号Ｓ１、Ｓ２を送出しない。
ィカルパス回路９０４から直接データは入力されるが、
遅延回路９０５を介した遅延データは入力されない場
合、正否判定回路９０６は対象としている内部回路には
最適な駆動電圧が供給されていると判断して、加算器９
０７には信号Ｓ１、Ｓ２を送出しない。
【００１８】正否判定回路９０６から信号Ｓ１が送出さ
れた場合、加算器９０７は信号ＮＢの現在値に１を加え
た値をデューティ比制御回路９０１に供給する。一方、
正否判定回路９０６から信号Ｓ２が送出された場合、加
算器９０７は信号ＮＢの現在値に−１を加えた値をデュ
ーティ比制御回路９０１に供給する。
れた場合、加算器９０７は信号ＮＢの現在値に１を加え
た値をデューティ比制御回路９０１に供給する。一方、
正否判定回路９０６から信号Ｓ２が送出された場合、加
算器９０７は信号ＮＢの現在値に−１を加えた値をデュ
ーティ比制御回路９０１に供給する。
【００１９】このように、上記構成から成る電圧変換回
路においては、クリティカルパス回路９０４、遅延回路
９０５、及び正否判定回路９０６によって電源供給の対
象としている内部回路の動作速度を検出し、検出した動
作速度が速過ぎる場合には前記内部回路の駆動電圧（出
力電圧Ｚ）を下げるように、逆に検出した動作速度が遅
過ぎる場合には前記内部回路の駆動電圧（出力電圧Ｚ）
を上げるように、電圧信号Ｙのデューティ比を制御して
いる。
路においては、クリティカルパス回路９０４、遅延回路
９０５、及び正否判定回路９０６によって電源供給の対
象としている内部回路の動作速度を検出し、検出した動
作速度が速過ぎる場合には前記内部回路の駆動電圧（出
力電圧Ｚ）を下げるように、逆に検出した動作速度が遅
過ぎる場合には前記内部回路の駆動電圧（出力電圧Ｚ）
を上げるように、電圧信号Ｙのデューティ比を制御して
いる。
【００２０】
【発明が解決しようとする課題】たしかに、上記構成か
ら成る電圧変換回路であれば、集積回路を構成する内部
回路の動作状況を検知して該内部回路の動作に必要最低
限の駆動電圧を供給できるので、前記集積回路の低消費
電力化に貢献することができる。また、出力電圧Ｚの可
変範囲も広いため、一般的な集積回路の降圧回路として
有益であることが分かる。
ら成る電圧変換回路であれば、集積回路を構成する内部
回路の動作状況を検知して該内部回路の動作に必要最低
限の駆動電圧を供給できるので、前記集積回路の低消費
電力化に貢献することができる。また、出力電圧Ｚの可
変範囲も広いため、一般的な集積回路の降圧回路として
有益であることが分かる。
【００２１】ところで、前記内部回路のさらなる低消費
電力化を図るためには、前記内部回路を構成するデバイ
ス自体の電源電圧を低減することが極めて有効である。
例えば、電源電圧０．５Ｖで駆動するデバイスを用いた
内部回路の消費電力は、電源電圧３Ｖで駆動するデバイ
スを用いた内部回路の消費電力に比べて１／３６とな
る。このように、前記内部回路の電源電圧や負荷電流を
低減することによって、さらなる低消費電力化を実現す
ることができる。
電力化を図るためには、前記内部回路を構成するデバイ
ス自体の電源電圧を低減することが極めて有効である。
例えば、電源電圧０．５Ｖで駆動するデバイスを用いた
内部回路の消費電力は、電源電圧３Ｖで駆動するデバイ
スを用いた内部回路の消費電力に比べて１／３６とな
る。このように、前記内部回路の電源電圧や負荷電流を
低減することによって、さらなる低消費電力化を実現す
ることができる。
【００２２】一方、前記内部回路の消費電力低減に伴っ
て、集積回路全体の消費電力に占める前記電圧変換回路
の消費電力比率は相対的に増大する。そのため、集積回
路全体のさらなる低消費電力化を実現するためには、前
記電圧変換回路自体の消費電力も低減する必要がある。
て、集積回路全体の消費電力に占める前記電圧変換回路
の消費電力比率は相対的に増大する。そのため、集積回
路全体のさらなる低消費電力化を実現するためには、前
記電圧変換回路自体の消費電力も低減する必要がある。
【００２３】ここで、上記構成から成る電圧変換回路自
体の消費電力を低減する手段としては、出力電圧Ｚの可
変範囲を制限することで制御の簡略化を図り、デューテ
ィ比制御回路９０１や加算器９０７等の規模を縮小する
ことが考えられる。
体の消費電力を低減する手段としては、出力電圧Ｚの可
変範囲を制限することで制御の簡略化を図り、デューテ
ィ比制御回路９０１や加算器９０７等の規模を縮小する
ことが考えられる。
【００２４】例えば、３Ｖ程度の外部電源電圧が供給さ
れる電圧変換回路から０．５Ｖ駆動の内部回路に対して
電源供給を行う場合、前記入力電圧に近い高電圧を前記
内部回路に対して出力する必要はない。また、前記内部
回路を構成するデバイスには最適な動作電圧が存在し、
プロセスばらつきや動作環境の変化に対応するとして
も、前記出力電圧の可変範囲は前記動作電圧の近傍に制
限することができる。このように、出力電圧Ｚの可変範
囲を制限すれば電圧変換回路の回路規模を縮小して消費
電力の低減を図ることができる。
れる電圧変換回路から０．５Ｖ駆動の内部回路に対して
電源供給を行う場合、前記入力電圧に近い高電圧を前記
内部回路に対して出力する必要はない。また、前記内部
回路を構成するデバイスには最適な動作電圧が存在し、
プロセスばらつきや動作環境の変化に対応するとして
も、前記出力電圧の可変範囲は前記動作電圧の近傍に制
限することができる。このように、出力電圧Ｚの可変範
囲を制限すれば電圧変換回路の回路規模を縮小して消費
電力の低減を図ることができる。
【００２５】しかしながら、加算回路９０７から比較回
路９０１ｂに入力される信号ＮＢの値を変えることによ
ってオン時間Ｔ１（パルス幅）を変化させ、バッファ回
路９０２から出力される電圧信号Ｙのデューティ比を制
御するパルス幅可変方式の電圧変換回路では、たとえ出
力電圧Ｚの可変範囲を制限したとしても、高速で動作す
るカウンタ回路９０１ａを設ける必要がある。
路９０１ｂに入力される信号ＮＢの値を変えることによ
ってオン時間Ｔ１（パルス幅）を変化させ、バッファ回
路９０２から出力される電圧信号Ｙのデューティ比を制
御するパルス幅可変方式の電圧変換回路では、たとえ出
力電圧Ｚの可変範囲を制限したとしても、高速で動作す
るカウンタ回路９０１ａを設ける必要がある。
【００２６】例えば、上記した従来構成の電圧変換回路
において、カウンタ回路９０１ａは電圧信号Ｙの２n倍
（ｎ＝６の場合は６４倍）の周波数で動作する。このよ
うに高速で動作するカウンタ回路９０１ａは電圧変換回
路自体の消費電力増加を招いてしまうが、出力電圧Ｚを
高精度に変化させるためにはカウンタ回路９０１ａの動
作速度を高速に維持せざるを得ない。
において、カウンタ回路９０１ａは電圧信号Ｙの２n倍
（ｎ＝６の場合は６４倍）の周波数で動作する。このよ
うに高速で動作するカウンタ回路９０１ａは電圧変換回
路自体の消費電力増加を招いてしまうが、出力電圧Ｚを
高精度に変化させるためにはカウンタ回路９０１ａの動
作速度を高速に維持せざるを得ない。
【００２７】従って、従来構成から成るパルス幅可変方
式の電圧変換回路では、低電圧駆動が可能な内部回路に
対する出力電圧Ｚの可変範囲を制限したとしても、カウ
ンタ回路９０１ａの動作速度は高速に維持する必要があ
るため、電圧変換回路自体の消費電力を十分に低減する
ことができない。
式の電圧変換回路では、低電圧駆動が可能な内部回路に
対する出力電圧Ｚの可変範囲を制限したとしても、カウ
ンタ回路９０１ａの動作速度は高速に維持する必要があ
るため、電圧変換回路自体の消費電力を十分に低減する
ことができない。
【００２８】本発明は上記の問題点に鑑み、出力電圧の
低電圧化に適した電圧変換回路、及びこれを備えた半導
体集積回路装置を提供することを目的とする。
低電圧化に適した電圧変換回路、及びこれを備えた半導
体集積回路装置を提供することを目的とする。
【００２９】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る電圧変換回路においては、パルス信号
生成回路で生成されるパルス信号のパルス幅とパルス周
期との比に基づいて出力電圧が決定される電圧変換回路
において、前記パルス信号のパルス幅は一定であり、パ
ルス周期は可変である構成としている。
に、本発明に係る電圧変換回路においては、パルス信号
生成回路で生成されるパルス信号のパルス幅とパルス周
期との比に基づいて出力電圧が決定される電圧変換回路
において、前記パルス信号のパルス幅は一定であり、パ
ルス周期は可変である構成としている。
【００３０】また、上記構成から成る電圧変換回路にお
いて、前記出力電圧の可変範囲を制限することにより、
前記パルス信号におけるパルス周期の変動量を低減した
構成にするとよい。このとき、前記出力電圧の可変上限
値は前記パルス信号における電圧振幅の１／２以下にす
るとよい。また、前記出力電圧の可変範囲は目標とする
出力電圧値の±２０％以内にするとよい。
いて、前記出力電圧の可変範囲を制限することにより、
前記パルス信号におけるパルス周期の変動量を低減した
構成にするとよい。このとき、前記出力電圧の可変上限
値は前記パルス信号における電圧振幅の１／２以下にす
るとよい。また、前記出力電圧の可変範囲は目標とする
出力電圧値の±２０％以内にするとよい。
【００３１】なお、上記構成から成る電圧変換回路にお
いて、前記出力電圧はその可変範囲内において離散的に
選択される構成にするとよい。
いて、前記出力電圧はその可変範囲内において離散的に
選択される構成にするとよい。
【００３２】また、上記構成から成る電圧変換回路にお
いて、前記パルス信号生成回路はパルス幅一定の基準パ
ルス信号に所定の遅延を与えることによって、前記パル
ス信号のパルス周期を変化させる構成にするとよい。
いて、前記パルス信号生成回路はパルス幅一定の基準パ
ルス信号に所定の遅延を与えることによって、前記パル
ス信号のパルス周期を変化させる構成にするとよい。
【００３３】より具体的に述べると、本発明に係る電圧
変換回路においては、ソースに第１電源電圧が印加され
るＰＭＯＳトランジスタと、ソースに第２電源電圧が印
加されるＮＭＯＳトランジスタとを有し、両トランジス
タの各ドレインを共通接続した接続ノードから電圧を出
力するスイッチ回路と、 前記スイッチ回路から入力さ
れる電圧を平滑化して出力電圧を得るフィルタ回路とを
具備し、 前記ＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタのオン／オフ制御を行うことによって前記出力
電圧の大きさを変化させる電圧変換回路において、パル
ス幅が一定で、パルス周期が可変である出力パルス信号
を生成する出力パルス信号生成回路と、前記出力パルス
信号から前記ＰＭＯＳトランジスタのゲートに印加する
第１制御信号、及び前記ＮＭＯＳトランジスタのゲート
に印加する第２制御信号を生成するスイッチタイミング
制御回路とを設けた構成としている。
変換回路においては、ソースに第１電源電圧が印加され
るＰＭＯＳトランジスタと、ソースに第２電源電圧が印
加されるＮＭＯＳトランジスタとを有し、両トランジス
タの各ドレインを共通接続した接続ノードから電圧を出
力するスイッチ回路と、 前記スイッチ回路から入力さ
れる電圧を平滑化して出力電圧を得るフィルタ回路とを
具備し、 前記ＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタのオン／オフ制御を行うことによって前記出力
電圧の大きさを変化させる電圧変換回路において、パル
ス幅が一定で、パルス周期が可変である出力パルス信号
を生成する出力パルス信号生成回路と、前記出力パルス
信号から前記ＰＭＯＳトランジスタのゲートに印加する
第１制御信号、及び前記ＮＭＯＳトランジスタのゲート
に印加する第２制御信号を生成するスイッチタイミング
制御回路とを設けた構成としている。
【００３４】また、上記構成から成る電圧変換回路にお
いて、前記出力パルス信号生成回路は、入力されるパル
ス幅一定の基準パルス信号から所定時間だけ遅れた遅延
パルス信号を生成する遅延回路と、前記遅延回路におけ
る遅延時間を変化させる遅延時間制御回路とを有してお
り、前記遅延パルス信号を前記出力パルス信号として前
記スイッチタイミング制御回路に送出する構成にすると
よい。
いて、前記出力パルス信号生成回路は、入力されるパル
ス幅一定の基準パルス信号から所定時間だけ遅れた遅延
パルス信号を生成する遅延回路と、前記遅延回路におけ
る遅延時間を変化させる遅延時間制御回路とを有してお
り、前記遅延パルス信号を前記出力パルス信号として前
記スイッチタイミング制御回路に送出する構成にすると
よい。
【００３５】また、上記構成から成る電圧変換回路にお
いて、前記遅延回路は、入力されるパルス信号を所定の
単位時間だけ遅延させる単位時間遅延素子を複数個直列
接続して成る遅延回路部と、前記遅延時間制御回路から
与えられる選択信号に基づいて各単位時間遅延素子から
それぞれ送出される出力信号のいずれか一つを選択し、
該出力信号を前記遅延パルス信号とする選択回路と、を
有する構成にするとよい。
いて、前記遅延回路は、入力されるパルス信号を所定の
単位時間だけ遅延させる単位時間遅延素子を複数個直列
接続して成る遅延回路部と、前記遅延時間制御回路から
与えられる選択信号に基づいて各単位時間遅延素子から
それぞれ送出される出力信号のいずれか一つを選択し、
該出力信号を前記遅延パルス信号とする選択回路と、を
有する構成にするとよい。
【００３６】また、上記構成から成る電圧変換回路にお
いて、前記遅延回路部は、少なくとも一つのフリップフ
ロップ回路を直列接続して成る基本遅延回路部と、前記
基本遅延回路部の出力端に接続され、少なくとも一つの
フリップフロップ回路を直列接続して成る追加遅延回路
部とを有しており、前記追加遅延回路部を構成する各フ
リップフロップ回路のクロック位相は、各々の前段に接
続されたフリップフロップ回路のクロック位相と１８０
度異なる構成にするとよい。
いて、前記遅延回路部は、少なくとも一つのフリップフ
ロップ回路を直列接続して成る基本遅延回路部と、前記
基本遅延回路部の出力端に接続され、少なくとも一つの
フリップフロップ回路を直列接続して成る追加遅延回路
部とを有しており、前記追加遅延回路部を構成する各フ
リップフロップ回路のクロック位相は、各々の前段に接
続されたフリップフロップ回路のクロック位相と１８０
度異なる構成にするとよい。
【００３７】また、上記構成から成る電圧変換回路にお
いて、前記選択回路は、前記遅延時間制御回路から与え
られる第１選択信号に基づいて、前記遅延回路部を構成
する各単位時間遅延素子からそれぞれ送出される出力信
号のいずれか一つを選択する第１選択回路部と、第１選
択回路部の出力信号を所定時間だけ遅延させる任意時間
遅延素子と、前記遅延時間制御回路から与えられる第２
選択信号に基づいて、第１選択回路部の出力信号と前記
任意時間遅延素子の出力信号のいずれか一方を選択する
第２選択回路部と、を有する構成としてもよい。
いて、前記選択回路は、前記遅延時間制御回路から与え
られる第１選択信号に基づいて、前記遅延回路部を構成
する各単位時間遅延素子からそれぞれ送出される出力信
号のいずれか一つを選択する第１選択回路部と、第１選
択回路部の出力信号を所定時間だけ遅延させる任意時間
遅延素子と、前記遅延時間制御回路から与えられる第２
選択信号に基づいて、第１選択回路部の出力信号と前記
任意時間遅延素子の出力信号のいずれか一方を選択する
第２選択回路部と、を有する構成としてもよい。
【００３８】なお、上記構成から成る電圧変換回路にお
いて、前記遅延回路部を構成する各単位時間遅延素子、
及び前記任意時間遅延素子はいずれもフリップフロップ
回路であり、前記任意時間遅延素子のクロック位相は各
単位時間遅延素子のクロック位相と１８０度異なる構成
にするとよい。
いて、前記遅延回路部を構成する各単位時間遅延素子、
及び前記任意時間遅延素子はいずれもフリップフロップ
回路であり、前記任意時間遅延素子のクロック位相は各
単位時間遅延素子のクロック位相と１８０度異なる構成
にするとよい。
【００３９】また、上記構成から成る電圧変換回路にお
いて、前記スイッチタイミング制御回路は、前記スイッ
チ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタのオン／オフ制御に際して、一方のＭＯＳト
ランジスタをオフさせてから所定時間経過後に他方のＭ
ＯＳトランジスタをオンさせるように、第１制御信号及
び第２制御信号の電圧レベルを制御する構成にするとよ
い。
いて、前記スイッチタイミング制御回路は、前記スイッ
チ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタのオン／オフ制御に際して、一方のＭＯＳト
ランジスタをオフさせてから所定時間経過後に他方のＭ
ＯＳトランジスタをオンさせるように、第１制御信号及
び第２制御信号の電圧レベルを制御する構成にするとよ
い。
【００４０】また、上記構成から成る電圧変換回路にお
いて、前記遅延時間制御回路は、前記電圧変換回路の出
力電圧によって駆動される内部回路の動作速度を、外部
から供給されるクロック信号に同期して検出するレプリ
カ回路と、前記レプリカ回路によって検出された前記内
部回路の動作速度に応じて前記選択信号を生成する選択
信号生成回路と、を有する構成にするとよい。
いて、前記遅延時間制御回路は、前記電圧変換回路の出
力電圧によって駆動される内部回路の動作速度を、外部
から供給されるクロック信号に同期して検出するレプリ
カ回路と、前記レプリカ回路によって検出された前記内
部回路の動作速度に応じて前記選択信号を生成する選択
信号生成回路と、を有する構成にするとよい。
【００４１】なお、上記構成から成る電圧変換回路にお
いて、前記レプリカ回路には、前半遅延段と後半遅延段
とを直列接続することで構成され、入力信号に対して前
記内部回路の最大遅延パスと同等の遅延を行うクリティ
カルパス回路を設け、前記前半遅延段における遅延時間
を第１動作時間、前記クリティカルパス回路全体におけ
る遅延時間を第２動作時間とし、前記第１動作時間及び
第２動作時間と、第１所定動作時間及び第１所定動作時
間より長い第２所定動作時間とをそれぞれ比較すること
で前記内部回路の動作速度を判断する構成にするとよ
い。
いて、前記レプリカ回路には、前半遅延段と後半遅延段
とを直列接続することで構成され、入力信号に対して前
記内部回路の最大遅延パスと同等の遅延を行うクリティ
カルパス回路を設け、前記前半遅延段における遅延時間
を第１動作時間、前記クリティカルパス回路全体におけ
る遅延時間を第２動作時間とし、前記第１動作時間及び
第２動作時間と、第１所定動作時間及び第１所定動作時
間より長い第２所定動作時間とをそれぞれ比較すること
で前記内部回路の動作速度を判断する構成にするとよ
い。
【００４２】また、上記構成から成る電圧変換回路にお
いて、前記出力パルス信号生成回路及び前記スイッチタ
イミング制御回路の電源電圧として前記フィルタ回路の
出力電圧を供給するとともに、前記スイッチタイミング
制御回路から送出される第１、第２制御信号をそれぞれ
昇圧して前記スイッチ回路を構成するＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタの各ゲートに送出する昇
圧レベルシフタを設けた構成とするとよい。
いて、前記出力パルス信号生成回路及び前記スイッチタ
イミング制御回路の電源電圧として前記フィルタ回路の
出力電圧を供給するとともに、前記スイッチタイミング
制御回路から送出される第１、第２制御信号をそれぞれ
昇圧して前記スイッチ回路を構成するＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタの各ゲートに送出する昇
圧レベルシフタを設けた構成とするとよい。
【００４３】また、上記構成から成る電圧変換回路は、
半導体集積回路装置の駆動電圧を生成する降圧回路とし
て用いるとよい。
半導体集積回路装置の駆動電圧を生成する降圧回路とし
て用いるとよい。
【００４４】
【発明の実施の形態】本発明に係る電圧変換回路とし
て、ここでは半導体集積回路装置を構成する内部回路に
対して駆動電圧を供給する電圧変換回路（降圧回路）を
例に挙げて説明を行う。図１は本発明に係る電圧変換回
路の第１実施形態を示す概略構成図である。本図に示す
ように、この電圧変換回路は出力パルス信号生成回路１
００、スイッチタイミング制御回路１０４、スイッチ回
路１０５、及びフィルタ回路１０６を有している。
て、ここでは半導体集積回路装置を構成する内部回路に
対して駆動電圧を供給する電圧変換回路（降圧回路）を
例に挙げて説明を行う。図１は本発明に係る電圧変換回
路の第１実施形態を示す概略構成図である。本図に示す
ように、この電圧変換回路は出力パルス信号生成回路１
００、スイッチタイミング制御回路１０４、スイッチ回
路１０５、及びフィルタ回路１０６を有している。
【００４５】出力パルス信号生成回路１００はパルス幅
が一定で、パルス周期が可変である出力パルス信号Ｄ
outを生成し、その出力パルス信号Ｄoutをスイッチタイ
ミング制御回路１０４に送出する回路である。なお、出
力パルス信号生成回路１００の内部構成及び動作につい
ては、後ほど詳細な説明を行う。
が一定で、パルス周期が可変である出力パルス信号Ｄ
outを生成し、その出力パルス信号Ｄoutをスイッチタイ
ミング制御回路１０４に送出する回路である。なお、出
力パルス信号生成回路１００の内部構成及び動作につい
ては、後ほど詳細な説明を行う。
【００４６】スイッチタイミング制御回路１０４は、入
力された出力パルス信号Ｄoutから第１、第２制御信号
φ１、φ２を生成し、その第１、第２制御信号φ１、φ
２をスイッチ回路１０５を構成するＰＭＯＳトランジス
タＭ１及びＮＭＯＳトランジスタＭ２の各ゲートに送出
する回路である。これにより、ＰＭＯＳトランジスタＭ
１及びＮＭＯＳトランジスタＭ２のオン／オフ制御が行
われる。なお、スイッチタイミング制御回路１０４の内
部構成及び動作についても、後ほど詳細な説明を行う。
力された出力パルス信号Ｄoutから第１、第２制御信号
φ１、φ２を生成し、その第１、第２制御信号φ１、φ
２をスイッチ回路１０５を構成するＰＭＯＳトランジス
タＭ１及びＮＭＯＳトランジスタＭ２の各ゲートに送出
する回路である。これにより、ＰＭＯＳトランジスタＭ
１及びＮＭＯＳトランジスタＭ２のオン／オフ制御が行
われる。なお、スイッチタイミング制御回路１０４の内
部構成及び動作についても、後ほど詳細な説明を行う。
【００４７】スイッチ回路１０５を構成するＰＭＯＳト
ランジスタＭ１のソースには第１電源電圧（外部電源電
圧ＶDD）が印加されており、ＮＭＯＳトランジスタＭ２
のソースには第２電源電圧（接地電圧ＧＮＤ）が印加さ
れている。また、両トランジスタのドレインは互いに接
続されており、その接続ノードはスイッチ回路１０５の
出力端とされている。従って、ＰＭＯＳトランジスタＭ
１及びＮＭＯＳトランジスタＭ２のオン／オフ制御を行
うことにより、スイッチ回路１０５の出力端からはパル
ス状の電圧信号が送出される。
ランジスタＭ１のソースには第１電源電圧（外部電源電
圧ＶDD）が印加されており、ＮＭＯＳトランジスタＭ２
のソースには第２電源電圧（接地電圧ＧＮＤ）が印加さ
れている。また、両トランジスタのドレインは互いに接
続されており、その接続ノードはスイッチ回路１０５の
出力端とされている。従って、ＰＭＯＳトランジスタＭ
１及びＮＭＯＳトランジスタＭ２のオン／オフ制御を行
うことにより、スイッチ回路１０５の出力端からはパル
ス状の電圧信号が送出される。
【００４８】フィルタ回路１０６はインダクタンスＬ１
とキャパシタＣ１から成る低域通過フィルタである。イ
ンダクタンスＬ１の一端はスイッチ回路１０５の出力端
に接続されており、他端はキャパシタＣ１を介してグラ
ンドに接続されている。また、インダクタンスＬ１とキ
ャパシタＣ１との接続ノードはフィルタ回路１０６の出
力端として、同一基板上に形成された内部回路（図示せ
ず）などに接続されている。
とキャパシタＣ１から成る低域通過フィルタである。イ
ンダクタンスＬ１の一端はスイッチ回路１０５の出力端
に接続されており、他端はキャパシタＣ１を介してグラ
ンドに接続されている。また、インダクタンスＬ１とキ
ャパシタＣ１との接続ノードはフィルタ回路１０６の出
力端として、同一基板上に形成された内部回路（図示せ
ず）などに接続されている。
【００４９】スイッチ回路１０５から送出されるパルス
状の電圧信号はフィルタ回路１０６で平滑化されて出力
電圧Ｖintとなる。この出力電圧Ｖintは前記内部回路
（図示せず）に対して供給され、前記内部回路の駆動電
圧として利用される。なお、本図ではフィルタ回路１０
６としてＬＣ回路を用いた例を挙げたが、ＲＣ回路等ど
のような構成としてもよい。
状の電圧信号はフィルタ回路１０６で平滑化されて出力
電圧Ｖintとなる。この出力電圧Ｖintは前記内部回路
（図示せず）に対して供給され、前記内部回路の駆動電
圧として利用される。なお、本図ではフィルタ回路１０
６としてＬＣ回路を用いた例を挙げたが、ＲＣ回路等ど
のような構成としてもよい。
【００５０】ここで、出力電圧Ｖintの大きさは、スイ
ッチ回路１０５から送出されるパルス状電圧信号のデュ
ーティ比（パルス幅／パルス周期）、すなわち第１、第
２制御信号φ１、φ２のデューティ比を変化させること
によって制御することができる。
ッチ回路１０５から送出されるパルス状電圧信号のデュ
ーティ比（パルス幅／パルス周期）、すなわち第１、第
２制御信号φ１、φ２のデューティ比を変化させること
によって制御することができる。
【００５１】本実施形態の電圧変換回路では、出力パル
ス信号生成回路１００によってパルス幅が一定で、パル
ス周期が可変である出力パルス信号Ｄoutを生成し、そ
の出力パルス信号Ｄoutのパルス周期を適宜変化させる
ことで、第１、第２制御信号φ１、φ２のデューティ比
を制御している。これにより、前記内部回路に供給する
駆動電圧（出力電圧Ｖint）を制御することができる。
（以下では、このようなデューティ比制御方式をパルス
周期可変方式と呼ぶ。）
ス信号生成回路１００によってパルス幅が一定で、パル
ス周期が可変である出力パルス信号Ｄoutを生成し、そ
の出力パルス信号Ｄoutのパルス周期を適宜変化させる
ことで、第１、第２制御信号φ１、φ２のデューティ比
を制御している。これにより、前記内部回路に供給する
駆動電圧（出力電圧Ｖint）を制御することができる。
（以下では、このようなデューティ比制御方式をパルス
周期可変方式と呼ぶ。）
【００５２】続いて、上記した出力パルス信号生成回路
１００の内部構成及び動作について詳細に説明する。本
図に示すように、出力パルス信号生成回路１００は基準
パルス信号生成回路１０１、遅延回路１０２、及び遅延
時間制御回路１０３から構成されている。
１００の内部構成及び動作について詳細に説明する。本
図に示すように、出力パルス信号生成回路１００は基準
パルス信号生成回路１０１、遅延回路１０２、及び遅延
時間制御回路１０３から構成されている。
【００５３】基準パルス信号生成回路１０１はパルス幅
一定の基準パルス信号を生成して遅延回路１０２に送出
する回路である。遅延回路１０２は前記基準パルス信号
から所定時間だけ遅れた遅延パルス信号を生成する回路
であり、基本遅延回路部１０７、追加遅延回路部１０
８、及び選択回路１０９から構成されている。遅延時間
制御回路１０３は選択回路１０９に対して選択信号を送
出し、所望の出力電圧Ｖ intが得られるように遅延回路
１０２における遅延時間を設定する回路である。なお、
遅延時間制御回路１０３の内部構成及び動作について
は、後ほど詳細な説明を行う。
一定の基準パルス信号を生成して遅延回路１０２に送出
する回路である。遅延回路１０２は前記基準パルス信号
から所定時間だけ遅れた遅延パルス信号を生成する回路
であり、基本遅延回路部１０７、追加遅延回路部１０
８、及び選択回路１０９から構成されている。遅延時間
制御回路１０３は選択回路１０９に対して選択信号を送
出し、所望の出力電圧Ｖ intが得られるように遅延回路
１０２における遅延時間を設定する回路である。なお、
遅延時間制御回路１０３の内部構成及び動作について
は、後ほど詳細な説明を行う。
【００５４】図２は基準パルス信号生成回路１０１及び
遅延回路１０２の一構成例を示す概略構成図である。ま
ず、遅延回路１０２の内部構成について説明する。遅延
回路１０２を構成する基本遅延回路部１０７は、基準パ
ルス信号生成回路１０１から入力される前記基準パルス
信号に対して所定単位時間のＮ倍の遅延を与える回路で
ある。また、追加遅延回路部１０８は基本遅延回路部１
０７の最終出力信号Ｄ０に対して所定単位時間のＭ倍の
遅延を与える回路である。
遅延回路１０２の一構成例を示す概略構成図である。ま
ず、遅延回路１０２の内部構成について説明する。遅延
回路１０２を構成する基本遅延回路部１０７は、基準パ
ルス信号生成回路１０１から入力される前記基準パルス
信号に対して所定単位時間のＮ倍の遅延を与える回路で
ある。また、追加遅延回路部１０８は基本遅延回路部１
０７の最終出力信号Ｄ０に対して所定単位時間のＭ倍の
遅延を与える回路である。
【００５５】なお、本図では基本遅延回路部１０７及び
追加遅延回路部１０８を構成する単位時間遅延素子とし
て、内部クロック信号ＩＣＬＫのポジティブエッジをト
リガとするＤフリップフロップ回路を用いた例を挙げて
説明を行うが、前記単位時間遅延素子はＤフリップフロ
ップ回路に限らず、どのようなフリップフロップ回路あ
るいは遅延素子を用いても構わない。
追加遅延回路部１０８を構成する単位時間遅延素子とし
て、内部クロック信号ＩＣＬＫのポジティブエッジをト
リガとするＤフリップフロップ回路を用いた例を挙げて
説明を行うが、前記単位時間遅延素子はＤフリップフロ
ップ回路に限らず、どのようなフリップフロップ回路あ
るいは遅延素子を用いても構わない。
【００５６】基本遅延回路部１０７は５つのＤフリップ
フロップ回路１０７ａ〜１０７ｅ（以下、ＦＦ１０７ａ
〜１０７ｅと呼ぶ）が直列接続されたシフトレジスタ構
造（遅延段数Ｎ＝５）から成っている。従って、ＦＦ１
０７ａ〜１０７ｅの各出力端子からは、前記基準パルス
信号に対して所定単位時間の１倍〜５倍の遅延が与えら
れた出力信号ＤＭ４〜ＤＭ１及びＤ０がそれぞれ送出さ
れる。なお、遅延段数Ｎは１以上であればよい。
フロップ回路１０７ａ〜１０７ｅ（以下、ＦＦ１０７ａ
〜１０７ｅと呼ぶ）が直列接続されたシフトレジスタ構
造（遅延段数Ｎ＝５）から成っている。従って、ＦＦ１
０７ａ〜１０７ｅの各出力端子からは、前記基準パルス
信号に対して所定単位時間の１倍〜５倍の遅延が与えら
れた出力信号ＤＭ４〜ＤＭ１及びＤ０がそれぞれ送出さ
れる。なお、遅延段数Ｎは１以上であればよい。
【００５７】また、追加遅延回路部１０８も５つのＤフ
リップフロップ回路１０８ａ〜１０８ｅ（以下、ＦＦ１
０８ａ〜１０８ｅと呼ぶ）が直列接続されたシフトレジ
スタ構造（遅延段数Ｍ＝５）から成っている。従って、
ＦＦ１０８ａ〜１０８ｅの各出力端子からは、出力信号
Ｄ０に対して所定単位時間の１倍〜５倍の遅延が与えら
れた出力信号Ｄ１〜Ｄ５がそれぞれ送出される。なお、
遅延段数Ｍは１以上であればよい。
リップフロップ回路１０８ａ〜１０８ｅ（以下、ＦＦ１
０８ａ〜１０８ｅと呼ぶ）が直列接続されたシフトレジ
スタ構造（遅延段数Ｍ＝５）から成っている。従って、
ＦＦ１０８ａ〜１０８ｅの各出力端子からは、出力信号
Ｄ０に対して所定単位時間の１倍〜５倍の遅延が与えら
れた出力信号Ｄ１〜Ｄ５がそれぞれ送出される。なお、
遅延段数Ｍは１以上であればよい。
【００５８】なお、ＦＦ１０７ａ〜１０７ｅ及びＦＦ１
０８ａ〜１０８ｅの各クロック端子には、いずれも同一
の内部クロック信号ＩＣＬＫが入力されているが、この
内部クロック信号ＩＣＬＫとしては、集積回路の外部か
ら供給された外部クロック信号や、前記外部クロック信
号を分周することによって生成したクロック信号、ある
いは集積回路の内部に発振回路を設けることで生成した
クロック信号など、どのような手段で生成されたクロッ
ク信号を用いても構わない。
０８ａ〜１０８ｅの各クロック端子には、いずれも同一
の内部クロック信号ＩＣＬＫが入力されているが、この
内部クロック信号ＩＣＬＫとしては、集積回路の外部か
ら供給された外部クロック信号や、前記外部クロック信
号を分周することによって生成したクロック信号、ある
いは集積回路の内部に発振回路を設けることで生成した
クロック信号など、どのような手段で生成されたクロッ
ク信号を用いても構わない。
【００５９】このように、基本遅延回路部１０７及び追
加遅延回路部１０８をフリップフロップ回路によって構
成することにより、遅延回路１０２を容易に構成するこ
とができる。
加遅延回路部１０８をフリップフロップ回路によって構
成することにより、遅延回路１０２を容易に構成するこ
とができる。
【００６０】選択回路１０９は遅延時間制御回路１０３
から与えられる選択信号に基づいて、基本遅延回路部１
０７の最終出力信号Ｄ０と追加遅延回路部１０８の各出
力信号Ｄ１〜Ｄ５のうち、いずれか１つの出力信号を遅
延パルス信号として選択する回路である。
から与えられる選択信号に基づいて、基本遅延回路部１
０７の最終出力信号Ｄ０と追加遅延回路部１０８の各出
力信号Ｄ１〜Ｄ５のうち、いずれか１つの出力信号を遅
延パルス信号として選択する回路である。
【００６１】図３は選択回路１０９の一構成例を示す概
略構成図である。本図に示すように、選択回路１０９は
二入力端子を有するＡＮＤ回路１０９ａ〜１０９ｆと、
多入力端子を有するＯＲ回路１０９ｇから構成されてい
る。
略構成図である。本図に示すように、選択回路１０９は
二入力端子を有するＡＮＤ回路１０９ａ〜１０９ｆと、
多入力端子を有するＯＲ回路１０９ｇから構成されてい
る。
【００６２】ＡＮＤ回路１０９ａ〜１０９ｆの一入力端
子には、基本遅延回路部１０７の最終出力信号Ｄ０と追
加遅延回路部１０８の各出力信号Ｄ１〜Ｄ５がそれぞれ
入力されている。また、ＡＮＤ回路１０９ａ〜１０９ｆ
の他入力端子には、遅延時間制御回路１０３から与えら
れる選択信号Ｓ０〜Ｓ５がそれぞれ入力されている。
子には、基本遅延回路部１０７の最終出力信号Ｄ０と追
加遅延回路部１０８の各出力信号Ｄ１〜Ｄ５がそれぞれ
入力されている。また、ＡＮＤ回路１０９ａ〜１０９ｆ
の他入力端子には、遅延時間制御回路１０３から与えら
れる選択信号Ｓ０〜Ｓ５がそれぞれ入力されている。
【００６３】例えば、出力信号Ｄ０を遅延パルス信号と
して選択する場合には、選択信号Ｓ０をＨレベルとし、
その他の選択信号Ｓ１〜Ｓ５を全てＬレベルとすればよ
い。なお、追加遅延回路部１０８にパルス信号が流れて
いる時間帯には、選択信号Ｓ０〜Ｓ５が変化しないよう
に制御されている。
して選択する場合には、選択信号Ｓ０をＨレベルとし、
その他の選択信号Ｓ１〜Ｓ５を全てＬレベルとすればよ
い。なお、追加遅延回路部１０８にパルス信号が流れて
いる時間帯には、選択信号Ｓ０〜Ｓ５が変化しないよう
に制御されている。
【００６４】一方、ＯＲ回路１０９ｇの入力端子にはＡ
ＮＤ回路１０９ａ〜１０９ｆの各出力信号がそれぞれ入
力されており、それらの論理和が選択回路１０９によっ
て選択された前記遅延パルス信号となる。なお、前記遅
延パルス信号は出力パルス信号Ｄoutとしてスイッチタ
イミング制御回路１０４に送出される一方で、基準パル
ス信号生成回路１０１にも送出されている。
ＮＤ回路１０９ａ〜１０９ｆの各出力信号がそれぞれ入
力されており、それらの論理和が選択回路１０９によっ
て選択された前記遅延パルス信号となる。なお、前記遅
延パルス信号は出力パルス信号Ｄoutとしてスイッチタ
イミング制御回路１０４に送出される一方で、基準パル
ス信号生成回路１０１にも送出されている。
【００６５】続いて、図２に戻って基準パルス信号生成
回路１０１の内部構成についての説明を行う。基準パル
ス信号生成回路１０１は多入力端子を有するＮＯＲ回路
１０１ａと、二入力端子を有するＯＲ回路１０１ｂから
構成されている。ＮＯＲ回路１０１ａの各入力端子には
遅延回路１０２の各出力信号ＤＭ４〜ＤＭ１及びＤ０〜
Ｄ５がそれぞれ入力されており、電圧変換回路の起動時
に前記基準パルス信号の初期パルスを立ち上げる機能を
有している。
回路１０１の内部構成についての説明を行う。基準パル
ス信号生成回路１０１は多入力端子を有するＮＯＲ回路
１０１ａと、二入力端子を有するＯＲ回路１０１ｂから
構成されている。ＮＯＲ回路１０１ａの各入力端子には
遅延回路１０２の各出力信号ＤＭ４〜ＤＭ１及びＤ０〜
Ｄ５がそれぞれ入力されており、電圧変換回路の起動時
に前記基準パルス信号の初期パルスを立ち上げる機能を
有している。
【００６６】また、ＯＲ回路１０１ｂの一入力端子には
ＮＯＲ回路１０１ａの出力信号が入力されており、他入
力端子には選択回路１０９によって選択された前記遅延
パルス信号が入力されている。なお、ＯＲ回路１０１ｂ
の出力信号は前記基準パルス信号として遅延回路１０２
に送出される。
ＮＯＲ回路１０１ａの出力信号が入力されており、他入
力端子には選択回路１０９によって選択された前記遅延
パルス信号が入力されている。なお、ＯＲ回路１０１ｂ
の出力信号は前記基準パルス信号として遅延回路１０２
に送出される。
【００６７】続いて、上記構成から成る出力パルス生成
回路１００の動作について説明する。電圧変換回路の起
動時、遅延回路１０２を構成するＦＦ１０７ａ〜１０７
ｅ及びＦＦ１０８ａ〜１０８ｅはリセット信号（図示せ
ず）によって一旦リセットされるので、それらの出力信
号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５は全てＬレベルとな
り、出力信号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５の論理和否
定であるＮＯＲ回路１０１ａの出力信号はＨレベルとな
る。
回路１００の動作について説明する。電圧変換回路の起
動時、遅延回路１０２を構成するＦＦ１０７ａ〜１０７
ｅ及びＦＦ１０８ａ〜１０８ｅはリセット信号（図示せ
ず）によって一旦リセットされるので、それらの出力信
号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５は全てＬレベルとな
り、出力信号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５の論理和否
定であるＮＯＲ回路１０１ａの出力信号はＨレベルとな
る。
【００６８】これにより、ＮＯＲ回路１０１ａの出力信
号と、選択回路１０９から送出される前記遅延パルス信
号の論理和であるＯＲ回路１０１ｂの出力信号もＨレベ
ルとなるため、遅延回路１０２に入力される前記基準パ
ルス信号の初期パルスが立ち上がる。
号と、選択回路１０９から送出される前記遅延パルス信
号の論理和であるＯＲ回路１０１ｂの出力信号もＨレベ
ルとなるため、遅延回路１０２に入力される前記基準パ
ルス信号の初期パルスが立ち上がる。
【００６９】一方、電圧変換回路の動作時には、ＮＯＲ
回路１０１ａの多入力端子に入力される出力信号ＤＭ４
〜ＤＭ１及びＤ０〜Ｄ５のいずれかがＨレベルとなるた
め、ＮＯＲ回路１０１ａの出力信号は常にＬレベルとな
る。従って、ＯＲ回路１０１ｂは選択回路１０９から戻
ってくる前記遅延パルス信号をそのまま前記基準パルス
信号として遅延回路１０２に送出することになる。
回路１０１ａの多入力端子に入力される出力信号ＤＭ４
〜ＤＭ１及びＤ０〜Ｄ５のいずれかがＨレベルとなるた
め、ＮＯＲ回路１０１ａの出力信号は常にＬレベルとな
る。従って、ＯＲ回路１０１ｂは選択回路１０９から戻
ってくる前記遅延パルス信号をそのまま前記基準パルス
信号として遅延回路１０２に送出することになる。
【００７０】次に、遅延回路１０２における遅延動作に
ついて説明する。図４は遅延回路１０２における遅延動
作の一例を示す信号波形図である。図中の（ａ）〜
（ｄ）には遅延回路１０２から送出される出力パルス信
号Ｄoutの一例を示している。なお、ここでは出力パル
ス信号Ｄoutのパルス幅を１単位時間とし、ＦＦ１０７
ａ〜１０７ｅ及びＦＦ１０８ａ〜１０８ｅにおける単位
遅延時間も前記パルス幅に合わせて１単位時間としてい
る。
ついて説明する。図４は遅延回路１０２における遅延動
作の一例を示す信号波形図である。図中の（ａ）〜
（ｄ）には遅延回路１０２から送出される出力パルス信
号Ｄoutの一例を示している。なお、ここでは出力パル
ス信号Ｄoutのパルス幅を１単位時間とし、ＦＦ１０７
ａ〜１０７ｅ及びＦＦ１０８ａ〜１０８ｅにおける単位
遅延時間も前記パルス幅に合わせて１単位時間としてい
る。
【００７１】まず、図中（ａ）には、基本遅延回路部１
０７の出力信号Ｄ０を遅延パルス信号、すなわち出力パ
ルス信号Ｄoutとして選択した場合の信号波形図が示さ
れている。この場合、遅延回路１０２に入力される前記
基準パルス信号の初期パルスＰ０には、基本遅延回路部
１０７を構成する５つのＦＦ１０７ａ〜１０７ｅによっ
て５単位時間の遅延が与えられる。従って、出力パルス
信号Ｄoutのパルスとしては、初期パルスＰ０に対して
５単位時間の遅延が与えられたパルスＰ１が現れる。
０７の出力信号Ｄ０を遅延パルス信号、すなわち出力パ
ルス信号Ｄoutとして選択した場合の信号波形図が示さ
れている。この場合、遅延回路１０２に入力される前記
基準パルス信号の初期パルスＰ０には、基本遅延回路部
１０７を構成する５つのＦＦ１０７ａ〜１０７ｅによっ
て５単位時間の遅延が与えられる。従って、出力パルス
信号Ｄoutのパルスとしては、初期パルスＰ０に対して
５単位時間の遅延が与えられたパルスＰ１が現れる。
【００７２】このパルスＰ１は再び基準パルス信号生成
回路１０１に送出され、前記基準パルス信号として遅延
回路１０２に再入力される。以後同様に、遅延回路１０
２に入力されるパルスには５単位時間の遅延が与えら
れ、パルスＰ２、Ｐ３が順々に立ち上がる。従って、出
力パルス信号Ｄoutのパルス周期は５単位時間となる。
ここで、出力パルス信号Ｄoutの各パルス幅は１単位時
間であるので、出力パルス信号Ｄoutのデューティ比は
１／５となる。
回路１０１に送出され、前記基準パルス信号として遅延
回路１０２に再入力される。以後同様に、遅延回路１０
２に入力されるパルスには５単位時間の遅延が与えら
れ、パルスＰ２、Ｐ３が順々に立ち上がる。従って、出
力パルス信号Ｄoutのパルス周期は５単位時間となる。
ここで、出力パルス信号Ｄoutの各パルス幅は１単位時
間であるので、出力パルス信号Ｄoutのデューティ比は
１／５となる。
【００７３】また、図中（ｂ）には、追加遅延回路部１
０８の出力信号Ｄ１を出力パルス信号Ｄoutとして選択
した場合の信号波形図が示されている。この場合、遅延
回路１０２に入力される前記基準パルス信号の初期パル
スＰ０には、基本遅延回路部１０７を構成する５つのＦ
Ｆ１０７ａ〜１０７ｅによって５単位時間の遅延が与え
られた後に、追加遅延回路部１０８を構成する初段のＦ
Ｆ１０８ａによって１単位時間の遅延が与えられる。従
って、出力パルス信号Ｄoutのパルスとしては、初期パ
ルスＰ０に対して（５＋１）単位時間の遅延が与えられ
たパルスＰ１が現れる。
０８の出力信号Ｄ１を出力パルス信号Ｄoutとして選択
した場合の信号波形図が示されている。この場合、遅延
回路１０２に入力される前記基準パルス信号の初期パル
スＰ０には、基本遅延回路部１０７を構成する５つのＦ
Ｆ１０７ａ〜１０７ｅによって５単位時間の遅延が与え
られた後に、追加遅延回路部１０８を構成する初段のＦ
Ｆ１０８ａによって１単位時間の遅延が与えられる。従
って、出力パルス信号Ｄoutのパルスとしては、初期パ
ルスＰ０に対して（５＋１）単位時間の遅延が与えられ
たパルスＰ１が現れる。
【００７４】このパルスＰ１は再び基準パルス信号生成
回路１０１に送出され、前記基準パルス信号として遅延
回路１０２に再入力される。以後同様に、遅延回路１０
２に入力されるパルスには（５＋１）単位時間の遅延が
与えられ、パルスＰ２、Ｐ３が順々に立ち上がる。従っ
て、出力パルス信号Ｄoutのパルス周期は６単位時間と
なる。ここで、出力パルス信号Ｄoutの各パルス幅は１
単位時間であるので、出力パルス信号Ｄoutのデューテ
ィ比は１／６となる。
回路１０１に送出され、前記基準パルス信号として遅延
回路１０２に再入力される。以後同様に、遅延回路１０
２に入力されるパルスには（５＋１）単位時間の遅延が
与えられ、パルスＰ２、Ｐ３が順々に立ち上がる。従っ
て、出力パルス信号Ｄoutのパルス周期は６単位時間と
なる。ここで、出力パルス信号Ｄoutの各パルス幅は１
単位時間であるので、出力パルス信号Ｄoutのデューテ
ィ比は１／６となる。
【００７５】また、図中（ｃ）には、追加遅延回路部１
０８の出力信号Ｄ２を出力パルス信号Ｄoutとして選択
した場合の信号波形図が示されている。この場合、出力
パルス信号Ｄoutのパルス周期は７となるので、出力パ
ルス信号Ｄoutのデューティ比は１／７となる。同様
に、出力パルス信号Ｄoutとして追加遅延回路部１０８
の出力信号Ｄ３、Ｄ４、Ｄ５をそれぞれ選択した場合、
各出力パルス信号Ｄoutのデューティ比はそれぞれ１／
８、１／９、１／１０となる。
０８の出力信号Ｄ２を出力パルス信号Ｄoutとして選択
した場合の信号波形図が示されている。この場合、出力
パルス信号Ｄoutのパルス周期は７となるので、出力パ
ルス信号Ｄoutのデューティ比は１／７となる。同様
に、出力パルス信号Ｄoutとして追加遅延回路部１０８
の出力信号Ｄ３、Ｄ４、Ｄ５をそれぞれ選択した場合、
各出力パルス信号Ｄoutのデューティ比はそれぞれ１／
８、１／９、１／１０となる。
【００７６】より一般的な例として、図中（ｄ）には、
基本遅延回路部１０７の遅延段数をＮ段とし、追加遅延
回路部１０８におけるＭ段目の出力信号を出力パルス信
号Ｄ outとして選択した場合の信号波形図が示されてい
る。この場合、出力パルス信号Ｄoutのパルス周期は
（Ｎ＋Ｍ）単位時間となるので、出力パルス信号Ｄout
のデューティ比は１／（Ｎ＋Ｍ）となる。
基本遅延回路部１０７の遅延段数をＮ段とし、追加遅延
回路部１０８におけるＭ段目の出力信号を出力パルス信
号Ｄ outとして選択した場合の信号波形図が示されてい
る。この場合、出力パルス信号Ｄoutのパルス周期は
（Ｎ＋Ｍ）単位時間となるので、出力パルス信号Ｄout
のデューティ比は１／（Ｎ＋Ｍ）となる。
【００７７】このとき、スイッチタイミング制御回路１
０４において生成される第１、第２制御信号φ１、φ２
が、基本的に出力パルス信号Ｄoutを論理否定したパル
ス信号である場合、電圧変換回路から送出される出力電
圧Ｖintの大きさは、次の（２）式によって求めること
ができる。
０４において生成される第１、第２制御信号φ１、φ２
が、基本的に出力パルス信号Ｄoutを論理否定したパル
ス信号である場合、電圧変換回路から送出される出力電
圧Ｖintの大きさは、次の（２）式によって求めること
ができる。
【数２】
【００７８】上記した（２）式より、本実施形態の電圧
変換回路に供給される外部電源電圧ＶDDを３Ｖとする
と、出力パルス信号Ｄoutとして基本遅延回路部１０７
の出力信号Ｄ０が選択された場合の出力電圧Ｖintは
０．６Ｖと算出することができる。同様に、出力パルス
信号Ｄoutとして追加遅延回路部１０８の各出力信号Ｄ
１〜Ｄ５が選択された場合の出力電圧Ｖintは、順に
０．５Ｖ、０．４３Ｖ、０．３８Ｖ、０．３３Ｖ、０．
３Ｖと算出することができる。従って、本実施形態の電
圧変換回路における出力電圧Ｖintの可変範囲は０．３
Ｖ〜０．６Ｖであり、その単位可変幅は平均６０ｍＶで
あることが分かる。
変換回路に供給される外部電源電圧ＶDDを３Ｖとする
と、出力パルス信号Ｄoutとして基本遅延回路部１０７
の出力信号Ｄ０が選択された場合の出力電圧Ｖintは
０．６Ｖと算出することができる。同様に、出力パルス
信号Ｄoutとして追加遅延回路部１０８の各出力信号Ｄ
１〜Ｄ５が選択された場合の出力電圧Ｖintは、順に
０．５Ｖ、０．４３Ｖ、０．３８Ｖ、０．３３Ｖ、０．
３Ｖと算出することができる。従って、本実施形態の電
圧変換回路における出力電圧Ｖintの可変範囲は０．３
Ｖ〜０．６Ｖであり、その単位可変幅は平均６０ｍＶで
あることが分かる。
【００７９】なお、出力電圧Ｖintの可変上限値は基本
遅延回路部１０７の遅延時間（遅延回路１０２の最短遅
延時間）によって設定することができる。また、出力電
圧Ｖ intの可変下限値は追加遅延回路部１０８の最終段
遅延時間（遅延回路１０２の最長遅延時間）によって設
定することができる。一方、出力電圧Ｖintの単位可変
幅は追加遅延回路部１０８を構成するＦＦ１０８ａ〜１
０８ｅの各単位遅延時間によって設定することができ
る。
遅延回路部１０７の遅延時間（遅延回路１０２の最短遅
延時間）によって設定することができる。また、出力電
圧Ｖ intの可変下限値は追加遅延回路部１０８の最終段
遅延時間（遅延回路１０２の最長遅延時間）によって設
定することができる。一方、出力電圧Ｖintの単位可変
幅は追加遅延回路部１０８を構成するＦＦ１０８ａ〜１
０８ｅの各単位遅延時間によって設定することができ
る。
【００８０】このように、パルス周期可変方式を採用し
た本実施形態の電圧変換回路であれば、従来のパルス幅
可変方式を採用した電圧変換回路のように高速で動作す
るカウンタ回路等の制御回路を用いることなく、出力電
圧Ｖintの制御を行うことが可能である。よって、従来
に比べて電圧変換回路の回路規模縮小や動作周波数低減
を図ることができるので、電圧変換回路自体の消費電力
を大幅に低減することが可能となり、集積回路全体の低
消費電力化に貢献することができる。
た本実施形態の電圧変換回路であれば、従来のパルス幅
可変方式を採用した電圧変換回路のように高速で動作す
るカウンタ回路等の制御回路を用いることなく、出力電
圧Ｖintの制御を行うことが可能である。よって、従来
に比べて電圧変換回路の回路規模縮小や動作周波数低減
を図ることができるので、電圧変換回路自体の消費電力
を大幅に低減することが可能となり、集積回路全体の低
消費電力化に貢献することができる。
【００８１】また、本実施形態の電圧変換回路は、自身
の出力電圧Ｖintをその可変範囲内において離散的に制
御する構成である。このような構成とすることにより、
電圧変換回路の制御回路（本実施形態の場合、遅延時間
制御回路１０３や選択回路１０９等）における制御状態
数（すなわち、選択可能な出力電圧値）が削減されるた
め、制御回路の回路規模を縮小して消費電力の低減を図
ることができる。
の出力電圧Ｖintをその可変範囲内において離散的に制
御する構成である。このような構成とすることにより、
電圧変換回路の制御回路（本実施形態の場合、遅延時間
制御回路１０３や選択回路１０９等）における制御状態
数（すなわち、選択可能な出力電圧値）が削減されるた
め、制御回路の回路規模を縮小して消費電力の低減を図
ることができる。
【００８２】なお、上記に説明した本実施形態の電圧変
換回路においては、３Ｖの外部電源電圧ＶDDから０．５
Ｖ駆動の内部回路に対する出力電圧Ｖintを生成するこ
とを想定した構成例が示されている。
換回路においては、３Ｖの外部電源電圧ＶDDから０．５
Ｖ駆動の内部回路に対する出力電圧Ｖintを生成するこ
とを想定した構成例が示されている。
【００８３】前述した通り、前記内部回路を構成するデ
バイスには最適な動作電圧（この場合は０．５Ｖ）が存
在し、プロセスばらつきや動作環境の変化に対応すると
しても、０．５Ｖ駆動の内部回路に対して外部電源電圧
ＶDDに近い高電圧（３Ｖ付近）を出力する必要が生じる
ことはない。従って、電圧変換を構成する制御回路の回
路規模縮小の観点から、出力電圧Ｖintの可変上限値は
できるだけ低く抑えるように構成することが望ましい。
バイスには最適な動作電圧（この場合は０．５Ｖ）が存
在し、プロセスばらつきや動作環境の変化に対応すると
しても、０．５Ｖ駆動の内部回路に対して外部電源電圧
ＶDDに近い高電圧（３Ｖ付近）を出力する必要が生じる
ことはない。従って、電圧変換を構成する制御回路の回
路規模縮小の観点から、出力電圧Ｖintの可変上限値は
できるだけ低く抑えるように構成することが望ましい。
【００８４】例えば、出力電圧Ｖintの可変上限値を外
部電源電圧ＶDDの１／２以下に設定すれば、電圧変換回
路の制御回路（本実施形態の場合、遅延時間制御回路１
０３や選択回路１０９等）における制御状態数を従来の
半分以下に削減することが可能である。このように、出
力電圧Ｖintの可変上限値を低く抑えることにより、制
御回路の回路規模を縮小して消費電力の低減を図ること
ができる。
部電源電圧ＶDDの１／２以下に設定すれば、電圧変換回
路の制御回路（本実施形態の場合、遅延時間制御回路１
０３や選択回路１０９等）における制御状態数を従来の
半分以下に削減することが可能である。このように、出
力電圧Ｖintの可変上限値を低く抑えることにより、制
御回路の回路規模を縮小して消費電力の低減を図ること
ができる。
【００８５】また、０．５Ｖ駆動の内部回路において
は、入力される電源電圧が０．４Ｖ以下になると動作速
度の劣化が大きくなる一方で、該電源電圧が０．６Ｖ以
上になると動作速度の飽和が生じる。このことから、前
記内部回路に対して供給される出力電圧Ｖintの可変範
囲は、プロセスばらつきや動作環境の変化に対応すると
しても、最適動作電圧（出力電圧Ｖintの可変中心値）
の±２０％程度に制限すればよいことが分かる。
は、入力される電源電圧が０．４Ｖ以下になると動作速
度の劣化が大きくなる一方で、該電源電圧が０．６Ｖ以
上になると動作速度の飽和が生じる。このことから、前
記内部回路に対して供給される出力電圧Ｖintの可変範
囲は、プロセスばらつきや動作環境の変化に対応すると
しても、最適動作電圧（出力電圧Ｖintの可変中心値）
の±２０％程度に制限すればよいことが分かる。
【００８６】上記の例では出力電圧Ｖintの可変範囲が
０．２Ｖとなり、外部電源電圧ＶDDの７％弱となる。こ
のように、出力電圧Ｖintの可変幅を狭く制限すること
により、制御回路の回路規模を縮小して消費電力の低減
を図ることができる。
０．２Ｖとなり、外部電源電圧ＶDDの７％弱となる。こ
のように、出力電圧Ｖintの可変幅を狭く制限すること
により、制御回路の回路規模を縮小して消費電力の低減
を図ることができる。
【００８７】また、出力電圧Ｖintの可変上限値を低く
抑えること、あるいは可変幅を狭く制限することは、電
圧変換回路自体の消費電力低減に貢献するだけでなく、
パルス周期可変方式のデメリットである出力電圧Ｖint
の変動（リップル）を低減する効果も有している。
抑えること、あるいは可変幅を狭く制限することは、電
圧変換回路自体の消費電力低減に貢献するだけでなく、
パルス周期可変方式のデメリットである出力電圧Ｖint
の変動（リップル）を低減する効果も有している。
【００８８】一般に、出力電圧Ｖintに生じる電圧変動
をリップルと呼ぶが、ここでは便宜的に出力電圧Ｖint
に生じる電圧変動のピーク・トゥ・ピーク値をリップル
電圧ΔＶと呼ぶことにする。平滑化手段としてＬＣフィ
ルタ回路を用いた場合のリップル電圧ΔＶは、次の
（３）式によって求めることができる。
をリップルと呼ぶが、ここでは便宜的に出力電圧Ｖint
に生じる電圧変動のピーク・トゥ・ピーク値をリップル
電圧ΔＶと呼ぶことにする。平滑化手段としてＬＣフィ
ルタ回路を用いた場合のリップル電圧ΔＶは、次の
（３）式によって求めることができる。
【数３】
【００８９】なお、上記した（３）式中では、前記ＬＣ
フィルタ回路に入力されるパルス状電圧信号のデューテ
ィ比をＤ、パルス周期をＴとしている。また、前記ＬＣ
フィルタ回路のインダクタンスをＬ、キャパシタをＣと
している。
フィルタ回路に入力されるパルス状電圧信号のデューテ
ィ比をＤ、パルス周期をＴとしている。また、前記ＬＣ
フィルタ回路のインダクタンスをＬ、キャパシタをＣと
している。
【００９０】上式より、リップル電圧ΔＶの大きさは、
前記ＬＣフィルタ回路に入力されるパルス状電圧信号の
パルス周期Ｔの２乗に比例することが分かる。ここで、
パルス幅可変方式を採用した電圧変換回路ではパルス周
期Ｔが一定であるため、出力電圧Ｖintに生じるリップ
ル電圧ΔＶはデューティ比Ｄのみに依存する。一方、パ
ルス周期可変方式を採用した電圧変換回路ではパルス周
期Ｔが可変であるため、出力電圧Ｖintに生じるリップ
ル電圧ΔＶはデューティ比Ｄ及びパルス周期Ｔに依存す
る。
前記ＬＣフィルタ回路に入力されるパルス状電圧信号の
パルス周期Ｔの２乗に比例することが分かる。ここで、
パルス幅可変方式を採用した電圧変換回路ではパルス周
期Ｔが一定であるため、出力電圧Ｖintに生じるリップ
ル電圧ΔＶはデューティ比Ｄのみに依存する。一方、パ
ルス周期可変方式を採用した電圧変換回路ではパルス周
期Ｔが可変であるため、出力電圧Ｖintに生じるリップ
ル電圧ΔＶはデューティ比Ｄ及びパルス周期Ｔに依存す
る。
【００９１】上記したように、リップル電圧ΔＶはパル
ス周期Ｔの２乗に比例するため、パルス周期Ｔが長くな
るとリップル電圧ΔＶは急激に大きくなる傾向を示す。
しかし、パルス周期可変方式では出力電圧Ｖintを下げ
るためにパルス周期Ｔを長くする必要があるため、低い
出力電圧Ｖintを得ようとした場合にリップル電圧ΔＶ
が大きくなってしまう。
ス周期Ｔの２乗に比例するため、パルス周期Ｔが長くな
るとリップル電圧ΔＶは急激に大きくなる傾向を示す。
しかし、パルス周期可変方式では出力電圧Ｖintを下げ
るためにパルス周期Ｔを長くする必要があるため、低い
出力電圧Ｖintを得ようとした場合にリップル電圧ΔＶ
が大きくなってしまう。
【００９２】また、パルス周期可変方式を採用した電圧
変換回路において、出力電圧Ｖintの可変範囲を不必要
に広く設定すると、出力電圧Ｖintを可変上限値とした
時のパルス周期と、可変下限値とした時のパルス周期と
の間に大きな差が生じてしまう。そのため、出力電圧Ｖ
intを変化させる際に生じるリップル電圧ΔＶの変動が
大きくなり、出力電圧Ｖintを精度良く制御することが
できなくなる。
変換回路において、出力電圧Ｖintの可変範囲を不必要
に広く設定すると、出力電圧Ｖintを可変上限値とした
時のパルス周期と、可変下限値とした時のパルス周期と
の間に大きな差が生じてしまう。そのため、出力電圧Ｖ
intを変化させる際に生じるリップル電圧ΔＶの変動が
大きくなり、出力電圧Ｖintを精度良く制御することが
できなくなる。
【００９３】それに対して、本実施形態の電圧変換回路
は、出力電圧Ｖintの可変上限値を低く抑えて可変幅を
狭く制限した上で、パルス周期可変方式を用いる構成で
ある。このような構成とすることにより、出力電圧Ｖ
intを可変上限値とした時のパルス周期と、可変下限値
とした時のパルス周期との差を小さく抑えることができ
るので、リップル電圧ΔＶの変動を実用上問題のないレ
ベルに抑えることが可能となる。また、このような構成
とすることにより、パルス周期Ｔの可変範囲全体をより
周期が短くなる方向にシフトできるので、低い出力電圧
Ｖintを得ようとした場合のリップル電圧ΔＶを小さく
抑えることが可能となる。
は、出力電圧Ｖintの可変上限値を低く抑えて可変幅を
狭く制限した上で、パルス周期可変方式を用いる構成で
ある。このような構成とすることにより、出力電圧Ｖ
intを可変上限値とした時のパルス周期と、可変下限値
とした時のパルス周期との差を小さく抑えることができ
るので、リップル電圧ΔＶの変動を実用上問題のないレ
ベルに抑えることが可能となる。また、このような構成
とすることにより、パルス周期Ｔの可変範囲全体をより
周期が短くなる方向にシフトできるので、低い出力電圧
Ｖintを得ようとした場合のリップル電圧ΔＶを小さく
抑えることが可能となる。
【００９４】次に、本発明に係る電圧変換回路の第２実
施形態について説明する。本実施形態の電圧変換回路
は、基本的に第１実施形態の電圧変換回路と同様の構成
（図１参照）から成るが、出力パルス信号生成回路１０
０を構成する遅延回路１０２に対する改良が加えられて
いる。そこで、以下では本実施形態の特徴部分である遅
延回路２０２について重点を置いた説明を行うことにす
る。
施形態について説明する。本実施形態の電圧変換回路
は、基本的に第１実施形態の電圧変換回路と同様の構成
（図１参照）から成るが、出力パルス信号生成回路１０
０を構成する遅延回路１０２に対する改良が加えられて
いる。そこで、以下では本実施形態の特徴部分である遅
延回路２０２について重点を置いた説明を行うことにす
る。
【００９５】図５は本発明の第２実施形態における基準
パルス信号生成回路２０１及び遅延回路２０２の一構成
例を示す概略構成図である。基準パルス信号生成回路２
０１はパルス幅一定の基準パルス信号を生成して遅延回
路２０２に送出する回路である。
パルス信号生成回路２０１及び遅延回路２０２の一構成
例を示す概略構成図である。基準パルス信号生成回路２
０１はパルス幅一定の基準パルス信号を生成して遅延回
路２０２に送出する回路である。
【００９６】遅延回路２０２は前記基準パルス信号から
所定時間だけ遅れた遅延パルス信号を生成する回路であ
り、基本遅延回路部２０７、追加遅延回路部２０８、及
び選択回路２０９から構成されている。なお、前記遅延
パルス信号は出力パルス信号Ｄoutとして後段のスイッ
チタイミング制御回路（図示せず）に送出される一方
で、基準パルス信号生成回路２０１にも送出されてい
る。遅延時間制御回路２０３は選択回路２０９に対して
選択信号を送出し、所望の出力電圧Ｖintが得られるよ
うに遅延回路２０２における遅延時間を設定する回路で
ある。
所定時間だけ遅れた遅延パルス信号を生成する回路であ
り、基本遅延回路部２０７、追加遅延回路部２０８、及
び選択回路２０９から構成されている。なお、前記遅延
パルス信号は出力パルス信号Ｄoutとして後段のスイッ
チタイミング制御回路（図示せず）に送出される一方
で、基準パルス信号生成回路２０１にも送出されてい
る。遅延時間制御回路２０３は選択回路２０９に対して
選択信号を送出し、所望の出力電圧Ｖintが得られるよ
うに遅延回路２０２における遅延時間を設定する回路で
ある。
【００９７】なお、本実施形態における基準パルス信号
生成回路２０１及び選択回路２０９は、いずれも前述の
第１実施形態における基準パルス信号生成回路１０１
（図２参照）及び選択回路１０９（図３参照）と同様の
構成及び動作を有するため、ここでは説明を省略する。
また、遅延時間制御回路２０３の内部構成及び動作につ
いては後ほど詳細な説明を行う。
生成回路２０１及び選択回路２０９は、いずれも前述の
第１実施形態における基準パルス信号生成回路１０１
（図２参照）及び選択回路１０９（図３参照）と同様の
構成及び動作を有するため、ここでは説明を省略する。
また、遅延時間制御回路２０３の内部構成及び動作につ
いては後ほど詳細な説明を行う。
【００９８】遅延回路２０２を構成する基本遅延回路部
２０７は、内部クロック信号ＩＣＬＫのポジティブエッ
ジをトリガとする５つのＤフリップフロップ回路２０７
ａ〜２０７ｅ（以下、ＦＦ２０７ａ〜２０７ｅと呼ぶ）
が直列接続されたシフトレジスタ構造（遅延段数Ｎ＝
５）から成っている。従って、ＦＦ２０７ａ〜２０７ｅ
の各出力端子からは、前記基準パルス信号に対して所定
単位時間の１倍〜５倍の遅延が与えられた出力信号ＤＭ
４〜ＤＭ１及びＤ０がそれぞれ送出される。なお、遅延
段数Ｎは１以上であればよい。
２０７は、内部クロック信号ＩＣＬＫのポジティブエッ
ジをトリガとする５つのＤフリップフロップ回路２０７
ａ〜２０７ｅ（以下、ＦＦ２０７ａ〜２０７ｅと呼ぶ）
が直列接続されたシフトレジスタ構造（遅延段数Ｎ＝
５）から成っている。従って、ＦＦ２０７ａ〜２０７ｅ
の各出力端子からは、前記基準パルス信号に対して所定
単位時間の１倍〜５倍の遅延が与えられた出力信号ＤＭ
４〜ＤＭ１及びＤ０がそれぞれ送出される。なお、遅延
段数Ｎは１以上であればよい。
【００９９】一方、遅延回路２０２を構成する追加遅延
回路部２０８は、内部クロック信号ＩＣＬＫのネガティ
ブエッジをトリガとする３つのＤＮフリップフロップ回
路２０８ａ、２０８ｃ、２０８ｅ（以下、ＦＦ２０８
ａ、ＦＦ２０８ｃ、ＦＦ２０８ｅと呼ぶ）と、ポジティ
ブエッジをトリガとする２つのＤフリップフロップ回路
２０８ｂ、２０８ｄ（以下、ＦＦ２０８ｂ、ＦＦ２０８
ｄと呼ぶ）とが交互に直列接続されたシフトレジスタ構
造（遅延段数Ｍ＝５）から成っている。すなわち、ＦＦ
２０８ａ〜２０８ｅの各クロック位相は、自身の前段に
接続されたフリップフロップ回路のクロック位相と１８
０度異なっている。なお、遅延段数Ｍは１以上であれば
よい。
回路部２０８は、内部クロック信号ＩＣＬＫのネガティ
ブエッジをトリガとする３つのＤＮフリップフロップ回
路２０８ａ、２０８ｃ、２０８ｅ（以下、ＦＦ２０８
ａ、ＦＦ２０８ｃ、ＦＦ２０８ｅと呼ぶ）と、ポジティ
ブエッジをトリガとする２つのＤフリップフロップ回路
２０８ｂ、２０８ｄ（以下、ＦＦ２０８ｂ、ＦＦ２０８
ｄと呼ぶ）とが交互に直列接続されたシフトレジスタ構
造（遅延段数Ｍ＝５）から成っている。すなわち、ＦＦ
２０８ａ〜２０８ｅの各クロック位相は、自身の前段に
接続されたフリップフロップ回路のクロック位相と１８
０度異なっている。なお、遅延段数Ｍは１以上であれば
よい。
【０１００】従って、ＦＦ２０８ａ〜２０８ｅの各出力
端子からは、それぞれの前段から送出される出力信号に
対して内部クロック信号ＩＣＬＫの半周期分（所定単位
時間の０．５倍）の遅延が与えられた出力信号Ｄ１〜Ｄ
５がそれぞれ送出される。言い換えれば、出力信号Ｄ１
〜Ｄ５は基本遅延回路部２０７の出力信号Ｄ０に対して
所定単位時間の０．５倍〜２．５倍の遅延が与えられた
信号となる。
端子からは、それぞれの前段から送出される出力信号に
対して内部クロック信号ＩＣＬＫの半周期分（所定単位
時間の０．５倍）の遅延が与えられた出力信号Ｄ１〜Ｄ
５がそれぞれ送出される。言い換えれば、出力信号Ｄ１
〜Ｄ５は基本遅延回路部２０７の出力信号Ｄ０に対して
所定単位時間の０．５倍〜２．５倍の遅延が与えられた
信号となる。
【０１０１】なお、ＦＦ２０７ａ〜２０７ｅ及びＦＦ２
０８ａ〜２０８ｅの各クロック端子には、いずれも同一
の内部クロック信号ＩＣＬＫが入力されているが、この
内部クロック信号ＩＣＬＫとしては、集積回路の外部か
ら供給された外部クロック信号や、前記外部クロック信
号を分周することによって生成したクロック信号、ある
いは集積回路の内部に発振回路を設けることで生成した
クロック信号など、どのような手段で生成されたクロッ
ク信号を用いても構わない。
０８ａ〜２０８ｅの各クロック端子には、いずれも同一
の内部クロック信号ＩＣＬＫが入力されているが、この
内部クロック信号ＩＣＬＫとしては、集積回路の外部か
ら供給された外部クロック信号や、前記外部クロック信
号を分周することによって生成したクロック信号、ある
いは集積回路の内部に発振回路を設けることで生成した
クロック信号など、どのような手段で生成されたクロッ
ク信号を用いても構わない。
【０１０２】また、ＦＦ２０８ａ、ＦＦ２０８ｃ、ＦＦ
２０８ｅとしては、内部クロック信号ＩＣＬＫのネガテ
ィブエッジをトリガとするＤＮフリップフロップ回路の
代わりに、逆相クロックで駆動するＤフリップフロップ
回路を用いても、上記と同様の結果を得ることができ
る。
２０８ｅとしては、内部クロック信号ＩＣＬＫのネガテ
ィブエッジをトリガとするＤＮフリップフロップ回路の
代わりに、逆相クロックで駆動するＤフリップフロップ
回路を用いても、上記と同様の結果を得ることができ
る。
【０１０３】遅延回路２０２を上記構成としたことによ
り、出力パルス信号Ｄoutとして出力信号Ｄ０〜Ｄ５を
選択した場合のデューティ比は、それぞれ１／５、１／
５．５、１／６、１／６．５、１／７、１／７．５とな
る。より一般的な例として、基本遅延回路部２０７の遅
延段数をＮ段とし、追加遅延回路部２０８のＭ段目の出
力信号を出力パルス信号Ｄoutとして選択した場合のデ
ューティ比は１／（Ｎ＋０．５×Ｍ）となる。
り、出力パルス信号Ｄoutとして出力信号Ｄ０〜Ｄ５を
選択した場合のデューティ比は、それぞれ１／５、１／
５．５、１／６、１／６．５、１／７、１／７．５とな
る。より一般的な例として、基本遅延回路部２０７の遅
延段数をＮ段とし、追加遅延回路部２０８のＭ段目の出
力信号を出力パルス信号Ｄoutとして選択した場合のデ
ューティ比は１／（Ｎ＋０．５×Ｍ）となる。
【０１０４】前出の（２）式より、本実施形態の電圧変
換回路に供給される外部電源電圧Ｖ DDを３Ｖとすると、
出力パルス信号Ｄoutとして基本遅延回路部２０７の出
力信号Ｄ０が選択された場合の出力電圧Ｖintは０．６
Ｖと算出することができる。同様に、出力パルス信号Ｄ
outとして追加遅延回路部２０８の各出力信号Ｄ１〜Ｄ
５が選択された場合の出力電圧Ｖintは、順に０．５５
Ｖ、０．５Ｖ、０．４６Ｖ、０．４３Ｖ、０．４Ｖと算
出することができる。従って、本実施形態の電圧変換回
路における出力電圧Ｖintの可変範囲は０．４Ｖ〜０．
６Ｖであり、その単位可変幅は平均４０ｍＶであること
が分かる。
換回路に供給される外部電源電圧Ｖ DDを３Ｖとすると、
出力パルス信号Ｄoutとして基本遅延回路部２０７の出
力信号Ｄ０が選択された場合の出力電圧Ｖintは０．６
Ｖと算出することができる。同様に、出力パルス信号Ｄ
outとして追加遅延回路部２０８の各出力信号Ｄ１〜Ｄ
５が選択された場合の出力電圧Ｖintは、順に０．５５
Ｖ、０．５Ｖ、０．４６Ｖ、０．４３Ｖ、０．４Ｖと算
出することができる。従って、本実施形態の電圧変換回
路における出力電圧Ｖintの可変範囲は０．４Ｖ〜０．
６Ｖであり、その単位可変幅は平均４０ｍＶであること
が分かる。
【０１０５】以上に説明した通り、本実施形態の電圧変
換回路では、基本遅延回路部２０７及び追加遅延回路部
２０８から送出される各出力信号Ｄ０〜Ｄ５相互間の遅
延時間幅を小さくすることにより、前述の第１実施形態
に比べて出力電圧Ｖintの単位可変幅を小さい値とする
ことができる。これにより、出力電圧Ｖintの可変精度
を向上することが可能となる。
換回路では、基本遅延回路部２０７及び追加遅延回路部
２０８から送出される各出力信号Ｄ０〜Ｄ５相互間の遅
延時間幅を小さくすることにより、前述の第１実施形態
に比べて出力電圧Ｖintの単位可変幅を小さい値とする
ことができる。これにより、出力電圧Ｖintの可変精度
を向上することが可能となる。
【０１０６】なお、本実施形態の電圧変換回路を採用す
ることにより、従来に比べて回路規模の縮小や消費電力
の低減を実現できることは言うまでもなく、また第１実
施形態の電圧変換回路に比べてこれらの利点が損なわれ
ることもない。
ることにより、従来に比べて回路規模の縮小や消費電力
の低減を実現できることは言うまでもなく、また第１実
施形態の電圧変換回路に比べてこれらの利点が損なわれ
ることもない。
【０１０７】次に、本発明に係る電圧変換回路の第３実
施形態について説明する。図６は本発明に係る電圧変換
回路の第３実施形態を示す概略構成図である。本図に示
すように、本実施形態の電圧変換回路は、基本的に第１
実施形態の電圧変換回路と同様の構成（図１参照）から
成るが、出力パルス信号生成回路１００に対する改良が
加えられている。そこで、第１実施形態と同様の構成及
び動作を有する部分については図１と同一の符号を付す
ことで説明を省略し、以下では本実施形態の特徴部分で
ある出力パルス信号生成回路３００について重点を置い
た説明を行うことにする。
施形態について説明する。図６は本発明に係る電圧変換
回路の第３実施形態を示す概略構成図である。本図に示
すように、本実施形態の電圧変換回路は、基本的に第１
実施形態の電圧変換回路と同様の構成（図１参照）から
成るが、出力パルス信号生成回路１００に対する改良が
加えられている。そこで、第１実施形態と同様の構成及
び動作を有する部分については図１と同一の符号を付す
ことで説明を省略し、以下では本実施形態の特徴部分で
ある出力パルス信号生成回路３００について重点を置い
た説明を行うことにする。
【０１０８】出力パルス信号生成回路３００はパルス幅
が一定で、パルス周期が可変である出力パルス信号Ｄ
outを生成し、その出力パルス信号Ｄoutをスイッチタイ
ミング制御回路１０４に送出する回路である。本実施形
態における出力パルス信号生成回路３００は基準パルス
信号生成回路３０１、遅延回路３０２、及び遅延時間制
御回路３０３から構成されている。
が一定で、パルス周期が可変である出力パルス信号Ｄ
outを生成し、その出力パルス信号Ｄoutをスイッチタイ
ミング制御回路１０４に送出する回路である。本実施形
態における出力パルス信号生成回路３００は基準パルス
信号生成回路３０１、遅延回路３０２、及び遅延時間制
御回路３０３から構成されている。
【０１０９】基準パルス信号生成回路３０１はパルス幅
一定の基準パルス信号を生成して遅延回路３０２に送出
する回路である。遅延回路３０２は前記基準パルス信号
から所定時間だけ遅れた遅延パルス信号を生成する回路
であり、基本遅延回路部３０７、追加遅延回路部３０
８、及び選択回路３０９から構成されている。なお、本
実施形態における選択回路３０９は、第１選択回路部３
１０、任意時間遅延素子３１１、及び第２選択回路部３
１２を有している。
一定の基準パルス信号を生成して遅延回路３０２に送出
する回路である。遅延回路３０２は前記基準パルス信号
から所定時間だけ遅れた遅延パルス信号を生成する回路
であり、基本遅延回路部３０７、追加遅延回路部３０
８、及び選択回路３０９から構成されている。なお、本
実施形態における選択回路３０９は、第１選択回路部３
１０、任意時間遅延素子３１１、及び第２選択回路部３
１２を有している。
【０１１０】遅延時間制御回路３０３は選択回路３０９
に対して第１、第２選択信号を送出し、所望の出力電圧
Ｖintが得られるように遅延回路３０２における遅延時
間を設定する回路である。なお、遅延時間制御回路３０
３の内部構成及び動作については、後ほど詳細な説明を
行う。
に対して第１、第２選択信号を送出し、所望の出力電圧
Ｖintが得られるように遅延回路３０２における遅延時
間を設定する回路である。なお、遅延時間制御回路３０
３の内部構成及び動作については、後ほど詳細な説明を
行う。
【０１１１】図７は基準パルス信号生成回路３０１及び
遅延回路３０２の一構成例を示す概略構成図である。本
図に示すように、基準パルス信号生成回路３０１は多入
力端子を有するＮＯＲ回路３０１ａと、二入力端子を有
するＯＲ回路３０１ｂから構成されており、その構成及
び動作は前述の第１実施形態と同様である。そこで、以
下では基準パルス信号生成回路３０１についての説明を
省略し、遅延回路３０２について重点を置いた説明を行
う。
遅延回路３０２の一構成例を示す概略構成図である。本
図に示すように、基準パルス信号生成回路３０１は多入
力端子を有するＮＯＲ回路３０１ａと、二入力端子を有
するＯＲ回路３０１ｂから構成されており、その構成及
び動作は前述の第１実施形態と同様である。そこで、以
下では基準パルス信号生成回路３０１についての説明を
省略し、遅延回路３０２について重点を置いた説明を行
う。
【０１１２】遅延回路３０２を構成する基本遅延回路部
３０７は、基準パルス信号生成回路３０１から入力され
る前記基準パルス信号に対して所定単位時間のＮ倍の遅
延を与える回路である。また、追加遅延回路部３０８は
基本遅延回路部３０７の最終出力信号Ｄ０に対して所定
単位時間のＭ倍の遅延を与える回路である。
３０７は、基準パルス信号生成回路３０１から入力され
る前記基準パルス信号に対して所定単位時間のＮ倍の遅
延を与える回路である。また、追加遅延回路部３０８は
基本遅延回路部３０７の最終出力信号Ｄ０に対して所定
単位時間のＭ倍の遅延を与える回路である。
【０１１３】なお、本図では基本遅延回路部３０７及び
追加遅延回路部３０８を構成する単位時間遅延素子とし
て、内部クロック信号ＩＣＬＫのポジティブエッジをト
リガとするＤフリップフロップ回路を用いた例を挙げて
説明を行うが、前記単位時間遅延素子はＤフリップフロ
ップ回路に限らず、どのようなフリップフロップ回路あ
るいは遅延素子を用いても構わない。
追加遅延回路部３０８を構成する単位時間遅延素子とし
て、内部クロック信号ＩＣＬＫのポジティブエッジをト
リガとするＤフリップフロップ回路を用いた例を挙げて
説明を行うが、前記単位時間遅延素子はＤフリップフロ
ップ回路に限らず、どのようなフリップフロップ回路あ
るいは遅延素子を用いても構わない。
【０１１４】基本遅延回路部３０７は５つのＤフリップ
フロップ回路３０７ａ〜３０７ｅ（以下、ＦＦ３０７ａ
〜３０７ｅと呼ぶ）が直列接続されたシフトレジスタ構
造（遅延段数Ｎ＝５）から成っている。従って、ＦＦ３
０７ａ〜３０７ｅの各出力端子からは、前記基準パルス
信号に対して所定単位時間の１倍〜５倍の遅延が与えら
れた出力信号ＤＭ４〜ＤＭ１及びＤ０がそれぞれ送出さ
れる。なお、遅延段数Ｎは１以上であればよい。
フロップ回路３０７ａ〜３０７ｅ（以下、ＦＦ３０７ａ
〜３０７ｅと呼ぶ）が直列接続されたシフトレジスタ構
造（遅延段数Ｎ＝５）から成っている。従って、ＦＦ３
０７ａ〜３０７ｅの各出力端子からは、前記基準パルス
信号に対して所定単位時間の１倍〜５倍の遅延が与えら
れた出力信号ＤＭ４〜ＤＭ１及びＤ０がそれぞれ送出さ
れる。なお、遅延段数Ｎは１以上であればよい。
【０１１５】また、追加遅延回路部３０８は２つのＤフ
リップフロップ回路３０８ａ、３０８ｂ（以下、ＦＦ３
０８ａ、３０８ｂと呼ぶ）が直列接続されたシフトレジ
スタ構造（遅延段数Ｍ＝２）から成っている。従って、
ＦＦ３０８ａ、３０８ｂの各出力端子からは、出力信号
Ｄ０に対して所定単位時間の１倍あるいは２倍の遅延が
与えられた出力信号Ｄ２、Ｄ４がそれぞれ送出される。
すなわち、ＦＦ３０８ａ、３０８ｂの出力信号Ｄ２、Ｄ
４は、前述した第２実施形態におけるＦＦ２０８ｂ、２
０８ｄの出力信号Ｄ２、Ｄ４と同等のパルス信号とな
る。なお、遅延段数Ｍは１以上であればよい。
リップフロップ回路３０８ａ、３０８ｂ（以下、ＦＦ３
０８ａ、３０８ｂと呼ぶ）が直列接続されたシフトレジ
スタ構造（遅延段数Ｍ＝２）から成っている。従って、
ＦＦ３０８ａ、３０８ｂの各出力端子からは、出力信号
Ｄ０に対して所定単位時間の１倍あるいは２倍の遅延が
与えられた出力信号Ｄ２、Ｄ４がそれぞれ送出される。
すなわち、ＦＦ３０８ａ、３０８ｂの出力信号Ｄ２、Ｄ
４は、前述した第２実施形態におけるＦＦ２０８ｂ、２
０８ｄの出力信号Ｄ２、Ｄ４と同等のパルス信号とな
る。なお、遅延段数Ｍは１以上であればよい。
【０１１６】このように、基本遅延回路部３０７及び追
加遅延回路部３０８をフリップフロップ回路によって構
成することにより、遅延回路３０２を容易に構成するこ
とができる。
加遅延回路部３０８をフリップフロップ回路によって構
成することにより、遅延回路３０２を容易に構成するこ
とができる。
【０１１７】次に、本実施形態における選択回路３０９
について説明する。前述した通り、選択回路３０９は第
１選択回路部３１０、任意時間遅延素子３１１、及び第
２選択回路部３１２を有している。第１選択回路部３１
０は遅延時間制御回路３０３から与えられる第１選択信
号Ｓ０、Ｓ２、Ｓ４に基づいて、基本遅延回路部３０７
の最終出力信号Ｄ０と追加遅延回路部３０８の各出力信
号Ｄ２、Ｄ４のうち、いずれか１つの出力信号を遅延パ
ルス信号として選択する回路である。第１選択回路部３
１０によって選択された前記遅延パルス信号は、任意時
間遅延素子３１１、第２選択回路部３１２、及び基準パ
ルス信号生成回路３０１にそれぞれ送出される。
について説明する。前述した通り、選択回路３０９は第
１選択回路部３１０、任意時間遅延素子３１１、及び第
２選択回路部３１２を有している。第１選択回路部３１
０は遅延時間制御回路３０３から与えられる第１選択信
号Ｓ０、Ｓ２、Ｓ４に基づいて、基本遅延回路部３０７
の最終出力信号Ｄ０と追加遅延回路部３０８の各出力信
号Ｄ２、Ｄ４のうち、いずれか１つの出力信号を遅延パ
ルス信号として選択する回路である。第１選択回路部３
１０によって選択された前記遅延パルス信号は、任意時
間遅延素子３１１、第２選択回路部３１２、及び基準パ
ルス信号生成回路３０１にそれぞれ送出される。
【０１１８】任意時間遅延素子３１１は、第１選択回路
部３１０によって選択された前記遅延パルス信号に対し
て、さらに所定時間の遅延を与える回路である。なお、
任意時間遅延素子３１１における遅延時間は、外部から
の制御信号によって設定してもよいし、内部で予め設定
しておいてもよい。
部３１０によって選択された前記遅延パルス信号に対し
て、さらに所定時間の遅延を与える回路である。なお、
任意時間遅延素子３１１における遅延時間は、外部から
の制御信号によって設定してもよいし、内部で予め設定
しておいてもよい。
【０１１９】本実施形態の電圧変換回路では、任意時間
遅延素子３１１として内部クロック信号ＩＣＬＫのネガ
ティブエッジをトリガとするＤＮフリップフロップ回路
を用いている。従って、任意時間遅延素子３１１から
は、第１選択回路部３１０によって選択された出力信号
Ｄ０、Ｄ２、Ｄ４のいずれかに対して、内部クロック信
号ＩＣＬＫの半周期分（所定単位時間の０．５倍）の遅
延が与えられた出力信号Ｄ１、Ｄ３、Ｄ５が送出され
る。すなわち、任意時間遅延素子３１１の出力信号Ｄ
１、Ｄ３、Ｄ５は、前述した第２実施形態におけるＦＦ
２０８ａ、２０８ｃ、２０８ｅの出力信号Ｄ１、Ｄ３、
Ｄ５と同等のパルス信号となる。
遅延素子３１１として内部クロック信号ＩＣＬＫのネガ
ティブエッジをトリガとするＤＮフリップフロップ回路
を用いている。従って、任意時間遅延素子３１１から
は、第１選択回路部３１０によって選択された出力信号
Ｄ０、Ｄ２、Ｄ４のいずれかに対して、内部クロック信
号ＩＣＬＫの半周期分（所定単位時間の０．５倍）の遅
延が与えられた出力信号Ｄ１、Ｄ３、Ｄ５が送出され
る。すなわち、任意時間遅延素子３１１の出力信号Ｄ
１、Ｄ３、Ｄ５は、前述した第２実施形態におけるＦＦ
２０８ａ、２０８ｃ、２０８ｅの出力信号Ｄ１、Ｄ３、
Ｄ５と同等のパルス信号となる。
【０１２０】なお、ＦＦ３０７ａ〜３０７ｅ、ＦＦ３０
８ａ〜３０８ｂ、及び任意時間遅延素子３１１の各クロ
ック端子には、いずれも同一の内部クロック信号ＩＣＬ
Ｋが入力されているが、この内部クロック信号ＩＣＬＫ
としては、集積回路の外部から供給された外部クロック
信号や、前記外部クロック信号を分周することによって
生成したクロック信号、あるいは集積回路の内部に発振
回路を設けることで生成したクロック信号など、どのよ
うな手段で生成されたクロック信号を用いても構わな
い。また、任意時間遅延素子３１１はＤＮフリップフロ
ップ回路に限らず、どのようなフリップフロップ回路あ
るいは遅延素子を用いても構わない。
８ａ〜３０８ｂ、及び任意時間遅延素子３１１の各クロ
ック端子には、いずれも同一の内部クロック信号ＩＣＬ
Ｋが入力されているが、この内部クロック信号ＩＣＬＫ
としては、集積回路の外部から供給された外部クロック
信号や、前記外部クロック信号を分周することによって
生成したクロック信号、あるいは集積回路の内部に発振
回路を設けることで生成したクロック信号など、どのよ
うな手段で生成されたクロック信号を用いても構わな
い。また、任意時間遅延素子３１１はＤＮフリップフロ
ップ回路に限らず、どのようなフリップフロップ回路あ
るいは遅延素子を用いても構わない。
【０１２１】第２選択回路部３１２は遅延時間制御回路
３０３から与えられる第２選択信号Ｓoddに基づいて、
第１選択回路部３１０の出力信号と任意時間遅延素子３
１１の出力信号のうち、いずれか一方の出力信号を出力
パルス信号Ｄoutとして選択し、その出力パルス信号Ｄ
outを次段のスイッチタイミング制御回路１０４に送出
する回路である。
３０３から与えられる第２選択信号Ｓoddに基づいて、
第１選択回路部３１０の出力信号と任意時間遅延素子３
１１の出力信号のうち、いずれか一方の出力信号を出力
パルス信号Ｄoutとして選択し、その出力パルス信号Ｄ
outを次段のスイッチタイミング制御回路１０４に送出
する回路である。
【０１２２】図８は選択回路３０９の一構成例を示す概
略構成図である。本図に示すように、第１選択回路部３
１０は二入力端子を有するＡＮＤ回路３１０ａ〜３１０
ｃと、多入力端子を有するＯＲ回路３１０ｄから構成さ
れている。一方、第２選択回路部３１２は二入力端子を
有するＡＮＤ回路３１２ａ、３１２ｂと、二入力端子を
有するＯＲ回路３１２ｃから構成されている。
略構成図である。本図に示すように、第１選択回路部３
１０は二入力端子を有するＡＮＤ回路３１０ａ〜３１０
ｃと、多入力端子を有するＯＲ回路３１０ｄから構成さ
れている。一方、第２選択回路部３１２は二入力端子を
有するＡＮＤ回路３１２ａ、３１２ｂと、二入力端子を
有するＯＲ回路３１２ｃから構成されている。
【０１２３】まず、第１選択回路部３１０の構成につい
て説明する。ＡＮＤ回路３１０ａ〜３１０ｃの一入力端
子には、基本遅延回路部３０７の最終出力信号Ｄ０と追
加遅延回路部３０８の各出力信号Ｄ２、Ｄ４がそれぞれ
入力されている。また、ＡＮＤ回路３１０ａ〜３１０ｃ
の他入力端子には、遅延時間制御回路３０３から与えら
れる第１選択信号Ｓ０、Ｓ２、Ｓ４がそれぞれ入力され
ている。なお、追加遅延回路部３０８にパルス信号が流
れている時間帯には、第１選択信号Ｓ０、Ｓ２、Ｓ４が
変化しないように制御されている。一方、ＯＲ回路３１
０ｄの入力端子にはＡＮＤ回路３１０ａ〜３１０ｃの各
出力信号がそれぞれ入力されており、それらの論理和が
第１選択回路部３１０で選択された遅延パルス信号とな
る。
て説明する。ＡＮＤ回路３１０ａ〜３１０ｃの一入力端
子には、基本遅延回路部３０７の最終出力信号Ｄ０と追
加遅延回路部３０８の各出力信号Ｄ２、Ｄ４がそれぞれ
入力されている。また、ＡＮＤ回路３１０ａ〜３１０ｃ
の他入力端子には、遅延時間制御回路３０３から与えら
れる第１選択信号Ｓ０、Ｓ２、Ｓ４がそれぞれ入力され
ている。なお、追加遅延回路部３０８にパルス信号が流
れている時間帯には、第１選択信号Ｓ０、Ｓ２、Ｓ４が
変化しないように制御されている。一方、ＯＲ回路３１
０ｄの入力端子にはＡＮＤ回路３１０ａ〜３１０ｃの各
出力信号がそれぞれ入力されており、それらの論理和が
第１選択回路部３１０で選択された遅延パルス信号とな
る。
【０１２４】次に、第２選択回路部３１２の構成につい
て説明する。ＡＮＤ回路３１２ａ、３１２ｂの一入力端
子には、第１選択回路部３１０の出力信号と任意時間遅
延素子３１１の出力信号がそれぞれ入力されている。ま
た、ＡＮＤ回路３１２ａ、３１２ｂの他入力端子には、
遅延時間制御回路３０３から与えられる第２選択信号Ｓ
oddがそれぞれ入力されている。ただし、ＡＮＤ回路３
１０ａの他入力端子には第２選択信号Ｓoddが反転入力
されている。また、追加遅延回路部３０８にパルス信号
が流れている時間帯には、第２選択信号Ｓoddが変化し
ないように制御されている。一方、ＯＲ回路３１２ｃの
入力端子にはＡＮＤ回路３１２ａ、３１２ｂの各出力信
号がそれぞれ入力されており、それらの論理和が第２選
択回路部３１２で選択された出力パルス信号Ｄoutとな
る。
て説明する。ＡＮＤ回路３１２ａ、３１２ｂの一入力端
子には、第１選択回路部３１０の出力信号と任意時間遅
延素子３１１の出力信号がそれぞれ入力されている。ま
た、ＡＮＤ回路３１２ａ、３１２ｂの他入力端子には、
遅延時間制御回路３０３から与えられる第２選択信号Ｓ
oddがそれぞれ入力されている。ただし、ＡＮＤ回路３
１０ａの他入力端子には第２選択信号Ｓoddが反転入力
されている。また、追加遅延回路部３０８にパルス信号
が流れている時間帯には、第２選択信号Ｓoddが変化し
ないように制御されている。一方、ＯＲ回路３１２ｃの
入力端子にはＡＮＤ回路３１２ａ、３１２ｂの各出力信
号がそれぞれ入力されており、それらの論理和が第２選
択回路部３１２で選択された出力パルス信号Ｄoutとな
る。
【０１２５】例えば、出力信号Ｄ０を出力パルス信号Ｄ
outとして選択する場合には、第１選択回路部３１０で
出力信号Ｄ０を選択するとともに、第２選択回路部３１
２で第１選択回路部３１０から直接入力される出力信号
を選択すればよい。そのためには、第１選択信号Ｓ０を
Ｈレベルとし、その他の第１選択信号Ｓ２、Ｓ４をＬレ
ベルとすればよい。また、第２選択信号ＳoddはＬレベ
ルとすればよい。
outとして選択する場合には、第１選択回路部３１０で
出力信号Ｄ０を選択するとともに、第２選択回路部３１
２で第１選択回路部３１０から直接入力される出力信号
を選択すればよい。そのためには、第１選択信号Ｓ０を
Ｈレベルとし、その他の第１選択信号Ｓ２、Ｓ４をＬレ
ベルとすればよい。また、第２選択信号ＳoddはＬレベ
ルとすればよい。
【０１２６】一方、出力信号Ｄ０から内部クロック信号
ＩＣＬＫの半周期分（所定単位時間の０．５倍）だけ遅
れた出力信号Ｄ１を出力パルス信号Ｄoutとして選択す
る場合には、第１選択回路部３１０で出力信号Ｄ０を選
択するとともに、第２選択回路部３１２で任意時間遅延
素子３１１から入力される出力信号を選択すればよい。
そのためには、第１選択信号Ｓ０をＨレベルとし、その
他の第１選択信号Ｓ２、Ｓ４をＬレベルとすればよい。
また、第２選択信号ＳoddはＨレベルとすればよい。
ＩＣＬＫの半周期分（所定単位時間の０．５倍）だけ遅
れた出力信号Ｄ１を出力パルス信号Ｄoutとして選択す
る場合には、第１選択回路部３１０で出力信号Ｄ０を選
択するとともに、第２選択回路部３１２で任意時間遅延
素子３１１から入力される出力信号を選択すればよい。
そのためには、第１選択信号Ｓ０をＨレベルとし、その
他の第１選択信号Ｓ２、Ｓ４をＬレベルとすればよい。
また、第２選択信号ＳoddはＨレベルとすればよい。
【０１２７】以上に説明した通り、本実施形態の電圧変
換回路は、前述した第２実施形態の電圧変換回路と同
等、あるいはそれを上回る可変精度で出力電圧Ｖintの
制御を行うことができる。また、本実施形態の電圧変換
回路では、前述の第２実施形態に比べて追加遅延回路部
を構成するフリップフロップ回路の個数を削減すること
ができる。
換回路は、前述した第２実施形態の電圧変換回路と同
等、あるいはそれを上回る可変精度で出力電圧Ｖintの
制御を行うことができる。また、本実施形態の電圧変換
回路では、前述の第２実施形態に比べて追加遅延回路部
を構成するフリップフロップ回路の個数を削減すること
ができる。
【０１２８】上記した第２、第３実施形態を例に挙げる
と、第２実施形態における追加遅延回路部２０８（図５
参照）に比べて、本実施形態における追加遅延回路部３
０８（図７参照）ではフリップフロップ回路が２個削減
されている。このように、本実施形態では出力電圧Ｖ
intの可変精度を損ねることなく、遅延回路３０２の回
路規模及び消費電力を低減することができる。また、追
加遅延回路部３０８を構成するフリップフロップ回路の
個数を削減したことにより、基準パルス信号生成回路３
０１を構成するＮＯＲ回路３０１ａの入力端子数も削減
されるので、ここでも回路規模の縮小を図ることができ
る。
と、第２実施形態における追加遅延回路部２０８（図５
参照）に比べて、本実施形態における追加遅延回路部３
０８（図７参照）ではフリップフロップ回路が２個削減
されている。このように、本実施形態では出力電圧Ｖ
intの可変精度を損ねることなく、遅延回路３０２の回
路規模及び消費電力を低減することができる。また、追
加遅延回路部３０８を構成するフリップフロップ回路の
個数を削減したことにより、基準パルス信号生成回路３
０１を構成するＮＯＲ回路３０１ａの入力端子数も削減
されるので、ここでも回路規模の縮小を図ることができ
る。
【０１２９】なお、本実施形態の電圧変換回路を採用す
ることにより、従来に比べて回路規模の縮小や消費電力
の低減を実現できることは言うまでもなく、また第１、
第２実施形態の電圧変換回路に比べてこれらの利点が損
なわれることもない。
ることにより、従来に比べて回路規模の縮小や消費電力
の低減を実現できることは言うまでもなく、また第１、
第２実施形態の電圧変換回路に比べてこれらの利点が損
なわれることもない。
【０１３０】続いて、上記した各実施形態の電圧変換回
路に設けられるスイッチタイミング制御回路１０４の内
部構成及び動作について説明を行う。図９はスイッチタ
イミング制御回路１０４の一構成例を示す概略構成図で
ある。本図に示すように、スイッチタイミング制御回路
１０４は、Ｄフリップフロップ回路１０４ａ、１０４ｂ
（以下、ＦＦ１０４ａ、ＦＦ１０４ｂと呼ぶ）と、イン
バータ回路１０４ｃと、二入力端子を有するＮＯＲ回路
１０４ｄとを有している。
路に設けられるスイッチタイミング制御回路１０４の内
部構成及び動作について説明を行う。図９はスイッチタ
イミング制御回路１０４の一構成例を示す概略構成図で
ある。本図に示すように、スイッチタイミング制御回路
１０４は、Ｄフリップフロップ回路１０４ａ、１０４ｂ
（以下、ＦＦ１０４ａ、ＦＦ１０４ｂと呼ぶ）と、イン
バータ回路１０４ｃと、二入力端子を有するＮＯＲ回路
１０４ｄとを有している。
【０１３１】遅延回路１０２（２０２、３０２）の出力
端は、ＦＦ１０４ａのデータ入力端子とＮＯＲ回路１０
４ｄの一入力端子にそれぞれ接続されている。ＦＦ１０
４ａの出力端子は、ＦＦ１０４ｂのデータ入力端子とイ
ンバータ回路１０４ｃの入力端子にそれぞれ接続されて
いる。ＦＦ１０４ｂの出力端子はＮＯＲ回路１０４ｄの
他入力端子に接続されている。インバータ回路１０４ｃ
の出力端子はスイッチ回路１０５を構成するＰＭＯＳト
ランジスタＭ１のゲートに接続されており、ＮＯＲ回路
１０４ｄの出力端子はスイッチ回路１０５を構成するＮ
ＭＯＳトランジスタＭ２のゲートに接続されている。
端は、ＦＦ１０４ａのデータ入力端子とＮＯＲ回路１０
４ｄの一入力端子にそれぞれ接続されている。ＦＦ１０
４ａの出力端子は、ＦＦ１０４ｂのデータ入力端子とイ
ンバータ回路１０４ｃの入力端子にそれぞれ接続されて
いる。ＦＦ１０４ｂの出力端子はＮＯＲ回路１０４ｄの
他入力端子に接続されている。インバータ回路１０４ｃ
の出力端子はスイッチ回路１０５を構成するＰＭＯＳト
ランジスタＭ１のゲートに接続されており、ＮＯＲ回路
１０４ｄの出力端子はスイッチ回路１０５を構成するＮ
ＭＯＳトランジスタＭ２のゲートに接続されている。
【０１３２】ＦＦ１０４ａ、１０４ｂの各クロック端子
には、それぞれ内部クロック信号ＩＣＬＫ２が入力され
ている。内部クロック信号ＩＣＬＫ２は、前述した遅延
回路１０２（２０２、３０２も同様）を駆動する内部ク
ロック信号ＩＣＬＫの倍速クロック信号であり、その周
波数は内部クロック信号ＩＣＬＫの２倍である。
には、それぞれ内部クロック信号ＩＣＬＫ２が入力され
ている。内部クロック信号ＩＣＬＫ２は、前述した遅延
回路１０２（２０２、３０２も同様）を駆動する内部ク
ロック信号ＩＣＬＫの倍速クロック信号であり、その周
波数は内部クロック信号ＩＣＬＫの２倍である。
【０１３３】上記構成から成るスイッチタイミング制御
回路１０４では、内部クロック信号ＩＣＬＫに同期した
出力パルス信号ＤoutをＦＦ１０４ａで内部クロック信
号ＩＣＬＫ２の１周期分だけ遅延させ、その出力信号を
インバータ回路１０４ｃで論理否定することにより、第
１制御信号φ１が生成されている。また、ＦＦ１０４ａ
の出力信号をさらにＦＦ１０４ｂで内部クロック信号Ｉ
ＣＬＫ２の１周期分だけ遅延させた出力信号と、遅延回
路１０２（２０２、３０２）から直接入力される出力パ
ルス信号ＤoutとをＮＯＲ回路１０４ｄで論理和否定す
ることにより、第２制御信号φ２が生成されている。
回路１０４では、内部クロック信号ＩＣＬＫに同期した
出力パルス信号ＤoutをＦＦ１０４ａで内部クロック信
号ＩＣＬＫ２の１周期分だけ遅延させ、その出力信号を
インバータ回路１０４ｃで論理否定することにより、第
１制御信号φ１が生成されている。また、ＦＦ１０４ａ
の出力信号をさらにＦＦ１０４ｂで内部クロック信号Ｉ
ＣＬＫ２の１周期分だけ遅延させた出力信号と、遅延回
路１０２（２０２、３０２）から直接入力される出力パ
ルス信号ＤoutとをＮＯＲ回路１０４ｄで論理和否定す
ることにより、第２制御信号φ２が生成されている。
【０１３４】図１０はスイッチタイミング制御回路１０
４における各信号波形を示すタイミングチャートであ
る。なお、図中（ａ）は出力パルス信号Ｄoutが内部ク
ロック信号ＩＣＬＫのポジティブエッジに同期している
場合を示している。また、図中（ｂ）は出力パルス信号
Ｄoutが内部クロック信号ＩＣＬＫのネガティブエッジ
に同期している場合を示している。
４における各信号波形を示すタイミングチャートであ
る。なお、図中（ａ）は出力パルス信号Ｄoutが内部ク
ロック信号ＩＣＬＫのポジティブエッジに同期している
場合を示している。また、図中（ｂ）は出力パルス信号
Ｄoutが内部クロック信号ＩＣＬＫのネガティブエッジ
に同期している場合を示している。
【０１３５】本図からも分かるように、上記構成から成
るスイッチタイミング制御回路１０４では、第１制御信
号φ１をＬレベルに立ち下げるタイミング（ＰＭＯＳト
ランジスタＭ１をオンさせるタイミング）が、第２制御
信号φ２をＬレベルに立ち下げるタイミング（ＮＭＯＳ
トランジスタＭ２をオフさせるタイミング）よりも意図
的に遅らされている。また、第２制御信号φ２をＨレベ
ルに立ち上げるタイミング（ＮＭＯＳトランジスタＭ２
をオンさせるタイミング）が、第１制御信号φ１をＨレ
ベルに立ち上げるタイミング（ＰＭＯＳトランジスタＭ
１をオフさせるタイミング）よりも意図的に遅らされて
いる。
るスイッチタイミング制御回路１０４では、第１制御信
号φ１をＬレベルに立ち下げるタイミング（ＰＭＯＳト
ランジスタＭ１をオンさせるタイミング）が、第２制御
信号φ２をＬレベルに立ち下げるタイミング（ＮＭＯＳ
トランジスタＭ２をオフさせるタイミング）よりも意図
的に遅らされている。また、第２制御信号φ２をＨレベ
ルに立ち上げるタイミング（ＮＭＯＳトランジスタＭ２
をオンさせるタイミング）が、第１制御信号φ１をＨレ
ベルに立ち上げるタイミング（ＰＭＯＳトランジスタＭ
１をオフさせるタイミング）よりも意図的に遅らされて
いる。
【０１３６】より具体的に言うと、ＰＭＯＳトランジス
タＭ１がオンとなるのは期間Ｓ２のみであり、その他の
期間はオフとなる。一方、ＮＭＯＳトランジスタＭ２が
オンとなるのは期間Ｓ０、Ｓ０’のみであり、その他の
期間はオフとなる。すなわち、期間Ｓ１、Ｓ１’におい
てはＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタ
Ｍ２がいずれもオフとなっており、ＰＭＯＳトランジス
タＭ１とＮＭＯＳトランジスタＭ２が同時にオンする期
間は存在しない。
タＭ１がオンとなるのは期間Ｓ２のみであり、その他の
期間はオフとなる。一方、ＮＭＯＳトランジスタＭ２が
オンとなるのは期間Ｓ０、Ｓ０’のみであり、その他の
期間はオフとなる。すなわち、期間Ｓ１、Ｓ１’におい
てはＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタ
Ｍ２がいずれもオフとなっており、ＰＭＯＳトランジス
タＭ１とＮＭＯＳトランジスタＭ２が同時にオンする期
間は存在しない。
【０１３７】このように、ＰＭＯＳトランジスタＭ１と
ＮＭＯＳトランジスタＭ２のオン／オフ制御に際して、
一方のＭＯＳトランジスタがオフしてから所定時間経過
後に他方のＭＯＳトランジスタをオンさせる構成とする
ことにより、第１、第２制御信号φ１、φ２を生成する
過程でいずれかの制御信号に意図しない遅延が少々生じ
たとしても、ＰＭＯＳトランジスタＭ１とＮＭＯＳトラ
ンジスタＭ２が同時にオンすることはない。従って、ス
イッチ回路１０５に貫通電流が流れることを防止するこ
とができるので、余分な電力消費を抑えることが可能と
なる。
ＮＭＯＳトランジスタＭ２のオン／オフ制御に際して、
一方のＭＯＳトランジスタがオフしてから所定時間経過
後に他方のＭＯＳトランジスタをオンさせる構成とする
ことにより、第１、第２制御信号φ１、φ２を生成する
過程でいずれかの制御信号に意図しない遅延が少々生じ
たとしても、ＰＭＯＳトランジスタＭ１とＮＭＯＳトラ
ンジスタＭ２が同時にオンすることはない。従って、ス
イッチ回路１０５に貫通電流が流れることを防止するこ
とができるので、余分な電力消費を抑えることが可能と
なる。
【０１３８】なお、出力パルス信号Ｄoutに対して遅延
を与えるＦＦ１０４ａ、１０４ｂを、内部クロック信号
ＩＣＬＫの倍速クロック信号である内部クロック信号Ｉ
ＣＬＫ２によって駆動することにより、出力パルス信号
Ｄoutが内部クロック信号ＩＣＬＫのポジティブエッジ
あるいはネガティブエッジのいずれに同期している場合
であっても、ＦＦ１０４ａ、１０４ｂにおける遅延時間
を内部クロック信号ＩＣＬＫの半周期分、すなわち内部
クロック信号ＩＣＬＫ２の１周期分とすることができ
る。
を与えるＦＦ１０４ａ、１０４ｂを、内部クロック信号
ＩＣＬＫの倍速クロック信号である内部クロック信号Ｉ
ＣＬＫ２によって駆動することにより、出力パルス信号
Ｄoutが内部クロック信号ＩＣＬＫのポジティブエッジ
あるいはネガティブエッジのいずれに同期している場合
であっても、ＦＦ１０４ａ、１０４ｂにおける遅延時間
を内部クロック信号ＩＣＬＫの半周期分、すなわち内部
クロック信号ＩＣＬＫ２の１周期分とすることができ
る。
【０１３９】また、上記の実施形態では出力パルス信号
Ｄoutを遅延させる素子としてＤフリップフロップ回路
を用いた例を挙げて説明を行ったが、Ｄフリップフロッ
プ回路に限らず、どのようなフリップフロップ回路ある
いは遅延素子を用いても構わない。
Ｄoutを遅延させる素子としてＤフリップフロップ回路
を用いた例を挙げて説明を行ったが、Ｄフリップフロッ
プ回路に限らず、どのようなフリップフロップ回路ある
いは遅延素子を用いても構わない。
【０１４０】続いて、上記した各実施形態の電圧変換回
路に設けられる遅延時間制御回路１０３、２０３、３０
３の内部構成及び動作について説明を行う。なお、遅延
時間制御回路１０３、２０３、３０３の基本構成は全く
同一であるため、ここでは第１実施形態の遅延時間制御
回路１０３を例に挙げて説明を行うことにする。図１１
は遅延時間制御回路１０３の一構成例を示す概略構成図
である。
路に設けられる遅延時間制御回路１０３、２０３、３０
３の内部構成及び動作について説明を行う。なお、遅延
時間制御回路１０３、２０３、３０３の基本構成は全く
同一であるため、ここでは第１実施形態の遅延時間制御
回路１０３を例に挙げて説明を行うことにする。図１１
は遅延時間制御回路１０３の一構成例を示す概略構成図
である。
【０１４１】前述した通り、遅延時間制御回路１０３は
遅延回路１０２を構成する選択回路１０９に対して選択
信号を送出し、所望の出力電圧Ｖintが得られるように
遅延回路１０２における遅延時間を設定する回路であ
る。本図に示すように、遅延時間制御回路１０３はレプ
リカ回路５０１と選択信号生成回路５０２とを有してい
る。
遅延回路１０２を構成する選択回路１０９に対して選択
信号を送出し、所望の出力電圧Ｖintが得られるように
遅延回路１０２における遅延時間を設定する回路であ
る。本図に示すように、遅延時間制御回路１０３はレプ
リカ回路５０１と選択信号生成回路５０２とを有してい
る。
【０１４２】まず、レプリカ回路５０１について説明す
る。レプリカ回路５０１は出力電圧Ｖintによって動作
する内部回路の動作状態を示す動作状態信号を生成する
回路であり、動作状態検出パルス生成回路５１１、クリ
ティカルパス回路５１２、及びラッチ回路５１３から構
成されている。
る。レプリカ回路５０１は出力電圧Ｖintによって動作
する内部回路の動作状態を示す動作状態信号を生成する
回路であり、動作状態検出パルス生成回路５１１、クリ
ティカルパス回路５１２、及びラッチ回路５１３から構
成されている。
【０１４３】動作状態検出パルス生成回路５１１は、出
力電圧Ｖintによって動作する内部回路の動作クロック
信号ＥＣＬＫからパルス信号を生成する回路であり、そ
のパルス信号は次段のクリティカルパス回路５１２に送
出される。
力電圧Ｖintによって動作する内部回路の動作クロック
信号ＥＣＬＫからパルス信号を生成する回路であり、そ
のパルス信号は次段のクリティカルパス回路５１２に送
出される。
【０１４４】クリティカルパス回路５１２は、前記内部
回路のクリティカルパス、すなわち信号の遅延が最も大
きいと考えられるパス回路と同等の遅延を行う回路であ
り、プロセスばらつきや動作環境変化に対応するため
に、前記内部回路と同一のプロセス技術を用いて作成さ
れる。また、クリティカルパス回路５１２には電源電圧
としてフィルタ回路１０６の出力電圧Ｖintが印加され
ている。すなわち、電源供給の対象となる内部回路の駆
動電圧がクリティカルパス回路５１２によってモニタさ
れることになる。
回路のクリティカルパス、すなわち信号の遅延が最も大
きいと考えられるパス回路と同等の遅延を行う回路であ
り、プロセスばらつきや動作環境変化に対応するため
に、前記内部回路と同一のプロセス技術を用いて作成さ
れる。また、クリティカルパス回路５１２には電源電圧
としてフィルタ回路１０６の出力電圧Ｖintが印加され
ている。すなわち、電源供給の対象となる内部回路の駆
動電圧がクリティカルパス回路５１２によってモニタさ
れることになる。
【０１４５】ラッチ回路５１３は、クリティカルパス回
路５１２から出力されたパルス信号を一旦保持する回路
であり、その出力信号はレプリカ回路５０１の動作状態
信号として次段の選択信号生成回路５０２に送出され
る。
路５１２から出力されたパルス信号を一旦保持する回路
であり、その出力信号はレプリカ回路５０１の動作状態
信号として次段の選択信号生成回路５０２に送出され
る。
【０１４６】続いて、レプリカ回路５０１の具体的構成
及びその動作について説明する。図１２はレプリカ回路
５０１の一構成例を示す概略構成図である。まず、動作
状態検出パルス生成回路５１１の内部構成及び動作につ
いて説明を行う。本図に示すように、動作状態検出パル
ス生成回路５１１は分周回路５１１ａ、フリップフロッ
プ回路５１１ｂ、５１１ｃ（以下、ＦＦ５１１ｂ、５１
１ｃと呼ぶ）、及び二入力端子を有するＡＮＤ回路５１
１ｄ、５１１ｅから構成されている。
及びその動作について説明する。図１２はレプリカ回路
５０１の一構成例を示す概略構成図である。まず、動作
状態検出パルス生成回路５１１の内部構成及び動作につ
いて説明を行う。本図に示すように、動作状態検出パル
ス生成回路５１１は分周回路５１１ａ、フリップフロッ
プ回路５１１ｂ、５１１ｃ（以下、ＦＦ５１１ｂ、５１
１ｃと呼ぶ）、及び二入力端子を有するＡＮＤ回路５１
１ｄ、５１１ｅから構成されている。
【０１４７】分周回路５１１ａは前記内部回路の動作ク
ロック信号ＥＣＬＫを分周することで出力信号Ｎ１を生
成する回路である。分周回路５１１ａの出力端子はＦＦ
５１１ｂ、５１１ｃのデータ入力端子、及びＡＮＤ回路
５１１ｄ、５１１ｅの一入力端子にそれぞれ接続されて
いる。
ロック信号ＥＣＬＫを分周することで出力信号Ｎ１を生
成する回路である。分周回路５１１ａの出力端子はＦＦ
５１１ｂ、５１１ｃのデータ入力端子、及びＡＮＤ回路
５１１ｄ、５１１ｅの一入力端子にそれぞれ接続されて
いる。
【０１４８】ＦＦ５１１ｂは動作クロック信号ＥＣＬＫ
のネガティブエッジをトリガとして動作するＤＮフリッ
プフロップ回路であり、その出力信号Ｎ２は分周回路５
１１ａの出力信号Ｎ１を動作クロック信号ＥＣＬＫの半
周期分だけ遅延した信号となる。なお、出力信号Ｎ２は
ＡＮＤ回路５１１ｄの他入力端子に対して論理否定入力
される。
のネガティブエッジをトリガとして動作するＤＮフリッ
プフロップ回路であり、その出力信号Ｎ２は分周回路５
１１ａの出力信号Ｎ１を動作クロック信号ＥＣＬＫの半
周期分だけ遅延した信号となる。なお、出力信号Ｎ２は
ＡＮＤ回路５１１ｄの他入力端子に対して論理否定入力
される。
【０１４９】ＦＦ５１１ｃは動作クロック信号ＥＣＬＫ
のポジティブエッジをトリガとして動作するＤフリップ
フロップ回路であり、その出力信号Ｎ３は分周回路５１
１ａの出力信号Ｎ１を動作クロック信号ＥＣＬＫの１周
期分だけ遅延した信号となる。なお、出力信号Ｎ３はＡ
ＮＤ回路５１１ｅの他入力端子に対して論理否定入力さ
れる。
のポジティブエッジをトリガとして動作するＤフリップ
フロップ回路であり、その出力信号Ｎ３は分周回路５１
１ａの出力信号Ｎ１を動作クロック信号ＥＣＬＫの１周
期分だけ遅延した信号となる。なお、出力信号Ｎ３はＡ
ＮＤ回路５１１ｅの他入力端子に対して論理否定入力さ
れる。
【０１５０】ＡＮＤ回路５１１ｄは、出力信号Ｎ２の論
理否定信号と、出力信号Ｎ１との論理積演算を行うこと
でパルス信号ＥＶ１を生成する回路である。また、ＡＮ
Ｄ回路５１１ｅは、出力信号Ｎ３の論理否定信号と、出
力信号Ｎ１との論理積演算を行うことでパルス信号ＥＶ
２を生成する回路である。
理否定信号と、出力信号Ｎ１との論理積演算を行うこと
でパルス信号ＥＶ１を生成する回路である。また、ＡＮ
Ｄ回路５１１ｅは、出力信号Ｎ３の論理否定信号と、出
力信号Ｎ１との論理積演算を行うことでパルス信号ＥＶ
２を生成する回路である。
【０１５１】なお、上記した分周回路５１１ａ及びＦＦ
５１１ｂ、５１１ｃはいずれもレプリカ回路５０１の外
部から与えられるイネーブル信号Ｅｎａｂｌｅがオン
（Ｈレベル）の時に動作する。
５１１ｂ、５１１ｃはいずれもレプリカ回路５０１の外
部から与えられるイネーブル信号Ｅｎａｂｌｅがオン
（Ｈレベル）の時に動作する。
【０１５２】上記構成から成る動作状態検出パルス生成
回路５１１の動作について説明する。図１３は動作状態
検出パルス生成回路５１１における各信号波形を示すタ
イミングチャートである。ここでは、イネーブル信号Ｅ
ｎａｂｌｅが前記内部回路の動作クロック信号ＥＣＬＫ
の１６周期分だけオン（Ｈレベル）となる例を挙げて説
明を行う。
回路５１１の動作について説明する。図１３は動作状態
検出パルス生成回路５１１における各信号波形を示すタ
イミングチャートである。ここでは、イネーブル信号Ｅ
ｎａｂｌｅが前記内部回路の動作クロック信号ＥＣＬＫ
の１６周期分だけオン（Ｈレベル）となる例を挙げて説
明を行う。
【０１５３】本図に示す出力信号Ｎ１から分かるよう
に、ここでは分周回路５１１ａの分周比を１／８として
いる。このような分周比とすることにより、イネーブル
信号Ｅｎａｂｌｅがオンしている期間に生成されるパル
ス信号ＥＶ１、ＥＶ２をそれぞれ１つに限定でき、レプ
リカ回路５０１の不要な動作を抑えることができる。
に、ここでは分周回路５１１ａの分周比を１／８として
いる。このような分周比とすることにより、イネーブル
信号Ｅｎａｂｌｅがオンしている期間に生成されるパル
ス信号ＥＶ１、ＥＶ２をそれぞれ１つに限定でき、レプ
リカ回路５０１の不要な動作を抑えることができる。
【０１５４】また、前述した通り、ＦＦ５１１ｂの出力
信号Ｎ２は出力信号Ｎ１を動作クロック信号ＥＣＬＫの
半周期分だけ遅延した信号であり、ＦＦ５１１ｃの出力
信号Ｎ３は出力信号Ｎ１を動作クロック信号ＥＣＬＫの
１周期分だけ遅延した信号である。従って、ＡＮＤ回路
５１１ｄによって生成されるパルス信号ＥＶ１のパルス
幅は動作クロック信号ＥＣＬＫの半周期分に相当し、Ａ
ＮＤ回路５１１ｅによって生成されるパルス信号ＥＶ２
のパルス幅は動作クロック信号ＥＣＬＫの１周期分に相
当する。
信号Ｎ２は出力信号Ｎ１を動作クロック信号ＥＣＬＫの
半周期分だけ遅延した信号であり、ＦＦ５１１ｃの出力
信号Ｎ３は出力信号Ｎ１を動作クロック信号ＥＣＬＫの
１周期分だけ遅延した信号である。従って、ＡＮＤ回路
５１１ｄによって生成されるパルス信号ＥＶ１のパルス
幅は動作クロック信号ＥＣＬＫの半周期分に相当し、Ａ
ＮＤ回路５１１ｅによって生成されるパルス信号ＥＶ２
のパルス幅は動作クロック信号ＥＣＬＫの１周期分に相
当する。
【０１５５】続いて、図１２に戻ってクリティカルパス
回路５１２の内部構成についての説明を行う。前述した
通り、クリティカルパス回路５１２はフィルタ回路１０
６から送出される出力電圧Ｖintによって駆動される回
路であるため、入出力信号のＨレベルは出力電圧Ｖint
となる。そこで、動作状態検出パルス生成回路５１１や
ラッチ回路５１３との電圧レベルを一致させるために、
クリティカルパス回路５１２の入力段には降圧レベルシ
フタ５１４が設けられており、出力段には昇圧レベルシ
フタ５１５ａ、５１５ｂが設けられている。
回路５１２の内部構成についての説明を行う。前述した
通り、クリティカルパス回路５１２はフィルタ回路１０
６から送出される出力電圧Ｖintによって駆動される回
路であるため、入出力信号のＨレベルは出力電圧Ｖint
となる。そこで、動作状態検出パルス生成回路５１１や
ラッチ回路５１３との電圧レベルを一致させるために、
クリティカルパス回路５１２の入力段には降圧レベルシ
フタ５１４が設けられており、出力段には昇圧レベルシ
フタ５１５ａ、５１５ｂが設けられている。
【０１５６】ここで、本図に示すレプリカ回路５０１
は、自身を構成するクリティカルパス回路５１２が所定
時間内（前記内部回路を駆動させる動作クロック信号Ｅ
ＣＬＫの１周期分以内）にパルス信号を出力できるか否
かをモニタし、そのモニタ結果に応じて前記内部回路の
動作状態が「速度超過状態（以下、動作状態Ｆａｓｔと
呼ぶ）」、「動作可能状態（以下、動作状態ＯＫと呼
ぶ）」、「危険状態（以下、動作状態Ｗａｒｎと呼
ぶ）」、「動作不可状態（以下、動作状態ＮＧと呼
ぶ）」のいずれであるかを判断する回路である。
は、自身を構成するクリティカルパス回路５１２が所定
時間内（前記内部回路を駆動させる動作クロック信号Ｅ
ＣＬＫの１周期分以内）にパルス信号を出力できるか否
かをモニタし、そのモニタ結果に応じて前記内部回路の
動作状態が「速度超過状態（以下、動作状態Ｆａｓｔと
呼ぶ）」、「動作可能状態（以下、動作状態ＯＫと呼
ぶ）」、「危険状態（以下、動作状態Ｗａｒｎと呼
ぶ）」、「動作不可状態（以下、動作状態ＮＧと呼
ぶ）」のいずれであるかを判断する回路である。
【０１５７】上記した４つの動作状態を検出するため
に、クリティカルパス回路５１２は前半クリティカルパ
ス回路５１６と後半クリティカルパス回路５１７の２つ
に分割されている。ここで、前半クリティカルパス回路
５１６と後半クリティカルパス回路５１７の各遅延時間
は、クリティカルパス回路５１２全体の遅延時間を１と
して、それぞれ０．５＋α、０．５−αとされている。
つまり、前半クリティカルパス回路５１６の遅延時間が
後半クリティカルパス回路５１７の遅延時間よりも若干
長くなるように分割されている。
に、クリティカルパス回路５１２は前半クリティカルパ
ス回路５１６と後半クリティカルパス回路５１７の２つ
に分割されている。ここで、前半クリティカルパス回路
５１６と後半クリティカルパス回路５１７の各遅延時間
は、クリティカルパス回路５１２全体の遅延時間を１と
して、それぞれ０．５＋α、０．５−αとされている。
つまり、前半クリティカルパス回路５１６の遅延時間が
後半クリティカルパス回路５１７の遅延時間よりも若干
長くなるように分割されている。
【０１５８】なお、クリティカルパス回路５１２を構成
する回路としては、複数個のインバータ回路が直列接続
されたインバータチェーンが好適であるが、インバータ
回路の代わりにＮＡＮＤ回路やＮＯＲ回路を用いてもよ
い。
する回路としては、複数個のインバータ回路が直列接続
されたインバータチェーンが好適であるが、インバータ
回路の代わりにＮＡＮＤ回路やＮＯＲ回路を用いてもよ
い。
【０１５９】動作状態検出パルス生成回路５１１から送
出されるパルス信号ＥＶ１は、降圧レベルシフタ５１４
を介して前半クリティカルパス回路５１６に入力され
る。前半クリティカルパス回路５１６の出力信号は後半
クリティカルパス回路５１７に送出される一方で、昇圧
レベルシフタ５１５ａを介して出力信号ＲＡとされ、ラ
ッチ回路５１３に送出される。また、後半クリティカル
パス回路５１７の出力信号は昇圧レベルシフタ５１５ｂ
を介して出力信号ＲＢとされ、ラッチ回路５１３に送出
される。
出されるパルス信号ＥＶ１は、降圧レベルシフタ５１４
を介して前半クリティカルパス回路５１６に入力され
る。前半クリティカルパス回路５１６の出力信号は後半
クリティカルパス回路５１７に送出される一方で、昇圧
レベルシフタ５１５ａを介して出力信号ＲＡとされ、ラ
ッチ回路５１３に送出される。また、後半クリティカル
パス回路５１７の出力信号は昇圧レベルシフタ５１５ｂ
を介して出力信号ＲＢとされ、ラッチ回路５１３に送出
される。
【０１６０】ラッチ回路５１３は、動作状態検出パルス
生成回路５１１から送出されるパルス信号ＥＶ１のネガ
ティブエッジをトリガとするＤＮフリップフロップ回路
５１３ａ（以下、ＦＦ５１３ａと呼ぶ）と、パルス信号
ＥＶ２のネガティブエッジをトリガとするＤＮフリップ
フロップ回路５１３ｂ（以下、ＦＦ５１３ｂと呼ぶ）と
を有している。なお、ＦＦ５１３ａのデータ入力端子に
は昇圧レベルシフタ５１５ａからの出力信号ＲＡが入力
されており、ＦＦ５１３ｂのデータ入力端子には昇圧レ
ベルシフタ５１５ｂからの出力信号ＲＢが入力されてい
る。
生成回路５１１から送出されるパルス信号ＥＶ１のネガ
ティブエッジをトリガとするＤＮフリップフロップ回路
５１３ａ（以下、ＦＦ５１３ａと呼ぶ）と、パルス信号
ＥＶ２のネガティブエッジをトリガとするＤＮフリップ
フロップ回路５１３ｂ（以下、ＦＦ５１３ｂと呼ぶ）と
を有している。なお、ＦＦ５１３ａのデータ入力端子に
は昇圧レベルシフタ５１５ａからの出力信号ＲＡが入力
されており、ＦＦ５１３ｂのデータ入力端子には昇圧レ
ベルシフタ５１５ｂからの出力信号ＲＢが入力されてい
る。
【０１６１】従って、ラッチ回路５１３ａによって出力
信号ＲＡをパルス信号ＥＶ１のネガティブエッジでラッ
チした信号ＬＡ、及びラッチ回路５１３ｂによって信号
ＲＢをパルス信号ＥＶ２のネガティブエッジでラッチし
た信号ＬＢが、最終的にレプリカ回路５０１から次段の
選択信号生成回路５０２に送出される動作状態信号Ｌ
Ａ、ＬＢとなる。
信号ＲＡをパルス信号ＥＶ１のネガティブエッジでラッ
チした信号ＬＡ、及びラッチ回路５１３ｂによって信号
ＲＢをパルス信号ＥＶ２のネガティブエッジでラッチし
た信号ＬＢが、最終的にレプリカ回路５０１から次段の
選択信号生成回路５０２に送出される動作状態信号Ｌ
Ａ、ＬＢとなる。
【０１６２】なお、レプリカ回路５０１は、遅延回路１
０２において出力パルス信号Ｄoutが選択される直前の
動作状態を検出すればよいので、ラッチ回路５１３を構
成するＦＦ５１３ａ、５１３ｂはいずれも、レプリカ回
路５０１の外部から与えられたイネーブル信号Ｅｎａｂ
ｌｅがオンの時に動作させればよい。
０２において出力パルス信号Ｄoutが選択される直前の
動作状態を検出すればよいので、ラッチ回路５１３を構
成するＦＦ５１３ａ、５１３ｂはいずれも、レプリカ回
路５０１の外部から与えられたイネーブル信号Ｅｎａｂ
ｌｅがオンの時に動作させればよい。
【０１６３】上記構成から成るレプリカ回路５０１の動
作について説明する。図１４はレプリカ回路５０１にお
ける各信号波形を示すタイミングチャートである。な
お、以下ではパルス信号ＥＶ１のパルス幅（動作クロッ
ク信号ＥＣＬＫの半周期分）を第１所定動作時間ｔ1、
パルス信号ＥＶ２のパルス幅（動作クロック信号ＥＣＬ
Ｋの１周期分）を第２所定動作時間ｔ2とし、また前半
クリティカルパス回路５１６の遅延時間を第１動作時間
ｄ1、クリティカルパス回路５１２全体の遅延時間を第
２動作時間ｄ2として説明を行うことにする。
作について説明する。図１４はレプリカ回路５０１にお
ける各信号波形を示すタイミングチャートである。な
お、以下ではパルス信号ＥＶ１のパルス幅（動作クロッ
ク信号ＥＣＬＫの半周期分）を第１所定動作時間ｔ1、
パルス信号ＥＶ２のパルス幅（動作クロック信号ＥＣＬ
Ｋの１周期分）を第２所定動作時間ｔ2とし、また前半
クリティカルパス回路５１６の遅延時間を第１動作時間
ｄ1、クリティカルパス回路５１２全体の遅延時間を第
２動作時間ｄ2として説明を行うことにする。
【０１６４】図中のパターンＡは、出力信号ＲＡがラッ
チ回路５１３ａでＨレベルにラッチされ、出力信号ＲＢ
がラッチ回路５１３ｂでＬレベルにラッチされた場合を
示している。すなわち、第２動作時間ｄ2が第１所定動
作時間ｔ1よりも短い場合を示している。この場合、ク
リティカルパス回路５１２全体は動作クロック信号ＥＣ
ＬＫの半周期分以内の遅延時間で動作しており、出力電
圧Ｖintによって駆動する内部回路は充分過ぎるほど高
速に動作している状態であると考えられる。従って、レ
プリカ回路５０１の動作状態信号ＬＡ、ＬＢがそれぞれ
Ｈレベル、Ｌレベルとなる場合を動作状態Ｆａｓｔと判
断する。
チ回路５１３ａでＨレベルにラッチされ、出力信号ＲＢ
がラッチ回路５１３ｂでＬレベルにラッチされた場合を
示している。すなわち、第２動作時間ｄ2が第１所定動
作時間ｔ1よりも短い場合を示している。この場合、ク
リティカルパス回路５１２全体は動作クロック信号ＥＣ
ＬＫの半周期分以内の遅延時間で動作しており、出力電
圧Ｖintによって駆動する内部回路は充分過ぎるほど高
速に動作している状態であると考えられる。従って、レ
プリカ回路５０１の動作状態信号ＬＡ、ＬＢがそれぞれ
Ｈレベル、Ｌレベルとなる場合を動作状態Ｆａｓｔと判
断する。
【０１６５】図中のパターンＢは、出力信号ＲＡがラッ
チ回路５１３ａでＨレベルにラッチされ、出力信号ＲＢ
がラッチ回路５１３ｂでＨレベルにラッチされた場合を
示している。すなわち、第１動作時間ｄ1は第１所定動
作時間ｔ1よりも短く、第２動作時間ｄ2は第１所定動作
時間ｔ1よりも長いが第２所定動作時間ｔ2よりも短い場
合を示している。この場合、前半クリティカルパス回路
５１６は動作クロック信号ＥＣＬＫの半周期分以内の遅
延時間で動作しており、クリティカルパス回路５１２全
体は動作クロック信号ＥＣＬＫの半周期分より長いが１
周期分より短い遅延時間で動作している。この状態は出
力電圧Ｖintによって駆動する内部回路が適正に動作し
ている状態であると考えられる。従って、レプリカ回路
５０１の動作状態信号ＬＡ、ＬＢが共にＨレベルとなる
場合を動作状態ＯＫと判断する。
チ回路５１３ａでＨレベルにラッチされ、出力信号ＲＢ
がラッチ回路５１３ｂでＨレベルにラッチされた場合を
示している。すなわち、第１動作時間ｄ1は第１所定動
作時間ｔ1よりも短く、第２動作時間ｄ2は第１所定動作
時間ｔ1よりも長いが第２所定動作時間ｔ2よりも短い場
合を示している。この場合、前半クリティカルパス回路
５１６は動作クロック信号ＥＣＬＫの半周期分以内の遅
延時間で動作しており、クリティカルパス回路５１２全
体は動作クロック信号ＥＣＬＫの半周期分より長いが１
周期分より短い遅延時間で動作している。この状態は出
力電圧Ｖintによって駆動する内部回路が適正に動作し
ている状態であると考えられる。従って、レプリカ回路
５０１の動作状態信号ＬＡ、ＬＢが共にＨレベルとなる
場合を動作状態ＯＫと判断する。
【０１６６】図中のパターンＣは、出力信号ＲＡがラッ
チ回路５１３ａでＬレベルにラッチされ、出力信号ＲＢ
がラッチ回路５１３ｂでＨレベルにラッチされた場合を
示している。すなわち、第１動作時間ｄ1は第１所定動
作時間ｔ1よりも長いが、第２動作時間ｄ2は第２所定動
作時間ｔ2よりも短い場合を示している。この場合、前
半クリティカルパス回路５１６の遅延時間は動作クロッ
ク信号ＥＣＬＫの半周期分以内に収まらないが、クリテ
ィカルパス回路５１２全体としては動作クロック信号Ｅ
ＣＬＫの１周期分より短い遅延時間で動作している。こ
の状態は出力電圧Ｖintによって駆動する内部回路の動
作マージンに余裕がない状態であり、わずかな環境変化
等により動作しなくなる可能性が高い状態であると考え
られる。従って、レプリカ回路５０１の動作状態信号Ｌ
Ａ、ＬＢがそれぞれＬレベル、Ｈレベルとなる場合を動
作状態Ｗａｒｎと判断する。
チ回路５１３ａでＬレベルにラッチされ、出力信号ＲＢ
がラッチ回路５１３ｂでＨレベルにラッチされた場合を
示している。すなわち、第１動作時間ｄ1は第１所定動
作時間ｔ1よりも長いが、第２動作時間ｄ2は第２所定動
作時間ｔ2よりも短い場合を示している。この場合、前
半クリティカルパス回路５１６の遅延時間は動作クロッ
ク信号ＥＣＬＫの半周期分以内に収まらないが、クリテ
ィカルパス回路５１２全体としては動作クロック信号Ｅ
ＣＬＫの１周期分より短い遅延時間で動作している。こ
の状態は出力電圧Ｖintによって駆動する内部回路の動
作マージンに余裕がない状態であり、わずかな環境変化
等により動作しなくなる可能性が高い状態であると考え
られる。従って、レプリカ回路５０１の動作状態信号Ｌ
Ａ、ＬＢがそれぞれＬレベル、Ｈレベルとなる場合を動
作状態Ｗａｒｎと判断する。
【０１６７】図中のパターンＤは、出力信号ＲＡがラッ
チ回路５１３ａでＬレベルにラッチされ、出力信号ＲＢ
がラッチ回路５１３ｂでＬレベルにラッチされた場合を
示している。すなわち、第２動作時間ｄ2が第２所定動
作時間ｔ2よりも長い場合を示している。この場合、ク
リティカルパス回路５１２全体の遅延時間が動作クロッ
ク信号ＥＣＬＫの１周期分を越えるので、出力電圧Ｖ
intによって駆動する内部回路は動作しない可能性が極
めて高い状態であると考えられる。従って、レプリカ回
路５０１の動作状態信号ＬＡ、ＬＢがともにＬレベルと
なる場合を動作状態ＮＧと判断する。
チ回路５１３ａでＬレベルにラッチされ、出力信号ＲＢ
がラッチ回路５１３ｂでＬレベルにラッチされた場合を
示している。すなわち、第２動作時間ｄ2が第２所定動
作時間ｔ2よりも長い場合を示している。この場合、ク
リティカルパス回路５１２全体の遅延時間が動作クロッ
ク信号ＥＣＬＫの１周期分を越えるので、出力電圧Ｖ
intによって駆動する内部回路は動作しない可能性が極
めて高い状態であると考えられる。従って、レプリカ回
路５０１の動作状態信号ＬＡ、ＬＢがともにＬレベルと
なる場合を動作状態ＮＧと判断する。
【０１６８】以上のように、レプリカ回路５０１の動作
状態信号ＬＡ、ＬＢの組み合わせにより４つの動作状態
を表すことができる。図１５はレプリカ回路５０１にお
ける動作状態信号ＬＡ、ＬＢと内部回路の動作状態との
関係を示す表である。このように、クリティカルパス回
路５１２の動作状態を４つ（Ｆａｓｔ、ＯＫ、Ｗａｒ
ｎ、ＮＧ）に分類することによって、出力電圧Ｖintに
よって駆動する内部回路の動作状態をきめ細かく検知す
ることが可能となる。従って、いかなるプロセスばらつ
きや環境変化にも適切に対応でき、最適な出力電圧Ｖ
intの供給を行うことで集積回路全体の低消費電力化に
貢献することができる。
状態信号ＬＡ、ＬＢの組み合わせにより４つの動作状態
を表すことができる。図１５はレプリカ回路５０１にお
ける動作状態信号ＬＡ、ＬＢと内部回路の動作状態との
関係を示す表である。このように、クリティカルパス回
路５１２の動作状態を４つ（Ｆａｓｔ、ＯＫ、Ｗａｒ
ｎ、ＮＧ）に分類することによって、出力電圧Ｖintに
よって駆動する内部回路の動作状態をきめ細かく検知す
ることが可能となる。従って、いかなるプロセスばらつ
きや環境変化にも適切に対応でき、最適な出力電圧Ｖ
intの供給を行うことで集積回路全体の低消費電力化に
貢献することができる。
【０１６９】次に、選択信号生成回路５０２の内部構成
及び動作について説明を行う。選択信号生成回路５０２
は、レプリカ回路５０１から入力される動作状態信号Ｌ
Ａ、ＬＢに基づいて、遅延回路１０２の出力パルス信号
Ｄoutを選択するための選択信号を生成する回路であ
る。
及び動作について説明を行う。選択信号生成回路５０２
は、レプリカ回路５０１から入力される動作状態信号Ｌ
Ａ、ＬＢに基づいて、遅延回路１０２の出力パルス信号
Ｄoutを選択するための選択信号を生成する回路であ
る。
【０１７０】例えば、動作状態信号ＬＡ、ＬＢが動作状
態Ｆａｓｔを示す場合、選択信号生成回路５０２は出力
電圧Ｖintを現在値から１段階下げる、すなわち遅延回
路１０２における遅延時間を現在値から１段階長くする
ような選択信号を生成する。また、動作状態信号ＬＡ、
ＬＢが動作状態ＯＫを示す場合、選択信号生成回路５０
２は出力電圧Ｖintを現在値に維持する、すなわち前記
遅延時間を現在値に維持するような選択信号を生成す
る。一方、動作状態信号ＬＡ、ＬＢが動作状態Ｗａｒｎ
もしくは動作状態ＮＧを示す場合、選択信号生成回路５
０２は出力電圧Ｖ intを現在値から１段階上げる、すな
わち前記遅延時間を現在値から１段階短くするような選
択信号を生成する。
態Ｆａｓｔを示す場合、選択信号生成回路５０２は出力
電圧Ｖintを現在値から１段階下げる、すなわち遅延回
路１０２における遅延時間を現在値から１段階長くする
ような選択信号を生成する。また、動作状態信号ＬＡ、
ＬＢが動作状態ＯＫを示す場合、選択信号生成回路５０
２は出力電圧Ｖintを現在値に維持する、すなわち前記
遅延時間を現在値に維持するような選択信号を生成す
る。一方、動作状態信号ＬＡ、ＬＢが動作状態Ｗａｒｎ
もしくは動作状態ＮＧを示す場合、選択信号生成回路５
０２は出力電圧Ｖ intを現在値から１段階上げる、すな
わち前記遅延時間を現在値から１段階短くするような選
択信号を生成する。
【０１７１】上記に説明した各実施形態の電圧変換回路
では、いずれも遅延回路１０２における遅延時間を増減
することで出力電圧Ｖintを変化させているが、遅延回
路１０２における出力パルス信号Ｄoutの選択範囲は出
力信号Ｄ０〜出力信号Ｄ５に限定されている。従って、
前回選択した出力パルス信号Ｄoutが出力信号Ｄ０であ
るにも拘わらず、レプリカ回路５０１からさらに前記遅
延時間を１段階短くする要求を受け取った場合、あるい
は、前回選択した出力パルス信号Ｄoutが出力信号Ｄ５
であるにも拘わらず、レプリカ回路５０１からさらに前
記遅延時間を１段階長くする要求を受け取った場合に
は、出力電圧Ｖintを現在値に維持する、すなわち前記
遅延時間を現在値に維持するような選択信号を生成する
といった例外措置が必要である。
では、いずれも遅延回路１０２における遅延時間を増減
することで出力電圧Ｖintを変化させているが、遅延回
路１０２における出力パルス信号Ｄoutの選択範囲は出
力信号Ｄ０〜出力信号Ｄ５に限定されている。従って、
前回選択した出力パルス信号Ｄoutが出力信号Ｄ０であ
るにも拘わらず、レプリカ回路５０１からさらに前記遅
延時間を１段階短くする要求を受け取った場合、あるい
は、前回選択した出力パルス信号Ｄoutが出力信号Ｄ５
であるにも拘わらず、レプリカ回路５０１からさらに前
記遅延時間を１段階長くする要求を受け取った場合に
は、出力電圧Ｖintを現在値に維持する、すなわち前記
遅延時間を現在値に維持するような選択信号を生成する
といった例外措置が必要である。
【０１７２】以上の検討に基づいた選択信号生成回路５
０２の具体的な構成例を図１６に示す。図１６は選択信
号生成回路５０２の一構成例を示す概略構成図である。
本図に示すように、選択信号生成回路５０２は命令生成
回路６０１と、アップダウンカウンタ６０２と、レジス
タ６０３と、デコーダ回路６０４とを備えている。
０２の具体的な構成例を図１６に示す。図１６は選択信
号生成回路５０２の一構成例を示す概略構成図である。
本図に示すように、選択信号生成回路５０２は命令生成
回路６０１と、アップダウンカウンタ６０２と、レジス
タ６０３と、デコーダ回路６０４とを備えている。
【０１７３】命令生成回路６０１は、レプリカ回路５０
１から入力される動作状態信号ＬＡ、ＬＢと、デコーダ
回路６０４から入力される選択信号Ｓ０、Ｓ５とに基づ
いて、命令信号ＵＰ、ＳＴＡＹ、ＤＯＷＮを生成する回
路である。図１７は命令生成回路６０１に実装される論
理回路の真理値表である。なお、命令信号ＵＰは遅延回
路１０２における遅延時間を現在値から１段階短くする
ことを要求する信号であり、命令信号ＳＴＡＹは前記遅
延時間を現在値に維持することを要求する信号である。
また、命令信号ＤＯＷＮは前記遅延時間を現在値から１
段階長くすることを要求する信号である。
１から入力される動作状態信号ＬＡ、ＬＢと、デコーダ
回路６０４から入力される選択信号Ｓ０、Ｓ５とに基づ
いて、命令信号ＵＰ、ＳＴＡＹ、ＤＯＷＮを生成する回
路である。図１７は命令生成回路６０１に実装される論
理回路の真理値表である。なお、命令信号ＵＰは遅延回
路１０２における遅延時間を現在値から１段階短くする
ことを要求する信号であり、命令信号ＳＴＡＹは前記遅
延時間を現在値に維持することを要求する信号である。
また、命令信号ＤＯＷＮは前記遅延時間を現在値から１
段階長くすることを要求する信号である。
【０１７４】アップダウンカウンタ６０２は、命令生成
回路６０１で生成された命令信号ＵＰ、ＳＴＡＹ、ＤＯ
ＷＮと、前回の選択信号を示す数値を記憶したレジスタ
６０３の出力信号ＣＮＴ［０］〜［２］とに基づいて、
新しい選択信号を示す数値を計算する回路である。な
お、アップダウンカウンタ６０２の内部構成及び動作に
ついては、後ほど詳細に説明を行う。
回路６０１で生成された命令信号ＵＰ、ＳＴＡＹ、ＤＯ
ＷＮと、前回の選択信号を示す数値を記憶したレジスタ
６０３の出力信号ＣＮＴ［０］〜［２］とに基づいて、
新しい選択信号を示す数値を計算する回路である。な
お、アップダウンカウンタ６０２の内部構成及び動作に
ついては、後ほど詳細に説明を行う。
【０１７５】レジスタ６０３は、アップダウンカウンタ
６０２の出力信号ＣＮＴ［０］〜［２］を一旦保持する
回路であり、駆動クロックＥＳＣＬＫをトリガとして動
作する３個のＤフリップフロップ回路６０３ａ〜６０３
ｃ（以下、ＦＦ６０３ａ〜６０３ｃと呼ぶ）から構成さ
れている。なお、レジスタ６０３の駆動クロックＥＳＣ
ＬＫは、遅延回路１０２の出力パルス信号Ｄoutの選択
動作が始まる前に立ち上がるパルス信号である。
６０２の出力信号ＣＮＴ［０］〜［２］を一旦保持する
回路であり、駆動クロックＥＳＣＬＫをトリガとして動
作する３個のＤフリップフロップ回路６０３ａ〜６０３
ｃ（以下、ＦＦ６０３ａ〜６０３ｃと呼ぶ）から構成さ
れている。なお、レジスタ６０３の駆動クロックＥＳＣ
ＬＫは、遅延回路１０２の出力パルス信号Ｄoutの選択
動作が始まる前に立ち上がるパルス信号である。
【０１７６】また、電圧変換回路の起動時において、レ
ジスタ６０３を構成するＦＦ６０３ａ〜６０３ｃはリセ
ット信号（図示せず）によって一旦Ｌレベルにリセット
される。このとき、デコーダ回路６０４から送出される
選択信号Ｓ０はＨレベルとなり、それ以外の選択信号Ｓ
１〜Ｓ５は全てＬレベルとなる。つまり、前記電圧変換
回路の起動時における遅延回路１０２の出力パルス信号
Ｄoutとしては、遅延回路１０２における遅延時間を最
短とする出力信号Ｄ０が選択されることになる。その結
果、出力電圧Ｖintは可変上限値となるので、出力電圧
Ｖintが供給される内部回路は前記電圧変換回路の起動
時にも確実に動作することができる。
ジスタ６０３を構成するＦＦ６０３ａ〜６０３ｃはリセ
ット信号（図示せず）によって一旦Ｌレベルにリセット
される。このとき、デコーダ回路６０４から送出される
選択信号Ｓ０はＨレベルとなり、それ以外の選択信号Ｓ
１〜Ｓ５は全てＬレベルとなる。つまり、前記電圧変換
回路の起動時における遅延回路１０２の出力パルス信号
Ｄoutとしては、遅延回路１０２における遅延時間を最
短とする出力信号Ｄ０が選択されることになる。その結
果、出力電圧Ｖintは可変上限値となるので、出力電圧
Ｖintが供給される内部回路は前記電圧変換回路の起動
時にも確実に動作することができる。
【０１７７】デコーダ回路６０４は、レジスタ６０３の
出力信号ＣＮＴ［０］〜［２］をデコードすることで選
択信号Ｓ０〜Ｓ５を生成する回路である。このとき、デ
コーダ回路６０４はレジスタ６０３が保持する１０進表
記で「０」〜「５」を示す３ビット信号（「０００」〜
「１０１」）を、選択信号Ｓ０〜Ｓ５にそれぞれ対応す
る６ビット信号（「１０００００」〜「０００００
１」）に変換する。
出力信号ＣＮＴ［０］〜［２］をデコードすることで選
択信号Ｓ０〜Ｓ５を生成する回路である。このとき、デ
コーダ回路６０４はレジスタ６０３が保持する１０進表
記で「０」〜「５」を示す３ビット信号（「０００」〜
「１０１」）を、選択信号Ｓ０〜Ｓ５にそれぞれ対応す
る６ビット信号（「１０００００」〜「０００００
１」）に変換する。
【０１７８】続いて、アップダウンカウンタ６０２の内
部構成及びその動作について説明する。図１８はアップ
ダウンカウンタ６０２の一構成例を示す概略構成図であ
る。本図に示すように、アップダウンカウンタ６０２は
エンコーダ回路６１０と、３ビットの加算器６１１とを
備えている。なお、加算器６１１は全加算器６１１ａ、
６１１ｂと半加算器６１１ｃから構成されている。
部構成及びその動作について説明する。図１８はアップ
ダウンカウンタ６０２の一構成例を示す概略構成図であ
る。本図に示すように、アップダウンカウンタ６０２は
エンコーダ回路６１０と、３ビットの加算器６１１とを
備えている。なお、加算器６１１は全加算器６１１ａ、
６１１ｂと半加算器６１１ｃから構成されている。
【０１７９】エンコーダ回路６１０は、命令生成回路６
０１からの命令信号ＵＰ、ＳＴＡＹ、ＤＯＷＮをエンコ
ードすることで出力信号ＣＦ０〜ＣＦ２を生成する回路
である。このとき、エンコーダ回路６１０は命令信号Ｕ
Ｐ、ＳＴＡＹ、ＤＯＷＮを、１０進数表記で「−１」〜
「１」を示す３ビット信号（「１１１」〜「００１」）
に変換する。図１９はエンコーダ回路６１０に実装され
る論理回路の真理値表である。また、３ビットの加算器
６１１は、エンコーダ回路６１０の出力信号ＣＦ０〜Ｃ
Ｆ２と、レジスタ６０４の出力信号ＣＮＴ［０］〜
［２］の加算を行う回路である。
０１からの命令信号ＵＰ、ＳＴＡＹ、ＤＯＷＮをエンコ
ードすることで出力信号ＣＦ０〜ＣＦ２を生成する回路
である。このとき、エンコーダ回路６１０は命令信号Ｕ
Ｐ、ＳＴＡＹ、ＤＯＷＮを、１０進数表記で「−１」〜
「１」を示す３ビット信号（「１１１」〜「００１」）
に変換する。図１９はエンコーダ回路６１０に実装され
る論理回路の真理値表である。また、３ビットの加算器
６１１は、エンコーダ回路６１０の出力信号ＣＦ０〜Ｃ
Ｆ２と、レジスタ６０４の出力信号ＣＮＴ［０］〜
［２］の加算を行う回路である。
【０１８０】なお、ここでは第１実施形態の電圧変換回
路に設けられる遅延時間制御回路１０３を例に挙げて説
明を行ったが、本構成から成る遅延時間制御回路１０３
は第２実施形態の電圧変換回路に設けられる遅延時間制
御回路２０３としてそのまま用いることが可能である。
路に設けられる遅延時間制御回路１０３を例に挙げて説
明を行ったが、本構成から成る遅延時間制御回路１０３
は第２実施形態の電圧変換回路に設けられる遅延時間制
御回路２０３としてそのまま用いることが可能である。
【０１８１】また、本構成から成る遅延時間制御回路１
０３を第３実施形態の電圧変換回路に設けられる遅延時
間制御回路３０３として用いる場合には、デコーダ回路
６０４でレジスタ６０３の出力信号ＣＮＴ［０］〜
［２］の上位２ビットをデコードして第１選択信号Ｓ
０、Ｓ２、Ｓ４を生成し、出力信号ＣＮＴ［０］〜
［２］の最下位ビットを第２選択信号Ｓoddとして用い
ればよい。
０３を第３実施形態の電圧変換回路に設けられる遅延時
間制御回路３０３として用いる場合には、デコーダ回路
６０４でレジスタ６０３の出力信号ＣＮＴ［０］〜
［２］の上位２ビットをデコードして第１選択信号Ｓ
０、Ｓ２、Ｓ４を生成し、出力信号ＣＮＴ［０］〜
［２］の最下位ビットを第２選択信号Ｓoddとして用い
ればよい。
【０１８２】次に、本発明に係る電圧変換回路の第４実
施形態について説明する。図２０は本発明に係る電圧変
換回路の第４実施形態を示す概略構成図である。本図に
示すように、本実施形態の電圧変換回路は、基本的に前
述した第１〜第３実施形態の電圧変換回路と同様の構成
（例えば図１参照）から成るが、出力パルス信号生成回
路及びスイッチタイミング制御回路の電源電圧として出
力電圧Ｖintを供給することを特徴としている。そこ
で、第１〜第３実施形態と同様の構成及び動作を有する
部分については図１と同一の符号を付すことで説明を省
略する。
施形態について説明する。図２０は本発明に係る電圧変
換回路の第４実施形態を示す概略構成図である。本図に
示すように、本実施形態の電圧変換回路は、基本的に前
述した第１〜第３実施形態の電圧変換回路と同様の構成
（例えば図１参照）から成るが、出力パルス信号生成回
路及びスイッチタイミング制御回路の電源電圧として出
力電圧Ｖintを供給することを特徴としている。そこ
で、第１〜第３実施形態と同様の構成及び動作を有する
部分については図１と同一の符号を付すことで説明を省
略する。
【０１８３】本図に示すように、本実施形態の電圧変換
回路は出力パルス信号生成回路７００とスイッチタイミ
ング制御回路７０４とを有しており、出力パルス信号生
成回路７００は基準パルス信号生成回路７０１、遅延回
路７０２、及び遅延時間制御回路７０３から構成されて
いる。
回路は出力パルス信号生成回路７００とスイッチタイミ
ング制御回路７０４とを有しており、出力パルス信号生
成回路７００は基準パルス信号生成回路７０１、遅延回
路７０２、及び遅延時間制御回路７０３から構成されて
いる。
【０１８４】上記した基準パルス信号生成回路７０１、
遅延回路７０２、及び遅延時間制御回路７０３として
は、前述した第１〜第３実施形態の電圧変換回路に設け
られる基準パルス信号生成回路１０１（２０１、３０
１）、遅延回路１０２（２０２、３０２）、及び遅延時
間制御回路１０３（２０３、３０３）のいずれの構成を
採用してもよい。また、スイッチタイミング制御回路７
０４は、前述した第１〜第３実施形態の電圧変換回路に
設けられるスイッチタイミング制御回路１０４と同様の
構成から成る。
遅延回路７０２、及び遅延時間制御回路７０３として
は、前述した第１〜第３実施形態の電圧変換回路に設け
られる基準パルス信号生成回路１０１（２０１、３０
１）、遅延回路１０２（２０２、３０２）、及び遅延時
間制御回路１０３（２０３、３０３）のいずれの構成を
採用してもよい。また、スイッチタイミング制御回路７
０４は、前述した第１〜第３実施形態の電圧変換回路に
設けられるスイッチタイミング制御回路１０４と同様の
構成から成る。
【０１８５】ここで、本実施形態における基準パルス信
号生成回路７０１、遅延回路７０２、遅延時間制御回路
７０３、及びスイッチタイミング制御回路７０４には、
外部電源電圧ＶDDではなく、フィルタ回路１０６の出力
電圧Ｖintが電源電圧として供給されている。
号生成回路７０１、遅延回路７０２、遅延時間制御回路
７０３、及びスイッチタイミング制御回路７０４には、
外部電源電圧ＶDDではなく、フィルタ回路１０６の出力
電圧Ｖintが電源電圧として供給されている。
【０１８６】ただし、スイッチタイミング制御回路７０
４をフィルタ回路１０６から送出される出力電圧Ｖint
によって駆動すると、第１、第２制御信号φ１、φ２の
Ｈレベルが出力電圧Ｖintとなってしまい、スイッチ回
路１０５を構成するＰＭＯＳトランジスタＭ１及びＮＭ
ＯＳトランジスタＭ２のオン／オフ制御に不具合を生じ
る恐れがある。そこで、第１、第２制御信号φ１、φ２
の電圧レベルを必要レベルまで上げるために、スイッチ
タイミング制御回路７０４の出力段には昇圧レベルシフ
タ７１０ａ、７１０ｂが設けられている。
４をフィルタ回路１０６から送出される出力電圧Ｖint
によって駆動すると、第１、第２制御信号φ１、φ２の
Ｈレベルが出力電圧Ｖintとなってしまい、スイッチ回
路１０５を構成するＰＭＯＳトランジスタＭ１及びＮＭ
ＯＳトランジスタＭ２のオン／オフ制御に不具合を生じ
る恐れがある。そこで、第１、第２制御信号φ１、φ２
の電圧レベルを必要レベルまで上げるために、スイッチ
タイミング制御回路７０４の出力段には昇圧レベルシフ
タ７１０ａ、７１０ｂが設けられている。
【０１８７】このようにスイッチ回路１０５及びフィル
タ回路１０６を除く全ての回路部分を、外部電源電圧Ｖ
DDよりも小さい出力電圧Ｖintで駆動することにより、
電圧変換回路自体の消費電力を大幅に削減でき、集積回
路全体の低消費電力化に貢献することができる。
タ回路１０６を除く全ての回路部分を、外部電源電圧Ｖ
DDよりも小さい出力電圧Ｖintで駆動することにより、
電圧変換回路自体の消費電力を大幅に削減でき、集積回
路全体の低消費電力化に貢献することができる。
【０１８８】
【発明の効果】上記したように、本発明に係る電圧変換
回路においては、パルス信号生成回路で生成されるパル
ス信号のパルス幅とパルス周期との比に基づいて出力電
圧が決定される電圧変換回路において、前記パルス信号
のパルス幅は一定であり、パルス周期は可変である構成
としている。
回路においては、パルス信号生成回路で生成されるパル
ス信号のパルス幅とパルス周期との比に基づいて出力電
圧が決定される電圧変換回路において、前記パルス信号
のパルス幅は一定であり、パルス周期は可変である構成
としている。
【０１８９】より具体的に述べると、本発明に係る電圧
変換回路は、スイッチ回路を構成するＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタのオン／オフ制御を行う
ことによって出力電圧の大きさを変化させる電圧変換回
路において、パルス幅が一定で、パルス周期が可変であ
る出力パルス信号を生成する出力パルス信号生成回路
と、前記出力パルス信号から前記ＰＭＯＳトランジスタ
のゲートに印加する第１制御信号、及び前記ＮＭＯＳト
ランジスタのゲートに印加する第２制御信号を生成する
スイッチタイミング制御回路とを設けた構成としてい
る。
変換回路は、スイッチ回路を構成するＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタのオン／オフ制御を行う
ことによって出力電圧の大きさを変化させる電圧変換回
路において、パルス幅が一定で、パルス周期が可変であ
る出力パルス信号を生成する出力パルス信号生成回路
と、前記出力パルス信号から前記ＰＭＯＳトランジスタ
のゲートに印加する第１制御信号、及び前記ＮＭＯＳト
ランジスタのゲートに印加する第２制御信号を生成する
スイッチタイミング制御回路とを設けた構成としてい
る。
【０１９０】このように、前記出力パルス信号のパルス
周期を適宜変化させることで、スイッチタイミング制御
回路から送出される第１、第２制御信号のデューティ比
（パルス幅／パルス周期）を制御し、そのデューティ比
に応じて前記出力電圧の大きさを制御する電圧変換回路
であれば、パルス幅可変方式を採用した従来の電圧変換
回路のように高速で動作するカウンタ回路等の制御回路
を用いることなく、前記出力電圧の制御を行うことが可
能である。
周期を適宜変化させることで、スイッチタイミング制御
回路から送出される第１、第２制御信号のデューティ比
（パルス幅／パルス周期）を制御し、そのデューティ比
に応じて前記出力電圧の大きさを制御する電圧変換回路
であれば、パルス幅可変方式を採用した従来の電圧変換
回路のように高速で動作するカウンタ回路等の制御回路
を用いることなく、前記出力電圧の制御を行うことが可
能である。
【０１９１】よって、従来に比べて電圧変換回路の回路
規模縮小や動作周波数低減を図ることができるので、電
圧変換回路自体の消費電力を大幅に低減することが可能
となり、集積回路全体の低消費電力化に貢献することが
できる。
規模縮小や動作周波数低減を図ることができるので、電
圧変換回路自体の消費電力を大幅に低減することが可能
となり、集積回路全体の低消費電力化に貢献することが
できる。
【０１９２】また、上記構成から成る電圧変換回路にお
いて、前記出力パルス信号生成回路は、入力されるパル
ス幅一定の基準パルス信号から所定時間だけ遅れた遅延
パルス信号を生成する遅延回路と、前記遅延回路におけ
る遅延時間を変化させる遅延時間制御回路とを有してお
り、前記遅延パルス信号を前記出力パルス信号として前
記スイッチタイミング制御回路に送出する構成にすると
よい。このような構成とすることにより、前記出力パル
ス信号生成回路を簡易な構成で実現することができる。
いて、前記出力パルス信号生成回路は、入力されるパル
ス幅一定の基準パルス信号から所定時間だけ遅れた遅延
パルス信号を生成する遅延回路と、前記遅延回路におけ
る遅延時間を変化させる遅延時間制御回路とを有してお
り、前記遅延パルス信号を前記出力パルス信号として前
記スイッチタイミング制御回路に送出する構成にすると
よい。このような構成とすることにより、前記出力パル
ス信号生成回路を簡易な構成で実現することができる。
【０１９３】また、上記構成から成る電圧変換回路にお
いて、前記遅延回路は、入力されるパルス信号を所定の
単位時間だけ遅延させる単位時間遅延素子を複数個直列
接続して成る遅延回路部と、前記遅延時間制御回路から
与えられる選択信号に基づいて各単位時間遅延素子から
送出される出力信号のいずれか一つを選択し、該出力信
号を前記遅延パルス信号とする選択回路と、を有する構
成にするとよい。
いて、前記遅延回路は、入力されるパルス信号を所定の
単位時間だけ遅延させる単位時間遅延素子を複数個直列
接続して成る遅延回路部と、前記遅延時間制御回路から
与えられる選択信号に基づいて各単位時間遅延素子から
送出される出力信号のいずれか一つを選択し、該出力信
号を前記遅延パルス信号とする選択回路と、を有する構
成にするとよい。
【０１９４】このような構成とすることにより、前記出
力電圧をその可変範囲内において離散的に制御すること
ができる。従って、電圧変換回路を構成する前記遅延時
間制御回路や前記選択回路における制御状態数（すなわ
ち、選択可能な出力電圧値）が削減されるため、電圧変
換回路の回路規模を縮小して消費電力の低減を図ること
ができる。
力電圧をその可変範囲内において離散的に制御すること
ができる。従って、電圧変換回路を構成する前記遅延時
間制御回路や前記選択回路における制御状態数（すなわ
ち、選択可能な出力電圧値）が削減されるため、電圧変
換回路の回路規模を縮小して消費電力の低減を図ること
ができる。
【０１９５】また、上記構成から成る電圧変換回路にお
いて、前記出力電圧の可変上限値を、前記ＰＭＯＳトラ
ンジスタのソースに印加される外部電源電圧（すなわち
前記スイッチ回路から送出されるパルス状電圧信号の電
圧振幅）の１／２以下に設定すれば、前記遅延時間制御
回路や前記選択回路等における制御状態数を従来の半分
以下に削減することが可能である。このように、前記出
力電圧の可変上限値を低く抑えることにより、前記電圧
変換回路の回路規模を縮小して消費電力の低減を図るこ
とができる。
いて、前記出力電圧の可変上限値を、前記ＰＭＯＳトラ
ンジスタのソースに印加される外部電源電圧（すなわち
前記スイッチ回路から送出されるパルス状電圧信号の電
圧振幅）の１／２以下に設定すれば、前記遅延時間制御
回路や前記選択回路等における制御状態数を従来の半分
以下に削減することが可能である。このように、前記出
力電圧の可変上限値を低く抑えることにより、前記電圧
変換回路の回路規模を縮小して消費電力の低減を図るこ
とができる。
【０１９６】さらに、前記出力電圧の可変範囲を所望と
する出力電圧値の近傍（±２０％以内）に制限すること
により、前記電圧変換回路の回路規模をより一層縮小し
て消費電力の低減を図ることができる。
する出力電圧値の近傍（±２０％以内）に制限すること
により、前記電圧変換回路の回路規模をより一層縮小し
て消費電力の低減を図ることができる。
【０１９７】また、上記したように前記出力電圧の可変
上限値を低く抑えて可変幅を狭く制限することにより、
前記出力電圧を可変上限値から可変下限値まで変化させ
ても前記出力パルス信号のパルス周期はさほど大きく変
化しないことになる。従って、前記出力電圧に生じるリ
ップル電圧の変動を実用上問題のないレベルに抑えるこ
とが可能となる。
上限値を低く抑えて可変幅を狭く制限することにより、
前記出力電圧を可変上限値から可変下限値まで変化させ
ても前記出力パルス信号のパルス周期はさほど大きく変
化しないことになる。従って、前記出力電圧に生じるリ
ップル電圧の変動を実用上問題のないレベルに抑えるこ
とが可能となる。
【０１９８】また、上記構成から成る電圧変換回路にお
いて、前記遅延回路部は、少なくとも一つのフリップフ
ロップ回路を直列接続して成る基本遅延回路部と、前記
基本遅延回路部の出力端に接続され、少なくとも一つの
フリップフロップ回路を直列接続して成る追加遅延回路
部とを有しており、前記追加遅延回路部を構成する各フ
リップフロップ回路のクロック位相は、各々の前段に接
続されたフリップフロップ回路のクロック位相と１８０
度異なる構成にするとよい。
いて、前記遅延回路部は、少なくとも一つのフリップフ
ロップ回路を直列接続して成る基本遅延回路部と、前記
基本遅延回路部の出力端に接続され、少なくとも一つの
フリップフロップ回路を直列接続して成る追加遅延回路
部とを有しており、前記追加遅延回路部を構成する各フ
リップフロップ回路のクロック位相は、各々の前段に接
続されたフリップフロップ回路のクロック位相と１８０
度異なる構成にするとよい。
【０１９９】このように、前記遅延回路を構成する基本
遅延回路部及び追加遅延回路部から送出される各出力信
号相互間の遅延時間幅を小さくすることにより、前記出
力電圧の単位可変幅をより小さい値とすることができ
る。すなわち、前記出力電圧の可変精度を向上すること
が可能となる。
遅延回路部及び追加遅延回路部から送出される各出力信
号相互間の遅延時間幅を小さくすることにより、前記出
力電圧の単位可変幅をより小さい値とすることができ
る。すなわち、前記出力電圧の可変精度を向上すること
が可能となる。
【０２００】また、上記構成から成る電圧変換回路にお
いて、前記選択回路は、前記遅延時間制御回路から与え
られる第１選択信号に基づいて、前記遅延回路部を構成
する各単位時間遅延素子からそれぞれ送出される出力信
号のいずれか一つを選択する第１選択回路部と、第１選
択回路部の出力信号を所定時間だけ遅延させる任意時間
遅延素子と、前記遅延時間制御回路から与えられる第２
選択信号に基づいて、第１選択回路部の出力信号と前記
任意時間遅延素子の出力信号のいずれか一方を選択する
第２選択回路部と、を有する構成としてもよい。
いて、前記選択回路は、前記遅延時間制御回路から与え
られる第１選択信号に基づいて、前記遅延回路部を構成
する各単位時間遅延素子からそれぞれ送出される出力信
号のいずれか一つを選択する第１選択回路部と、第１選
択回路部の出力信号を所定時間だけ遅延させる任意時間
遅延素子と、前記遅延時間制御回路から与えられる第２
選択信号に基づいて、第１選択回路部の出力信号と前記
任意時間遅延素子の出力信号のいずれか一方を選択する
第２選択回路部と、を有する構成としてもよい。
【０２０１】なお、上記構成から成る電圧変換回路にお
いて、前記遅延回路部を構成する各単位時間遅延素子、
及び前記任意時間遅延素子はいずれもフリップフロップ
回路であり、前記任意時間遅延素子のクロック位相は各
単位時間遅延素子のクロック位相と１８０度異なる構成
にするとよい。
いて、前記遅延回路部を構成する各単位時間遅延素子、
及び前記任意時間遅延素子はいずれもフリップフロップ
回路であり、前記任意時間遅延素子のクロック位相は各
単位時間遅延素子のクロック位相と１８０度異なる構成
にするとよい。
【０２０２】このような構成とすることにより、上記し
た電圧変換回路と同等、あるいはそれを上回る可変精度
で前記出力電圧の制御を行うことができる。また、この
ような構成とすることにより、上記した電圧変換回路に
比べて前記追加遅延回路部を構成するフリップフロップ
回路の個数を削減することができる。
た電圧変換回路と同等、あるいはそれを上回る可変精度
で前記出力電圧の制御を行うことができる。また、この
ような構成とすることにより、上記した電圧変換回路に
比べて前記追加遅延回路部を構成するフリップフロップ
回路の個数を削減することができる。
【０２０３】また、上記構成から成る電圧変換回路にお
いて、前記スイッチタイミング制御回路は、前記スイッ
チ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタのオン／オフ制御に際して、一方のＭＯＳト
ランジスタをオフさせてから所定時間経過後に他方のＭ
ＯＳトランジスタをオンさせるように、第１制御信号及
び第２制御信号の電圧レベルを制御する構成にするとよ
い。
いて、前記スイッチタイミング制御回路は、前記スイッ
チ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタのオン／オフ制御に際して、一方のＭＯＳト
ランジスタをオフさせてから所定時間経過後に他方のＭ
ＯＳトランジスタをオンさせるように、第１制御信号及
び第２制御信号の電圧レベルを制御する構成にするとよ
い。
【０２０４】このような構成とすることにより、第１、
第２制御信号を生成する過程でいずれかの制御信号に意
図しない遅延が少々生じたとしても、前記ＰＭＯＳトラ
ンジスタと前記ＮＭＯＳトランジスタが同時にオンする
ことはない。従って、前記スイッチ回路に貫通電流が流
れることを防止することができるので、余分な電力消費
を抑えることが可能となる。
第２制御信号を生成する過程でいずれかの制御信号に意
図しない遅延が少々生じたとしても、前記ＰＭＯＳトラ
ンジスタと前記ＮＭＯＳトランジスタが同時にオンする
ことはない。従って、前記スイッチ回路に貫通電流が流
れることを防止することができるので、余分な電力消費
を抑えることが可能となる。
【０２０５】また、上記構成から成る電圧変換回路にお
いて、前記遅延時間制御回路は、前記電圧変換回路の出
力電圧によって駆動される内部回路の動作速度を、外部
から供給されるクロック信号に同期して検出するレプリ
カ回路と、前記レプリカ回路によって検出された前記内
部回路の動作速度に応じて前記選択信号を生成する選択
信号生成回路と、を有する構成にするとよい。このよう
な構成とすることにより、集積回路を構成する内部回路
の動作状況を検知して該内部回路の動作に必要最低限の
駆動電圧を供給できるので、前記集積回路の低消費電力
化に貢献することができる。
いて、前記遅延時間制御回路は、前記電圧変換回路の出
力電圧によって駆動される内部回路の動作速度を、外部
から供給されるクロック信号に同期して検出するレプリ
カ回路と、前記レプリカ回路によって検出された前記内
部回路の動作速度に応じて前記選択信号を生成する選択
信号生成回路と、を有する構成にするとよい。このよう
な構成とすることにより、集積回路を構成する内部回路
の動作状況を検知して該内部回路の動作に必要最低限の
駆動電圧を供給できるので、前記集積回路の低消費電力
化に貢献することができる。
【０２０６】また、上記構成から成る電圧変換回路にお
いて、前記レプリカ回路には、前半遅延段と後半遅延段
とを直列接続することで構成され、入力信号に対して前
記内部回路の最大遅延パスと同等の遅延を行うクリティ
カルパス回路を設け、前記前半遅延段における遅延時間
を第１動作時間、前記クリティカルパス回路全体におけ
る遅延時間を第２動作時間とし、前記第１動作時間及び
第２動作時間と、第１所定動作時間及び第１所定動作時
間より長い第２所定動作時間とをそれぞれ比較すること
で前記内部回路の動作速度を判断する構成にするとよ
い。
いて、前記レプリカ回路には、前半遅延段と後半遅延段
とを直列接続することで構成され、入力信号に対して前
記内部回路の最大遅延パスと同等の遅延を行うクリティ
カルパス回路を設け、前記前半遅延段における遅延時間
を第１動作時間、前記クリティカルパス回路全体におけ
る遅延時間を第２動作時間とし、前記第１動作時間及び
第２動作時間と、第１所定動作時間及び第１所定動作時
間より長い第２所定動作時間とをそれぞれ比較すること
で前記内部回路の動作速度を判断する構成にするとよ
い。
【０２０７】このような構成とすることにより、前記ク
リティカルパス回路の動作状態を４つに分類することが
できるので、前記内部回路の動作状態をきめ細かく検知
することが可能となる。従って、いかなるプロセスばら
つきや環境変化にも適切に対応でき、最適な出力電圧の
供給を行うことで集積回路全体の低消費電力化に貢献す
ることができる。
リティカルパス回路の動作状態を４つに分類することが
できるので、前記内部回路の動作状態をきめ細かく検知
することが可能となる。従って、いかなるプロセスばら
つきや環境変化にも適切に対応でき、最適な出力電圧の
供給を行うことで集積回路全体の低消費電力化に貢献す
ることができる。
【０２０８】また、上記構成から成る電圧変換回路にお
いて、前記出力パルス信号生成回路及び前記スイッチタ
イミング制御回路の電源電圧として前記フィルタ回路の
出力電圧を供給するとともに、前記スイッチタイミング
制御回路から送出される第１、第２制御信号をそれぞれ
昇圧して前記スイッチ回路を構成するＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタの各ゲートに送出する昇
圧レベルシフタを設けた構成としてもよい。
いて、前記出力パルス信号生成回路及び前記スイッチタ
イミング制御回路の電源電圧として前記フィルタ回路の
出力電圧を供給するとともに、前記スイッチタイミング
制御回路から送出される第１、第２制御信号をそれぞれ
昇圧して前記スイッチ回路を構成するＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタの各ゲートに送出する昇
圧レベルシフタを設けた構成としてもよい。
【０２０９】このように前記スイッチ回路及び前記フィ
ルタ回路を除く全ての回路部分を、外部電源電圧よりも
小さい前記フィルタ回路の出力電圧で駆動することによ
り、電圧変換回路自体の消費電力を大幅に削減でき、集
積回路全体の低消費電力化に貢献することができる。
ルタ回路を除く全ての回路部分を、外部電源電圧よりも
小さい前記フィルタ回路の出力電圧で駆動することによ
り、電圧変換回路自体の消費電力を大幅に削減でき、集
積回路全体の低消費電力化に貢献することができる。
【０２１０】また、上記構成から成る電圧変換回路は、
外部電源電圧から半導体集積回路装置の駆動電圧を生成
する降圧回路として用いるとよい。近年、前記半導体集
積回路装置を構成する内部回路の消費電力低減に伴っ
て、集積回路全体の消費電力に占める前記降圧回路の消
費電力比率が相対的に増大している。そこで、本発明に
係る電圧変換回路を前記降圧回路として採用することに
より、前記降圧回路自体の消費電力を低減できるので、
前記内部回路の低消費電力性を損なうことがなく、前記
半導体集積回路装置全体の低消費電力化に貢献すること
ができる。
外部電源電圧から半導体集積回路装置の駆動電圧を生成
する降圧回路として用いるとよい。近年、前記半導体集
積回路装置を構成する内部回路の消費電力低減に伴っ
て、集積回路全体の消費電力に占める前記降圧回路の消
費電力比率が相対的に増大している。そこで、本発明に
係る電圧変換回路を前記降圧回路として採用することに
より、前記降圧回路自体の消費電力を低減できるので、
前記内部回路の低消費電力性を損なうことがなく、前記
半導体集積回路装置全体の低消費電力化に貢献すること
ができる。
【図面の簡単な説明】
【図１】本発明に係る電圧変換回路の第１実施形態を示
す概略構成図である。
す概略構成図である。
【図２】基準パルス信号生成回路１０１及び遅延回路１
０２の一構成例を示す概略構成図である。
０２の一構成例を示す概略構成図である。
【図３】選択回路１０９の一構成例を示す概略構成図で
ある。
ある。
【図４】遅延回路１０２における遅延動作の一例を示す
信号波形図である。
信号波形図である。
【図５】本発明の第２実施形態における基準パルス信号
生成回路２０１及び遅延回路２０２の一構成例を示す概
略構成図である。
生成回路２０１及び遅延回路２０２の一構成例を示す概
略構成図である。
【図６】本発明に係る電圧変換回路の第３実施形態を示
す概略構成図である。
す概略構成図である。
【図７】基準パルス信号生成回路３０１及び遅延回路３
０２の一構成例を示す概略構成図である。
０２の一構成例を示す概略構成図である。
【図８】選択回路３０９の一構成例を示す概略構成図で
ある。
ある。
【図９】スイッチタイミング制御回路１０４の一例を示
す概略構成図である。
す概略構成図である。
【図１０】スイッチタイミング制御回路１０４における
各信号波形を示すタイミングチャートである。
各信号波形を示すタイミングチャートである。
【図１１】遅延時間制御回路１０３の一構成例を示す概
略構成図である。
略構成図である。
【図１２】レプリカ回路５０１の一構成例を示す概略構
成図である。
成図である。
【図１３】動作状態検出パルス生成回路５１１における
各信号波形を示すタイミングチャートである。
各信号波形を示すタイミングチャートである。
【図１４】レプリカ回路５０１における各信号波形を示
すタイミングチャートである。
すタイミングチャートである。
【図１５】レプリカ回路５０１における動作状態信号Ｌ
Ａ、ＬＢと内部回路の動作状態との関係を示す表であ
る。
Ａ、ＬＢと内部回路の動作状態との関係を示す表であ
る。
【図１６】選択信号生成回路５０２の一構成例を示す概
略構成図である。
略構成図である。
【図１７】命令生成回路６０１に実装される論理回路の
真理値表である。
真理値表である。
【図１８】アップダウンカウンタ６０２の一構成例を示
す概略構成図である。
す概略構成図である。
【図１９】エンコーダ回路６１０に実装される論理回路
の真理値表である。
の真理値表である。
【図２０】本発明の電圧変換回路の第４実施形態を示す
概略構成図である。
概略構成図である。
【図２１】従来の電圧変換回路の一例を示す概略構成図
である。
である。
１００、３００、７００ 出力パルス信号生成回路 １０１、２０１、３０１、７０１ 基準パルス信号生
成回路 １０２、２０２、３０２、７０２ 遅延回路 １０３、２０３、３０３、７０３ 遅延時間制御回路 １０４、７０４ スイッチタイミング制御回路 １０５ スイッチ回路 １０６ フィルタ回路 １０７、２０７、３０７ 基本遅延回路部 １０７ａ〜ｅ、２０７ａ〜ｅ、３０７ａ〜ｅ フリッ
プフロップ回路 １０８、２０８、３０８ 追加遅延回路部 １０８ａ〜ｅ、２０８ａ〜ｅ、３０８ａ〜ｂ フリッ
プフロップ回路 １０９、２０９、３０９ 選択回路 ３１０ 第１選択回路部 ３１１ フリップフロップ回路（任意時間遅延素子） ３１２ 第２選択回路部 ５０１ レプリカ回路 ５０２ 選択信号生成回路 ５１１ 動作状態検出パルス生成回路 ５１２ クリティカルパス回路 ５１３ ラッチ回路 ５１４ 降圧レベルシフタ ５１５ａ、５１５ｂ 昇圧レベルシフタ ５１６ 前半クリティカルパス回路 ５１７ 後半クリティカルパス回路 ６０１ 命令生成回路 ６０２ アップダウンカウンタ ６０３ レジスタ ６０４ デコーダ回路 ６１０ エンコーダ回路 ６１１ 加算器 ７１０ａ、７１０ｂ 昇圧レベルシフタ
成回路 １０２、２０２、３０２、７０２ 遅延回路 １０３、２０３、３０３、７０３ 遅延時間制御回路 １０４、７０４ スイッチタイミング制御回路 １０５ スイッチ回路 １０６ フィルタ回路 １０７、２０７、３０７ 基本遅延回路部 １０７ａ〜ｅ、２０７ａ〜ｅ、３０７ａ〜ｅ フリッ
プフロップ回路 １０８、２０８、３０８ 追加遅延回路部 １０８ａ〜ｅ、２０８ａ〜ｅ、３０８ａ〜ｂ フリッ
プフロップ回路 １０９、２０９、３０９ 選択回路 ３１０ 第１選択回路部 ３１１ フリップフロップ回路（任意時間遅延素子） ３１２ 第２選択回路部 ５０１ レプリカ回路 ５０２ 選択信号生成回路 ５１１ 動作状態検出パルス生成回路 ５１２ クリティカルパス回路 ５１３ ラッチ回路 ５１４ 降圧レベルシフタ ５１５ａ、５１５ｂ 昇圧レベルシフタ ５１６ 前半クリティカルパス回路 ５１７ 後半クリティカルパス回路 ６０１ 命令生成回路 ６０２ アップダウンカウンタ ６０３ レジスタ ６０４ デコーダ回路 ６１０ エンコーダ回路 ６１１ 加算器 ７１０ａ、７１０ｂ 昇圧レベルシフタ
Claims (17)
- 【請求項１】パルス信号生成回路で生成されるパルス信
号のパルス幅とパルス周期との比に基づいて出力電圧が
決定される電圧変換回路において、 前記パルス信号のパルス幅は一定であり、パルス周期は
可変であることを特徴とする電圧変換回路。 - 【請求項２】前記出力電圧の可変範囲を制限することに
より、前記パルス信号におけるパルス周期の変動量を低
減したことを特徴とする請求項１に記載の電圧変換回
路。 - 【請求項３】前記出力電圧の可変上限値は前記パルス信
号における電圧振幅の１／２以下であることを特徴とす
る請求項２に記載の電圧変換回路。 - 【請求項４】前記出力電圧の可変範囲は目標とする出力
電圧値の±２０％以内であることを特徴とする請求項２
または請求項３のいずれかに記載の電圧変換回路。 - 【請求項５】前記出力電圧はその可変範囲内において離
散的に選択されることを特徴とする請求項１〜請求項４
のいずれかに記載の電圧変換回路。 - 【請求項６】前記パルス信号生成回路はパルス幅一定の
基準パルス信号に所定の遅延を与えることによって、前
記パルス信号のパルス周期を変化させることを特徴とす
る請求項１〜請求項５のいずれかに記載の電圧変換回
路。 - 【請求項７】ソースに第１電源電圧が印加されるＰＭＯ
Ｓトランジスタと、ソースに第２電源電圧が印加される
ＮＭＯＳトランジスタとを有し、両トランジスタの各ド
レインを共通接続した接続ノードから電圧を出力するス
イッチ回路と、 前記スイッチ回路から入力される電圧を平滑化して出力
電圧を得るフィルタ回路とを具備し、 前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの
オン／オフ制御を行うことによって前記出力電圧の大き
さを変化させる電圧変換回路において、 パルス幅が一定で、パルス周期が可変である出力パルス
信号を生成する出力パルス信号生成回路と、前記出力パ
ルス信号から前記ＰＭＯＳトランジスタのゲートに印加
する第１制御信号、及び前記ＮＭＯＳトランジスタのゲ
ートに印加する第２制御信号を生成するスイッチタイミ
ング制御回路とを設けたことを特徴とする電圧変換回
路。 - 【請求項８】前記出力パルス信号生成回路は、入力され
るパルス幅一定の基準パルス信号から所定時間だけ遅れ
た遅延パルス信号を生成する遅延回路と、前記遅延回路
における遅延時間を変化させる遅延時間制御回路とを有
しており、前記遅延パルス信号を前記出力パルス信号と
して前記スイッチタイミング制御回路に送出することを
特徴とする請求項７に記載の電圧変換回路。 - 【請求項９】前記遅延回路は、入力されるパルス信号を
所定の単位時間だけ遅延させる単位時間遅延素子を複数
個直列接続して成る遅延回路部と、前記遅延時間制御回
路から与えられる選択信号に基づいて各単位時間遅延素
子からそれぞれ送出される出力信号のいずれか一つを選
択し、該出力信号を前記遅延パルス信号とする選択回路
と、を有することを特徴とする請求項８に記載の電圧変
換回路。 - 【請求項１０】前記遅延回路部は、少なくとも一つのフ
リップフロップ回路を直列接続して成る基本遅延回路部
と、前記基本遅延回路部の出力端に接続され、少なくと
も一つのフリップフロップ回路を直列接続して成る追加
遅延回路部とを有しており、前記追加遅延回路部を構成
する各フリップフロップ回路のクロック位相は、各々の
前段に接続されたフリップフロップ回路のクロック位相
と１８０度異なることを特徴とする請求項９に記載の電
圧変換回路。 - 【請求項１１】前記選択回路は、前記遅延時間制御回路
から与えられる第１選択信号に基づいて、前記遅延回路
部を構成する各単位時間遅延素子からそれぞれ送出され
る出力信号のいずれか一つを選択する第１選択回路部
と、第１選択回路部の出力信号を所定時間だけ遅延させ
る任意時間遅延素子と、前記遅延時間制御回路から与え
られる第２選択信号に基づいて、第１選択回路部の出力
信号と前記任意時間遅延素子の出力信号のいずれか一方
を選択する第２選択回路部と、を有することを特徴とす
る請求項９に記載の電圧変換回路。 - 【請求項１２】前記遅延回路部を構成する各単位時間遅
延素子、及び前記任意時間遅延素子はいずれもフリップ
フロップ回路であり、前記任意時間遅延素子のクロック
位相は各単位時間遅延素子のクロック位相と１８０度異
なることを特徴とする請求項１１に記載の電圧変換回
路。 - 【請求項１３】前記スイッチタイミング制御回路は、前
記スイッチ回路を構成するＰＭＯＳトランジスタ及びＮ
ＭＯＳトランジスタのオン／オフ制御に際して、一方の
ＭＯＳトランジスタをオフさせてから所定時間経過後に
他方のＭＯＳトランジスタをオンさせるように、第１制
御信号及び第２制御信号の電圧レベルを制御することを
特徴とする請求項７〜請求項１２のいずれかに記載の電
圧変換回路。 - 【請求項１４】前記遅延時間制御回路は、前記電圧変換
回路の出力電圧によって駆動される内部回路の動作速度
を、外部から供給されるクロック信号に同期して検出す
るレプリカ回路と、前記レプリカ回路によって検出され
た前記内部回路の動作速度に応じて前記選択信号を生成
する選択信号生成回路と、を有することを特徴とする請
求項９〜請求項１３のいずれかに記載の電圧変換回路。 - 【請求項１５】前記レプリカ回路には、前半遅延段と後
半遅延段とを直列接続することで構成され、入力信号に
対して前記内部回路の最大遅延パスと同等の遅延を行う
クリティカルパス回路が設けられており、 前記前半遅延段における遅延時間を第１動作時間、前記
クリティカルパス回路全体における遅延時間を第２動作
時間とし、 前記第１動作時間及び第２動作時間と、第１所定動作時
間及び第１所定動作時間より長い第２所定動作時間とを
それぞれ比較して、 第２動作時間が第１所定動作時間より短い場合は前記内
部回路の動作速度が速過ぎると判断し、前記選択信号生
成回路に対して前記遅延回路における遅延時間を長くす
る要求を行い、 第１動作時間が第１所定動作時間より短く、第２動作時
間が第１所定動作時間よりも長いが第２所定動作時間よ
りも短い場合は前記内部回路の動作速度が適切であると
判断し、前記選択信号生成回路に対して前記遅延回路に
おける遅延時間を維持する要求を行い、 第１動作時間が第１所定動作時間よりも長いが、第２動
作時間が第２所定動作時間よりも短い場合、あるいは第
２動作時間が第２所定動作時間よりも長い場合は前記内
部回路の動作速度が遅過ぎると判断し、前記選択信号生
成回路に対して前記遅延回路における遅延時間を短くす
る要求を行うことを特徴とする請求項１４に記載の電圧
変換回路。 - 【請求項１６】前記出力パルス信号生成回路及び前記ス
イッチタイミング制御回路の電源電圧として前記フィル
タ回路の出力電圧を供給するとともに、前記スイッチタ
イミング制御回路から送出される第１、第２制御信号を
それぞれ昇圧して前記スイッチ回路を構成するＰＭＯＳ
トランジスタ及びＮＭＯＳトランジスタの各ゲートに送
出する昇圧レベルシフタを設けたことを特徴とする請求
項７〜請求項１５のいずれかに記載の電圧変換回路。 - 【請求項１７】請求項１〜請求項１６のいずれかに記載
の電圧変換回路を備えた半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000344809A JP3696077B2 (ja) | 2000-11-13 | 2000-11-13 | 電圧変換回路及びこれを備えた半導体集積回路装置 |
| US09/987,157 US6617898B2 (en) | 2000-11-13 | 2001-11-13 | Voltage conversion circuit and semiconductor integrated circuit device provided therewith |
| US10/602,708 US6885229B2 (en) | 2000-11-13 | 2003-06-25 | Voltage conversion circuit and semiconductor integrated circuit device provided therewith |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2002153050A true JP2002153050A (ja) | 2002-05-24 |
| JP3696077B2 JP3696077B2 (ja) | 2005-09-14 |
Family
ID=18818951
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000344809A Expired - Fee Related JP3696077B2 (ja) | 2000-11-13 | 2000-11-13 | 電圧変換回路及びこれを備えた半導体集積回路装置 |
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