JP2008289119A - Ｐｌｌとその駆動方法 - Google Patents

Abstract

【課題】ロックタイムを短縮することができ、ロック動作において電力を効率的に消費することができるＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を提供すること。
【解決手段】基準クロックとフィードバッククロックとの位相差を検出し、それに対応する検出信号を生成する位相検出手段と、前記検出信号に対応する電圧レベルを有する制御電圧を生成する制御電圧生成手段と、該制御電圧のレベルに対応する周波数を有する内部クロックを生成する電圧制御発振手段と、前記基準クロックの周波数に対応するスタートアップレベル多重化信号に応答して、前記電圧制御発振手段の起動前に制御電圧端を所定のスタートアップレベルに駆動するスタートアップ駆動手段とを備えるＰＬＬを提供する。
【選択図】図４

Description

本発明は、半導体設計技術に関し、特に、高速のロックタイムを保障するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）に関する。

一般的に、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）をはじめとする半導体素子において、外部クロックは、種々の動作タイミングを合わせるためのレファレンスとして用いられている。しかし、外部クロックは、内部回路のクロック／データ経路の遅延によるクロックスキューが生じ得、これを補償するため、半導体素子の内部にはクロック同期回路が備えられている。このようなクロック同期回路には、ＰＬＬと、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）とがあり、半導体素子は、クロック同期回路から出力される内部クロックを用いて、外部装置との間で各種信号の送受信を行う。

ここで、外部クロックの周波数と内部クロックの周波数とが互いに異なる場合は、周波数逓倍機能を有するＰＬＬを主に使用し、外部クロックと内部クロックとの周波数が等しい場合は、ＤＬＬを主に使用する。基本的に、ＰＬＬ及びＤＬＬの構成は互いに類似しており、ＰＬＬの場合、内部クロックを生成するうえで電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）を使用し、ＤＬＬの場合、電圧制御遅延ライン（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ）を使用する点で区別することができる。

ＰＬＬは、ＤＬＬに比べてチップ面積に占める割合が多く、設計が容易でないとの短所があるが、周波数合成による各種クロックの生成が可能で、かつ、クロック／データ復旧が容易という長所があるため、通信、無線システム、及びデジタル回路などの応用分野で広範囲に使用されている。そして、ＰＬＬは、チップの動作周波数の高速化に伴い、高速の半導体素子を設計するうえで欠かせない回路であって、半導体素子設計技術の発展と共に、その応用分野もより広くなることが考えられる。

図１は、従来技術に係るＰＬＬを説明するためのブロック図である。

同図に示すように、ＰＬＬは、基準クロックＣＬＫ＿ＲＥＦとフィードバッククロックＣＬＫ＿ＦＥＤとの位相差を検出し、これに対応するアップ検出信号ＤＥＴ＿ＵＰ及びダウン検出信号ＤＥＴ＿ＤＮを生成する位相検出部１１０と、アップ検出信号ＤＥＴ＿ＵＰ及びダウン検出信号ＤＥＴ＿ＤＮを受信し、それに対応する電圧レベルを有する制御電圧Ｖ＿ＣＴＲを生成する制御電圧生成部１３０と、制御電圧Ｖ＿ＣＴＲを受信し、それに対応する周波数を有する内部クロックＣＬＫ＿ＩＮＮを生成する電圧制御発振部１５０とを備えており、内部クロックＣＬＫ＿ＩＮＮの周波数を分周してフィードバッククロックＣＬＫ＿ＦＥＤを生成する周波数分周部１７０を更に備えることができる。

位相検出部１１０は、基準クロックＣＬＫ＿ＲＥＦとフィードバッククロックＣＬＫ＿ＦＥＤとの位相差に基づき、アップ検出信号ＤＥＴ＿ＵＰ及びダウン検出信号ＤＥＴ＿ＤＮを生成する。アップ検出信号ＤＥＴ＿ＵＰは、フィードバッククロックＣＬＫ＿ＦＥＤの位相が基準クロックＣＬＫ＿ＲＥＦの位相より遅れると活性化されるパルス信号であって、その差だけのパルス幅を有する。ダウン検出信号ＤＥＴ＿ＤＮは、フィードバッククロックＣＬＫ＿ＦＥＤの位相が基準クロックＣＬＫ＿ＲＥＦの位相より早ければ活性化される信号であって、同じくその差だけのパルス幅を有する。

制御電圧生成部１３０は、通常、チャージポンプ部１３２と、ループフィルタ１３４とを備える。チャージポンプ部１３２は、アップ検出信号ＤＥＴ＿ＵＰ及びダウン検出信号ＤＥＴ＿ＤＮのパルス幅に対応するだけの電流を制御電圧Ｖ＿ＣＴＲ端に供給又は放出し、ループフィルタ１３４は、これを充電又は放電して該当する制御電圧Ｖ＿ＣＴＲを生成する。

電圧制御発振部１５０は、制御電圧Ｖ＿ＣＴＲの電圧レベルに対応する周波数を有する内部クロックＣＬＫ＿ＩＮＮを生成する。例えば、制御電圧Ｖ＿ＣＴＲの電圧レベルが高くなると、内部クロックＣＬＫ＿ＩＮＮの周波数は次第に高くなり、制御電圧Ｖ＿ＣＴＲの電圧レベルが低くなると、内部クロックＣＬＫ＿ＩＮＮの周波数は次第に低くなる。

周波数分周部１７０は、周辺環境の変化にかかわらず、正確な周波数の基準クロックＣＬＫ＿ＲＥＦを維持できるクリスタル発振器を基準周波数源として用いるため、内部クロックＣＬＫ＿ＩＮＮの周波数より低い周波数のフィードバッククロックＣＬＫ＿ＦＥＤを実現するためのものである。これにより、位相検出部１１０は、低周波数のフィードバッククロックＣＬＫ＿ＦＥＤと低周波数の基準クロックＣＬＫ＿ＲＥＦとを比較する。

結局、ＰＬＬは、基準クロックＣＬＫ＿ＲＥＦとフィードバッククロックＣＬＫ＿ＦＥＤとの周波数が等しくなるようにロック動作を繰り返し行い、所望の周波数を有する内部クロックＣＬＫ＿ＩＮＮを生成する。ここで、内部クロックＣＬＫ＿ＩＮＮが所望の目標周波数を有するようになることを「ロック（ｌｏｃｋｉｎｇ）」という。

図２は、図１の位相検出部１１０を説明するための図である。

同図に示すように、位相検出部１１０は、基準クロックＣＬＫ＿ＲＥＦに応答して、アップ検出信号ＤＥＴ＿ＵＰを生成する第１Ｄフリップフロップ１１２と、フィードバッククロックＣＬＫ＿ＦＥＤに応答して、ダウン検出信号ＤＥＴ＿ＤＮを生成する第２Ｄフリップフロップ１１４と、アップ検出信号ＤＥＴ＿ＵＰ及びダウン検出信号ＤＥＴ＿ＤＮを受信し、第１Ｄフリップフロップ１１２及び第２Ｄフリップフロップ１１４をリセットするリセット信号ＣＴＲ＿ＲＳＴを生成するリセット部ＡＮＤ１とを備える。

位相検出部１１０は、基準クロックＣＬＫ＿ＲＥＦが論理ハイレベルの区間でアップ検出信号ＤＥＴ＿ＵＰを論理ハイレベルにし、フィードバッククロックＣＬＫ＿ＦＥＤが論理ハイレベルの区間でダウン検出信号ＤＥＴ＿ＤＮを論理ハイレベルにする。そして、基準クロックＣＬＫ＿ＲＥＦ及びフィードバッククロックＣＬＫ＿ＦＥＤがいずれも論理ハイレベルの区間では、リセット信号ＣＴＲ＿ＲＳＴを活性化させ、第１Ｄフリップフロップ１１２及び第２Ｄフリップフロップ１１４をリセットさせる。

結局、位相検出部１１０は、基準クロックＣＬＫ＿ＲＥＦの位相がフィードバッククロックＣＬＫ＿ＦＥＤの位相より早ければ、その差だけのパルス幅を有するアップ検出信号ＤＥＴ＿ＵＰを生成し、フィードバッククロックＣＬＫ＿ＦＥＤの位相が基準クロックＣＬＫ＿ＲＥＦの位相より早ければ、その差だけのパルス幅を有するダウン検出信号ＤＥＴ＿ＤＮを生成する。

ここで、第１Ｄフリップフロップ１１２及び第２Ｄフリップフロップ１１４の具体的な回路構成は、既に公知であるため、ここでは具体的な説明は省略する。

図３は、図１の電圧制御発振部１５０を説明するための図である。

同図に示すように、電圧制御発振部１５０は、複数のＰＭＯＳトランジスタ１５２と、複数のＮＭＯＳトランジスタ１５４と、複数のインバータ１５６とを備える。複数のインバータ１５６の各インバータは、制御電圧Ｖ＿ＣＴＲの電圧レベルに応じて単位遅延時間を有する。したがって、電圧制御発振部１５０は、制御電圧Ｖ＿ＣＴＲの電圧レベルが高くなると、各インバータに多くの電流が供給され、各インバータの遅延時間が短くなり、電圧制御発振部１５０は、高周波数の内部クロックＣＬＫ＿ＩＮＮを生成する。逆に、制御電圧Ｖ＿ＣＴＲの電圧レベルが低くなると、各インバータに少ない電流が供給され、各インバータの遅延時間が長くなり、電圧制御発振部１５０は、低周波数の内部クロックＣＬＫ＿ＩＮＮを生成する。

ここで、電圧制御発振部１５０の制御電圧Ｖ＿ＣＴＲ端を詳細に説明する。

電圧制御発振部１５０の場合、ロック動作を行う前に、制御電圧Ｖ＿ＣＴＲの電圧レベルを論理ローレベルにする。これは、ＰＬＬが動作する前に、電圧制御発振部１５０の不要な動作による不要な電流消費を防ぐためのものである。

つまり、同図において、制御電圧Ｖ＿ＣＴＲが複数のＮＭＯＳトランジスタ１５４のゲートに入力されるため、ＰＬＬの動作前には、制御電圧Ｖ＿ＣＴＲを論理ローレベルにする。制御電圧Ｖ＿ＣＴＲが複数のＰＭＯＳトランジスタ１５２のゲートに入力される場合、ＰＬＬの動作前には、制御電圧Ｖ＿ＣＴＲを論理ハイレベルにする。

同図のような構成において、ＰＬＬは、ロック動作により、論理ローレベルの制御電圧Ｖ＿ＣＴＲを所望の目標周波数の内部クロックＣＬＫ＿ＩＮＮを生成するための電圧レベルまで引き上げる。本明細書では、所望の目標周波数の内部クロックＣＬＫ＿ＩＮＮを生成するための制御電圧Ｖ＿ＣＴＲが生成されるまでにかかる時間を「ロックタイム（ｌｏｃｋｉｎｇ ｔｉｍｅ）」と定義する。

一方、半導体素子は、高速化への要求に応じて発展しつつある。したがって、ロックタイムを短縮して所望の周波数の内部クロックＣＬＫ＿ＩＮＮを高速で生成することは、高速化への要求を満たす方向になるであろう。そこで、本明細書では、ロックタイムを短縮するための改善策を提示する。
特開２００６−２６１７２５

本発明は、上記のような従来技術の問題に鑑みてなされたものであって、その目的は、ロックタイムを短縮することができるＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を提供することにある。

また、本発明の他の目的は、ロック動作において電力を効率的に消費することができるＰＬＬを提供することにある。

本発明は、ＰＬＬの動作前に制御電圧端をスタートアップレベルに駆動することにより、ＰＬＬのロックタイムを短縮することができる。ここで、スタートアップレベルは、ＰＬＬのロック時点の制御電圧の電圧レベルを有することが好ましい。

上記の目的を達成するための本発明に係るＰＬＬは、基準クロックとフィードバッククロックとの位相差を検出し、それに対応する検出信号を生成する位相検出手段と、前記検出信号に対応する電圧レベルを有する制御電圧を生成する制御電圧生成手段と、該制御電圧のレベルに対応する周波数を有する内部クロックを生成する電圧制御発振手段と、前記基準クロックの周波数に対応するスタートアップレベル多重化信号に応答して、前記電圧制御発振手段の起動前に制御電圧端を所定のスタートアップレベルに駆動するスタートアップ駆動手段とを備える。

さらに、本発明に係るＰＬＬにおいては、前記スタートアップレベルが、前記スタートアップレベル多重化信号に対応して互いに異なる電圧レベルが選択されることを特徴とする。

さらに、本発明に係るＰＬＬにおいては、前記スタートアップ駆動手段が、外部電圧を分配して複数の分配電圧を生成する電圧生成手段と、前記スタートアップレベル多重化信号に応答して、前記複数の分配電圧のいずれか１つを選択的に出力する電圧選択手段と、前記制御電圧端の電圧レベルと前記選択された分配電圧の電圧レベルとを比較し、比較結果信号を生成する電圧比較手段と、前記電圧制御発振手段の起動前に活性化されるスタートアップ信号及び前記比較結果信号に応答して、前記制御電圧端を駆動する駆動手段とを備えることを特徴とする。

さらに、本発明に係るＰＬＬにおいては、前記電圧生成手段が、前記スタートアップ信号及び前記比較結果信号を受信し、イネーブル信号を生成するイネーブル信号生成部と、該イネーブル信号に応答して活性化される活性化部と、外部電圧端と前記活性化部との間に接続され、前記外部電圧を分配する電圧分配部とを備え、前記イネーブル信号が、前記スタートアップ信号に応答して活性化され、前記比較結果信号に応答して非活性化されることを特徴とする。

さらに、本発明に係るＰＬＬにおいては、前記電圧分配部が、前記外部電圧端と前記活性化部との間に直列接続された複数の抵抗を備えることを特徴とする。

さらに、本発明に係るＰＬＬにおいては、前記電圧生成手段が、前記電圧分配部の複数の出力電圧を受け、制御信号に応じてそれぞれの出力電圧又はその中間レベル電圧を選択的に出力する多重化手段を更に備えることを特徴とする。

さらに、本発明に係るＰＬＬにおいては、前記多重化手段が、第１制御信号（第１の制御信号）に応答して、前記電圧分配部の第１出力電圧端と前記多重化手段の第１出力電圧端とを接続させる第１スイッチング部と、第２制御信号（第２の制御信号）に応答して、前記電圧分配部の第２出力電圧端と前記多重化手段の第１出力電圧端とを接続させる第２スイッチング部とからなるレベル多変化手段を備えることを特徴とする。

さらに、本発明に係るＰＬＬにおいては、前記駆動手段が、前記スタートアップ信号及び前記比較結果信号を受信し、駆動制御信号を生成する駆動制御信号生成部と、該駆動制御信号に応答して、前記制御電圧端をプルアップ駆動するプルアップ駆動部とを備え、前記駆動制御信号が、前記スタートアップ信号に応答して活性化され、前記比較結果信号に応答して非活性化されることを特徴とする。

さらに、本発明に係るＰＬＬにおいては、前記比較結果信号が、前記制御電圧端の電圧レベルが前記選択された分配電圧の電圧レベルより高ければ活性化され、前記制御電圧端の電圧レベルが前記選択された分配電圧の電圧レベルより低ければ非活性化されることを特徴とする。

さらに、本発明に係るＰＬＬにおいては、前記スタートアップ信号及び前記比較結果信号に応答して、前記ＰＬＬを活性化させるＰＬＬイネーブル信号を生成するＰＬＬイネーブル信号生成手段を更に備え、当該ＰＬＬイネーブル信号が、前記制御電圧端が前記所定のスタートアップレベルになった後に活性化されることを特徴とする。

さらに、本発明に係るＰＬＬにおいては、前記位相検出手段が、前記ＰＬＬイネーブル信号に応答して、第１検出信号（第１の検出信号）及び第２検出信号（第２の検出信号）を生成することを特徴とする。

さらに、本発明に係るＰＬＬにおいては、前記第１検出信号（第１の検出信号）が、前記フィードバッククロックの位相が前記基準クロックの位相より遅れると活性化されることを特徴とする。

さらに、本発明に係るＰＬＬにおいては、前記第２検出信号（第２の検出信号）が、前記フィードバッククロックの位相が前記基準クロックの位相より早ければ活性化されることを特徴とする。

さらに、本発明に係るＰＬＬにおいては、前記位相検出手段が、前記ＰＬＬイネーブル信号に応答して受信した前記基準クロックを出力する第１出力部と、前記ＰＬＬイネーブル信号に応答して受信した前記フィードバッククロックを出力する第２出力部と、前記第１出力部の出力クロックに応答して、前記第１検出信号（第１の検出信号）を生成する第１検出信号生成部と、前記第２出力部の出力クロックに応答して、前記第２検出信号（第２の検出信号）を生成する第２検出信号生成部と、前記第１検出信号（第１の検出信号）及び第２検出信号（第２の検出信号）に応答して、前記第１検出信号生成部及び第２検出信号生成部をリセットするリセット部とを備えることを特徴とする。

また、本発明に係るＰＬＬの駆動方法は、制御電圧の電圧レベルに対応する周波数を有する内部クロックを生成する電圧制御発振部を備えるＰＬＬの駆動方法において、前記電圧制御発振部の起動前に、スタートアップ信号に応答して、前記制御電圧を所定のスタートアップレベルに駆動するスタートアップステップと、該スタートアップステップの後、前記ＰＬＬのロック動作を行うロックステップとを含む。

さらに、本発明に係るＰＬＬの駆動方法においては、前記スタートアップステップが、外部電圧を分配して複数の分配電圧を生成するステップと、スタートアップレベル多重化信号に応答して、前記複数の分配電圧のいずれか１つを選択的に出力するステップと、前記制御電圧の電圧レベルと前記選択された分配電圧の電圧レベルとを比較し、比較結果信号を生成するステップと、前記スタートアップ信号及び前記比較結果信号に応答して、前記制御電圧を駆動するステップとを含むことを特徴とする。

さらに、本発明に係るＰＬＬの駆動方法においては、前記スタートアップレベルが、前記スタートアップレベル多重化信号に対応して選択されることを特徴とする。

さらに、本発明に係るＰＬＬの駆動方法においては、前記複数の分配電圧を生成するステップが、前記スタートアップ信号及び前記比較結果信号を受信し、イネーブル信号を生成するステップと、該イネーブル信号に応答して、前記外部電圧を分配するステップと
を含むことを特徴とする。

さらに、本発明に係るＰＬＬの駆動方法においては、前記複数の分配電圧を生成するステップが、前記外部電圧を分配するステップの後、制御信号に応じて分配した電圧及びその中間レベルの電圧を選択的に出力するステップを更に含むことを特徴とする。

さらに、本発明に係るＰＬＬの駆動方法においては、前記制御電圧を駆動するステップが、前記スタートアップ信号及び前記比較結果信号を受信し、駆動制御信号を生成するステップと、該駆動制御信号に応答して、前記制御電圧をプルアップ駆動するステップと
を含むことを特徴とする。

さらに、本発明に係るＰＬＬの駆動方法においては、前記比較結果信号が、前記制御電圧の電圧レベルが前記選択された分配電圧の電圧レベルより高ければ活性化され、前記制御電圧の電圧レベルが前記選択された分配電圧の電圧レベルより低ければ非活性化されることを特徴とする。

さらに、本発明に係るＰＬＬの駆動方法においては、前記スタートアップ信号及び前記比較結果信号に応答して、前記ＰＬＬを活性化させるＰＬＬイネーブル信号を生成するステップを更に含み、前記ＰＬＬイネーブル信号が、前記制御電圧が前記所定のスタートアップレベルになった後に活性化されることを特徴とする。

さらに、本発明に係るＰＬＬの駆動方法においては、前記ロックステップが、前記ＰＬＬイネーブル信号に応答して、基準クロックと、前記内部クロックに対応するフィードバッククロックとの位相差を検出し、それに対応する検出信号を生成するステップと、前記検出信号に対応する電圧レベルを有する前記制御電圧を生成するステップと、前記制御電圧に対応する周波数を有する前記内部クロックを生成するステップとを含むことを特徴とする。

更に、本発明に係る集積回路は、電圧制御発振部を備えるＰＬＬと、前記電圧制御発振部の起動前に、制御電圧端を目標周波数に対応する電圧レベルに駆動するスタートアップ駆動手段とを備える。

さらに、本発明に係る集積回路においては、電圧制御発振部を備えるＰＬＬと、前記電圧制御発振部の起動前に、制御電圧端を目標周波数に対応する電圧レベルに駆動するスタートアップ駆動手段とを備えることを特徴とする。

さらに、本発明に係る集積回路においては、前記目標周波数が、前記ＰＬＬのロック後に出力される出力信号の周波数に対応することを特徴とする。

以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。

図４は、本発明に係るＰＬＬを説明するためのブロック図である。

同図に示すように、本発明に係るＰＬＬは、ＰＬＬイネーブル信号ＥＮ＿ＰＬＬに応答して活性化され、基準クロックＣＬＫ＿ＲＥＦとフィードバッククロックＣＬＫ＿ＦＥＤとの位相差を検出し、これに対応するアップ検出信号ＤＥＴ＿ＵＰ及びダウン検出信号ＤＥＴ＿ＤＮを生成する位相検出部５１０と、アップ検出信号ＤＥＴ＿ＵＰ及びダウン検出信号ＤＥＴ＿ＤＮを受信し、それに対応する電圧レベルを有する制御電圧Ｖ＿ＣＴＲを生成する制御電圧生成部５３０と、制御電圧Ｖ＿ＣＴＲを受信し、それに対応する周波数を有する内部クロックＣＬＫ＿ＩＮＮを生成する電圧制御発振部５５０と、基準クロックＣＬＫ＿ＲＥＦの周波数に対応するスタートアップレベル多重化信号ＳＥＬに応答して、電圧制御発振部５５０の起動前に、制御電圧Ｖ＿ＣＴＲ端を所定のスタートアップレベルに駆動するスタートアップ駆動部５９０とを備えることができ、内部クロックＣＬＫ＿ＩＮＮの周波数を分周してフィードバッククロックＣＬＫ＿ＦＥＤを生成する周波数分周部５７０を更に備えることができる。

位相検出部５１０は、ＰＬＬイネーブル信号ＥＮ＿ＰＬＬに応答して、基準クロックＣＬＫ＿ＲＥＦとフィードバッククロックＣＬＫ＿ＦＥＤとの位相差に基づき、アップ検出信号ＤＥＴ＿ＵＰ及びダウン検出信号ＤＥＴ＿ＤＮを生成する。アップ検出信号ＤＥＴ＿ＵＰは、フィードバッククロックＣＬＫ＿ＦＥＤの位相が基準クロックＣＬＫ＿ＲＥＦの位相より遅れると活性化される信号であって、その差だけのパルス幅を有する。ダウン検出信号ＤＥＴ＿ＤＮは、フィードバッククロックＣＬＫ＿ＦＥＤの位相が基準クロックＣＬＫ＿ＲＥＦの位相より早ければ活性化される信号であって、同じくその差だけのパルス幅を有する。

制御電圧生成部５３０は、通常、チャージポンプ部５３２と、ループフィルタ５３４とを備える。チャージポンプ部５３２は、アップ検出信号ＤＥＴ＿ＵＰ及びダウン検出信号ＤＥＴ＿ＤＮのパルス幅に対応するだけの電流を生成し、ループフィルタ５３４は、これを充電又は放電して該当する制御電圧Ｖ＿ＣＴＲを生成する。

電圧制御発振部５５０は、制御電圧Ｖ＿ＣＴＲの電圧レベルに対応する周波数を有する内部クロックＣＬＫ＿ＩＮＮを生成する。例えば、制御電圧Ｖ＿ＣＴＲの電圧レベルが高くなると、内部クロックＣＬＫ＿ＩＮＮの周波数は次第に高くなり、制御電圧Ｖ＿ＣＴＲの電圧レベルが低くなると、内部クロックＣＬＫ＿ＩＮＮの周波数は次第に低くなる。

周波数分周部５７０は、周辺環境の変化にかかわらず、正確な周波数の基準クロックＣＬＫ＿ＲＥＦを維持できるクリスタル発振器を基準周波数源として用いるため、内部クロックＣＬＫ＿ＩＮＮの周波数より低い周波数のフィードバッククロックＣＬＫ＿ＦＥＤを実現するためのものである。これにより、位相検出部５１０は、低周波数のフィードバッククロックＣＬＫ＿ＦＥＤと低周波数の基準クロックＣＬＫ＿ＲＥＦとを比較する。

本発明は、スタートアップ駆動部５９０を追加し、これにより、ロックタイムを短縮することができる。

スタートアップ駆動部５９０は、ＰＬＬの動作前に、より詳細には、電圧制御発振部５５０の起動前に、スタートアップ信号ＳＴＲ＿ＵＰに応答して、制御電圧Ｖ＿ＣＴＲ端を目標周波数に対応する所定のスタートアップレベルに駆動させる。

ここで、スタートアップレベルは、ロック時点の制御電圧Ｖ＿ＣＴＲの電圧レベルを有することが好ましく、基準クロックＣＬＫ＿ＲＥＦに対応して変化することが好ましい。スタートアップレベルは、スタートアップレベル多重化信号ＳＥＬによって選択され、スタートアップレベル多重化信号ＳＥＬは、ＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）又はフューズオプション回路を介して出力され得る。したがって、スタートアップレベル多重化信号ＳＥＬは、基準クロックＣＬＫ＿ＲＥＦに関する情報を有する信号、すなわち、所望のスタートアップレベルに関する情報を有する信号であることが好ましい。

つまり、スタートアップ駆動部５９０は、ＰＬＬの動作前に、スタートアップレベル多重化信号ＳＥＬに対応するスタートアップレベルを制御電圧Ｖ＿ＣＴＲ端に提供することにより、高速のロック動作を実現することができる。

図５は、図４のスタートアップ駆動部５９０を説明するための図である。

同図に示すように、スタートアップ駆動部５９０は、外部電圧ＶＤＤを分配して複数の分配電圧を生成する電圧生成部５９２と、スタートアップレベル多重化信号ＳＥＬ１、ＳＥＬ２に応答して、電圧生成部５９２で生成された複数の分配電圧のいずれか１つを選択的に出力する電圧選択部５９４と、制御電圧Ｖ＿ＣＴＲ端の電圧レベルと電圧選択部５９４で選択された分配電圧の電圧レベルとを比較し、比較結果信号ＣＯＭＰを生成する電圧比較部５９６と、スタートアップ信号ＳＴＲ＿ＵＰ及び比較結果信号ＣＯＭＰに応答して、制御電圧Ｖ＿ＣＴＲ端を駆動する駆動部５９８とを備えることができる。

電圧生成部５９２は、スタートアップ信号ＳＴＲ＿ＵＰ及び比較結果信号ＣＯＭＰを受信し、イネーブル信号ＥＮ＿ＤＩＶを生成するイネーブル信号生成部６１０と、イネーブル信号ＥＮ＿ＤＩＶに応答して電圧分配部６３０を活性化させる活性化部６２０と、外部電圧ＶＤＤ端と活性化部６２０との間に接続され、外部電圧ＶＤＤを分配する電圧分配部６３０とを備えることができる。

ここで、活性化部６２０は、電圧分配部６３０と接地電圧ＶＳＳ端との間にソース・ドレイン接続され、イネーブル信号ＥＮ＿ＤＩＶをゲート入力とする第１ＮＭＯＳトランジスタＮＭ１を備えることができ、イネーブル信号ＥＮ＿ＤＩＶは、スタートアップ信号ＳＴＲ＿ＵＰに応答して活性化され、比較結果信号ＣＯＭＰに応答して非活性化される信号である。

電圧分配部６３０は、外部電圧ＶＤＤ端と活性化部６２０との間に直列接続された複数の抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５を備えることができ、本実施形態では、５つの抵抗を備え、４つの分配電圧を生成することを例示している。前記電圧分配部６３０は、チップ面積の負担を低減し、かつ、種々の分配電圧を生成できるように、比較的大きな面積を占める抵抗の代わりに、他の素子を用いて多様に実現され得る。これに関しては、後述する図面を参照して具体的に説明する。

一方、駆動部５９８は、スタートアップ信号ＳＴＲ＿ＵＰ及び比較結果信号ＣＯＭＰを受信し、駆動制御信号ＣＴＲ＿ＤＲＶを生成する駆動制御信号生成部５９８Ａと、駆動制御信号ＣＴＲ＿ＤＲＶに応答して、制御電圧Ｖ＿ＣＴＲ端をプルアップ駆動するプルアップ駆動部５９８Ｂとを備えることができる。

ここで、プルアップ駆動部５９８Ｂは、外部電圧ＶＤＤ端と制御電圧Ｖ＿ＣＴＲ端との間にソース・ドレイン接続され、駆動制御信号ＣＴＲ＿ＤＲＶをゲート入力とする第１ＰＭＯＳトランジスタＰＭ１を備えることができ、駆動制御信号ＣＴＲ＿ＤＲＶは、スタートアップ信号ＳＴＲ＿ＵＰに応答して活性化され、比較結果信号ＣＯＭＰに応答して非活性化される信号である。

更に、比較結果信号ＣＯＭＰは、制御電圧Ｖ＿ＣＴＲ端の電圧レベルが選択された分配電圧の電圧レベルより高ければ論理ハイレベルになり、電圧生成部５９２及び駆動部５９８を非活性化させ、選択された分配電圧の電圧レベルが制御電圧Ｖ＿ＣＴＲ端の電圧レベルより高ければ論理ローレベルになり、電圧生成部５９２及び駆動部５９８を活性化させるための信号である。

また、スタートアップレベル多重化信号ＳＥＬ１、ＳＥＬ２は、複数の分配電圧に対応する信号であって、本実施形態では、４つの分配電圧を選択する２つのスタートアップレベル多重化信号ＳＥＬ１、ＳＥＬ２を用いた。

以下、動作の説明により、各信号及び各ノードをより詳細に説明する。

比較結果信号ＣＯＭＰが論理ローレベルで非活性化された状態で、かつ、電圧制御発振部５５０の起動前に、スタートアップ信号ＳＴＲ＿ＵＰが論理ハイレベルになると、イネーブル信号ＥＮ＿ＤＩＶは論理ハイレベルになり、活性化部６２０の第１ＮＭＯＳトランジスタＮＭ１をターンオンさせる。これにより、電圧分配部６３０は、複数の分配電圧を生成し、電圧選択部５９４は、スタートアップレベル多重化信号ＳＥＬ１、ＳＥＬ２に応答して、複数の分配電圧のいずれか１つの分配電圧を出力する。

ここで、選択された分配電圧は、所定のスタートアップレベルに対応することが好ましく、この選択された分配電圧に対応して駆動された制御電圧Ｖ＿ＣＴＲ端により、ＰＬＬは高速のロックタイムを保障することができる。

一方、電圧比較部５９６は、選択された分配電圧により、論理ローレベルの比較結果信号ＣＯＭＰを出力し、スタートアップ信号ＳＴＲ＿ＵＰ及び比較結果信号ＣＯＭＰに応答して、駆動制御信号ＣＴＲ＿ＤＲＶは論理ローレベルになる。これにより、プルアップ駆動部５９８Ｂの第１ＰＭＯＳトランジスタＰＭ１がターンオンされ、制御電圧Ｖ＿ＣＴＲ端が高速でプルアップ駆動される。制御電圧Ｖ＿ＣＴＲ端の電圧レベルが選択された分配電圧の電圧レベルより高ければ、電圧比較部５９６は論理ハイレベルの比較結果信号ＣＯＭＰを出力する。論理ハイレベルの比較結果信号ＣＯＭＰは、電圧生成部５９２及び駆動部５９８を非活性化させ、これにより、スタートアップ駆動部５９０のスタートアップ動作が中止する。

図６は、図５の電圧分配器及び電圧選択部の他の実施形態を説明するための図である。

同図に示すように、電圧分配器は、外部電圧ＶＤＤを分配して複数の分配電圧Ｖ＿ＤＩＶ１、Ｖ＿ＤＩＶ２、Ｖ＿ＤＩＶ３、Ｖ＿ＤＩＶ４を生成する電圧分配部６３０＿１と、第１制御信号（第１の制御信号）ＣＴＲ＿ＬＥＶ１及び第２制御信号（第２の制御信号）ＣＴＲ＿ＬＥＶ２に応答して、第１分配電圧Ｖ＿ＤＩＶ１、第２分配電圧Ｖ＿ＤＩＶ２、又は第１分配電圧Ｖ＿ＤＩＶ１と第２分配電圧Ｖ＿ＤＩＶ２との中間レベル電圧を出力する第１レベル多変化部６４０と、第１制御信号（第１の制御信号）ＣＴＲ＿ＬＥＶ１及び第２制御信号（第２の制御信号）ＣＴＲ＿ＬＥＶ２に応答して、第３分配電圧Ｖ＿ＤＩＶ３、第４分配電圧Ｖ＿ＤＩＶ４、又は第３分配電圧Ｖ＿ＤＩＶ３と第４分配電圧Ｖ＿ＤＩＶ４との中間レベル電圧を出力する第２レベル多変化部６５０と、スタートアップレベル多重化信号ＳＥＬに応答して、第１レベル多変化部６４０及び第２レベル多変化部６５０の出力信号のいずれか１つを選択的に出力する電圧選択部５９４＿１とを備えることができる。

電圧分配部６３０＿１は、外部電圧ＶＤＤ端と接地電圧ＶＳＳ端との間に直列接続された５つの抵抗Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０を備え、第１分配電圧〜第４分配電圧Ｖ＿ＤＩＶ１、Ｖ＿ＤＩＶ２、Ｖ＿ＤＩＶ３、Ｖ＿ＤＩＶ４を生成する。

第１レベル多変化部６４０は、第１制御信号（第１の制御信号）ＣＴＲ＿ＬＥＶ１に応答して、第１分配電圧Ｖ＿ＤＩＶ１端と第１出力端ＯＵＴ１とを接続させる第１スイッチング部６４１と、第２制御信号（第２の制御信号）ＣＴＲ＿ＬＥＶ２に応答して、第２分配電圧Ｖ＿ＤＩＶ２端と第１出力端ＯＵＴ１とを接続させる第２スイッチング部６４２とを備えることができる。

ここで、第１スイッチング部６４１は、第１分配電圧Ｖ＿ＤＩＶ１端と第１出力端ＯＵＴ１との間にソース・ドレイン接続され、第１制御信号（第１の制御信号）ＣＴＲ＿ＬＥＶ１をゲート入力とする第１ＮＭＯＳトランジスタＮＭ２を備えることができ、第２スイッチング部６４２は、第２分配電圧Ｖ＿ＤＩＶ２端と第１出力端ＯＵＴ１との間にソース・ドレイン接続され、第２制御信号（第２の制御信号）ＣＴＲ＿ＬＥＶ２をゲート入力とする第２ＮＭＯＳトランジスタＮＭ３を備えることができる。

第２レベル多変化部６５０は、第１制御信号（第１の制御信号）ＣＴＲ＿ＬＥＶ１に応答して、第３分配電圧Ｖ＿ＤＩＶ３端と第２出力端ＯＵＴ２とを接続させる第３スイッチング部６５１と、第２制御信号（第２の制御信号）ＣＴＲ＿ＬＥＶ２に応答して、第４分配電圧Ｖ＿ＤＩＶ４端と第２出力端ＯＵＴ２とを接続させる第４スイッチング部６５２とを備えることができる。

ここで、第３スイッチング部６５１は、第３分配電圧Ｖ＿ＤＩＶ３端と第２出力端ＯＵＴ２との間にソース・ドレイン接続され、第１制御信号（第１の制御信号）ＣＴＲ＿ＬＥＶ１をゲート入力とする第３ＮＭＯＳトランジスタＮＭ４を備えることができ、第４スイッチング部６５２は、第４分配電圧Ｖ＿ＤＩＶ４端と第２出力端ＯＵＴ２との間にソース・ドレイン接続され、第２制御信号（第２の制御信号）ＣＴＲ＿ＬＥＶ２をゲート入力とする第４ＮＭＯＳトランジスタＮＭ５を備えることができる。

第１制御信号（第１の制御信号）ＣＴＲ＿ＬＥＶ１、第２制御信号（第２の制御信号）ＣＴＲ＿ＬＥＶ２、及びスタートアップレベル多重化信号ＳＥＬは、それぞれ、分配電圧、第１出力端ＯＵＴ１、及び第２出力端ＯＵＴ２に対応する個数を有することが好ましく、第１制御信号（第１の制御信号）ＣＴＲ＿ＬＥＶ１及び第２制御信号（第２の制御信号）ＣＴＲ＿ＬＥＶ２も、ＭＲＳ（図示せず）で生成され得、外部又は内部から入力される信号であり得る。

動作を簡単に説明すると、電圧分配部６３０＿１は、第１分配電圧〜第４分配電圧Ｖ＿ＤＩＶ１、Ｖ＿ＤＩＶ２、Ｖ＿ＤＩＶ３、Ｖ＿ＤＩＶ４を生成する。

第１のケースとして、第１制御信号（第１の制御信号）ＣＴＲ＿ＬＥＶ１が論理ハイレベル、第２制御信号（第２の制御信号）ＣＴＲ＿ＬＥＶ２が論理ローレベルの場合、第１ＮＭＯＳトランジスタＮＭ２及び第３ＮＭＯＳトランジスタＮＭ４がターンオンされ、第２ＮＭＯＳトランジスタＮＭ３及び第４ＮＭＯＳトランジスタＮＭ５がターンオフされる。これにより、第１出力端ＯＵＴ１を介して第１分配電圧Ｖ＿ＤＩＶ１が出力され、第２出力端ＯＵＴ２を介して第３分配電圧Ｖ＿ＤＩＶ３が出力される。したがって、スタートアップレベル多重化信号ＳＥＬに応じて、最終出力端ＤＩＶ＿ＯＵＴに、第１分配電圧Ｖ＿ＤＩＶ１又は第３分配電圧Ｖ＿ＤＩＶ３が出力され得る。

第２のケースとして、第１制御信号（第１の制御信号）ＣＴＲ＿ＬＥＶ１が論理ローレベル、第２制御信号（第２の制御信号）ＣＴＲ＿ＬＥＶ２が論理ハイレベルの場合、第１ＮＭＯＳトランジスタＮＭ２及び第３ＮＭＯＳトランジスタＮＭ４がターンオフされ、第２ＮＭＯＳトランジスタＮＭ３及び第４ＮＭＯＳトランジスタＮＭ５がターンオンされる。これにより、第１出力端ＯＵＴ１を介して第２分配電圧Ｖ＿ＤＩＶ２が出力され、第２出力端ＯＵＴ２を介して第４分配電圧Ｖ＿ＤＩＶ４が出力される。したがって、スタートアップレベル多重化信号ＳＥＬに応じて、最終出力端ＤＩＶ＿ＯＵＴに、第２分配電圧Ｖ＿ＤＩＶ２又は第４分配電圧Ｖ＿ＤＩＶ４が出力され得る。

第３のケースとして、第１制御信号（第１の制御信号）ＣＴＲ＿ＬＥＶ１及び第２制御信号（第２の制御信号）ＣＴＲ＿ＬＥＶ２がいずれも論理ハイレベルの場合、第１ＮＭＯＳトランジスタＮＭ２及び第２ＮＭＯＳトランジスタＮＭ３がターンオンされ、第１出力端ＯＵＴ１を介して第１分配電圧Ｖ＿ＤＩＶ１と第２分配電圧Ｖ＿ＤＩＶ２との中間レベル電圧が出力される。また、第３ＮＭＯＳトランジスタＮＭ４及び第４ＮＭＯＳトランジスタＮＭ５がターンオンされ、第２出力端ＯＵＴ２を介して第３分配電圧Ｖ＿ＤＩＶ３と第４分配電圧Ｖ＿ＤＩＶ４との中間レベル電圧が出力される。同じく、スタートアップレベル多重化信号ＳＥＬに応じて、最終出力端ＤＩＶ＿ＯＵＴに、第１出力端ＯＵＴ１又は第２出力端ＯＵＴ２の電圧レベルが出力され得る。

例えば、電圧分配部６３０＿１において、５Ｖの外部電圧ＶＤＤにより、４Ｖの第１分配電圧Ｖ＿ＤＩＶ１、３Ｖの第２分配電圧Ｖ＿ＤＩＶ２、２Ｖの第３分配電圧Ｖ＿ＤＩＶ３、及び１Ｖの第４分配電圧Ｖ＿ＤＩＶ４が生成可能と仮定する。

第１制御信号（第１の制御信号）ＣＴＲ＿ＬＥＶ１が論理ハイレベル、第２制御信号（第２の制御信号）ＣＴＲ＿ＬＥＶ２が論理ローレベルの場合、最終出力端ＤＩＶ＿ＯＵＴに、第１分配電圧Ｖ＿ＤＩＶ１が４Ｖ、又は第３分配電圧Ｖ＿ＤＩＶ３が２Ｖ出力され得る。また、第１制御信号（第１の制御信号）ＣＴＲ＿ＬＥＶ１が論理ローレベル、第２制御信号（第２の制御信号）ＣＴＲ＿ＬＥＶ２が論理ハイレベルの場合、最終出力端ＤＩＶ＿ＯＵＴに、第２分配電圧Ｖ＿ＤＩＶ２が３Ｖ、又は第４分配電圧Ｖ＿ＤＩＶ４が１Ｖ出力され得る。更に、第１制御信号（第１の制御信号）ＣＴＲ＿ＬＥＶ１及び第２制御信号（第２の制御信号）ＣＴＲ＿ＬＥＶ２がいずれも論理ハイレベルの場合、最終出力端ＤＩＶ＿ＯＵＴに、第１分配電圧Ｖ＿ＤＩＶ１と第２分配電圧Ｖ＿ＤＩＶ２との中間レベル電圧が３．５Ｖ、又は第３分配電圧Ｖ＿ＤＩＶ３と第４分配電圧Ｖ＿ＤＩＶ４との中間レベル電圧が１．５Ｖ出力され得る。

したがって、５つの抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５を備え、４つの分配電圧を生成する電圧分配部６３０及び電圧選択部５９４に比べて（ただし、制御信号の個数を調節しなければならない）、同数の抵抗によって複数の分配電圧を生成することができ、同じくより少ない数の抵抗を用いて同数の分配電圧を生成することが可能である。これにより、種々の分配電圧を生成するのに対し、チップ面積への負担を低減することにより、効率的なレイアウトが可能になる。

本発明によると、スタートアップ動作により、制御電圧Ｖ＿ＣＴＲ端の電圧レベルを、電圧制御発振部５５０の動作前に、スタートアップレベルまで高速で引き上げることができるため、ＰＬＬは高速のロックタイムを保障することができる。

一方、本発明に係るＰＬＬは、スタートアップ動作後、ＰＬＬを動作させるためのＰＬＬイネーブル信号生成部７１０を更に備えることができる。

図７は、ＰＬＬイネーブル信号生成部７１０を説明するための図である。

同図に示すように、ＰＬＬイネーブル信号生成部７１０は、スタートアップ信号ＳＴＲ＿ＵＰ及び比較結果信号ＣＯＭＰを入力とし、ＰＬＬイネーブル信号ＥＮ＿ＰＬＬを生成する第１ＡＮＤゲートＡＮＤ１１を備えることができる。

ここで、ＰＬＬイネーブル信号ＥＮ＿ＰＬＬは、制御電圧Ｖ＿ＣＴＲ端が、スタートアップ動作によりスタートアップレベルになった後に活性化される信号であって、スタートアップ動作時に論理ハイレベルになるスタートアップ信号ＳＴＲ＿ＵＰ、及び制御電圧Ｖ＿ＣＴＲ端が、スタートアップレベル以上に上がった場合に論理ハイレベルになる比較結果信号ＣＯＭＰに応答して、論理ハイレベルで活性化される。

図８は、図４の位相検出部５１０を説明するための図である。

同図に示すように、位相検出部５１０は、ＰＬＬイネーブル信号ＥＮ＿ＰＬＬに応答して受信した基準クロックＣＬＫ＿ＲＥＦを出力する第１出力部８１０と、ＰＬＬイネーブル信号ＥＮ＿ＰＬＬに応答して受信したフィードバッククロックＣＬＫ＿ＦＥＤを出力する第２出力部８３０と、第１出力部８１０の出力クロックに応答してアップ検出信号ＤＥＴ＿ＵＰを生成する第１Ｄフリップフロップ８５０と、第２出力部８３０の出力クロックに応答してダウン検出信号ＤＥＴ＿ＤＮを生成する第２Ｄフリップフロップ８７０と、アップ検出信号ＤＥＴ＿ＵＰ及びダウン検出信号ＤＥＴ＿ＤＮに応答して、第１Ｄフリップフロップ８５０及び第２Ｄフリップフロップ８７０をリセットさせるリセット信号ＣＴＲ＿ＲＳＴを生成するリセット部８９０とを備えることができる。

ここで、第１出力部８１０は、ＰＬＬイネーブル信号ＥＮ＿ＰＬＬ及び基準クロックＣＬＫ＿ＲＥＦを入力とする第２ＡＮＤゲートＡＮＤ１２を備えることができ、第２出力部８３０は、ＰＬＬイネーブル信号ＥＮ＿ＰＬＬ及びフィードバッククロックＣＬＫ＿ＦＥＤを入力とする第３ＡＮＤゲートＡＮＤ１３を備えることができ、リセット部８９０は、アップ検出信号ＤＥＴ＿ＵＰ及びダウン検出信号ＤＥＴ＿ＤＮを入力とする第４ＡＮＤゲートＡＮＤ１４を備えることができる。第１Ｄフリップフロップ８５０及び第２Ｄフリップフロップ８７０の具体的な回路構成は、既に公知であるため、ここでは具体的な説明は省略する。

これにより、位相検出部５１０の第１Ｄフリップフロップ８５０は、ＰＬＬイネーブル信号ＥＮ＿ＰＬＬに応答して基準クロックＣＬＫ＿ＲＥＦを受信し、第２Ｄフリップフロップ８７０は、ＰＬＬイネーブル信号ＥＮ＿ＰＬＬに応答してフィードバッククロックＣＬＫ＿ＦＥＤを受信する。結局、位相検出部５１０は、制御電圧Ｖ＿ＣＴＲがスタートアップレベルまで上がった後に動作する。

前述のように、所望の目標周波数を有する内部クロックＣＬＫ＿ＩＮＮを生成できる電圧レベルのスタートアップレベルを、電圧制御発振部５５０の起動前に制御電圧Ｖ＿ＣＴＲ端に提供することにより、ＰＬＬのロックタイムを画期的に短縮させることができる。

また、ロックタイムを短縮することにより、ロック動作における消費電力を減少させることができる。更に、従来では、電圧制御発振部の発振動作だけで制御電圧Ｖ＿ＣＴＲを所望のレベルまで引き上げていたのに対し、プルアップ動作により、制御電圧Ｖ＿ＣＴＲを所望のレベルまで引き上げることにより、これに伴う電力消費も減少させることができる。

本発明によると、所望の周波数の内部クロックを生成するのに必要なロックタイムを短縮することにより、高速の回路動作特性が得られ、ロック動作に消費される電力を効率的に使用できる効果が得られる。

以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

例えば、上記した実施形態では、プルアップ駆動部５９８ＢとしてＰＭＯＳトランジスタＰＭ１を使用する場合を一例として説明しているが、本発明は、これを他のトランジスタに代替する場合にも適用される。そればかりでなく、上記した実施形態で示している論理ゲート及びトランジスタは、入力される信号の極性に応じてその位置及び種類が異なるように実現されなければならない。

また、上記した実施形態では、ＰＬＬでのスタートアップ動作を一例として説明しているが、本発明は、ＤＬＬはもちろん、他の回路のスタートアップ動作においても適用可能である。

従来技術に係るＰＬＬを説明するためのブロック図である。 図１の位相検出部を説明するための図である。 図１の電圧制御発振部を説明するための図である。 本発明に係るＰＬＬを説明するためのブロック図である。 図４のスタートアップ駆動部を説明するための図である。 図５の電圧分配器及び電圧選択部の他の実施形態を説明するための図である。 ＰＬＬイネーブル信号生成部を説明するための図である。 図４の位相検出部を説明するための図である。

符号の説明

５１０ 位相検出部
５３０ 制御電圧生成部
５３２ チャージポンプ部
５３４ ループフィルタ
５５０ 電圧制御発振部
５７０ 周波数分周部
５９０ スタートアップ駆動部

Claims (25)

1. 基準クロックとフィードバッククロックとの位相差を検出し、それに対応する検出信号を生成する位相検出手段と、
   前記検出信号に対応する電圧レベルを有する制御電圧を生成する制御電圧生成手段と、
   該制御電圧のレベルに対応する周波数を有する内部クロックを生成する電圧制御発振手段と、
   前記基準クロックの周波数に対応するスタートアップレベル多重化信号に応答して、前記電圧制御発振手段の起動前に制御電圧端を所定のスタートアップレベルに駆動するスタートアップ駆動手段と
   を備えることを特徴とするＰＬＬ。
2. 前記スタートアップレベルが、前記スタートアップレベル多重化信号に対応して互いに異なる電圧レベルが選択されることを特徴とする請求項１に記載のＰＬＬ。
3. 前記スタートアップ駆動手段が、
   外部電圧を分配して複数の分配電圧を生成する電圧生成手段と、
   前記スタートアップレベル多重化信号に応答して、前記複数の分配電圧のいずれか１つを選択的に出力する電圧選択手段と、
   前記制御電圧端の電圧レベルと前記選択された分配電圧の電圧レベルとを比較し、比較結果信号を生成する電圧比較手段と、
   前記電圧制御発振手段の起動前に活性化されるスタートアップ信号及び前記比較結果信号に応答して、前記制御電圧端を駆動する駆動手段と
   を備えることを特徴とする請求項１に記載のＰＬＬ。
4. 前記電圧生成手段が、
   前記スタートアップ信号及び前記比較結果信号を受信し、イネーブル信号を生成するイネーブル信号生成部と、
   該イネーブル信号に応答して活性化される活性化部と、
   外部電圧端と前記活性化部との間に接続され、前記外部電圧を分配する電圧分配部とを備え、
   前記イネーブル信号が、前記スタートアップ信号に応答して活性化され、前記比較結果信号に応答して非活性化されることを特徴とする請求項３に記載のＰＬＬ。
5. 前記電圧分配部が、
   前記外部電圧端と前記活性化部との間に直列接続された複数の抵抗を備えることを特徴とする請求項４に記載のＰＬＬ。
6. 前記電圧生成手段が、
   前記電圧分配部の複数の出力電圧を受け、制御信号に応じてそれぞれの出力電圧又はその中間レベル電圧を選択的に出力する多重化手段を更に備えることを特徴とする請求項４に記載のＰＬＬ。
7. 前記多重化手段が、
   第１制御信号に応答して、前記電圧分配部の第１出力電圧端と前記多重化手段の第１出力電圧端とを接続させる第１スイッチング部と、
   第２制御信号に応答して、前記電圧分配部の第２出力電圧端と前記多重化手段の第１出力電圧端とを接続させる第２スイッチング部とからなるレベル多変化手段を備えることを特徴とする請求項６に記載のＰＬＬ。
8. 前記駆動手段が、
   前記スタートアップ信号及び前記比較結果信号を受信し、駆動制御信号を生成する駆動制御信号生成部と、
   該駆動制御信号に応答して、前記制御電圧端をプルアップ駆動するプルアップ駆動部とを備え、
   前記駆動制御信号が、前記スタートアップ信号に応答して活性化され、前記比較結果信号に応答して非活性化されることを特徴とする請求項３に記載のＰＬＬ。
9. 前記比較結果信号が、前記制御電圧端の電圧レベルが前記選択された分配電圧の電圧レベルより高ければ活性化され、前記制御電圧端の電圧レベルが前記選択された分配電圧の電圧レベルより低ければ非活性化されることを特徴とする請求項３に記載のＰＬＬ。
10. 前記スタートアップ信号及び前記比較結果信号に応答して、前記ＰＬＬを活性化させるＰＬＬイネーブル信号を生成するＰＬＬイネーブル信号生成手段を更に備え、当該ＰＬＬイネーブル信号が、前記制御電圧端が前記所定のスタートアップレベルになった後に活性化されることを特徴とする請求項２に記載のＰＬＬ。
11. 前記位相検出手段が、前記ＰＬＬイネーブル信号に応答して、第１検出信号及び第２検出信号を生成することを特徴とする請求項１０に記載のＰＬＬ。
12. 前記第１検出信号が、前記フィードバッククロックの位相が前記基準クロックの位相より遅れると活性化されることを特徴とする請求項１１に記載のＰＬＬ。
13. 前記第２検出信号が、前記フィードバッククロックの位相が前記基準クロックの位相より早ければ活性化されることを特徴とする請求項１１に記載のＰＬＬ。
14. 前記位相検出手段が、
    前記ＰＬＬイネーブル信号に応答して受信した前記基準クロックを出力する第１出力部と、
    前記ＰＬＬイネーブル信号に応答して受信した前記フィードバッククロックを出力する第２出力部と、
    前記第１出力部の出力クロックに応答して、前記第１検出信号を生成する第１検出信号生成部と、
    前記第２出力部の出力クロックに応答して、前記第２検出信号を生成する第２検出信号生成部と、
    前記第１検出信号及び第２検出信号に応答して、前記第１検出信号生成部及び第２検出信号生成部をリセットするリセット部と
    を備えることを特徴とする請求項１１に記載のＰＬＬ。
15. 制御電圧の電圧レベルに対応する周波数を有する内部クロックを生成する電圧制御発振部を備えるＰＬＬの駆動方法において、
    前記電圧制御発振部の起動前に、スタートアップ信号に応答して、前記制御電圧を所定のスタートアップレベルに駆動するスタートアップステップと、
    該スタートアップステップの後、前記ＰＬＬのロック動作を行うロックステップと
    を含むことを特徴とするＰＬＬの駆動方法。
16. 前記スタートアップステップが、
    外部電圧を分配して複数の分配電圧を生成するステップと、
    スタートアップレベル多重化信号に応答して、前記複数の分配電圧のいずれか１つを選択的に出力するステップと、
    前記制御電圧の電圧レベルと前記選択された分配電圧の電圧レベルとを比較し、比較結果信号を生成するステップと、
    前記スタートアップ信号及び前記比較結果信号に応答して、前記制御電圧を駆動するステップと
    を含むことを特徴とする請求項１５に記載のＰＬＬの駆動方法。
17. 前記スタートアップレベルが、前記スタートアップレベル多重化信号に対応して選択されることを特徴とする請求項１６に記載のＰＬＬの駆動方法。
18. 前記複数の分配電圧を生成するステップが、
    前記スタートアップ信号及び前記比較結果信号を受信し、イネーブル信号を生成するステップと、
    該イネーブル信号に応答して、前記外部電圧を分配するステップと
    を含むことを特徴とする請求項１６に記載のＰＬＬの駆動方法。
19. 前記複数の分配電圧を生成するステップが、
    前記外部電圧を分配するステップの後、制御信号に応じて分配した電圧及びその中間レベルの電圧を選択的に出力するステップを更に含むことを特徴とする請求項１８に記載のＰＬＬの駆動方法。
20. 前記制御電圧を駆動するステップが、
    前記スタートアップ信号及び前記比較結果信号を受信し、駆動制御信号を生成するステップと、
    該駆動制御信号に応答して、前記制御電圧をプルアップ駆動するステップと
    を含むことを特徴とする請求項１６に記載のＰＬＬの駆動方法。
21. 前記比較結果信号が、前記制御電圧の電圧レベルが前記選択された分配電圧の電圧レベルより高ければ活性化され、前記制御電圧の電圧レベルが前記選択された分配電圧の電圧レベルより低ければ非活性化されることを特徴とする請求項１６に記載のＰＬＬの駆動方法。
22. 前記スタートアップ信号及び前記比較結果信号に応答して、前記ＰＬＬを活性化させるＰＬＬイネーブル信号を生成するステップを更に含み、
    前記ＰＬＬイネーブル信号が、前記制御電圧が前記所定のスタートアップレベルになった後に活性化されることを特徴とする請求項１６に記載のＰＬＬの駆動方法。
23. 前記ロックステップが、
    前記ＰＬＬイネーブル信号に応答して、基準クロックと、前記内部クロックに対応するフィードバッククロックとの位相差を検出し、それに対応する検出信号を生成するステップと、
    前記検出信号に対応する電圧レベルを有する前記制御電圧を生成するステップと、
    前記制御電圧に対応する周波数を有する前記内部クロックを生成するステップと
    を含むことを特徴とする請求項２２に記載のＰＬＬの駆動方法。
24. 電圧制御発振部を備えるＰＬＬと、
    前記電圧制御発振部の起動前に、制御電圧端を目標周波数に対応する電圧レベルに駆動するスタートアップ駆動手段と
    を備えることを特徴とする集積回路。
25. 前記目標周波数が、前記ＰＬＬのロック後に出力される出力信号の周波数に対応することを特徴とする請求項２４に記載の集積回路。

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