KR100929652B1 - 전압 분배기 - Google Patents

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Abstract

본 발명은 전원전압을 분배하여 다수의 분배전압을 생성하기 위한 전압분배수단과, 상기 다수의 분배전압 중 제1 및 제2 분배전압을 인가받으며 조합제어신호에 응답하여 제1 분배전압, 제2 분배전압 또는 제1 및 제2 분배전압의 중간레벨전압을 출력하기 위한 다중화수단을 구비하는 전압분배기를 제공한다.
전압 분배기, 중간레벨전압

Description

전압 분배기{VOLTAGE DIVIDER}
도 1은 일반적인 전압 분배기를 설명하기 위한 회로도.
도 2는 본 발명의 제1 실시예에 따른 전압 분배기를 설명하기 위한 회로도.
도 3은 도 2의 구성이 다수 적용된 전압 분배기를 설명하기 위한 회로도.
도 4는 본 발명의 제2 실시예에 따른 전압 분배기를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
410 : 전압분배부 430 : 다중화부
V_DIV1 : 제1 분배전압 V_DIV2 : 제2 분배전압
CTR_LEV1 : 제1 조합제어신호 CTR_LEV2 : 제2 조합제어신호
본 발명은 반도체 설계 기술에 관한 것으로, 특히, 전원전압을 분배하여 더 다양하고 세밀한 분배전압을 생성할 수 있는 전압 분배기(voltage divider)에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 외부에서 인가되는 외부 전원 전압과 반도체 메모리 소자 내부에서 생성된 다수의 내부 전원 전압을 사용하여 동작하고 있다. 다수의 내부 전원 전압은 설계에 따라 서로 다른 전압레벨을 가지고 있으며, 전압 분배기는 외부 전원 전압을 분배하여 내부 전원 전압을 생성하기 위한 가장 보편화적인 방법이라 할 수 있다.
요즈음, 반도체 메모리 소자의 설계 기술이 고집적화, 저전력화되어 가고 있는 상황에서 좀 더 적은 면적을 사용하여 좀 더 다양하고 세밀한 내부 전원 전압을 생성하기 위해 많은 노력을 기울이고 있다.
도 1은 일반적인 전압 분배기를 설명하기 위한 회로도이다.
도 1을 참조하면, 전압 분배기는 전압분배부(310)와 전압선택부(330)를 구비한다.
전압분배부(310)는 외부전압단(VDD)과 접지전압단(VSS) 사이에 연결된 다수의 저항(R31, R32, R33, R34)과, 퓨즈(FUS1)를 구비하고 있다. 전압분배부(310)에서 생성되는 분배전압은 다수의 저항(R31, R32, R33, R34)의 저항 값과 퓨즈(FUS1)의 컷팅(cutting) 유무에 따라 달라질 수 있다.
전압선택부(330)는 일반적인 멀티플렉서(multiplexer)로, 전압분배부(310)에서 생성된 2개의 분배전압 중 어느 하나를 선택하여 출력하기 위하여 선택신호(SEL)를 입력받는다.
다시 말하면, 전압 분배기의 전압분배부(310)는 기본적으로 외부전압단(VDD)과 접지전압단(VSS) 사이에 직렬 연결된 3개의 저항(R31, R32, R33)을 구비하며, 더 다양한 분배전압을 생성하기 위하여 추가로 R34 저항과 FUS1 퓨즈를 구비하게 된다.
하지만, 이와 같은 구성으로는 더 세밀하고 다양한 분배전압을 얻기 위해서는 더 많은 병렬 저항과 저 많은 퓨즈를 추가로 설계해야 해야 한다. 여기서 발생할 수 있는 문제점은 저항과 퓨즈가 다른 소자(예컨대, 트랜지스터)에 비해 비교적 큰 면적을 차지한다는 것이다. 다시 말하면, 칩 설계에 있어서 그에 따른 면적 확보에 대한 부담을 안겨 주게 된다. 본 명세서에서는 칩 면적의 부담을 줄이면서 다양한 분배전압을 생성할 수 있는 새로운 전압 분배기를 제시하고자 한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 다양한 분배전압을 생성할 수 있는데 반해 면적의 부담을 줄일 수 있는 전압 분배기를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 전원전압을 분배하여 다수의 분배전압을 생성하기 위한 전압분배수단과, 상기 다수의 분배전압 중 제1 및 제2 분배전압을 인가받으며, 조합제어신호에 응답하여 제1 분배전압, 제2 분 배전압 또는 제1 및 제2 분배전압의 중간레벨전압을 출력하기 위한 다중화수단을 구비하는 전압분배기가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 전원전압을 분배하여 다수의 분배전압을 생성하기 위한 전압분배수단; 상기 다수의 분배전압 중 제1 및 제2 분배전압을 인가받으며, 조합제어신호에 응답하여 제1 분배전압, 제2 분배전압 또는 제1 및 제2 분배전압의 중간레벨전압을 출력하기 위한 다수의 레벨다변화수단; 및 선택신호에 응답하여 상기 다수의 레벨다변화수단의 출력신호 중 어느 하나를 선택적으로 출력하기 위한 전압선택수단을 구비하는 전압분배기가 제공된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 전압 분배기를 설명하기 위한 회로도이다.
도 2를 참조하면, 전압 분배기는 외부전압(VDD)을 분배하여 제1 및 제2 분배전압(V_DIV1, V_DIV2)을 생성하기 위한 전압분배부(410)와, 제1 및 제2 분배전압(V_DIV1, V_DIV2)을 인가받고 제1 및 제2 조합제어신호(CTR_LEV1, CTR_LEV2)에 응답하여 제1 분배전압(V_DIV1), 제2 분배전압(V_DIV2) 또는 제1 및 제2 분배전압(V_DIV1, V_DIV2)의 중간레벨전압을 출력하기 위한 다중화부(430)를 구비할 수 있다.
전압분배부(410)는 외부전압(VDD)단과 접지전압단(VSS) 사이에 직렬 연결된 3개의 저항(R41, R42, R43)을 구비하여, 제1 및 제2 분배전압(V_DIV1, V_DIV2)을 생성한다.
다중화부(430)는 제1 조합제어신호(CTR_LEV1)에 응답하여 제1 분배전압(V_DIV1)단과 출력단(OUT)을 연결시켜 주기 위한 제1 스위칭부(432)와, 제2 조합제어신호(CTR_LEV2)에 응답하여 제2 분배전압(V_DIV2)단과 출력단(OUT)을 연결시켜 주기 위한 제2 스위칭부(434)를 구비할 수 있다.
제1 스위칭부(432)는 제1 분배전압(V_DIV1)단과 출력단(OUT) 사이에 소오스-드레인 연결되고 제1 조합제어신호(CTR_LEV1)를 게이트 입력받는 제1 NMOS 트랜지스터(NM41)를 구비할 수 있고, 제2 스위칭부(434)는 제2 분배전압(V_DIV2)단과 출력단(OUT) 사이에 소오스-드레인 연결되고 제2 조합제어신호(CTR_LEV2)를 게이트 입력받는 제2 NMOS 트랜지스터(NM42)를 구비할 수 있다.
한편, 제1 및 제2 조합제어신호(CTR_LEV1, CTR_LEV2)는 제1 및 제2 분배전압(V_DIV1, V_CIV2)에 대응되는 개수를 가지는 것이 바람직하며, 이 조합제어신호는 모드 레지스터 셋(mode register set : 도면에 미도시)에서 생성될 수 있고, 외부 도는 내부에서 입력되는 신호일 수도 있다.
본 발명에 따른 간단한 동작 설명을 살펴보기로 한다.
우선, 전압분배부(410)는 제1 및 제2 분배전압(V_DIV1, V_DIV2)을 생성한다.
첫 번째 경우로 제1 조합제어신호(CTR_LEV1)가 논리'하이(high)'이고 제2 조 합제어신호(CTR_LEV2)가 논리'로우(low)'인 경우, 제1 NMOS 트랜지스터(NM41)가 턴 온(turn on)되고 제2 NMOS 트랜지스터(NM42)가 턴 오프(turn off) 되어 출력단(OUT)을 통해 제1 분배전압(V_DIV1)이 출력된다.
두 번째 경우로 제2 조합제어신호(CTR_LEV2)가 논리'로우'이고 제2 조합제어신호(CTR_LEV2)가 논리'하이'인 경우, 제1 NMOS 트랜지스터(NM41)가 턴 오프되고 제2 NMOS 트랜지스터(NM42)가 턴 온되어 출력단(OUT)을 통해 제2 분배전압(V_DIV2)가 출력된다.
세 번째 경우로 제1 및 제2 조합제어신호(CTR_LEV1, CTR_LEV2)가 모두 논리'하이'인 경우, 제1 및 제2 NMOS 트랜지스터(NM41, NM42)가 모두 턴 온되어 출력단(OUT)을 통해 제1 및 제2 분배전압(V_DIV1, V_DIV2)의 중간레벨전압이 출력된다.
결국, 본 발명에 따른 전압 분배기는 제1 및 제2 조합제어신호(CTR_LEV1, CTR_VEV2)에 응답하여 3가지 상태의 전압레벨을 출력할 수 있다.
예컨대, 5V의 외부전압(VDD)으로 4V의 제1 분배전압(V_DIV1)과 3V의 제2 분배전압(V_DIV2)이 생성된다면, 첫 번째 경우로 4V의 분배전압을 얻을 수 있고 두 번째 경우로 3V의 분배전압을 얻을 수 있으며, 세 번째 경우로 첫 번째 경우와 두 번째 경우에서 얻을 수 있는 분배전압의 중간레벨전압인 3.5V의 분배전압을 얻을 수 있다.
도 3은 도 2의 구성이 다수 적용된 전압 분배기를 설명하기 위한 회로도이다.
도 3을 참조하면, 전압 분배기는 외부전압(VDD)을 분배하여 다수의 분배전 압(V_DIV1, V_DIV2, V_DIV3, V_DIV4, V_DIV5)을 생성하기 위한 전압분배부(510)와, 제1 및 제2 조합제어신호(CTR_LEV1, CTR_LEV2)에 응답하여 제1 분배전압(V_DIV1), 제2 분배전압(V_DIV2) 또는 제1 및 제2 분배전압(V_DIV1, V_DIV2)의 중간레벨전압을 출력하기 위한 제1 레벨다변화부(530)와, 제1 및 제2 조합제어신호(CTR_LEV1, CTR_LEV2)에 응답하여 제3 분배전압(V_DIV3), 제4 분배전압(V_DIV4) 또는 제3 및 제4 분배전압(V_DIV3, V_DIV4)의 중간레벨전압을 출력하기 위한 제2 레벨다변화부(550), 및 선택신호(SEL)에 응답하여 제1 및 제2 레벨다변화부(530, 550)의 출력신호 중 어느 하나를 선택적으로 출력하기 위한 전압 선택부(570)를 구비할 수 있으며, 활성화 신호(EN_DIV)에 응답하여 전압분배부(510)를 활성화시키기 위한 활성화부(590)를 더 구비할 수 있다.
활성화부(590)는 전압분배부(510)가 사용되지 않는 경우 외부전압단(VDD)에서 접지전압단(VSS)으로 흐르는 전류를 막아주기 위한 것으로, 본 명세서에서는 설명의 편의를 위해 활성화부(590)의 NMOS 트랜지스터(NM55)가 항상 활성화되어 전압분배부(510) 역시 항상 활성화된다고 가정하기로 한다. 그리고, 활성화부(590)의 NMOS 트랜지스터(NM55)에 의한 전압강화를 고려하지 않기로 한다. 이하, 활성화부(590)를 생략하고 설명하기로 한다.
전압분배부(510)는 외부전압(VDD)단과 접지전압단(VSS) 사이에 직렬 연결된 5개의 저항(R51, R52, R53, R54, R55)을 구비하여, 제1 내지 제4 분배전압(V_DIV1, V_DIV2, V_DIV3, V_DIV4)을 생성한다.
제1 레벨다변화부(530)는 제1 조합제어신호(CTR_LEV1)에 응답하여 제1 분배 전압(V_DIV1)단과 제1 출력단(OUT1)을 연결시켜 주기 위한 제1 스위칭부(532)와, 제2 조합제어신호(CTR_LEV2)에 응답하여 제2 분배전압(V_DIV2)단과 제1 출력단(OUT1)을 연결시켜 주기 위한 제2 스위칭부(534)를 구비할 수 있다.
여기서, 제1 스위칭부(532)는 제1 분배전압(V_DIV1)단과 제1 출력단(OUT1) 사이에 소오스-드레인 연결되고 제1 조합제어신호(CTR_LEV1)를 게이트 입력받는 제1 NMOS 트랜지스터(NM51)를 구비할 수 있고, 제2 스위칭부(534)는 제2 분배전압(V_DIV2)단과 제1 출력단(OUT1) 사이에 소오스-드레인 연결되고 제2 조합제어신호(CTR_LEV2)를 게이트 입력받는 제2 NMOS 트랜지스터(NM52)를 구비할 수 있다.
제2 레벨다변화부(550)는 제1 조합제어신호(CTR_LEV1)에 응답하여 제3 분배전압(V_DIV3)단과 제2 출력단(OUT2)을 연결시켜 주기 위한 제3 스위칭부(552)와, 제2 조합제어신호(CTR_LEV2)에 응답하여 제4 분배전압(V_DIV4)단과 제2 출력단(OUT2)을 연결시켜 주기 위한 제4 스위칭부(554)를 구비할 수 있다.
여기서, 제3 스위칭부(552)는 제3 분배전압(V_DIV3)단과 제2 출력단(OUT2) 사이에 소오스-드레인 연결되고 제1 조합제어신호(CTR_LEV1)를 게이트 입력받는 제3 NMOS 트랜지스터(NM53)를 구비할 수 있고, 제4 스위칭부(554)는 제4 분배전압(V_DIV4)단과 제2 출력단(OUT2) 사이에 소오스-드레인 연결되고 제2 조합제어신호(CTR_LEV2)를 게이트 입력받는 제4 NMOS 트랜지스터(NM54)를 구비할 수 있다.
전압선택부(570)는 일반적인 먹스 회로로써, 제1 및 제2 레벨다변화부(530, 550)의 출력신호 중 어느 하나를 선택하기 위한 한 개의 선택신호(SEL)를 입력받는다. 여기서, 선택신호(SEL)는 전압선택부(570)에 입력되는 신호에 대응하는 개수를 가지는 것이 바람직하다. 예컨대, 제1 및 제2 레벨다변화부(530, 550)의 두 개의 출력신호를 선택적으로 출력할 수 있는 한 개의 선택신호(SEL)를 가질 수 있다.
제1 조합제어신호(CTR_LEV1)는 제1 분배전압(V_DIV1)과 제3 분배전압(V_DIV3)에 대응하며, 제2 조합제어신호(CTR_LEV2)는 제2 분배전압(V_DIV2)과 제4 분배전압(V_DIV4)에 대응한다.
제1 레벨다변화부(530)를 대표로 하여 제1 및 제2 조합제어신호(CTR_LEV1, CTR_LEV2)를 설명하면, 제1 및 제2 조합제어신호(CTR_LEV1, CTR_LEV2)는 제1 및 제2 분배전압(V_DIV1, V_CIV2)에 대응되는 개수를 가지는 것이 바람직하며, 제1 및 제2 조합제어신호(CTR_LEV1, CTR_LEV2)는 모드 레지스터 셋(mode register set : 도면에 미도시)에서 생성될 수 있고, 외부 또는 내부에서 입력되는 신호일 수도 있다.
간단한 동작 설명을 살펴보면, 전압분배부(510)는 제1 내지 제4 분배전압(V_DIV1, V_DIV2, V_DIV3, V_DIV4)을 생성한다.
첫 번째 경우로 제1 조합제어신호(CTR_LEV1)가 논리'하이'이고 제2 조합제어신호(CTR_LEV2)가 논리'로우'인 경우, 제1 NMOS 트랜지스터(NM51)와 제3 NMOS 트랜지스터(NM53)가 턴 온되고 제2 NMOS 트랜지스터(NM52)와 제4 NMOS 트랜지스터(NM54)가 턴 오프되어 제1 출력단(OUT1)을 통해 제1 분배전압(V_DIV1)이 출력되고 제2 출력단(OUT2)을 통해 제3 분배전압(V_DIV3)이 출력된다. 그래서, 선택신호(SEL)에 따라 최종 출력단(DIV_OUT)으로 제1 분배전압(V_DIV1) 또는 제3 분배전압(V_DIV3)이 출력될 수 있다.
두 번째 경우로 제1 조합제어신호(CTR_LEV1)가 논리'로우'이고 제2 조합제어신호(CTR_LEV2)가 논리'하이'인 경우, 제1 NMOS 트랜지스터(NM51)와 제3 NMOS 트랜지스터(NM53)가 턴 오프되고 제2 NMOS 트랜지스터(NM52)와 제4 NMOS 트랜지스터(NM54)가 턴 온되어 제1 출력단(OUT1)을 통해 제2 분배전압(V_DIV2)이 출력되고 제2 출력단(OUT2)을 통해 제4 분배전압(V_DIV4)이 출력된다. 그래서, 선택신호(SEL)에 따라 최종 출력단(DIV_OUT)으로 제2 분배전압(V_DIV2) 또는 제4 분배전압(V_DIV4)이 출력될 수 있다.
세 번째 경우로 제1 및 제2 조합제어신호(CTR_LEV1, CTR_LEV2)가 모두 논리'하이'인 경우, 제1 NMOS 트랜지스터(NM51)와 제2 NMOS 트랜지스터(NM52)가 턴 온되어 제1 출력단(OUT1)을 통해 제1 및 제2 분배전압(V_DIV1, V_DIV2)의 중간레벨전압이 출력되고, 제3 NMOS 트랜지스터(NM53)와 제4 NMOS 트랜지스터(NM54)가 턴 온되어 제2 출력단(OUT2)을 통해 제3 및 제4 분배전압(V_DIV1, V_DIV2)의 중간레벨전압이 출력된다. 마찬가지로, 선택신호(SEL)에 따라 최종 출력단(DIV_OUT)으로 제1 출력단(OUT1) 또는 제2 출력단(OUT2)의 전압레벨이 출력될 수 있다.
예컨대, 전압분배부(510)에서 5V의 외부전압(VDD)으로 4V의 제1 분배전압(V_DIV1)과, 3V의 제2 분배전압(V_DIV2)과, 2V의 제3 분배전압(V_DIV3), 및 1V의 제4 분배전압(V_DIV4)을 생성할 수 있다고 가정한다.
제1 조합제어신호(CTR_LEV1)가 논리'하이'이고 제2 조합제어신호(CTR_LEV2)가 논리'로우'일 경우, 최종 출력단(DIV_OUT)으로 제1 분배전압(V_DIV1)인 4V 또는 제3 분배전압(V_DIV3)인 2V가 출력될 수 있고, 제1 조합제어신호(CTR_LEV1)가 논리 '로우'이고 제2 조합제어신호(CTR_LEV2)가 논리'하이'일 경우, 최종 출력단(DIV_OUT)으로 제2 분배전압(V_DIV2)인 3V 또는 제4 분배전압(V_DIV4)인 1V가 출력될 수 있다. 또한, 제1 및 제2 조합제어신호(CTR_LEV1, CTR_LEV2)가 모두 논리'하이'일 경우, 최종 출력단(DIV_OUT)으로 제1 분배전압(V_DIV1)과 제2 분배전압(V_DIV2)의 중간레벨전압인 3.5V 또는 제3 분배전압(V_DIV3)과 제4 분배전압(V_DIV4)의 중간레벨전압인 1.5V가 출력될 수 있다.
도 4는 본 발명의 제2 실시예에 따른 전압 분배기를 설명하기 위한 회로도이다.
도 4를 참조하면, 전압 분배기는 외부전압(VDD)을 분배하여 제1 분배전압(V_DIV1)을 생성하기 위한 제1 전압분배부(610)와, 외부전압(VDD)을 분배하여 제2 분배전압(V_DIV2)을 생성하기 위한 제2 전압분배부(630), 및 제1 및 제2 조합제어신호(CTR_LEV1, CTR_LEV2)에 응답하여 제1 분배전압(V_DIV1), 제2 분배전압(V_DIV2) 또는 제1 및 제2 분배전압(V_DIV1, V_DIV2)의 중간레벨전압을 출력하기 위한 다중화부(650)를 구비할 수 있다.
제1 전압분배부(610)는 외부전압(VDD)단과 접지전압단(VSS) 사이에 직렬 연결된 2개의 저항(R61, R62)을 구비하여 제1 분배전압(V_DIV1)을 생성하고, 제2 전압분배부(630)는 외부전압(VDD)단과 접지전압단(VSS) 사이에 직렬 연결된 2개의 저항(R63, R64)을 구비하여 제2 분배전압(V_DIV2)을 생성한다.
다중화부(650)는 제1 조합제어신호(CTR_LEV1)에 응답하여 제1 분배전압(V_DIV1)단과 출력단(OUT)을 연결시켜 주기 위한 제1 스위칭부(432)와, 제2 조합 제어신호(CTR_LEV2)에 응답하여 제2 분배전압(V_DIV2)단과 출력단(OUT)을 연결시켜 주기 위한 제2 스위칭부(434)를 구비할 수 있다.
제2 실시예는 제1 실시예와 동일하게 제1 조합제어신호(CTR_LEV1)가 논리'하이'이고 제2 조합제어신호(CTR_LEV2)가 논리'로우'인 경우, 제1 NMOS 트랜지스터(NM61)가 턴 온(turn on)되고 제2 NMOS 트랜지스터(NM62)가 턴 오프(turn off) 되어 출력단(OUT)을 통해 제1 분배전압(V_DIV1)이 출력된다. 그리고, 제2 조합제어신호(CTR_LEV2)가 논리'로우'이고 제2 조합제어신호(CTR_LEV2)가 논리'하이'인 경우, 제1 NMOS 트랜지스터(NM61)가 턴 오프되고 제2 NMOS 트랜지스터(NM62)가 턴 온되어 출력단(OUT)을 통해 제2 분배전압(V_DIV2)가 출력된다. 또한, 제1 및 제2 조합제어신호(CTR_LEV1, CTR_LEV2)가 모두 논리'하이'인 경우, 제1 및 제2 NMOS 트랜지스터(NM41, NM42)가 모두 턴 온되어 출력단(OUT)을 통해 제1 및 제2 분배전압(V_DIV1, V_DIV2)의 중간레벨전압이 출력된다. 결국, 본 발명의 제2 실시예에 따른 전압 분배기도 제1 및 제2 조합제어신호(CTR_LEV1, CTR_VEV2)에 응답하여 3가지 상태의 전압레벨을 출력할 수 있다.
한편, 제2 실시예는 제1 실시예에 비해 칩 면적은 많이 차지하지만 더 세밀한 전압레벨을 생성할 수 있다. 설명의 편의를 위해 저항 한 개의 전압 강하가 최소 1V라고 가정하고, 도 4에서와 같이 외부전압(VDD)이 5V라고 가정한다.
제1 전압분배부(610)의 제1 저항(R61)을 최소로 설계하고 제2 저항(R62)을 적절히 설계하면 제1 분배전압(V_DIV1)으로 4V를 생성할 수 있다. 그리고 제2 전압분배부(630)의 제3 저항(R63)을 최소보다 크게 설계하고 제4 저항(R64)을 적절히 설계하면 제2 분배전압(V_DIV2)으로 3.5V를 생성할 수 있다. 때문에, 제2 실시예의 경우 제1 및 제2 조합제어신호(CTR_LEV1, CTR_LEV2)에 응답하여 4V의 분배전압과 3.5V의 분배전압과 중간레벨전압인 3.75V의 분배전압을 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 각 스위칭부를 NMOS 트랜지스터를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 다른 종류의 트랜지스터로 대체하는 경우에도 적용된다. 뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
상술한 본 발명은 다양하고 세밀한 분배 전압을 생성하여 제공함으로써, 이것을 소스로 보다 다양하고 정확한 회로 동작을 확보할 수 있는 효과를 얻을 수 있다.
또한, 다양한 분배전압을 생성하는데 반해 칩 면적에 대한 부담을 줄여 줌으로써, 효율적인 레이아웃이 가능하게 된다.

Claims (22)

  1. 전원전압을 분배하여 다수의 분배전압을 생성하기 위한 전압분배수단과,
    상기 다수의 분배전압 중 제1 및 제2 분배전압을 인가받으며, 조합제어신호에 응답하여 제1 분배전압, 제2 분배전압 또는 제1 및 제2 분배전압의 중간레벨전압을 출력하기 위한 다중화수단을 구비하며,
    상기 다중화수단은,
    상기 제1 조합제어신호에 응답하여 제1 분배전압단과 상기 다중화수단의 출력전압단을 연결시켜 주기 위한 제1 스위칭부와, 상기 제2 조합제어신호에 응답하여 제2 분배전압단과 상기 출력전압단을 연결시켜 주기 위한 제2 스위칭부를 구비하며, 상기 제1 및 제2 스위칭부가 동시에 턴온되어 상기 출력전압단을 통해 상기 제1 및 제2 분배전압의 중간레벨전압이 출력되는 것을 특징으로 하는 전압분배기.
  2. 제1항에 있어서,
    상기 전압분배수단은,
    전원전압단과 접지전압단 사이에 직렬 연결된 적어도 3개 이상의 저항을 구비하는 것을 특징으로 하는 전압분배기.
  3. 제1항에 있어서,
    상기 조합제어신호는 상기 제1 및 제2 분배전압에 대응되는 개수를 가지는 것을 특징으로 하는 전압분배기.
  4. 삭제
  5. 제3항에 있어서,
    상기 제1 스위칭부는,
    상기 제1 분배전압단과 상기 출력전압단 사이에 소오스-드레인 연결되고 상기 제1 조합제어신호를 게이트 입력받는 제1 MOS 트랜지스터를 구비하는 것을 특징으로 하는 전압분배기.
  6. 제3항에 있어서,
    상기 제2 스위칭부는,
    상기 제2 분배전압단과 상기 출력전압단 사이에 소오스-드레인 연결되고 상기 제2 조합제어신호를 게이트 입력받는 제2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 전압분배기.
  7. 제1항에 있어서,
    상기 조합제어신호를 생성하는 모드 레지스터 셋을 더 구비하는 것을 특징으로 하는 전압분배기.
  8. 제1항에 있어서,
    상기 조합제어신호는 외부 또는 내부에서 입력되는 신호인 것을 특징으로 하는 전압분배기.
  9. 제1항에 있어서,
    상기 전압분배수단은,
    상기 제1 분배전압을 생성하기 위한 제1 전압분배수단과,
    상기 제2 분배전압을 생성하기 위한 제2 전압분배수단을 구비하는 것을 특징으로 하는 전압분배기.
  10. 제9항에 있어서,
    상기 제1 및 제2 전압분배수단은 각각,
    전원전압단과 접지전압단 사이에 직렬 연결된 적어도 2개 이상의 저항을 구비하는 것을 특징으로 하는 전압분배기.
  11. 전원전압을 분배하여 다수의 분배전압을 생성하기 위한 전압분배수단;
    상기 다수의 분배전압 중 제1 및 제2 분배전압을 인가받으며, 조합제어신호에 응답하여 제1 분배전압, 제2 분배전압 또는 제1 및 제2 분배전압의 중간레벨전압을 출력하기 위한 다수의 레벨다변화수단; 및
    선택신호에 응답하여 상기 다수의 레벨다변화수단의 출력신호 중 어느 하나를 선택적으로 출력하기 위한 전압선택수단을 구비하며,
    상기 다수의 레벨다변화수단은 각각,
    제1 조합제어신호에 응답하여 제1 분배전압단과 해당 레벨다변화수단의 출력전압단을 연결시켜 주기 위한 제1 스위칭부와, 제2 조합제어신호에 응답하여 제2 분배전압단과 상기 출력전압단을 연결시켜 주기 위한 제2 스위칭부를 구비하며, 상기 제1 및 제2 스위칭부가 동시에 턴온되어 상기 출력전압단을 통해 상기 제1 및 제2 분배전압의 중간레벨전압이 출력되는 것을 특징으로 하는 전압분배기.
  12. 제11항에 있어서,
    상기 전압분배수단은,
    전원전압단과 접지전압단 사이에 직렬 연결된 다수의 저항을 구비하는 것을 특징으로 하는 전압분배기.
  13. 제11항에 있어서,
    상기 조합제어신호는 상기 제1 및 제2 분배전압에 대응되는 개수를 가지는 것을 특징으로 하는 전압분배기.
  14. 삭제
  15. 제13항에 있어서,
    상기 제1 스위칭부는,
    상기 제1 분배전압단과 상기 출력전압단 사이에 소오스-드레인 연결되고 상기 제1 조합제어신호를 게이트 입력받는 제1 MOS 트랜지스터를 구비하는 것을 특징으로 하는 전압분배기.
  16. 제13항에 있어서,
    상기 제2 스위칭부는,
    상기 제2 분배전압단과 상기 출력전압단 사이에 소오스-드레인 연결되고 상기 제2 조합제어신호를 게이트 입력받는 제2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 전압분배기.
  17. 제11항에 있어서,
    상기 선택신호는 상기 다수의 레벨다변화수단의 출력신호에 대응하는 개수를 가지는 것을 특징으로 하는 전압분배기.
  18. 제11항에 있어서,
    상기 조합제어신호를 생성하는 모드 레지스터 셋을 더 구비하는 것을 특징으로 하는 전압분배기.
  19. 제11항에 있어서,
    상기 조합제어신호는 외부 또는 내부에서 입력되는 신호인 것을 특징으로 하는 전압분배기.
  20. 제11항에 있어서,
    상기 전압분배수단은,
    상기 제1 분배전압을 생성하기 위한 제1 전압분배수단과,
    상기 제2 분배전압을 생성하기 위한 제2 전압분배수단을 구비하는 것을 특징으로 하는 전압분배기.
  21. 제20항에 있어서,
    상기 제1 및 제2 전압분배수단은 각각,
    전원전압단과 접지전압단 사이에 직렬 연결된 적어도 2개 이상의 저항을 구비하는 것을 특징으로 하는 전압분배기.
  22. 제11항에 있어서,
    활성화신호에 응답하여 상기 전압분배수단을 활성화시키기 위한 활성화수단을 더 구비하는 것을 특징으로 하는 전압분배기.
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