JP2007184845A - 半導体装置 - Google Patents

Abstract

【課題】ＰＬＬ回路のロックタイムを短縮しつつ、ロック時のチャージポンプのリーク電流を削減して安定した出力信号を供給する半導体装置を提供する。
【解決手段】一の電源電圧と接続され、半導体基板上に位相同期ループ回路１を配設する半導体装置において、位相同期ループ回路には、複数の回路ブロック２、３、５、６が備わり、半導体基板上には、一の電源電圧から電圧値の異なる電圧を生成して、回路ブロックごとにそれぞれ電圧値の異なる電圧を供給する複数の電源電圧供給手段７、８、９と、かかる電源電圧供給手段から生成された電圧の何れか一つを回路ブロックのうちの少なくとも一つの回路ブロックに含まれるＰＭＯＳトランジスタ基板に選択的に供給することにより電圧の供給先となる回路ブロックの出力を制御する供給電圧制御手段１０と、を備えることを特徴とする。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、外部から入力されるクロック信号に同期した内部クロック信号を発生させる位相同期ループ（Phase Locked Loop；以下、ＰＬＬと称する）回路を搭載する半導体装置に関する。

従来、半導体装置で用いられる外部から入力される参照信号に同期したクロック信号を生成するＰＬＬ回路は、例えば、非特許文献１で開示されているように、図５に示すブロック図で構成される。このＰＬＬ回路１００は、位相比較回路１０１、チャージポンプ回路１０２、ループフィルタ１０３、電圧制御発振回路１０４、分周回路１０５を含む構成である。

位相比較器回路１０１は、２つの入力信号の位相を比較し、位相差に比例した幅のパルス信号を出力する。出力されたパルス信号は、後段のチャージポンプ回路１０２によって電流値に変換される。電流値に変換されたチャージポンプ回路１０２の出力信号は、ループフィルタ１０３によって不要な高周波成分やノイズを除去され、アナログ電圧に変換される。変換されたアナログ電圧は、電圧制御発振回路１０４の制御端子へ印加される。電圧制御発振回路１０４は、印加された制御入力信号、すなわちループフィルタ１０３の出力信号の電圧によって発振周波数を制御される。チャージポンプ１０２の出力電圧値が大きければ、発振周波数は高く、チャージポンプ１０２の出力電圧値が小さければ、発振周波数は低い。分周回路１０５は、設定された分周比に応じて電源制御発振回路１０４の出力周波数を分周し、分周されたパルス信号は位相比較回路１０１へ入力される。この分周されて位相比較回路１０１に戻るパルス信号は、一般にフィードバッククロックと呼ばれている。ＰＬＬ回路１００は、このような一連のループを構成するため、入力信号ＦinとフィードバッククロックＦbの位相差が無くなる、すなわち、かかる２つの信号が同期するように動作する。

次に、ＰＬＬ回路１００で入力信号ＦinとフィードバッククロックＦbが同期するまでの過程を以下で説明する。ＰＬＬ回路１００の電源をオンした後、最初の段階では電圧制御発振回路１０４の発振周波数は低く、入力信号Ｆinの周波数との差が大きいため、位相比較器１０１の出力も大きく、電圧制御発振回路１０４の制御入力電圧、換言するとループフィルタ１０３の出力電圧は上昇する。その後、漸次的に入力信号ＦinとフィードバッククロックＦbの周波数差が縮まって行き、位相比較器１０１のこれら２つの入力信号の周波数と位相が一致したところで、電圧制御発振回路１０４の制御入力電圧が一定になる。この状態をロック状態といい、電源をオンにした時からロック状態に至るまでの時間をロックタイムという。ロックタイムは、ループフィルタ１０３の定数が同じならば、チャージポンプの電流値が大きい方が短くなる。

このような動作を行うＰＬＬ回路を構成する位相比較回路、チャージポンプ回路、電圧制御発振回路の従来例として特許文献１がある。この特許文献１に開示されたＰＬＬ回路において、ＰＬＬ回路がロックして安定したクロックを出力している状態では、位相比較回路の２つの入力の位相差がないため、位相比較回路は、ＵＰは１を、ＤＯＷＮは０を出力し、チャージポンプ回路の出力はハイインピーダンス状態になり、電圧制御発振回路の制御電圧は一定になっているとされている。

また、半導体集積回路全体の動作速度を低下させず、製造コストも上昇させずにリーク電流を低減する回路技術として、トランジスタの基板電位を制御回路でコントロールする可変しきい値回路(ＶＴＣＭＯＳ)デバイスがある。ＰＭＯＳ（P-channel Metal-Oxide Semiconductor）トランジスタは、基板電圧を上昇させるとしきい値が上がり、下降させるとしきい値は下がる。一方、ＮＭＯＳ（N-channel Metal-Oxide Semiconductor）トランジスタは、基板電圧を上昇させるとしきい値が下がり、下降させるとしきい値は上がる。このような可変しきい値回路（ＶＴＣＭＯＳ）の原理を用いた半導体装置の従来例として特許文献２がある。

この特許文献２に開示された半導体装置２００は、図６に示すように、単一のシリコン基板２０１上に形成された機能回路２０２、第１のバイアス発生回路２０３、第２のバイアス発生回路２０４、およびこれらバイアス発生回路２０３、２０４のどちらの発生電圧を印加するか選択するバイアス選択回路２０５を含む構成である。なお、図６では、ＣＮＴは選択回路２０３のコントロール信号を示す。かかる構成とすることにより、機能回路２０２とバイアス回路２０３、２０４に分け、バイアス回路２０３、２０４を２つ構成することで２種類のバイアス電圧を発生させ、かかるバイアス電圧を機能回路２０２の内部に備わるトランジスタの基板に印加することにより、トランジスタのしきい値を制御するものである。このＶＴＣＭＯＳ技術を前述のＰＬＬ回路に採用すれば、ＰＬＬ回路がロックするまではトランジスタのしきい値を下げ、チャージポンプの電流値を増加させてロックタイムを短縮し、ロック後はトランジスタのしきい値を上げ、リーク電流を下げて電圧制御発振回路の制御電圧の変動を下げることは可能になる。
特開２０００−３３９９５９号公報 特開平６−８９５７４号公報 電子回路シミュレータＳＰＩＣＥ実践編 ＣＱ出版社 Ｐ１５１、１５２

しかしながら、特許文献１で示されるＰＬＬ回路では、チャージポンプ回路の電源線またはグランド線へのリーク電流が大きいと電圧制御発振回路の制御電圧が安定せず、ロックしない、出力クロックの周波数が安定しないなど問題が発生する。

チャージポンプ回路のリーク電流削減手段として、トランジスタのしきい値が高く、リーク電流の少ないプロセスを使用する第１の手段や、異なるしきい値のトランジスタを形成できるプロセスを使用して、チャージポンプ回路部のみしきい値の高いトランジスタを使用する第２の手段などがある。しかし、第１の手段では、ＰＬＬ回路全てのトランジスタのしきい値が高くなるため、発振回路の周波数が低下し、チャージポンプ電流が少なくなるため、ロックタイムが増加することになり、設計段階でトランジスタサイズを大きくする必要が生じコスト増加を発生するという欠点がある。また、第２の手段では、異なるしきい値のトランジスタを形成することによって製造コストが上昇することや、リーク電流を削減してもロックタイムが増加するという問題点は改善されない。

また、特許文献２で示される半導体装置に備わる可変しきい値回路では、単一電源でＰＬＬ回路を構成する場合、例えば、電源電圧を３ＶとすればＣＭＯＳ回路におけるＰＭＯＳトランジスタの基板電位は３Ｖとなると言った具合に、基板電位を下げてしきい値を下げることは比較的容易だが、基板電位を上げてしきい値を下げるためには、しきい値制御電圧として電源電圧より高い電圧が必要となり、ＬＳＩを単一電源で構成する場合、ＬＳＩ内部で別途昇圧回路を設けるが必要があり、可変しきい値回路の構成を複雑にし、ＬＳＩの消費電流やチップ面積を増加させてしまうといった欠点がある。

そこで、本発明は、従来のＰＬＬ回路が有する上記問題点に鑑みてなされたものであり、本発明の目的は、ＰＬＬ回路のロックタイムを短縮しつつ、ロック時のチャージポンプのリーク電流を削減して安定した出力信号を供給することの可能な、新規かつ改良されたＰＬＬ回路を備える半導体装置を提供することである。

上記課題を解決するために、本発明のある実施の態様によれば、一の電源電圧と接続され、半導体基板上に外部から入力される参照信号に同期したクロック信号を生成する位相同期ループ回路を配設する半導体装置において、位相同期ループ回路には、複数の回路ブロックが備わり、半導体基板上には、一の電源電圧から電圧値の異なる電圧を生成して、回路ブロックごとにそれぞれ電圧値の異なる電圧を供給する複数の電源電圧供給手段と、かかる電源電圧供給手段から生成された電圧の何れか一つを回路ブロックのうちの少なくとも一つの回路ブロックに含まれるＰＭＯＳトランジスタ基板に選択的に供給することにより電圧の供給先となる回路ブロックの出力を制御する供給電圧制御手段と、を備えることを特徴とする半導体装置が提供される。

このような構成とすることにより、半導体装置に備わる半導体基板上に形成されるＰＬＬ回路に関して、ロックタイムの短縮とロック状態時のチャージポンプのリーク電流削減が実現される。このため、ＰＬＬ回路のチャージポンプ回路のリーク電流による動作不安定やＰＬＬ回路に備わる回路ブロックごとに電源電圧を供給する回路を別途に挿入することよる消費電力やチップ面積の増加を防止できる。

このとき、上記実施の態様において、電源電圧供給手段は、かかる電源電圧供給手段の内部に備わる抵抗素子の抵抗値を調整することにより電圧値の異なる電圧を生成する定電圧発生回路であることとしてもよい。

このような構成とすることにより、電源電圧供給手段に備わる各々の抵抗素子の抵抗比を調整することによって、電源電圧供給手段の発生電圧レベルを調整するので、外部から電圧レベルの異なる電源を供給することなく、単一の電源から複数の電圧を半導体装置内部で生成して、ＰＬＬ回路のチャージポンプのＰＭＯＳトランジスタの基板電位を制御することによって、しきい値を調整できるようになる。このため、ＰＬＬ回路のロック時間の短縮化とロック時の動作安定を実現できる。

また、上記実施の態様において、位相同期ループ回路は、出力信号の発振周波数が電圧により制御される電圧制御発振回路と、この電圧制御発振回路の出力信号を逓倍して下げる分周回路と、この分周回路から出力される帰還信号と参照信号との位相を比較する位相比較回路と、この位相比較回路からの出力信号を電流に変換するチャージポンプ回路と、このチャージポンプ回路の出力信号を平滑化して電圧制御発振器の制御電圧を生成するループフィルタと、を備え、電源電圧供給手段は、かかる回路ブロックのうち、チャージポンプ回路に供給する電圧の大きさを位相比較回路および分周回路に供給する電圧より大きく、電圧制御発振回路に供給する電圧より小さくなるように電圧を供給することとしてもよい。

このような構成とすることにより、ＰＬＬ回路に備わるチャージポンプのＰＭＯＳトランジスタの基板電位を制御することでリーク電流を削減できるようになるので、ＰＬＬ回路の動作が安定するようになる。

また、上記実施の態様において、供給電圧制御手段は、電源電圧供給手段から供給される電圧のうち最も低い電圧と最も高い電圧の何れかを選択して、チャージポンプ回路に含まれるＰＭＯＳトランジスタ基板に供給することとしてもよい。

このような構成とすることにより、ＰＬＬ回路がロックしていない状態のときは、ループフィルタを充電する電流量が増えるため、ロックタイムは短縮し、ＰＬＬ回路がロックしたら、リーク電流が削減され、電圧制御発振回路の制御端子の電圧は安定するようになる。

また、上記実施の態様において、供給電圧制御手段は、電源電圧供給手段から供給される電圧のうち最も低い電圧と最も高い電圧の何れかを選択して、チャージポンプ回路および電圧制御発振回路に含まれるＰＭＯＳトランジスタ基板に供給することとしてもよい。

このような構成とすることにより、供給電圧制御手段を動作させると、ＰＬＬ回路がロックしていない状態のときに電源電圧供給手段から最も低い電圧がチャージポンプ回路と電圧制御発振回路の両方のＰＭＯＳトランジスタの基板へ供給されるようになるので、チャージポンプと電圧制御発振回路の両方のＰＭＯＳトランジスタのしきい値が下がる。このため、チャージポンプの出力電流は増加し、電圧制御発振回路のＰＭＯＳトランジスタの動作能力も向上するので、ロックタイムを更に短縮できるようになる。

また、上記実施の態様において、供給電圧制御手段は、電源電圧供給手段から供給される電圧のうち最も低い電圧と最も高い電圧の何れかを選択して、チャージポンプ回路および位相比較回路に含まれるＰＭＯＳトランジスタ基板に供給することとしてもよい。

このような構成とすることにより、供給電圧制御手段を動作させると、ＰＬＬ回路がロックしていない状態のときには、位相比較回路に供給される電源電圧が供給電圧制御手段を通して、そのまま印加されるので動作に影響がなくなり、ロック時には、電源電圧供給手段から最も高い電圧が供給電圧制御手段を介して位相比較回路のＰＭＯＳトランジスタの基板に供給されるので、ＰＭＯＳトランジスタのしきい値は上がり、位相比較回路が位相比較動作を行わず、スタンバイ状態に等しくなることにより、スタンバイ電流を低減できる。

以上説明したように本発明によれば、半導体装置に備わる半導体基板上に形成されるＰＬＬ回路に関して、複数の電源電圧発生回路によりＰＬＬ回路に備わる各回路ブロックのＰＭＯＳトランジスタの基板電位を制御することによって、ロックタイムの短縮とロック状態時のチャージポンプのリーク電流削減を実現できる。このため、かかるＰＬＬ回路のチャージポンプ回路のリーク電流による動作不安定、しきい値を制御する回路を別途に挿入することよる消費電力やチップ面積の増加、単一電源での使用が不可能といった諸問題を解決できる。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

（第１の実施の形態）
まず、本発明の半導体装置の構成について図面を使用しながら説明する。図１は、本発明の半導体装置に搭載されたＰＬＬ回路１の第１の実施の形態の構成を示すブロック図である。図１に示すように、本実施の形態のＰＬＬ回路１は、図５に示した従来のＰＬＬ回路１００と同様に、位相比較回路２、チャージポンプ回路３、ループフィルタ４、電圧制御発振回路５、および分周回路６を備える。これらＰＬＬ回路１００の各構成要素となる回路ブロックの機能および動作は、前述した従来のＰＬＬ回路１００と同様なので、その詳細説明は省略する。本実施の形態では、従来のＰＬＬ回路１００に対して、直流電源等（図示せず）からの電源電圧ＶＤＤを電圧供給先となるＰＬＬ回路１の構成要素である各回路ブロックに安定して供給する第１の電源電圧発生回路７、第２の電源電圧発生回路８、および第３の電源電圧発生回路９、さらに、基板バイアス制御回路１０を追加して備える点で異なる。

第１の電源電圧発生回路７の出力電圧は、図１に示すように、第１の電源電圧供給線１１を通して、位相比較回路２と分周回路６の電源線へ供給されると共に、基板バイアス制御回路１０へ入力される。第２の電源電圧発生回路８の出力電圧は、第２の電源電圧供給線１２を通して、チャージポンプ回路３の電源線へ供給される。第３の電源電圧発生回路９の出力電圧は、第３の電源電圧供給線１３を通して、電圧制御発振回路５の電源線へ供給されると共に基板バイアス制御回路１０へ入力される。本実施の形態では、第１の電源電圧発生回路７の出力電圧は、第２の電源電圧発生回路８の出力電圧より低い電圧を発生させ、第３の電源電圧発生回路９の出力電圧は、第２の電源電圧発生回路８の出力電圧よりも高い電圧を発生させるものとする。

基板バイアス制御回路１０は、ＰＬＬ回路１のロック状態等に応じて、第１の電源電圧発生回路７から供給される電圧と、第３の電源電圧発生回路９から供給される電圧との何れかを選択して出力する供給電圧制御手段となる回路ブロックである。かかる基板バイアス制御回路１０から出力された電圧は、基板バイアス電圧供給線１４を通して、チャージポンプ回路３のＰＭＯＳトランジスタの基板（図示せず）へ供給される。

本実施の形態の半導体装置を上述した構成にすることにより、ＰＬＬ回路１がロックしていない状態のときは、ロックタイムを短縮させるために、基板バイアス制御回路１０によって、上述の電源電圧発生回路７、９のうち、低い電源電圧を出力する第１の電源電圧発生回路７により生成された電圧を選択して、チャージポンプ回路３のＰＭＯＳトランジスタの基板へ供給する。チャージポンプ回路３の電源電圧は、第２の電源電圧発生回路８から供給されており、前述したように、第１の電源電圧発生回路７から供給されている電圧より高いので、ＰＭＯＳトランジスタのしきい値は下がり、チャージポンプ回路３の電流は増加する。その結果、ループフィルタ４を充電する電流量が増えるため、ロックタイムは短縮する。

ＰＬＬ回路１がロックしたら、ロック状態時のリーク電流削減のために、基板バイアス制御回路１０によって、上述の電源電圧発生回路７、９のうち高い電源電圧を出力する第３の電源電圧発生回路９により生成された電圧を選択して、チャージポンプ回路３のＰＭＯＳトランジスタの基板へ供給する。第３の電源電圧発生回路９により生成された電圧は、前述したように、第２の電源電圧発生回路８から供給されるチャージポンプ回路３の電源電圧より高いため、ＰＭＯＳトランジスタのしきい値は上がり、リーク電流が削減され、電圧制御発振回路５の制御端子の電圧は安定する。

なお、上記の動作は、例えば、電圧制御発振回路５が発振を開始し始めたときのように、ＰＬＬ回路１の外部から入力される基準信号に対して電圧制御発振回路５の発振周波数が必要とされる周波数より低いときに行われる。電圧制御発振回路５の周波数が必要とされる周波数より高い状態でロックしていない場合は、チャージポンプ３のＰＭＯＳトランジスタの基板電位を、第３の電源電圧発生回路９より供給し、電源から電圧制御発振回路５の制御端子のリークを下げ、チャージポンプ３のＮＭＯＳトランジスタの駆動力を増加してロックタイムを短縮する。

次に、本実施の形態の半導体装置に備わる第１〜第３の電源電圧発生回路７、８、９の構成について、図面を使用しながら説明する。図２は、本実施の形態の半導体装置に備わる電源電圧発生回路７（８、９）の構成の一例を示す回路図である。

本実施の形態における電源電圧発生回路７（８、９）は、図２に示すように、直流電源等（図示せず）からの電源電圧ＶＤＤを電圧供給先となる各回路ブロックに安定して供給する定電圧発生回路である。電源電圧発生回路７（８、９）は、演算増幅器となるオペアンプＯＰ１、出力ドライバを構成するＰＭＯＳトランジスタＭ１、および抵抗素子Ｒ１，Ｒ２、Ｒａ、Ｒｂを備えている。

電源電圧発生回路７（８、９）に備わるオペアンプＯＰ１では、かかるオペアンプＯＰ１の出力端子がＰＭＯＳトランジスタＭ１のゲート電極に接続され、反転入力端子ｉｎｍ（−）には、電源電圧ＶＤＤを抵抗素子Ｒａ、Ｒｂで分割することにより電圧値が調整された基準電圧Ｖrefが印加され、非反転入力端子ｉｎｐ（＋）には、電源電圧発生回路７（８、９）に備わるＰＭＯＳトランジスタＭ１のソース電極から出力される出力電圧を抵抗素子Ｒ１、Ｒ２で分割することにより電圧値を調整した電圧が印加され、抵抗素子Ｒ１，Ｒ２の分割電圧が基準電圧Ｖrefに等しくなるように制御される。

本実施の形態の電源電圧発生回路７（８、９）は、目標値と出力値を比較した結果によって制御対象を制御する負帰還回路構成になっており、オペアンプＯＰ１の反転入力端子ｉｎｍと非反転入力端子ｉｎｐは、仮想接地状態になるため、両端子ｉｎｍ、ｉｎｐ共に、電圧レベルは、電源電圧ＶＤＤの電圧値をｖｄｄ（Ｖ）とすると、ｖｄｄ／２（Ｖ）になる。従って、抵抗素子Ｒ１、Ｒ２の抵抗値をｒ１：ｒ２の比にすると、電源電圧供給線１１（１２、１３）の電圧レベルは、非反転入力端子ｉｎｐの電圧の（ｒ１＋ｒ２）／ｒ２倍になる。このため、例えば、抵抗素子Ｒａ、Ｒｂの抵抗値を１：１の比にすると、オペアンプＯＰ１の反転入力端子ｉｎｍの電圧は、ｖｄｄ／２（Ｖ）になり、電源電圧供給線１１（１２、１３）から供給される電圧レベルは、[ｖｄｄ＊（ｒ１＋ｒ２）／ｒ２]／２（Ｖ）になる。

このように、本実施の形態の半導体装置においては、第１、第２、第３の電源電圧発生回路７、８、９に備わる各々の抵抗素子Ｒａ、Ｒｂ、Ｒ１、Ｒ２の抵抗比を調整することによって、電源電圧発生回路７、８、９の発生電圧レベルを調整し、第１、第２、第３の順で、かかる発生電圧を大きくして、ＰＬＬ回路１に備わる各回路ブロックに供給するように構成している。

第１、第２、第３の電源電圧発生回路７、８、９の構成を上述した構成にすることにより、外部から電圧レベルの異なる電源を供給することなく、単一の電源から複数の電圧を半導体装置内部で生成して、ＰＬＬ回路１のチャージポンプ３のＰＭＯＳトランジスタの基板電位を制御することによって、しきい値を調整できるようになる。このため、ＰＬＬ回路１のロック時間の短縮化とロック時の動作安定を実現できる。

以上説明したように、本実施の形態における半導体装置に備わるＰＬＬ回路１を図１に示した構成にすることにより、ＰＬＬ回路１に備わるチャージポンプ３のＰＭＯＳトランジスタの基板電位を制御することでリーク電流を削減できるようになるので、ＰＬＬ回路１の動作安定を実現できるようになる。このため、上述した特許文献１の従来例におけるチャージポンプでは、トランジスタのリーク電流が大きいと電圧制御発振回路の制御端子の電圧レベルが安定しなかったと言う課題が解決される。

また、上述した特許文献２の従来例では、バイアス発生回路を構成し、トランジスタのソース電位と異なる電圧をトランジスタの基板に供給しているが、本実施の形態では、ＰＬＬ回路１に備わる各回路ブロックに異なる電圧値を供給するために、単一電源から供給される電源電圧ＶＤＤを異なる電圧値に設定するための電源電圧発生回路を各回路ブロックに対応するように複数備え、各電源電圧発生回路の供給電圧値の差を利用してＰＬＬ回路１に備わる各回路ブロックの基板電位を制御している。従って、本実施の形態におけるＰＬＬ回路１では、チャージポンプ３のＰＭＯＳトランジスタの基板電位を電源電圧より高く制御するためにＰＬＬ回路１に備わる別の回路ブロックの電源電圧を使用しているので、基板バイアス制御のための専用回路を必要としない。このため、ＬＳＩのチップ面積の増加、消費電流の増加、および単一電源での使用が不可能といった欠点も解消できる。

（第２の実施の形態）
次に、本発明の半導体装置に搭載されたＰＬＬ回路の第２の実施の形態の構成について図面を使用しながら説明する。図３は、本発明の半導体装置に搭載されたＰＬＬ回路２１の第２の実施の形態の構成を示すブロック図である。図３に示すように、本実施の形態では、基板バイアス電圧供給線２４を介して、基板バイアス制御回路２０の出力をチャージポンプ回路３のＰＭＯＳトランジスタの基板のみでなく、電圧制御発振回路２５のＰＭＯＳトランジスタの基板（図示せず）にも接続する。

このような構成とすることによって、第１の実施の形態と同様に、基板バイアス制御回路２０を動作させると、ＰＬＬ回路２１がロックしていない状態のときに電源電圧供給線１１の電位がチャージポンプ回路３と電圧制御発振回路２５の両方のＰＭＯＳトランジスタの基板へ供給されるようになるので、チャージポンプ３と電圧制御発振回路２５の両方のＰＭＯＳトランジスタのしきい値が下がる。これにより、チャージポンプ３の出力電流は増加し、電圧制御発振回路２５のＰＭＯＳトランジスタの動作能力も向上するので、ロックタイムを更に短縮できるようになる。本実施の形態も第１の実施の形態と同様に従来例に対する効果を有する。なお、図２において、図１と同一の符号を付した各回路ブロック等の構成要素は、第１の実施の形態と同様であるので、かかる説明は省略する。

（第３の実施の形態）
次に、本発明の半導体装置に搭載されたＰＬＬ回路の第３の実施の形態の構成について図面を使用しながら説明する。図４は、本発明の半導体装置に搭載されたＰＬＬ回路３１の第３の実施の形態の構成を示すブロック図である。

本実施の形態では、図４に示すように、基板バイアス電圧供給線３４を介して、基板バイアス制御回路３０の出力をチャージポンプ回路３のＰＭＯＳトランジスタの基板のみでなく、位相比較回路３２のＰＭＯＳトランジスタの基板（図示せず）にも接続する。このような構成とすることにより、第１の実施の形態と同様に、基板バイアス制御回路３０を動作させると、ＰＬＬ回路３１がロックしていない状態のときには、位相比較回路３２の電源電圧である電源電圧供給線１１が基板バイアス制御回路３０を通して、そのまま印加されるので動作に影響はない。

また、ロック時には、第３の電源電圧発生回路９の出力電圧が電圧供給線１３および基板バイアス制御回路３０を介して位相比較回路３２のＰＭＯＳトランジスタの基板に供給されるので、ＰＭＯＳトランジスタのしきい値は上がる。このように、ＰＬＬ回路３１がロックしている状態では、位相比較回路３２が位相比較動作を行わないため、スタンバイ状態に等しい。このため、本実施の形態の半導体装置を上述したような構成にすることにより、スタンバイ電流を低減できる。本実施の形態でも第１の実施の形態の項で説明したのと同様に従来例に対する効果を有する。なお、図４において、図１と同一の符号を付した各回路ブロック等の構成要素は、第１の実施の形態と同様であるので、かかる説明は省略する。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

例えば、上述の各実施の形態では、第１の電源電圧発生回路の出力電圧は、第２の電源電圧発生回路の出力電圧より低い電圧を発生させ、第３の電源電圧発生回路の出力電圧は、第２の電源電圧発生回路の出力電圧よりも高い電圧を発生させるものとしているが、かかる各電源電圧発生回路の出力電圧の大きさの大小関係を逆にする構成とすることも可能である。すなわち、第２の電源電圧発生回路の出力電圧を第１の電源電圧発生回路の出力電圧より小さくして、かつ第２の電源電圧発生回路の出力電圧を第３の電源電圧発生回路の出力電圧より大きくした場合は、ＰＬＬ回路がロックしていない状態のときは、基板バイアス制御回路により第３の電源電圧発生回路により生成された電圧を選択してロックタイムを短縮させ、ＰＬＬ回路がロック状態のときは、基板バイアス制御回路により第１の電源電圧発生回路の出力電圧を選択してリーク電流が削減させて、電圧制御発振回路の制御端子の電圧を安定させることができる。

本発明は、ＰＬＬ回路を搭載した半導体装置に適用可能であり、特にアンテナ効果対策用のライブラリセルに適用可能である。

本発明の第１の実施の形態の半導体装置の構成を示すブロック図である。 同実施の形態の半導体装置に備わる電源電圧発生回路の構成の一例を示す回路図である。 本発明の第２の実施形態の半導体装置の構成を示すブロック図である。 本発明の第３の実施形態の半導体装置の構成を示すブロック図である。 従来のＰＬＬ回路のブロック図である。 従来の可変しきい値回路の原理を用いた半導体装置のブロック図である。

符号の説明

１ 位相同期ループ回路（ＰＬＬ回路）
２ 位相比較回路
３ チャージポンプ回路
４ ループフィルタ
５ 電圧制御発振回路
６ 分周回路
７ 電源電圧供給手段（第１の電源電圧発生回路）
８ 電源電圧供給手段（第２の電源電圧発生回路）
９ 電源電圧供給手段（第３の電源電圧発生回路）
１０ 供給電圧制御手段（基板バイアス制御回路）

Claims (6)

1. 一の電源電圧と接続され、半導体基板上に外部から入力される参照信号に同期したクロック信号を生成する位相同期ループ回路を配設する半導体装置において、
   前記位相同期ループ回路には、複数の回路ブロックが備わり、
   前記半導体基板上には、
   前記一の電源電圧から電圧値の異なる電圧を生成して、前記回路ブロックごとにそれぞれ前記電圧値の異なる電圧を供給する複数の電源電圧供給手段と、
   前記電源電圧供給手段から生成された前記電圧の何れか一つを前記回路ブロックのうちの少なくとも一つの回路ブロックに含まれるＰＭＯＳ（P-channel Metal-Oxide Semiconductor）トランジスタ基板に選択的に供給することにより前記電圧の供給先となる回路ブロックの出力を制御する供給電圧制御手段と、
   を備えることを特徴とする半導体装置。
2. 前記電源電圧供給手段は、該電源電圧供給手段の内部に備わる抵抗素子の抵抗値を調整することにより前記電圧値の異なる電圧を生成する定電圧発生回路であることを特徴とする請求項１に記載の半導体装置。
3. 前記位相同期ループ回路は、出力信号の発振周波数が電圧により制御される電圧制御発振回路と、該電圧制御発振回路の出力信号を逓倍して下げる分周回路と、該分周回路から出力される帰還信号と前記参照信号との位相を比較する位相比較回路と、該位相比較回路からの出力信号を電流に変換するチャージポンプ回路と、該チャージポンプ回路の出力信号を平滑化して前記電圧制御発振器の制御電圧を生成するループフィルタと、を備え、
   前記電源電圧供給手段は、前記回路ブロックのうち、前記チャージポンプ回路に供給する電圧の大きさを前記位相比較回路および前記分周回路に供給する電圧より大きく、前記電圧制御発振回路に供給する電圧より小さくなるように電圧を供給することを特徴とする請求項１または２に記載の半導体装置。
4. 前記供給電圧制御手段は、前記電源電圧供給手段から供給される電圧のうち最も低い電圧と最も高い電圧の何れかを選択して、前記チャージポンプ回路に含まれる前記ＰＭＯＳトランジスタ基板に供給することを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
5. 前記供給電圧制御手段は、前記電源電圧供給手段から供給される電圧のうち最も低い電圧と最も高い電圧の何れかを選択して、前記チャージポンプ回路および前記電圧制御発振回路に含まれる前記ＰＭＯＳトランジスタ基板に供給することを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
6. 前記供給電圧制御手段は、前記電源電圧供給手段から供給される電圧のうち最も低い電圧と最も高い電圧の何れかを選択して、前記チャージポンプ回路および前記位相比較回路に含まれる前記ＰＭＯＳトランジスタ基板に供給することを特徴とする請求項１〜３の何れか１項に記載の半導体装置。

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