KR100845775B1 - Ｐｌｌ 회로 - Google Patents

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Abstract

본 발명의 PLL 회로는, 외부 공급전원을 전압 분배하여 초기 전압을 생성하는 초기 전압 생성기; 및 펌핑 전압 및 상기 초기 전압을 공급 받아 노이즈 성분을 제거하여 제어 전압을 생성하는 루프 필터;를 포함하는 것을 특징으로 한다.
PLL 회로, 초기 전압, 제어 전압

Description

ＰＬＬ 회로{PLL Circuit}
도 1은 종래의 기술에 따른 PLL 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 루프 필터의 상세 구성도,
도 3은 종래의 기술에 따른 PLL 회로의 동작을 설명하기 위한 그래프,
도 4는 본 발명에 따른 PLL 회로의 구성을 나타낸 블록도,
도 5는 도 4에 도시한 초기 전압 생성기의 상세 구성도,
도 6은 본 발명에 따른 PLL 회로의 동작을 설명하기 위한 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 위상 검출기 20 : 차지 펌프
30 : 초기 전압 생성기 40 : 루프 필터
50 : 전압 제어 발진기 60 : 클럭 분주기
본 발명은 PLL(Phase Locked Loop) 회로에 관한 것으로, 보다 상세하게는 초기 동작시 제어 전압의 안정화에 드는 시간을 감소시킨 PLL 회로에 관한 것이다.
반도체 집적 회로가 점점 더 고속화 되어 가는 추세에 따라 외부 클럭의 주 파수가 점점 더 높아지고 있고, 그에 따라 내부 클럭의 주파수 또한 높아지고 있다. 따라서 종래 기술에 따라 DLL(Delay Locked Loop) 회로를 사용하는 반도체 집적 회로에서는 클럭에 동기시켜 데이터를 입출력하는 동작이 불안정해지게 된다. 특히 그래픽 메모리 등의 고속 동작을 요하는 반도체 메모리 장치에서는 클럭에 의해 생성되는 데이터 스트로빙 신호와 데이터와의 타이밍 마진이 감소하므로 데이터 입력 동작에 대한 신뢰도가 떨어진다.
따라서 고속으로 동작하는 반도체 집적 회로에서는 PLL 회로를 사용하여 데이터 입력 동작을 수행함으로써 데이터 입력 동작을 안정화시키고자 하는 기술이 도입되었다. 이러한 기술이 적용된 반도체 집적 회로는 PLL 회로를 이용하여 클럭과 입력 데이터와의 타이밍을 비교하여 그 위상 차이를 판별하며, 클럭에 대해 데이터의 위상을 제어하여 클럭과 데이터를 동기시킴으로써 데이터 입력 동작에 대한 신뢰도를 향상시킨다.
이하, 종래의 기술에 따른 PLL 회로를 도 1 내지 도 3을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 PLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 종래의 기술에 따른 PLL 회로는 입력 클럭(clk_in)과 피드백 클럭(clk_fb)의 위상을 비교하여 풀업 제어 신호(plup)와 풀다운 제어 신호(pldn)를 생성하는 위상 검출기(10), 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)의 입력에 대응하여 전압을 펌핑하여 펌핑 전압(Vpmp)을 생성하는 차지 펌프(20), 상기 펌핑 전압(Vpmp)의 노이즈 성분을 제거하여 제어 전압(Vctrl)을 출력하는 루프 필터(40), 상기 제어 전압(Vctrl)을 입력 받아 출력 클럭(clk_out)을 발진시키는 전압 제어 발진기(50) 및 상기 출력 클럭(clk_out)의 주파수를 소정 비율로 나누어 상기 피드백 클럭(clk_fb)을 생성하는 클럭 분주기(60)로 구성된다.
상기 위상 검출기(10)는 상기 입력 클럭(clk_in)과 상기 피드백 클럭(clk_fb)의 위상 차이를 검출하여 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)를 선택적으로 인에이블 시킨다. 이후 상기 입력 클럭(clk_in)과 상기 피드백 클럭(clk_fb)의 위상이 같아지면 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)를 모두 인에이블 시켜 상기 출력 클럭(clk_out)의 주파수를 고정시킨다.
상기 차지 펌프(20)는 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)의 인에이블 여부에 따라 상기 펌핑 전압(Vpmp)의 전위를 제어한다. 즉, 상기 풀업 제어 신호(plup)가 인에이블 되면 상기 펌핑 전압(Vpmp)의 전위를 상승시키고, 상기 풀다운 제어 신호(pldn)가 인에이블 되면 상기 펌핑 전압(Vpmp)의 전위를 하강시킨다.
그리고 상기 루프 필터(40)는 상기 펌핑 전압(Vpmp)의 노이즈 성분을 제거하여 안정적인 레벨의 상기 제어 전압(Vctrl)을 출력한다. 이후 상기 전압 제어 발진기(50)는 상기 제어 전압(Vctrl)의 전위에 따라 설정된 주파수의 상기 출력 클럭(clk_out)을 발진시키는 기능을 수행한다.
상기 클럭 분주기(60)는 상기 출력 클럭(clk_out)의 주파수를 소정 비율로 나누어 상기 피드백 클럭(clk_fb)을 생성한다. 이처럼 상기 출력 클럭(clk_out)을 분주하는 것은 상기 위상 검출기(10)가 상대적으로 저주파인 피드백 클럭(clk_fb)의 위상을 상기 입력 클럭(clk_in)과 비교하면 보다 세밀한 클럭의 위상 고정 동작이 수행되기 때문이다.
도 2는 도 1에 도시한 루프 필터의 상세 구성도이다.
상기 루프 필터(40)는 상기 펌핑 전압(Vpmp)의 인가단과 접지단 사이에 구비되는 제 1 캐패시터(C1), 서로 직렬 연결되며 상기 제 1 캐패시터(C1)와 병렬로 연결되는 제 1 저항(R1) 및 제 2 캐패시터(C2)를 포함한다.
상기 차지 펌프(20)로부터 전달되는 상기 펌핑 전압(Vpmp)은 이와 같이 구성된 상기 루프 필터(40)에 의해 그 노이즈 성분이 제거되어 상기 제어 전압(Vctrl)으로서 출력된다. 이 때 상기 제 2 캐패시터(C2)는 상기 제 1 캐패시터(C1)에 비해 보다 큰 사이즈로 구현된다. 일반적으로, 상기 제 2 캐패시터(C2)가 갖는 캐패시턴스는 상기 제 1 캐패시터(C1)가 갖는 캐패시턴스에 비해 10배 정도 크다.
따라서 상기 제어 전압(Vctrl)의 전위는 상기 제 2 캐패시터(C2)의 전하량에 의해 결정된다.
도 3은 종래의 기술에 따른 PLL 회로의 동작을 설명하기 위한 그래프로서, PLL 회로의 동작 이후 상기 제어 전압(Vctrl)의 레벨 변화를 나타낸다.
상기 PLL 회로가 동작을 시작하면 상기 제어 전압(Vctrl)은 그라운드 전압(VSS) 레벨에서 시작하여 그 전위가 상승하게 된다. 즉, 상기 제어 전압(Vctrl) 은 상기 그라운드 전압(VSS) 레벨로부터, 클럭의 위상 고정 동작을 위해 상기 위상 검출기(10)와 상기 차지 펌프(20)가 지시하는 목표 레벨에 도달하기까지 그 전위가 상승한다.
도면에 도시된 바와 같이, 상기 제어 전압(Vctrl)은 그 목표 레벨에 도달하기까지 소정의 시간(T_loc)을 필요로 하게 된다. PLL 회로의 동작 초기에 이와 같이 상기 제어 전압(Vctrl)의 전위가 목표 레벨에 도달하기까지 걸리는 시간(T_loc) 동안에는 상기 PLL 회로뿐만 아니라, 상기 PLL 회로로부터 클럭을 입력 받는 다른 회로들 또한 동작을 시작할 수 없다. 따라서 상기 제어 전압(Vctrl)의 전위가 목표 레벨에 도달하기까지 걸리는 시간(T_loc)이 길수록 상기 PLL 회로의 클럭 위상 고정 동작의 효율을 저하시키고, 상기 PLL 회로로부터 클럭을 이용하는 반도체 집적 회로의 고속화 구현을 어렵게 한다. 그러나 종래의 기술로는 이와 같은 문제점을 해결하기 어렵다는 기술적 한계가 존재하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 제어 전압의 안정화에 드는 시간을 감소시켜 클럭의 위상 고정 동작의 효율을 향상시키는 PLL 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 PLL 회로는, 외부 공급전원을 전압 분배하여 초기 전압을 생성하는 초기 전압 생성기; 및 펌핑 전압 및 상기 초기 전압을 공급 받아 노이즈 성분을 제거하여 제어 전압을 생성하는 루프 필터;를 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 PLL 회로는, 외부 공급전원을 전압 분배하여 초기 전압을 생성하고 제어 신호의 제어에 따라 이를 출력하는 초기 전압 생성기; 및 상기 제어 신호가 인에이블 되는 시간 동안 상기 초기 전압을 여과하여 제어 전압으로서 출력하고, 상기 제어 신호의 인에이블 시간이 경과되면 펌핑 전압을 여과하여 상기 제어 전압으로서 출력하는 루프 필터;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 4는 본 발명에 따른 PLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 종래의 기술에 따른 PLL 회로는 입력 클럭(clk_in)과 피드백 클럭(clk_fb)의 위상을 비교하여 풀업 제어 신호(plup)와 풀다운 제어 신호(pldn)를 생성하는 위상 검출기(10), 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)의 입력에 대응하여 전압을 펌핑하여 펌핑 전압(Vpmp)을 생성하는 차지 펌프(20), 외부 공급전원(VDD)으로부터 초기 전압(Vini)을 생성하고 제어 신호(cont)의 제어에 따라 이를 출력하는 초기 전압 생성기(30), 상기 펌핑 전압(Vpmp) 또는 상기 초기 전압(Vini)을 공급 받아 노이즈 성분을 제거하여 제어 전압(Vctrl)을 생성하는 루프 필터(40), 상기 제어 전압(Vctrl)을 입력 받아 출력 클럭(clk_out)을 발진시키는 전압 제어 발진기(50) 및 상기 출력 클럭(clk_out)의 주파수를 소정 비율로 나누어 상기 피드백 클럭(clk_fb)을 생성하는 클럭 분주기(60) 로 구성된다.
상기 위상 검출기(10)는 상기 입력 클럭(clk_in)과 상기 피드백 클럭(clk_fb)의 위상 차이를 검출하여 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)를 선택적으로 인에이블 시킨다. 이후 상기 입력 클럭(clk_in)과 상기 피드백 클럭(clk_fb)의 위상이 같아지면 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)를 모두 인에이블 시켜 상기 출력 클럭(clk_out)의 주파수를 고정시킨다.
상기 차지 펌프(20)는 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)의 인에이블 여부에 따라 상기 펌핑 전압(Vpmp)의 전위를 제어한다. 즉, 상기 풀업 제어 신호(plup)가 인에이블 되면 상기 펌핑 전압(Vpmp)의 전위를 상승시키고, 상기 풀다운 제어 신호(pldn)가 인에이블 되면 상기 펌핑 전압(Vpmp)의 전위를 하강시킨다.
그리고 상기 초기 전압 생성기(30)는 상기 외부 공급전원(VDD)을 전압 분배하여 상기 초기 전압(Vini)을 생성한다. 바람직하게는, 상기 초기 전압(Vini)의 전위는 상기 외부 공급전원(VDD)의 1/2 레벨이다. 왜냐하면, 일반적으로 상기 제어 전압(Vctrl)의 전위가 상기 외부 공급전원(VDD)의 1/4 이하로 떨어지거나 3/4 이상으로 상승하는 경우는 거의 없기 때문이다. 상기 초기 전압 생성기(30)는 이와 같이 상기 초기 전압(Vini)을 생성하고 상기 제어 신호(cont)의 제어에 따라 이를 출력한다.
여기에서 상기 제어 신호(cont)는 상기 PLL 회로의 동작 초기시 소정 시간 동안 인에이블 된 후 디스에이블 되는 신호이다. 이에 따라 상기 초기 전압 생성기(30)는 상기 제어 신호(cont)의 인에이블 구간 동안에는 상기 초기 전압(Vini)을 출력하고, 이후 상기 제어 신호(cont)가 디스에이블 되면 상기 초기 전압(Vini)의 출력을 차단한다.
상기 루프 필터(40)는 상기 초기 전압(Vini) 또는 상기 펌핑 전압(Vpmp)의 노이즈 성분을 제거하여 안정적인 레벨의 상기 제어 전압(Vctrl)을 출력한다. 상기 루프 필터(40)가 구비하는 캐패시터에는 상기 초기 전압(Vini) 또는 상기 펌핑 전압(Vpmp)이 인가되고, 이후 노이즈 성분이 여과되어 상기 제어 전압(Vctrl)으로서 출력된다. PLL 회로의 동작 초기시 소정 시간 동안에는 상기 초기 전압(Vini)이 여과되어 상기 제어 전압(Vctrl)으로서 출력된다. 그리고 상기 소정 시간 이후 상기 펌핑 전압(Vpmp)이 여과되어 상기 제어 전압(Vctrl)으로서 출력된다. 이에 따라 상기 제어 전압(Vctrl)이 목표 레벨에 도달하는 시간이 감소하게 된다.
이후 상기 전압 제어 발진기(50)는 상기 제어 전압(Vctrl)의 전위에 따라 설정된 주파수의 상기 출력 클럭(clk_out)을 발진시키는 기능을 수행한다. 그리고 상기 클럭 분주기(60)는 상기 출력 클럭(clk_out)의 주파수를 소정 비율로 나누어 상기 피드백 클럭(clk_fb)을 생성한다.
도 5는 도 4에 도시한 초기 전압 생성기의 상세 구성도이다.
상기 초기 전압 생성기(40)는, 상기 외부 공급전원(VDD)의 공급단과 제 1 노드(N1) 사이에 구비되는 제 1 저항(R1), 게이트 단과 드레인 단이 상기 제 1 노드(N1)와 연결되고 소스 단이 제 2 노드(N2)와 연결되는 제 1 트랜지스터(TR1), 게 이트 단과 드레인 단이 제 3 노드(N3)와 연결되고 소스 단이 상기 제 2 노드(N2)와 연결되는 제 2 트랜지스터(TR2), 상기 제 3 노드(N3)와 접지단 사이에 구비되는 제 2 저항(R2), 게이트 단이 상기 제 1 노드(N1)와 연결되고 드레인 단이 상기 외부 공급전원(VDD)의 공급단과 연결되며 소스 단이 출력 노드(Nout)와 연결되는 제 3 트랜지스터(TR3), 게이트 단이 상기 제 3 노드(N3)와 연결되고 소스 단이 상기 출력 노드(Nout)와 연결되며 드레인 단이 접지되는 제 4 트랜지스터(TR4) 및 상기 제어 신호(cont)의 제어에 따라 상기 출력 노드(Nout)에 인가되는 전압을 출력하는 패스게이트(PG)를 포함한다.
여기에서 상기 제 1 ~ 제 4 트랜지스터(TR1 ~ TR4)는 모두 같은 크기의 문턱 전압을 갖도록 구현되고, 상기 제 1 및 제 2 저항(R1, R2)의 저항값은 서로 같도록 구현된다.
상술한 구성에 의해, 상기 제 1 트랜지스터(TR1)와 상기 제 3 트랜지스터(TR3)는 서로 연동되어 동작하고, 상기 제 2 트랜지스터(TR2)와 상기 제 4 트랜지스터(TR4) 또한 서로 연동된다.
상기 제 1 저항(R1)과 상기 제 2 저항(R2)의 크기가 같으므로, 상기 제 2 노드(N2)에는 상기 외부 공급전원(VDD)의 1/2에 해당하는 전압이 인가된다. 따라서 상기 초기 전압(Vini)은 상기 외부 공급전원(VDD)의 1/2 레벨로서 생성된다.
임의의 원인에 의해 상기 제 2 노드(N2)에 인가되는 전압이 하강하게 되면 상기 제 1 트랜지스터(TR1)가 턴 온(Turn On) 되고 상기 제 2 트랜지스터(TR2)가 턴 오프(Turn Off) 되므로, 상기 제 2 노드(N2)의 전위는 다시 상기 외부 공급전 원(VDD)의 1/2 레벨을 회복하게 된다.
마찬가지로 상기 제 2 노드(N2)에 인가되는 전압이 상승하게 되면 상기 제 1 트랜지스터(TR1)가 턴 오프 되고 상기 제 2 트랜지스터(TR2)가 턴 온 되므로, 상기 제 2 노드(N2)의 전위는 다시 상기 외부 공급전원(VDD)의 1/2 레벨을 회복하게 된다.
상기 제어 신호(cont)가 인에이블 되는 소정 시간 동안에는 상기 패스게이트(PG)가 턴 온 되므로, 상기 초기 전압(Vini)이 상기 루프 필터(40)에 공급되고, 이후 상기 제어 신호(cont)가 상기 패스게이트(PG)를 턴 오프 시키면 상기 초기 전압(Vini)의 출력이 중단된다. 상기 제어 신호(cont)가 인에이블 되는 시간은 상기 차지 펌프(20)에서 생성되는 상기 펌핑 전압(Vpmp)이 소정 레벨(예를 들어, 상기 외부 공급전원(VDD)의 1/4 레벨) 이상 상승하는 시간과 매칭되어야만 한다.
도 6은 본 발명에 따른 PLL 회로의 동작을 설명하기 위한 그래프로서, A 곡선은 상기 제어 전압(Vctrl)의 목표 레벨이 상기 외부 공급전원(VDD)의 1/2 레벨보다 높은 경우를 나타내고, B 곡선은 상기 제어 전압(Vctrl)의 목표 레벨이 상기 외부 공급전원(VDD)의 1/2 레벨보다 낮은 경우를 나타낸다.
일반적으로 상기 제어 전압(Vctrl)의 목표 레벨은 상기 외부 공급전원(VDD)의 1/4 레벨과 3/4 레벨 사이에서 설정되므로, PLL 회로의 동작 초기에 상기 제어 전압(Vctrl)의 전위가 그라운드 전압(VSS) 레벨이 아닌 상기 외부 공급전원(VDD)의 1/2 레벨을 갖게 되면 상기 제어 전압(Vctrl)이 목표 레벨에 도달하는 시간(T_loc)은 더 줄어들게 된다.
본 발명의 PLL 회로에서는 동작 초기시에는 상기 초기 전압(Vini)이 여과되어 상기 제어 전압(Vctrl)으로서 출력되고, 소정 시간 이후에는 상기 펌핑 전압(Vpmp)이 여과되어 상기 제어 전압(Vctrl)으로서 출력된다. 따라서 종래에 비해 상기 제어 전압(Vctrl)이 목표 레벨에 도달하는 시간(T_loc)이 감소하여 PLL 회로의 클럭 위상 고정 동작 효율이 향상된다. 그러므로, 상기 PLL 회로로부터 클럭을 이용하는 반도체 집적 회로의 고속화 구현 또한 가능하게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 PLL 회로는, 제어 전압의 안정화에 드는 시간을 감소시켜 클럭의 위상 고정 동작의 효율을 향상시키는 효과가 있다.

Claims (12)

  1. 외부 공급전원을 전압 분배하여 초기 전압을 생성하는 초기 전압 생성기; 및
    펌핑 전압 및 상기 초기 전압을 공급 받아 노이즈 성분을 제거하여 제어 전압을 생성하는 루프 필터;
    를 포함하는 것을 특징으로 하는 PLL 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 초기 전압 생성기는 PLL 동작 시작 후 제어 신호가 인에이블 되는 시간 동안 상기 초기 전압을 상기 루프 필터에 공급하고, 상기 제어 신호가 디스에이블 되면 상기 초기 전압을 상기 루프 필터에 공급하는 것을 중단하는 것을 특징으로 하는 PLL 회로.
  4. 제 3 항에 있어서,
    상기 초기 전압 생성기는,
    상기 외부 공급전원의 공급단과 제 1 노드 사이에 구비되는 제 1 저항;
    게이트 단과 드레인 단이 상기 제 1 노드와 연결되고 소스 단이 제 2 노드와 연결되는 제 1 트랜지스터;
    게이트 단과 드레인 단이 제 3 노드와 연결되고 소스 단이 상기 제 2 노드와 연결되는 제 2 트랜지스터;
    상기 제 3 노드와 접지단 사이에 구비되는 제 2 저항;
    게이트 단이 상기 제 1 노드와 연결되고 드레인 단이 상기 외부 공급전원의 공급단과 연결되며 소스 단이 출력 노드와 연결되는 제 3 트랜지스터;
    게이트 단이 상기 제 3 노드와 연결되고 소스 단이 상기 출력 노드와 연결되며 드레인 단이 접지되는 제 4 트랜지스터; 및
    상기 제어 신호의 제어에 따라 상기 출력 노드에 인가되는 전압을 출력하는 패스게이트;
    를 포함하는 것을 특징으로 하는 PLL 회로.
  5. 제 4 항에 있어서,
    상기 제어 신호가 인에이블 되는 시간은 상기 차지 펌프에서 생성되는 상기 펌핑 전압의 전위가 상기 외부 공급전원의 1/4 레벨이 될 때까지의 시간인 것을 특징으로 하는 PLL 회로.
  6. 외부 공급전원을 전압 분배하여 초기 전압을 생성하고 제어 신호의 제어에 따라 이를 출력하는 초기 전압 생성기; 및
    상기 제어 신호가 인에이블 되는 시간 동안 상기 초기 전압을 여과하여 제어 전압으로서 출력하고, 상기 제어 신호의 인에이블 시간이 경과되면 펌핑 전압을 여과하여 상기 제어 전압으로서 출력하는 루프 필터;
    를 포함하는 것을 특징으로 하는 PLL 회로.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 초기 전압 생성기는 PLL 동작 시작 후 상기 제어 신호가 인에이블 되는 시간 동안 상기 초기 전압을 상기 루프 필터에 공급하고, 상기 제어 신호가 디스에이블 되면 상기 초기 전압을 상기 루프 필터에 공급하는 것을 중단하는 것을 특징으로 하는 PLL 회로.
  9. 제 8 항에 있어서,
    상기 초기 전압 생성기는,
    상기 외부 공급전원의 공급단과 제 1 노드 사이에 구비되는 제 1 저항;
    게이트 단과 드레인 단이 상기 제 1 노드와 연결되고 소스 단이 제 2 노드와 연결되는 제 1 트랜지스터;
    게이트 단과 드레인 단이 제 3 노드와 연결되고 소스 단이 상기 제 2 노드와 연결되는 제 2 트랜지스터;
    상기 제 3 노드와 접지단 사이에 구비되는 제 2 저항;
    게이트 단이 상기 제 1 노드와 연결되고 드레인 단이 상기 외부 공급전원의 공급단과 연결되며 소스 단이 출력 노드와 연결되는 제 3 트랜지스터;
    게이트 단이 상기 제 3 노드와 연결되고 소스 단이 상기 출력 노드와 연결되며 드레인 단이 접지되는 제 4 트랜지스터;
    상기 제어 신호의 제어에 따라 상기 출력 노드에 인가되는 전압을 출력하는 패스게이트;
    를 포함하는 것을 특징으로 하는 PLL 회로.
  10. 제 9 항에 있어서,
    상기 제어 신호가 인에이블 되는 시간은 상기 차지 펌프에서 생성되는 상기 펌핑 전압의 전위가 상기 외부 공급전원의 1/4 레벨이 될 때까지의 시간인 것을 특징으로 하는 PLL 회로.
  11. 제 1 항 또는 제 6 항에 있어서,
    입력 클럭과 피드백 클럭의 위상을 비교하여 풀업 제어 신호와 풀다운 제어 신호를 생성하는 위상 검출기; 및
    상기 풀업 제어 신호와 상기 풀다운 제어 신호의 입력에 대응하여 전압을 펌핑하여 상기 펌핑 전압을 생성하는 차지 펌프;
    를 추가로 포함하는 것을 특징으로 하는 PLL 회로.
  12. 제 1 항 또는 제 6 항에 있어서,
    상기 제어 전압을 입력 받아 출력 클럭을 발진시키는 전압 제어 발진기; 및
    상기 출력 클럭의 주파수를 소정 비율로 나누어 상기 피드백 클럭을 생성하는 클럭 분주기;
    를 추가로 포함하는 것을 특징으로 하는 PLL 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107306125A (zh) * 2016-04-21 2017-10-31 佳能株式会社 信号生成电路以及信号生成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11136123A (ja) 1997-10-29 1999-05-21 Toshiba Information Systems Corp アナログｐｌｌ回路、半導体装置、および電圧制御発振器の発振制御方法
KR20010083266A (ko) * 1999-12-28 2001-09-01 박종섭 초기 전압 발생기를 가진 위상동기루프
KR20070015729A (ko) * 2005-08-01 2007-02-06 삼성전자주식회사 고속 락 기능을 갖는 주파수 합성기
KR20070101072A (ko) * 2006-04-11 2007-10-16 주식회사 하이닉스반도체 위상 고정 루프 및 위상 고정 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11136123A (ja) 1997-10-29 1999-05-21 Toshiba Information Systems Corp アナログｐｌｌ回路、半導体装置、および電圧制御発振器の発振制御方法
KR20010083266A (ko) * 1999-12-28 2001-09-01 박종섭 초기 전압 발생기를 가진 위상동기루프
KR20070015729A (ko) * 2005-08-01 2007-02-06 삼성전자주식회사 고속 락 기능을 갖는 주파수 합성기
KR20070101072A (ko) * 2006-04-11 2007-10-16 주식회사 하이닉스반도체 위상 고정 루프 및 위상 고정 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107306125A (zh) * 2016-04-21 2017-10-31 佳能株式会社 信号生成电路以及信号生成方法

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