JP3822461B2 - デューティサイクル補正機能を有する遅延同期ループ回路及び遅延同期方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は遅延同期ループ回路及び遅延同期方法に係り、特にデューティサイクル補正機能を有する遅延同期ループ回路及び遅延同期方法に関する。
【０００２】
【従来の技術】
遅延同期ループ回路は半導体装置に多用されるものであって、入力された外部クロック信号から半導体装置の内部で使用される信号を同期させるための内部クロック信号を生成する。内部クロック信号は外部クロック信号より所定時間だけ先に生成される。
【０００３】
図１は従来の遅延同期ループ回路及びデューティサイクル補正器のブロック図である。図１に示すように、デューティサイクル補正器１１１と遅延同期ループ回路１２１は直列に接続される。デューティサイクル補正器１１１は外部クロック信号Clk_extのデューティサイクルを補正し、デューティサイクルが補正されたクロック信号Clk_dccを出力する。遅延同期ループ回路１２１はデューティサイクルが補正されたクロック信号Clk_dccを入力し、その位相が外部クロック信号Clk_extより所定時間だけ先立つ内部クロック信号Clk_intを生成する。デューティサイクル補正器１１１から出力されるクロック信号Clk_dccにはジッタ(jitter)、すなわち、位相ノイズが常在する。そして、遅延同期ループ回路１２１自体もジッタを生成する。したがって、遅延同期ループ回路１２１から出力される内部クロック信号Clk_intにはデューティサイクル補正器１１１で生成されたジッタと遅延同期ループ回路１２１で生成されたジッタとが合わせられたジッタが存在することになる。
【０００４】
【発明が解決しようとする課題】
遅延同期ループ回路１２１は入力されるクロック信号Clk_dccの位相と出力される内部クロック信号Clk_intの位相とを一致させるロッキングタイム(locking time)を必要とし、デューティサイクル補正器１１１も入力される外部クロック信号Clk_extの位相と出力されるクロック信号Clk-dccの位相とを一致させるためのロッキングタイムを必要とする。したがって、デューティサイクル補正器１１１と遅延同期ループ回路１２１とを直列に接続して使用することによってロッキングタイムが倍加される。
【０００５】
従って、本発明の目的は、ジッタとロッキングタイムとを削減した遅延同期ループ回路を提供することである。
【０００６】
本発明の別の目的は、ジッタとロッキングタイムとを削減可能な遅延同期方法を提供することである。
【０００７】
【課題を解決するための手段】
上述の目的を達成するために本発明は、入力される第１クロック信号を一定量遅延させて第１出力信号を生成するとともに、前記第１クロック信号を可変量遅延させて第２出力信号を生成する遅延部、及び前記第１出力信号が第１論理状態から第２論理状態に遷移されると立上り、前記第２出力信号が第２論理状態から第１論理状態に遷移されると立下る第２クロック信号を出力する出力信号発生部を具備することを特徴とする遅延同期ループ回路を提供する。
【０００８】
望ましくは、前記遅延同期ループ回路は前記第２クロック信号を積分する積分器をさらに具備し、前記遅延部は前記積分器の出力信号に応答して前記第１クロック信号の遅延量を可変して前記第２出力信号を生じる。
【０００９】
また、望ましくは、前記遅延部は前記第１クロック信号を一定量遅延させて前記第１出力信号を生成する第１遅延器、及び前記第１クロック信号を可変量遅延させて前記第２出力信号を生成する第２遅延器を具備する。
【００１０】
また、望ましくは、前記出力信号発生部は、前記第１出力信号が第１論理状態から第２論理状態に遷移されると第１パルス信号を出力する第１パルス信号発生器、前記第２出力信号が第２論理状態から第１論理状態に遷移されると第２パルス信号を出力する第２パルス信号発生器、及び前記第１パルス信号に応答して立上り、前記第２パルス信号に応答して立下る前記第２クロック信号を生じる。
【００１１】
また、前記目的を達成するために本発明は、入力される第１クロック信号を所定時間だけ遅延させて第１及び第２出力信号を生成し、第１及び第２出力信号の出力時間を選択的に可変させる遅延部、及び前記第１出力信号が第１論理状態から第２論理状態に遷移されると立上り、前記第２出力信号が第２論理状態から第１論理状態に遷移されると立下る第２クロック信号を出力する出力信号発生部を具備することを特徴とする遅延同期ループ回路を提供する。
【００１２】
望ましくは、前記遅延同期ループ回路は前記第２クロック信号を積分する積分器をさらに具備し、前記遅延部は前記積分器の出力信号に応答して前記第１クロック信号の遅延量を可変する。
【００１３】
また、望ましくは、前記遅延部は、基準電圧と制御信号とを入力して選択信号に応答して前記基準電圧と前記制御信号のうち何れか１つを選択して出力する第１マルチプレクサ、前記第１マルチプレクサの出力に応答して入力される第１クロック信号の遅延時間を調整して第１出力信号を出力する第１遅延器、前記基準電圧と前記制御信号とを入力して前記選択信号の反転信号に応答して前記基準電圧と前記制御信号のうち何れか１つを選択して出力する第２マルチプレクサ、及び前記第２マルチプレクサの出力に応答して前記第１クロック信号の遅延時間を調整して第２出力信号を出力する第２遅延器を具備する。
【００１４】
また、望ましくは、前記第１遅延器は前記第１マルチプレクサが前記基準電圧を出力すれば前記第１クロック信号を一定量遅延させ、前記第２マルチプレクサが前記制御信号を出力すれば前記第１クロック信号を可変量遅延させる。
【００１５】
前記他の目的を達成するために本発明は、第１クロック信号を入力する段階、前記第１クロック信号を一定量遅延させて第１出力信号を出力する段階、前記第１クロック信号を可変量遅延させて第２出力信号を出力する段階、前記第１出力信号が第１論理状態から第２論理状態に遷移されると第２クロック信号を論理ローから論理ハイに立上げる段階、及び前記第２出力信号が第２論理状態から第１論理状態に遷移されると第２クロック信号を論理ハイから論理ローに立下げる段階を具備することを特徴とする遅延同期方法を提供する。
【００１６】
望ましくは、前記第２出力信号を出力する段階は前記第２クロック信号を積分する段階をさらに具備し、前記第２出力信号の出力時間を前記第２クロック信号を積分して出力する信号に応答して変化させる。
【００１７】
また、前記他の目的を達成するために本発明は、第１クロック信号を入力する段階、前記第１クロック信号を第１所定時間だけ遅延させて第１出力信号を出力する段階、前記第１クロック信号を第２所定時間だけ遅延させて第２出力信号を出力する段階、前記第１出力信号が第１論理状態から第２論理状態に遷移されると第２クロック信号を論理ローから論理ハイに立上げる段階、及び前記第２出力信号が第２論理状態から第１論理状態に遷移されると前記第２クロック信号を論理ハイから論理ローに立下げる段階を具備し、前記第１出力信号の出力時間が一定であれば前記第２出力信号の出力時間が可変され、前記第１出力信号の出力時間が可変されると前記第２出力信号の出力時間は一定であることを特徴とする遅延同期方法を提供する。
【００１８】
望ましくは、前記第１及び第２出力信号を出力する段階は各々前記第２クロック信号を積分する段階をさらに具備し、前記第１及び第２出力信号の出力時間を前記第２クロック信号を積分して出力する信号に応答して選択的に変化させる。
【００１９】
【実施例】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００２０】
以下、添付した図面に基づき本発明を詳しく説明する。図面において、同一な参照番号は同一な構成要素を示す。
【００２１】
図２は本発明の第１実施例に係る遅延同期ループ回路２０１を示すブロック図である。図２を参照すれば、遅延同期ループ回路２０１は遅延部２１１、出力信号発生部２２１及び積分器２３１を具備する。
【００２２】
遅延部２１１は入力される第１クロック信号Clk_extを一定時間に遅延させて第１出力信号INCDを生成するとともに、第１クロック信号Clk_extを可変な時間遅延させて第２出力信号INVDを生じる。第１クロック信号Clk_extとしては外部から入力される外部クロック信号を用いる。
【００２３】
遅延部２１１は第１及び第２遅延器２４１、２４２を具備する。第１遅延器２４１は第１クロック信号Clk_extを一定時間だけ遅延させて第１出力信号INCDを出力する。すなわち、第１クロック信号Clk_extが論理ローから論理ハイに立上った後、一定時間が経ってから第１出力信号INCDが論理ローから論理ハイに立上る。遅延する一定時間は遅延同期ループ回路２０１の設計時に設計者により所定の値に設定される。
【００２４】
第２遅延器２４２は第１クロック信号Clk_extと制御信号Vcを入力とし、第２出力信号INVDを出力する。第２遅延器２４２は制御信号Vcの電圧レベルによって定まる時間、第１クロック信号Clk_extを遅延させ、遅延された信号を第２出力信号INVDとして出力する。例えば、制御信号Vcの電圧レベルが高ければ、第２遅延器の遅延時間は小さくなり、第１クロック信号Clk_extが論理ローから論理ハイに立上った後、第２出力信号INVDが論理ローから論理ハイに立上るのにかかる時間は短縮され、制御信号Vcの電圧レベルが低ければ、第２遅延器の遅延時間は大きくなり、第１クロック信号Clk_extが論理ローから論理ハイに立上った後、第２出力信号INVDが論理ローから論理ハイに立上るのにかかる時間は延びる。このように第２遅延器２４２は第１クロック信号Clk_extを可変時間遅延させる可変遅延器の役割をする。
【００２５】
出力信号発生部２２１は第１及び第２出力信号INCD、INVDを入力として第２クロック信号Clk_intを出力する。第２出力信号Clk_intは第１出力信号INCDが第１論理状態から第２論理状態に遷移すると立上り、第２出力信号INVDが第２論理状態から第１論理状態に遷移すると立下る。第２クロック信号は半導体装置、特にラムバスDRAM半導体装置の内部クロック信号として多用される。
【００２６】
出力信号発生部２２１は第１パルス発生器２５１、第２パルス発生器２５２、インバータ２７１及びフリップフロップ２６１を具備する。
【００２７】
第１パルス発生器２５１は第１出力信号INCDに応答して第１パルス信号PUL１を出力する。すなわち、第１出力信号INCDが第１論理状態から第２論理状態へ遷移する度に、例えば、論理ローから論理ハイに立上る度に第１パルス発生器２５１は第１パルス信号PUL１を出力する。第２出力信号INVDはインバータ２７１により反転されて第２パルス発生器２５２に入力される。第２パルス発生器２５２は第１パルス発生器２５１と同一な動作を行うパルス発生器を具備する。したがって、第２パルス発生器２５２は反転された第２出力信号INVDBが第２論理状態から第２１論理状態へ遷移する度に、例えば、論理ハイから論理ローに立下る度に第２パルス信号PUL２を出力する。
【００２８】
フリップフロップ２６１は第１及び第２パルス信号PUL１、PUL２を入力とし、第２クロック信号Clk_intを出力する。すなわち、フリップフロップ２６１は第１パルス信号PUL１に応答して第２クロック信号Clk_intを論理ローから論理ハイに立上げ、第２パルス信号PUL２に応答して第２クロック信号Clk_intを論理ハイから論理ローに立下げる。フリップフロップ２６１としては多様なフリップフロップが使用でき、ここではRSフリップフロップを例として説明する。したがって、第１パルス発生器２５１はRSフリップフロップ２６１のセット端子Sに連結され、第２パルス発生器２５２はRSフリップフロップ２６１のリセット端子Rに連結される。
【００２９】
積分器２３１は第２クロック信号Clk_intを入力とし、制御信号Vcを出力する。制御信号Vcの電圧レベルは第２クロック信号Clk_intのデューティサイクルが短ければ低まり、第２クロック信号Clk_intのデューティサイクルが長ければ高まる。
【００３０】
図３Ａは第１クロック信号Clk_extのデューティサイクルが５０%より短い時、図２に示す遅延同期ループ回路２０１によってデューティサイクルが５０%に補正されると同時に遅延同期される様子を説明する信号のタイミング図である。図３Ａを参照すれば、第１クロック信号Clk_extの論理ハイ区間t１が論理ロー区間t２より短い。すなわち、第１クロック信号Clk_extのデューティサイクルが５０%より短い。図３Ａに基づいて図２に示された遅延同期ループ回路の動作を説明する。
【００３１】
まず、デューティサイクルが５０%より短い第１クロック信号Clk_extが遅延部２１１に入力されると、第１所定時間t３が経過した後に第１及び第２遅延器２４１、２４２から第１及び第２出力信号INCD、INVDが出力される。なお、本実施例において、第１及び第２遅延器２４１、２４２の動作開始時の遅延時間は等しく設定されているものとする。第１パルス発生器２５１は第１出力信号INCDの立上りエッジに同期して第１パルス信号PUL１を出力する。第２パルス発生器２５２は第２出力信号INVDの反転信号INVDBの立上りエッジに同期されて第２パルス信号PUL２を出力する。第１パルス信号PUL１が入力されるとフリップフロップ２６１は第２クロック信号Clk_intを論理ローから論理ハイに立上げ、第２パルス信号PUL２が入力されるとフリップフロップ２６１は第２クロック信号Clk_intを論理ハイから論理ローに立下げる。この際、生じた第２クロック信号Clk_intのデューティサイクルは第１クロック信号Clk-extのように５０%より短い。
【００３２】
次いで、積分器２３１は第２クロック信号Clk_intを入力として制御信号Vcを生成し、第２遅延器２４２に提供する。この際、第２クロック信号Clk_intのデューティサイクルが５０%より短いために、制御信号Vcの電圧レベルは低くなる。この状態で第１クロック信号Clk_extが論理ローから論理ハイに立上ると、第２遅延器２４２は制御信号Vcの電圧レベルが低いために第２出力信号INVDが論理ローから論理ハイに立上る時間を初期状態(t3)より第２所定時間t４だけさらに遅延させる。そうすると、第２パルス発生器２５２から出力される第２パルス信号PUL２も同様に初期時より第２所定時間t４だけさらに遅延されて出力される。従って、積分器２３１の出力する制御信号Vcの変化量と、対応する第２遅延器２４２の遅延変化量を適切に設定することにより、第１パルス信号PUL１と第２パルス信号PUL２との時間間隔は同一にすることができる。フリップフロップ２６１は第１パルス信号PUL１の立上りエッジと第２パルス信号PUL２の立上りエッジに同期されて第２クロック信号Clk_intを出力するので、第２クロック信号Clk_intのデューティサイクルは５０%に補正されて出力される。
【００３３】
このように、第１クロック信号Clk_extのデューティサイクルが短いほど積分器２３１から出力される制御信号Vcの電圧レベルが低くなり、これによって第２出力信号INVDの立上りエッジの発生時間も遅延されるので、結局第２クロック信号Clk_intのデューティサイクルは５０%に補正される。また、第２クロック信号Clk_intは第１クロック信号Clk_extより一定時間だけ先に生じる。
【００３４】
図３Ｂは第１クロック信号Clk_extのデューティサイクルが５０%より長い時、図２に示す遅延同期ループ回路２０１によってデューティサイクルが５０%に補正されると同時に遅延同期される様子を説明する信号のタイミング図である。図３Ｂを参照すれば、第１クロック信号Clk_extの論理ハイ区間t１１が論理ロー区間t１２より長い。すなわち、第１クロック信号Clk_extのデューティサイクルが５０%より長い。図３Ｂを参照して図２に示された遅延同期ループの回路２０１の動作を説明する。
【００３５】
まず、デューティサイクルが５０%より長い第１クロック信号Clk_extが遅延部２１１に入力されると、第１所定時間t３が経過した後に第１及び第２遅延器２４１、２４２から第１及び第２出力信号INCD、INVDが出力される。第１パルス発生器２５１は第１出力信号INCDの立上りエッジに同期して第１パルス信号PUL１を出力し、第２パルス発生器２５２は第２出力信号INVDの反転信号INVDBの立上りエッジに同期して第２パルス信号PUL２を出力する。第１パルス信号PUL１が入力されるとフリップフロップ２６１は第２クロック信号Clk_intを論理ローから論理ハイに立上げ、第２パルス信号PUL２が入力されるとフリップフロップ２６１は第２クロック信号Clk_intを論理ハイから論理ローに立下げる。この際、生じた第２クロック信号Clk_intのデューティサイクルは第１クロック信号Clk-extのように５０%より長い。
【００３６】
第２クロック信号Clk_intのデューティサイクルが５０%より長いために、積分器２３１が第２遅延器２４２に出力する制御信号Vcの電圧レベルは高くなる。この状態で第１クロック信号Clk_extが論理ローから論理ハイに立上ると第２遅延器２４２は第２出力信号INVDが論理ローから論理ハイに立上る時間を初期状態(t３)より第３所定時間t５だけ早めて出力する。そうすると、第２パルス発生器２５２から出力される第２パルス信号PUL２も同様に初期時より第３所定時間t５だけさらに早く出力される。従って、積分器２３１の出力する制御信号Vcの変化量と、対応する第２遅延器２４２の遅延変化量を適切に設定することにより、第１パルス信号PUL１と第２パルス信号PUL２の時間間隔は同一にすることができる。したがって、フリップフロップ２６１から出力される第２クロック信号Clk_intのデューティサイクルは５０%に補正されて出力される。
【００３７】
このように、第１クロック信号Clk_extのデューティサイクルが長いほど積分器２３１から出力される制御信号Vcの電圧レベルが高まり、これによって第２出力信号INVDの立上りエッジの発生時間も繰り上げられるので、結局、第２クロック信号Clk_intのデューティサイクルは５０%に補正される。しかも、第２クロック信号Clk_intは第１クロック信号Clk_extより一定時間だけ先立って生じる。
【００３８】
図４は本発明の第２実施例に係る遅延同期ループ回路４０１のブロック図である。図４を参照すれば、遅延同期ループ回路４０１は遅延部４１１、出力信号発生部４２１及び積分器４３１を具備する。
【００３９】
遅延部４１１は入力される第１クロック信号Clk_extを所定時間だけ遅延させて第１及び第２出力信号INCD１、INVD１を出力する。すなわち、遅延部４１１は第１クロック信号Clk_extが入力された後、第１及び第２出力信号INCD１、INVD１が出力される時間を選択的に可変させる。遅延部４１１は第１及び第２遅延器４４１、４４２及び第１及び第２マルチプレクサ４８１、４８２を具備する。
【００４０】
第１及び第２マルチプレクサ４８１、４８２は各々基準信号Vrefと積分器４３１から出力される制御信号Vc１を入力し、選択信号selに応答して基準信号Vrefと制御信号Vc１のうち何れか１つを信号P１として出力する。第２マルチプレクサ４８２の入力端にはインバータ４７２が接続されるので、第１マルチプレクサ４８１と第２マルチプレクサ４８２に入力される選択信号selの電圧レベルは反対となる。例えば、第１マルチプレクサ４８１に入力される選択信号selの電圧レベルが論理ローならば第２マルチプレクサ４８２に入力される選択信号selの電圧レベルは論理ハイとなる。したがって、第１マルチプレクサ４８１から基準信号vrefが出力されると第２マルチプレクサ４８２からは制御信号Vc１が出力され、第１マルチプレクサ４８１から制御信号Vc１が出力されると第２マルチプレクサ４８２からは基準信号Vrefが出力される。基準信号Vrefの電圧レベルは遅延同期ループ回路に供給される電源電圧Vccの半分に設定するのが望ましい。
【００４１】
第１及び第２遅延器４４１、４４２のうち基準信号Vrefが入力される遅延器は第１クロック信号Clk_extを一定時間遅延させ、制御信号Vc１が入力される遅延器は第１クロック信号Clk_extを制御信号Vc１に応じて変化する時間遅延させる。すなわち、第１遅延器４４１が第１クロック信号Clk_extを一定に遅延させれば第２遅延器４４２は第１クロック信号Clk_extを可変的に遅延させ、第１遅延器４４１が第１クロック信号Clk_extを可変的に遅延させれば第２遅延器４４２は第１クロック信号Clk_extを一定に遅延させる。第１遅延器４４１から出力される第１出力信号INCD１は第１パルス発生器４５１に入力され、第２遅延器４４２から出力される第２出力信号INVD１は第２パルス発生器４５２に入力される。
【００４２】
出力信号発生部４２１から第２クロック信号Clk_intが出力される。出力信号発生部４２１は第１パルス発生器４５１、第２パルス発生器４５２及びフリップフロップ４６１を具備する。出力信号発生部４２１と積分器４３１の構造及び動作は、図２に示された出力信号発生部２２１及び積分器２３１と類似しているためにその説明を略す。
【００４３】
第２遅延器４４２への制御信号Vc１の入力時、第１遅延器４４１への基準信号Vrefの入力時の信号のタイミング図は図３Ａ及び図３Ｂのようである。第１遅延器４４１に制御信号Vc１が入力され、第２遅延器４４２に基準信号Vrefが入力される場合、第２遅延器４４２は第１クロック信号Clk_extを一定に遅延させ、第１遅延器４４１は積分器４３１から出力される制御信号Vc１に応答して第１クロック信号Clk_extを可変的に遅延させる。このように、本実施例においては、第２パルス信号PUL１２の発生時点を固定し、第１パルス信号PUL１１の発生時点を調整することにより、第１クロック信号Clk_extのデューティサイクルが５０%より長いか短い場合にフリップフロップ４６１から出力される第２クロック信号Clk_intのデューティサイクルを５０%に補正することも可能である。
【００４４】
前述したように、第１及び第２遅延器４４１、４４２は必要に応じて第１クロック信号Clk_extを可変的に遅延させるために第１クロック信号Clk_extのデューティサイクルが５０%より長いか短い場合に遅延同期ループ回路４０１はこれを５０%に補正して出力しうる。
【００４５】
図５は前記図２に示された第２遅延器２４２及び図４に示された第１及び第２遅延器４４１、４４２のうち何れか１つを示す回路図である。図５を参照すれば、遅延器５０１は第１クロック信号Clk_extと信号P１を入力とし、出力信号INDを出力する。出力信号INDは図２の第２出力信号INVD、あるいは図４の第１または第２出力信号INCD１、INVD１のうち何れか１つである。遅延器５０１が図４の第１または第２遅延器４４１、４４２のうち何れか１つとして使われる場合、遅延器５０１は可変遅延器として動作することになる。
【００４６】
遅延器５０１はNMOSトランジスタMN１乃至MN４、PMOSトランジスタMP１乃至MP３、インバータINV１、INV２、抵抗R１及びキャパシタC１を具備する。PMOSトランジスタMP１、MP２とNMOSトランジスタMN２、MN３は各々電流ミラーを形成する。信号P１の電圧レベルがNMOSトランジスタMN１のスレショルド電圧より高い状態から徐々に増加すれば抵抗R１を通じて流れる電流は増加する。これにより、PMOSトランジスタMP１、MP２で構成された電流ミラーによりNMOSトランジスタMN２に流れる電流が増加し、NMOSトランジスタMN２、MN３で構成された電流ミラーによりNMOSトランジスタMN３を通じて流れる電流が増加する。この状態で、第１クロック信号Clk_extが論理ローから論理ハイに立上ればNMOSトランジスタMN３を通じて接地端GNDに流れるインバータINV１のプルダウン(pull-down)電流が急激に増加してロードN１の電圧レベルは接地電圧レベルへ急激に低下する。ロードN１の電圧レベルが低まるとインバータINV２により出力信号INDは論理ハイとなる。
【００４７】
ここで、信号P１の電圧レベルが高まるとロードN１の放電時間が速くなって出力信号INDの出力時間が速くなり、信号P１の電圧レベルが低まるとロードN１の放電時間が遅くなって出力信号INDの出力時間が遅くなる。このように、信号P１の電圧レベルによって出力信号INDの出力時間が調整される。
【００４８】
インバータINV２とNMOSトランジスタMN４はラッチを形成するので出力信号INDの電圧レベルは論理ハイまたは論理ローに保ち続けられる。また、ロードN１の電圧が論理ハイから論理ローに遷移される傾斜が緩慢な際に、高い周波数を有する第１クロック信号Clk_extに対してインバータINV１の出力信号がフルスウィングできない場合が生じることを防止するため、ロードN１の電圧レベルがインバータINV２のスレショルド電圧より低くなるとNMOSトランジスタMN４は直ちにロードN１を放電させる役割をする。PMOSトランジスタMP３とキャパシタC１がロードN１電圧の放電時にその放電速度を速くすることによって出力信号INDのスイッチングタイムが速くなる。
【００４９】
遅延同期ループ回路２０１、４０１は半導体装置、特にラムバスDRAM半導体装置に多用される。
【００５０】
【発明の効果】
前述したように本発明によれば、遅延同期ループ回路２０１、４０１がデューティサイクル補正機能を有することによってデューティサイクル補正器を別に備える時に比べてその同期時間が大幅に短縮され、かつ第２クロック信号Clk-intに含まれるジッタも大幅に減少される。
【００５１】
図面と明細書において最適の実施例が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するために使われたものに過ぎず、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならこれより多様な変形及び均等な他実施例が可能なのを理解しうる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によってのみ決まるべきである。
【図面の簡単な説明】
【図１】従来のデューティサイクル補正器及び遅延同期ループ回路のブロック図である。
【図２】本発明の第１実施例に係る遅延同期ループ回路のブロック図である。
【図３Ａ】第１クロック信号のデューティサイクルが５０%より短い場合のデューティ補正及び遅延同期の過程を示すタイミングチャートである。
【図３Ｂ】図３Ｂは第１クロック信号のデューティサイクルが５０%より長い場合のデューティ補正及び遅延同期の過程を示すタイミングチャートである。
【図４】本発明の第２実施例に係る遅延同期ループのブロック図である。
【図５】図２の第２遅延器及び図４の第１及び第２遅延器のうち何れか１つを示す回路図である。
【符号の説明】
２０１ 遅延同期ループ回路
２１１ 遅延部
２２１ 出力信号発生部
２３１ 積分器
【発明の属する技術分野】
本発明は遅延同期ループ回路及び遅延同期方法に係り、特にデューティサイクル補正機能を有する遅延同期ループ回路及び遅延同期方法に関する。
【０００２】
【従来の技術】
遅延同期ループ回路は半導体装置に多用されるものであって、入力された外部クロック信号から半導体装置の内部で使用される信号を同期させるための内部クロック信号を生成する。内部クロック信号は外部クロック信号より所定時間だけ先に生成される。
【０００３】
図１は従来の遅延同期ループ回路及びデューティサイクル補正器のブロック図である。図１に示すように、デューティサイクル補正器１１１と遅延同期ループ回路１２１は直列に接続される。デューティサイクル補正器１１１は外部クロック信号Clk_extのデューティサイクルを補正し、デューティサイクルが補正されたクロック信号Clk_dccを出力する。遅延同期ループ回路１２１はデューティサイクルが補正されたクロック信号Clk_dccを入力し、その位相が外部クロック信号Clk_extより所定時間だけ先立つ内部クロック信号Clk_intを生成する。デューティサイクル補正器１１１から出力されるクロック信号Clk_dccにはジッタ(jitter)、すなわち、位相ノイズが常在する。そして、遅延同期ループ回路１２１自体もジッタを生成する。したがって、遅延同期ループ回路１２１から出力される内部クロック信号Clk_intにはデューティサイクル補正器１１１で生成されたジッタと遅延同期ループ回路１２１で生成されたジッタとが合わせられたジッタが存在することになる。
【０００４】
【発明が解決しようとする課題】
遅延同期ループ回路１２１は入力されるクロック信号Clk_dccの位相と出力される内部クロック信号Clk_intの位相とを一致させるロッキングタイム(locking time)を必要とし、デューティサイクル補正器１１１も入力される外部クロック信号Clk_extの位相と出力されるクロック信号Clk-dccの位相とを一致させるためのロッキングタイムを必要とする。したがって、デューティサイクル補正器１１１と遅延同期ループ回路１２１とを直列に接続して使用することによってロッキングタイムが倍加される。
【０００５】
従って、本発明の目的は、ジッタとロッキングタイムとを削減した遅延同期ループ回路を提供することである。
【０００６】
本発明の別の目的は、ジッタとロッキングタイムとを削減可能な遅延同期方法を提供することである。
【０００７】
【課題を解決するための手段】
上述の目的を達成するために本発明は、入力される第１クロック信号を一定量遅延させて第１出力信号を生成するとともに、前記第１クロック信号を可変量遅延させて第２出力信号を生成する遅延部、及び前記第１出力信号が第１論理状態から第２論理状態に遷移されると立上り、前記第２出力信号が第２論理状態から第１論理状態に遷移されると立下る第２クロック信号を出力する出力信号発生部を具備することを特徴とする遅延同期ループ回路を提供する。
【０００８】
望ましくは、前記遅延同期ループ回路は前記第２クロック信号を積分する積分器をさらに具備し、前記遅延部は前記積分器の出力信号に応答して前記第１クロック信号の遅延量を可変して前記第２出力信号を生じる。
【０００９】
また、望ましくは、前記遅延部は前記第１クロック信号を一定量遅延させて前記第１出力信号を生成する第１遅延器、及び前記第１クロック信号を可変量遅延させて前記第２出力信号を生成する第２遅延器を具備する。
【００１０】
また、望ましくは、前記出力信号発生部は、前記第１出力信号が第１論理状態から第２論理状態に遷移されると第１パルス信号を出力する第１パルス信号発生器、前記第２出力信号が第２論理状態から第１論理状態に遷移されると第２パルス信号を出力する第２パルス信号発生器、及び前記第１パルス信号に応答して立上り、前記第２パルス信号に応答して立下る前記第２クロック信号を生じる。
【００１１】
また、前記目的を達成するために本発明は、入力される第１クロック信号を所定時間だけ遅延させて第１及び第２出力信号を生成し、第１及び第２出力信号の出力時間を選択的に可変させる遅延部、及び前記第１出力信号が第１論理状態から第２論理状態に遷移されると立上り、前記第２出力信号が第２論理状態から第１論理状態に遷移されると立下る第２クロック信号を出力する出力信号発生部を具備することを特徴とする遅延同期ループ回路を提供する。
【００１２】
望ましくは、前記遅延同期ループ回路は前記第２クロック信号を積分する積分器をさらに具備し、前記遅延部は前記積分器の出力信号に応答して前記第１クロック信号の遅延量を可変する。
【００１３】
また、望ましくは、前記遅延部は、基準電圧と制御信号とを入力して選択信号に応答して前記基準電圧と前記制御信号のうち何れか１つを選択して出力する第１マルチプレクサ、前記第１マルチプレクサの出力に応答して入力される第１クロック信号の遅延時間を調整して第１出力信号を出力する第１遅延器、前記基準電圧と前記制御信号とを入力して前記選択信号の反転信号に応答して前記基準電圧と前記制御信号のうち何れか１つを選択して出力する第２マルチプレクサ、及び前記第２マルチプレクサの出力に応答して前記第１クロック信号の遅延時間を調整して第２出力信号を出力する第２遅延器を具備する。
【００１４】
また、望ましくは、前記第１遅延器は前記第１マルチプレクサが前記基準電圧を出力すれば前記第１クロック信号を一定量遅延させ、前記第２マルチプレクサが前記制御信号を出力すれば前記第１クロック信号を可変量遅延させる。
【００１５】
前記他の目的を達成するために本発明は、第１クロック信号を入力する段階、前記第１クロック信号を一定量遅延させて第１出力信号を出力する段階、前記第１クロック信号を可変量遅延させて第２出力信号を出力する段階、前記第１出力信号が第１論理状態から第２論理状態に遷移されると第２クロック信号を論理ローから論理ハイに立上げる段階、及び前記第２出力信号が第２論理状態から第１論理状態に遷移されると第２クロック信号を論理ハイから論理ローに立下げる段階を具備することを特徴とする遅延同期方法を提供する。
【００１６】
望ましくは、前記第２出力信号を出力する段階は前記第２クロック信号を積分する段階をさらに具備し、前記第２出力信号の出力時間を前記第２クロック信号を積分して出力する信号に応答して変化させる。
【００１７】
また、前記他の目的を達成するために本発明は、第１クロック信号を入力する段階、前記第１クロック信号を第１所定時間だけ遅延させて第１出力信号を出力する段階、前記第１クロック信号を第２所定時間だけ遅延させて第２出力信号を出力する段階、前記第１出力信号が第１論理状態から第２論理状態に遷移されると第２クロック信号を論理ローから論理ハイに立上げる段階、及び前記第２出力信号が第２論理状態から第１論理状態に遷移されると前記第２クロック信号を論理ハイから論理ローに立下げる段階を具備し、前記第１出力信号の出力時間が一定であれば前記第２出力信号の出力時間が可変され、前記第１出力信号の出力時間が可変されると前記第２出力信号の出力時間は一定であることを特徴とする遅延同期方法を提供する。
【００１８】
望ましくは、前記第１及び第２出力信号を出力する段階は各々前記第２クロック信号を積分する段階をさらに具備し、前記第１及び第２出力信号の出力時間を前記第２クロック信号を積分して出力する信号に応答して選択的に変化させる。
【００１９】
【実施例】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００２０】
以下、添付した図面に基づき本発明を詳しく説明する。図面において、同一な参照番号は同一な構成要素を示す。
【００２１】
図２は本発明の第１実施例に係る遅延同期ループ回路２０１を示すブロック図である。図２を参照すれば、遅延同期ループ回路２０１は遅延部２１１、出力信号発生部２２１及び積分器２３１を具備する。
【００２２】
遅延部２１１は入力される第１クロック信号Clk_extを一定時間に遅延させて第１出力信号INCDを生成するとともに、第１クロック信号Clk_extを可変な時間遅延させて第２出力信号INVDを生じる。第１クロック信号Clk_extとしては外部から入力される外部クロック信号を用いる。
【００２３】
遅延部２１１は第１及び第２遅延器２４１、２４２を具備する。第１遅延器２４１は第１クロック信号Clk_extを一定時間だけ遅延させて第１出力信号INCDを出力する。すなわち、第１クロック信号Clk_extが論理ローから論理ハイに立上った後、一定時間が経ってから第１出力信号INCDが論理ローから論理ハイに立上る。遅延する一定時間は遅延同期ループ回路２０１の設計時に設計者により所定の値に設定される。
【００２４】
第２遅延器２４２は第１クロック信号Clk_extと制御信号Vcを入力とし、第２出力信号INVDを出力する。第２遅延器２４２は制御信号Vcの電圧レベルによって定まる時間、第１クロック信号Clk_extを遅延させ、遅延された信号を第２出力信号INVDとして出力する。例えば、制御信号Vcの電圧レベルが高ければ、第２遅延器の遅延時間は小さくなり、第１クロック信号Clk_extが論理ローから論理ハイに立上った後、第２出力信号INVDが論理ローから論理ハイに立上るのにかかる時間は短縮され、制御信号Vcの電圧レベルが低ければ、第２遅延器の遅延時間は大きくなり、第１クロック信号Clk_extが論理ローから論理ハイに立上った後、第２出力信号INVDが論理ローから論理ハイに立上るのにかかる時間は延びる。このように第２遅延器２４２は第１クロック信号Clk_extを可変時間遅延させる可変遅延器の役割をする。
【００２５】
出力信号発生部２２１は第１及び第２出力信号INCD、INVDを入力として第２クロック信号Clk_intを出力する。第２出力信号Clk_intは第１出力信号INCDが第１論理状態から第２論理状態に遷移すると立上り、第２出力信号INVDが第２論理状態から第１論理状態に遷移すると立下る。第２クロック信号は半導体装置、特にラムバスDRAM半導体装置の内部クロック信号として多用される。
【００２６】
出力信号発生部２２１は第１パルス発生器２５１、第２パルス発生器２５２、インバータ２７１及びフリップフロップ２６１を具備する。
【００２７】
第１パルス発生器２５１は第１出力信号INCDに応答して第１パルス信号PUL１を出力する。すなわち、第１出力信号INCDが第１論理状態から第２論理状態へ遷移する度に、例えば、論理ローから論理ハイに立上る度に第１パルス発生器２５１は第１パルス信号PUL１を出力する。第２出力信号INVDはインバータ２７１により反転されて第２パルス発生器２５２に入力される。第２パルス発生器２５２は第１パルス発生器２５１と同一な動作を行うパルス発生器を具備する。したがって、第２パルス発生器２５２は反転された第２出力信号INVDBが第２論理状態から第２１論理状態へ遷移する度に、例えば、論理ハイから論理ローに立下る度に第２パルス信号PUL２を出力する。
【００２８】
フリップフロップ２６１は第１及び第２パルス信号PUL１、PUL２を入力とし、第２クロック信号Clk_intを出力する。すなわち、フリップフロップ２６１は第１パルス信号PUL１に応答して第２クロック信号Clk_intを論理ローから論理ハイに立上げ、第２パルス信号PUL２に応答して第２クロック信号Clk_intを論理ハイから論理ローに立下げる。フリップフロップ２６１としては多様なフリップフロップが使用でき、ここではRSフリップフロップを例として説明する。したがって、第１パルス発生器２５１はRSフリップフロップ２６１のセット端子Sに連結され、第２パルス発生器２５２はRSフリップフロップ２６１のリセット端子Rに連結される。
【００２９】
積分器２３１は第２クロック信号Clk_intを入力とし、制御信号Vcを出力する。制御信号Vcの電圧レベルは第２クロック信号Clk_intのデューティサイクルが短ければ低まり、第２クロック信号Clk_intのデューティサイクルが長ければ高まる。
【００３０】
図３Ａは第１クロック信号Clk_extのデューティサイクルが５０%より短い時、図２に示す遅延同期ループ回路２０１によってデューティサイクルが５０%に補正されると同時に遅延同期される様子を説明する信号のタイミング図である。図３Ａを参照すれば、第１クロック信号Clk_extの論理ハイ区間t１が論理ロー区間t２より短い。すなわち、第１クロック信号Clk_extのデューティサイクルが５０%より短い。図３Ａに基づいて図２に示された遅延同期ループ回路の動作を説明する。
【００３１】
まず、デューティサイクルが５０%より短い第１クロック信号Clk_extが遅延部２１１に入力されると、第１所定時間t３が経過した後に第１及び第２遅延器２４１、２４２から第１及び第２出力信号INCD、INVDが出力される。なお、本実施例において、第１及び第２遅延器２４１、２４２の動作開始時の遅延時間は等しく設定されているものとする。第１パルス発生器２５１は第１出力信号INCDの立上りエッジに同期して第１パルス信号PUL１を出力する。第２パルス発生器２５２は第２出力信号INVDの反転信号INVDBの立上りエッジに同期されて第２パルス信号PUL２を出力する。第１パルス信号PUL１が入力されるとフリップフロップ２６１は第２クロック信号Clk_intを論理ローから論理ハイに立上げ、第２パルス信号PUL２が入力されるとフリップフロップ２６１は第２クロック信号Clk_intを論理ハイから論理ローに立下げる。この際、生じた第２クロック信号Clk_intのデューティサイクルは第１クロック信号Clk-extのように５０%より短い。
【００３２】
次いで、積分器２３１は第２クロック信号Clk_intを入力として制御信号Vcを生成し、第２遅延器２４２に提供する。この際、第２クロック信号Clk_intのデューティサイクルが５０%より短いために、制御信号Vcの電圧レベルは低くなる。この状態で第１クロック信号Clk_extが論理ローから論理ハイに立上ると、第２遅延器２４２は制御信号Vcの電圧レベルが低いために第２出力信号INVDが論理ローから論理ハイに立上る時間を初期状態(t3)より第２所定時間t４だけさらに遅延させる。そうすると、第２パルス発生器２５２から出力される第２パルス信号PUL２も同様に初期時より第２所定時間t４だけさらに遅延されて出力される。従って、積分器２３１の出力する制御信号Vcの変化量と、対応する第２遅延器２４２の遅延変化量を適切に設定することにより、第１パルス信号PUL１と第２パルス信号PUL２との時間間隔は同一にすることができる。フリップフロップ２６１は第１パルス信号PUL１の立上りエッジと第２パルス信号PUL２の立上りエッジに同期されて第２クロック信号Clk_intを出力するので、第２クロック信号Clk_intのデューティサイクルは５０%に補正されて出力される。
【００３３】
このように、第１クロック信号Clk_extのデューティサイクルが短いほど積分器２３１から出力される制御信号Vcの電圧レベルが低くなり、これによって第２出力信号INVDの立上りエッジの発生時間も遅延されるので、結局第２クロック信号Clk_intのデューティサイクルは５０%に補正される。また、第２クロック信号Clk_intは第１クロック信号Clk_extより一定時間だけ先に生じる。
【００３４】
図３Ｂは第１クロック信号Clk_extのデューティサイクルが５０%より長い時、図２に示す遅延同期ループ回路２０１によってデューティサイクルが５０%に補正されると同時に遅延同期される様子を説明する信号のタイミング図である。図３Ｂを参照すれば、第１クロック信号Clk_extの論理ハイ区間t１１が論理ロー区間t１２より長い。すなわち、第１クロック信号Clk_extのデューティサイクルが５０%より長い。図３Ｂを参照して図２に示された遅延同期ループの回路２０１の動作を説明する。
【００３５】
まず、デューティサイクルが５０%より長い第１クロック信号Clk_extが遅延部２１１に入力されると、第１所定時間t３が経過した後に第１及び第２遅延器２４１、２４２から第１及び第２出力信号INCD、INVDが出力される。第１パルス発生器２５１は第１出力信号INCDの立上りエッジに同期して第１パルス信号PUL１を出力し、第２パルス発生器２５２は第２出力信号INVDの反転信号INVDBの立上りエッジに同期して第２パルス信号PUL２を出力する。第１パルス信号PUL１が入力されるとフリップフロップ２６１は第２クロック信号Clk_intを論理ローから論理ハイに立上げ、第２パルス信号PUL２が入力されるとフリップフロップ２６１は第２クロック信号Clk_intを論理ハイから論理ローに立下げる。この際、生じた第２クロック信号Clk_intのデューティサイクルは第１クロック信号Clk-extのように５０%より長い。
【００３６】
第２クロック信号Clk_intのデューティサイクルが５０%より長いために、積分器２３１が第２遅延器２４２に出力する制御信号Vcの電圧レベルは高くなる。この状態で第１クロック信号Clk_extが論理ローから論理ハイに立上ると第２遅延器２４２は第２出力信号INVDが論理ローから論理ハイに立上る時間を初期状態(t３)より第３所定時間t５だけ早めて出力する。そうすると、第２パルス発生器２５２から出力される第２パルス信号PUL２も同様に初期時より第３所定時間t５だけさらに早く出力される。従って、積分器２３１の出力する制御信号Vcの変化量と、対応する第２遅延器２４２の遅延変化量を適切に設定することにより、第１パルス信号PUL１と第２パルス信号PUL２の時間間隔は同一にすることができる。したがって、フリップフロップ２６１から出力される第２クロック信号Clk_intのデューティサイクルは５０%に補正されて出力される。
【００３７】
このように、第１クロック信号Clk_extのデューティサイクルが長いほど積分器２３１から出力される制御信号Vcの電圧レベルが高まり、これによって第２出力信号INVDの立上りエッジの発生時間も繰り上げられるので、結局、第２クロック信号Clk_intのデューティサイクルは５０%に補正される。しかも、第２クロック信号Clk_intは第１クロック信号Clk_extより一定時間だけ先立って生じる。
【００３８】
図４は本発明の第２実施例に係る遅延同期ループ回路４０１のブロック図である。図４を参照すれば、遅延同期ループ回路４０１は遅延部４１１、出力信号発生部４２１及び積分器４３１を具備する。
【００３９】
遅延部４１１は入力される第１クロック信号Clk_extを所定時間だけ遅延させて第１及び第２出力信号INCD１、INVD１を出力する。すなわち、遅延部４１１は第１クロック信号Clk_extが入力された後、第１及び第２出力信号INCD１、INVD１が出力される時間を選択的に可変させる。遅延部４１１は第１及び第２遅延器４４１、４４２及び第１及び第２マルチプレクサ４８１、４８２を具備する。
【００４０】
第１及び第２マルチプレクサ４８１、４８２は各々基準信号Vrefと積分器４３１から出力される制御信号Vc１を入力し、選択信号selに応答して基準信号Vrefと制御信号Vc１のうち何れか１つを信号P１として出力する。第２マルチプレクサ４８２の入力端にはインバータ４７２が接続されるので、第１マルチプレクサ４８１と第２マルチプレクサ４８２に入力される選択信号selの電圧レベルは反対となる。例えば、第１マルチプレクサ４８１に入力される選択信号selの電圧レベルが論理ローならば第２マルチプレクサ４８２に入力される選択信号selの電圧レベルは論理ハイとなる。したがって、第１マルチプレクサ４８１から基準信号vrefが出力されると第２マルチプレクサ４８２からは制御信号Vc１が出力され、第１マルチプレクサ４８１から制御信号Vc１が出力されると第２マルチプレクサ４８２からは基準信号Vrefが出力される。基準信号Vrefの電圧レベルは遅延同期ループ回路に供給される電源電圧Vccの半分に設定するのが望ましい。
【００４１】
第１及び第２遅延器４４１、４４２のうち基準信号Vrefが入力される遅延器は第１クロック信号Clk_extを一定時間遅延させ、制御信号Vc１が入力される遅延器は第１クロック信号Clk_extを制御信号Vc１に応じて変化する時間遅延させる。すなわち、第１遅延器４４１が第１クロック信号Clk_extを一定に遅延させれば第２遅延器４４２は第１クロック信号Clk_extを可変的に遅延させ、第１遅延器４４１が第１クロック信号Clk_extを可変的に遅延させれば第２遅延器４４２は第１クロック信号Clk_extを一定に遅延させる。第１遅延器４４１から出力される第１出力信号INCD１は第１パルス発生器４５１に入力され、第２遅延器４４２から出力される第２出力信号INVD１は第２パルス発生器４５２に入力される。
【００４２】
出力信号発生部４２１から第２クロック信号Clk_intが出力される。出力信号発生部４２１は第１パルス発生器４５１、第２パルス発生器４５２及びフリップフロップ４６１を具備する。出力信号発生部４２１と積分器４３１の構造及び動作は、図２に示された出力信号発生部２２１及び積分器２３１と類似しているためにその説明を略す。
【００４３】
第２遅延器４４２への制御信号Vc１の入力時、第１遅延器４４１への基準信号Vrefの入力時の信号のタイミング図は図３Ａ及び図３Ｂのようである。第１遅延器４４１に制御信号Vc１が入力され、第２遅延器４４２に基準信号Vrefが入力される場合、第２遅延器４４２は第１クロック信号Clk_extを一定に遅延させ、第１遅延器４４１は積分器４３１から出力される制御信号Vc１に応答して第１クロック信号Clk_extを可変的に遅延させる。このように、本実施例においては、第２パルス信号PUL１２の発生時点を固定し、第１パルス信号PUL１１の発生時点を調整することにより、第１クロック信号Clk_extのデューティサイクルが５０%より長いか短い場合にフリップフロップ４６１から出力される第２クロック信号Clk_intのデューティサイクルを５０%に補正することも可能である。
【００４４】
前述したように、第１及び第２遅延器４４１、４４２は必要に応じて第１クロック信号Clk_extを可変的に遅延させるために第１クロック信号Clk_extのデューティサイクルが５０%より長いか短い場合に遅延同期ループ回路４０１はこれを５０%に補正して出力しうる。
【００４５】
図５は前記図２に示された第２遅延器２４２及び図４に示された第１及び第２遅延器４４１、４４２のうち何れか１つを示す回路図である。図５を参照すれば、遅延器５０１は第１クロック信号Clk_extと信号P１を入力とし、出力信号INDを出力する。出力信号INDは図２の第２出力信号INVD、あるいは図４の第１または第２出力信号INCD１、INVD１のうち何れか１つである。遅延器５０１が図４の第１または第２遅延器４４１、４４２のうち何れか１つとして使われる場合、遅延器５０１は可変遅延器として動作することになる。
【００４６】
遅延器５０１はNMOSトランジスタMN１乃至MN４、PMOSトランジスタMP１乃至MP３、インバータINV１、INV２、抵抗R１及びキャパシタC１を具備する。PMOSトランジスタMP１、MP２とNMOSトランジスタMN２、MN３は各々電流ミラーを形成する。信号P１の電圧レベルがNMOSトランジスタMN１のスレショルド電圧より高い状態から徐々に増加すれば抵抗R１を通じて流れる電流は増加する。これにより、PMOSトランジスタMP１、MP２で構成された電流ミラーによりNMOSトランジスタMN２に流れる電流が増加し、NMOSトランジスタMN２、MN３で構成された電流ミラーによりNMOSトランジスタMN３を通じて流れる電流が増加する。この状態で、第１クロック信号Clk_extが論理ローから論理ハイに立上ればNMOSトランジスタMN３を通じて接地端GNDに流れるインバータINV１のプルダウン(pull-down)電流が急激に増加してロードN１の電圧レベルは接地電圧レベルへ急激に低下する。ロードN１の電圧レベルが低まるとインバータINV２により出力信号INDは論理ハイとなる。
【００４７】
ここで、信号P１の電圧レベルが高まるとロードN１の放電時間が速くなって出力信号INDの出力時間が速くなり、信号P１の電圧レベルが低まるとロードN１の放電時間が遅くなって出力信号INDの出力時間が遅くなる。このように、信号P１の電圧レベルによって出力信号INDの出力時間が調整される。
【００４８】
インバータINV２とNMOSトランジスタMN４はラッチを形成するので出力信号INDの電圧レベルは論理ハイまたは論理ローに保ち続けられる。また、ロードN１の電圧が論理ハイから論理ローに遷移される傾斜が緩慢な際に、高い周波数を有する第１クロック信号Clk_extに対してインバータINV１の出力信号がフルスウィングできない場合が生じることを防止するため、ロードN１の電圧レベルがインバータINV２のスレショルド電圧より低くなるとNMOSトランジスタMN４は直ちにロードN１を放電させる役割をする。PMOSトランジスタMP３とキャパシタC１がロードN１電圧の放電時にその放電速度を速くすることによって出力信号INDのスイッチングタイムが速くなる。
【００４９】
遅延同期ループ回路２０１、４０１は半導体装置、特にラムバスDRAM半導体装置に多用される。
【００５０】
【発明の効果】
前述したように本発明によれば、遅延同期ループ回路２０１、４０１がデューティサイクル補正機能を有することによってデューティサイクル補正器を別に備える時に比べてその同期時間が大幅に短縮され、かつ第２クロック信号Clk-intに含まれるジッタも大幅に減少される。
【００５１】
図面と明細書において最適の実施例が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するために使われたものに過ぎず、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならこれより多様な変形及び均等な他実施例が可能なのを理解しうる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によってのみ決まるべきである。
【図面の簡単な説明】
【図１】従来のデューティサイクル補正器及び遅延同期ループ回路のブロック図である。
【図２】本発明の第１実施例に係る遅延同期ループ回路のブロック図である。
【図３Ａ】第１クロック信号のデューティサイクルが５０%より短い場合のデューティ補正及び遅延同期の過程を示すタイミングチャートである。
【図３Ｂ】図３Ｂは第１クロック信号のデューティサイクルが５０%より長い場合のデューティ補正及び遅延同期の過程を示すタイミングチャートである。
【図４】本発明の第２実施例に係る遅延同期ループのブロック図である。
【図５】図２の第２遅延器及び図４の第１及び第２遅延器のうち何れか１つを示す回路図である。
【符号の説明】
２０１ 遅延同期ループ回路
２１１ 遅延部
２２１ 出力信号発生部
２３１ 積分器
Claims (10)
- 第１クロック信号を入力とし、第２クロック信号を出力とする遅延同期ループ回路において、
入力される前記第１クロック信号を所定時間だけ遅延させて第１及び第２出力信号を生成し、外部からの選択信号に応答して選択された前記第１及び第２出力信号の何れか一方の出力時間を選択的に可変させる遅延部と、
前記第１出力信号が第１論理状態から第２論理状態に遷移されると立上り、前記第２出力信号が第２論理状態から第１論理状態に遷移されると立下る前記第２クロック信号を出力する出力信号発生部とを具備することを特徴とする遅延同期ループ回路。 - 前記遅延同期ループ回路は前記第２クロック信号を積分する積分器をさらに具備し、
前記遅延部は前記積分器の出力信号に応答し、前記外部からの選択信号に応答して選択された前記第１及び第２出力信号の何れか一方の出力時間を選択的に可変することを特徴とする請求項１に記載の遅延同期ループ回路。 - 前記第１出力信号の第１論理状態は論理ローであり、
前記第１出力信号の第２論理状態は論理ハイであることを特徴とする請求項１に記載の遅延同期ループ回路。 - 前記第２出力信号の第１論理状態は論理ハイであり、前記第１出力信号の第２論理状態は論理ローであることを特徴とする請求項１に記載の遅延同期ループ回路。
- 前記遅延部は、
基準電圧と制御信号とが入力され、前記選択信号に応答して前記基準電圧と前記制御信号のうち何れか１つを選択して出力する第１マルチプレクサと、
前記第１マルチプレクサの出力に応答して、入力される前記第１クロック信号の遅延時間を調整して前記第１出力信号を生成する第１遅延器と、
前記基準電圧と前記制御信号とが入力され、前記選択信号の反転信号に応答して前記基準電圧と前記制御信号のうち何れか１つを選択して出力する第２マルチプレクサと、
前記第２マルチプレクサの出力に応答して、前記第１クロック信号の遅延時間を調整して前記第２出力信号を生成する第２遅延器とを具備することを特徴とする請求項１に記載の遅延同期ループ回路。 - 前記出力信号発生部は、
前記第１出力信号が第１論理状態から第２論理状態に遷移されると第１パルス信号を出力する第１パルス信号発生器と、
前記第２出力信号が第２論理状態から第１論理状態に遷移されると第２パルス信号を出力する第２パルス信号発生器と、
前記第１パルス信号に応答して立上り、前記第２パルス信号に応答して立下る前記第２クロック信号を生じるフリップフロップとを具備することを特徴とする請求項１に記載の遅延同期ループ回路。 - 前記第１遅延器は前記第１マルチプレクサが前記基準電圧を出力すれば前記第１クロック信号を一定量遅延させ、
前記第２マルチプレクサが前記制御信号を出力すれば前記第１クロック信号を可変量遅延させることを特徴とする請求項５に記載の遅延同期ループ回路。 - 前記基準電圧は前記遅延同期ループ回路の電源電圧の半分であることを特徴とする請求項５に記載の遅延同期ループ回路。
- 第１クロック信号を入力し、第２クロック信号を出力する遅延同期方法であって、前記第１クロック信号を入力する段階と、
前記第１クロック信号を第１所定時間だけ遅延させて第１出力信号を生成する段階と、
前記第１クロック信号を第２所定時間だけ遅延させて第２出力信号を生成する段階と、
前記第１出力信号が第１論理状態から第２論理状態に遷移されると前記第２クロック信号を論理ローから論理ハイに立上げる段階と、
前記第２出力信号が第２論理状態から第１論理状態に遷移されると前記第２クロック信号を論理ハイから論理ローに立下げる段階とを具備し、
外部からの選択信号に応答して、前記第１出力信号の出力時間が一定であれば前記第２出力信号の出力時間が可変とされ、前記第１出力信号の出力時間が可変とされると前記第２出力信号の出力時間は一定とされることを特徴とする遅延同期方法。 - 前記第１及び第２出力信号を生じる段階は各々前記第２クロック信号を積分する段階をさらに具備し、
前記外部からの選択信号に応答して、前記第１及び第２出力信号の何れか一方の出力時間を前記第２クロック信号を積分して生じる信号に応答して選択的に変化させることを特徴とする請求項９に記載の遅延同期方法。
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| US6882196B2 (en) * | 2002-07-18 | 2005-04-19 | Sun Microsystems, Inc. | Duty cycle corrector |
| US6967514B2 (en) * | 2002-10-21 | 2005-11-22 | Rambus, Inc. | Method and apparatus for digital duty cycle adjustment |
| EP1416633B1 (en) | 2002-10-28 | 2012-12-05 | Rosemount Tank Radar AB | Circuit and method for generation of trigger signals |
| US7039079B2 (en) * | 2003-03-14 | 2006-05-02 | Coherent, Inc. | Pulsed CO2 laser including an optical damage resistant electro-optical switching arrangement |
| US8408077B2 (en) * | 2003-09-22 | 2013-04-02 | Brother International Corporation | Method and apparatus for sensing applied forces |
| KR100553833B1 (ko) * | 2003-12-24 | 2006-02-24 | 삼성전자주식회사 | 지연동기회로의 인버젼 제어회로 및 방법과, 이를 이용한지연동기회로 및 반도체 메모리 장치 |
| KR100532498B1 (ko) * | 2004-01-28 | 2005-11-30 | 삼성전자주식회사 | 오실레이터와 카운터를 이용하는 지연 동기 회로 및 클럭동기 방법 |
| US7019574B2 (en) * | 2004-01-29 | 2006-03-28 | Schroedinger Karl | Circuit and method for correction of the duty cycle value of a digital data signal |
| US7005904B2 (en) * | 2004-04-30 | 2006-02-28 | Infineon Technologies Ag | Duty cycle correction |
| KR100593451B1 (ko) * | 2005-01-07 | 2006-06-28 | 삼성전자주식회사 | 데이터 출력 드라이버 및 이를 구비한 반도체 메모리 장치 |
| US7428284B2 (en) * | 2005-03-14 | 2008-09-23 | Micron Technology, Inc. | Phase detector and method providing rapid locking of delay-lock loops |
| KR100649881B1 (ko) * | 2005-06-02 | 2006-11-27 | 삼성전자주식회사 | 클락 신호들을 동기시키기 위한 반도체 장치 및 클락신호들을 동기시키는 방법 |
| US7279946B2 (en) * | 2005-08-30 | 2007-10-09 | Infineon Technologies Ag | Clock controller with integrated DLL and DCC |
| US7227809B2 (en) * | 2005-10-14 | 2007-06-05 | Micron Technology, Inc. | Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration |
| JP2007116416A (ja) * | 2005-10-20 | 2007-05-10 | Matsushita Electric Ind Co Ltd | 信号伝送回路 |
| US7317343B1 (en) * | 2005-10-25 | 2008-01-08 | Lattice Semiconductor Corporation | Pulse-generation circuit with multi-delay block and set-reset latches |
| US7423465B2 (en) * | 2006-01-27 | 2008-09-09 | Micron Technology, Inc. | Duty cycle error calculation circuit for a clock generator having a delay locked loop and duty cycle correction circuit |
| US8073890B2 (en) | 2006-02-22 | 2011-12-06 | Micron Technology, Inc. | Continuous high-frequency event filter |
| JP5143370B2 (ja) * | 2006-03-23 | 2013-02-13 | 富士通セミコンダクター株式会社 | 遅延制御回路 |
| KR100861919B1 (ko) * | 2006-07-18 | 2008-10-09 | 삼성전자주식회사 | 다 위상 신호 발생기 및 그 방법 |
| JP2008042501A (ja) * | 2006-08-04 | 2008-02-21 | Nippon Telegr & Teleph Corp <Ntt> | 電子回路装置 |
| KR100817081B1 (ko) | 2007-01-11 | 2008-03-26 | 삼성전자주식회사 | 동기 실패를 방지하는 장치 및 그에 따른 지연 동기 루프 |
| US7592844B2 (en) * | 2007-01-19 | 2009-09-22 | Power Integrations, Inc. | Comparator with complementary differential input stages |
| KR100857436B1 (ko) | 2007-01-24 | 2008-09-10 | 주식회사 하이닉스반도체 | Ｄｌｌ 회로 및 그 제어 방법 |
| JP2009005029A (ja) * | 2007-06-20 | 2009-01-08 | Nippon Telegr & Teleph Corp <Ntt> | 電子回路装置 |
| US7839194B2 (en) * | 2007-11-21 | 2010-11-23 | Rambus Inc. | Clock circuitry for generating multiple clocks with time-multiplexed duty cycle adjustment |
| KR100930404B1 (ko) * | 2007-12-10 | 2009-12-08 | 주식회사 하이닉스반도체 | Ｄｌｌ 회로 및 그 제어 방법 |
| US7936199B2 (en) * | 2008-02-06 | 2011-05-03 | Micron Technology, Inc. | Apparatus and method for external to internal clock generation |
| US8466700B2 (en) * | 2009-03-18 | 2013-06-18 | Infineon Technologies Ag | System that measures characteristics of output signal |
| US7839195B1 (en) * | 2009-06-03 | 2010-11-23 | Honeywell International Inc. | Automatic control of clock duty cycle |
| JP5440038B2 (ja) * | 2009-09-02 | 2014-03-12 | 日本電気株式会社 | 電源インタフェース、受信回路、集積回路、及び信号伝送方法 |
| US8624647B2 (en) * | 2010-01-19 | 2014-01-07 | Altera Corporation | Duty cycle correction circuit for memory interfaces in integrated circuits |
| JP5486354B2 (ja) * | 2010-03-08 | 2014-05-07 | ラピスセミコンダクタ株式会社 | データ伝送回路 |
| US8471617B2 (en) * | 2010-06-17 | 2013-06-25 | Hynix Semiconductor Inc. | Duty cycle correction in a delay-locked loop |
| WO2013089744A1 (en) * | 2011-12-15 | 2013-06-20 | Intel Corporation | Apparatus, system, and method for re-synthesizing a clock signal |
| US9876491B2 (en) | 2011-12-15 | 2018-01-23 | Intel Corporation | Apparatus, system, and method for re-synthesizing a clock signal |
| CN104467760B (zh) * | 2013-09-13 | 2017-12-29 | 联想(北京)有限公司 | 一种控制方法及电子设备 |
| KR102240275B1 (ko) * | 2014-12-01 | 2021-04-14 | 삼성전자주식회사 | 지연 고정 루프 및 이를 포함하는 메모리 장치 |
| US9742386B2 (en) * | 2015-12-15 | 2017-08-22 | Apple Inc. | Efficient duty-cycle balanced clock generation circuit for single and multiple-phase clock signals |
| US10276229B2 (en) * | 2017-08-23 | 2019-04-30 | Teradyne, Inc. | Adjusting signal timing |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3818373A (en) * | 1973-01-08 | 1974-06-18 | Gen Electric | Single pockels cell double pulsing scheme |
| JPS57186989A (en) * | 1981-05-12 | 1982-11-17 | Toshiba Corp | Commutation control device of current-type inverter |
| JPS5816932U (ja) * | 1981-07-23 | 1983-02-02 | 日本ビクター株式会社 | パルス遅延回路 |
| US5777500A (en) * | 1996-01-16 | 1998-07-07 | Cyrix Corporation | Multiple clock source generation with independently adjustable duty cycles |
| JP3688392B2 (ja) * | 1996-05-31 | 2005-08-24 | 三菱電機株式会社 | 波形整形装置およびクロック供給装置 |
| US5815017A (en) * | 1997-03-03 | 1998-09-29 | Motorola, Inc. | Forced oscillator circuit and method |
| US6130563A (en) * | 1997-09-10 | 2000-10-10 | Integrated Device Technology, Inc. | Output driver circuit for high speed digital signal transmission |
| US6055287A (en) * | 1998-05-26 | 2000-04-25 | Mcewan; Thomas E. | Phase-comparator-less delay locked loop |
| US6100733A (en) * | 1998-06-09 | 2000-08-08 | Siemens Aktiengesellschaft | Clock latency compensation circuit for DDR timing |
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