JP5486354B2 - データ伝送回路 - Google Patents
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Description
イネーブル信号ENBとCLK4は、AND回路63に供給される。AND回路63は、かかる2つの入力信号の論理積をクロックパルスCLK5(第3パルス)として出力する。イネーブル信号ENBは、前段のFF1−1およびFF1−2がCLK3に同期して保持動作を行っているタイミングでCLK5が出力されないようにするための制御信号である。
次に、第1のクロックパルスCLK1と第2のクロックパルスCLK2が競合する場合の第1の例、すなわち、これらのクロックパルスがほぼ同じタイミングで立ち上がる場合の動作について図6に示すフローチャートを参照しつつ説明する。
FF2−1 FF2−2 後段のフリップフロップ
CLK1 第1のクロックパルス
CLK3 第2のクロックパルス
13、14、17、20 遅延素子
Claims (4)
- 入力されるデータを第1のクロックパルスに応じて保持し、保持しているデータを出力する前段のデータ保持回路と、
前記前段のデータ保持回路の出力データを、前記第1のクロックパルスとは非同期の第2のクロックパルスに応じて保持し、保持しているデータを出力する後段のデータ保持回路とを含むデータ伝送回路であって、
前記データ伝送回路は、前記第1のクロックパルスの立ち上りのタイミングで立ち下る制御信号と前記第2のクロックパルスの立ち上りのタイミングで立ち上る入力信号とが入力され、前記第1のクロックパルスのエッジと前記第2のクロックパルスのエッジが異なるタイミングで生じている場合には、前記第2のクロックパルスに同期したパルスを有する信号を前記後段のデータ保持回路に供給し、前記第1のクロックパルスのエッジと前記第2のクロックパルスのエッジが同一のタイミングで生じている場合には、前記第2のクロックパルスを除去した信号を前記後段のデータ保持回路に供給するパルス生成手段を有し、
前記後段のデータ保持回路は、前記パルス生成手段によって生成されたパルスに同期して前記前段のデータ保持回路の出力データを保持することを特徴とするデータ伝送回路。 - 前記パルス生成手段は、
前記第1のクロックパルスのエッジが生じたタイミングで生成され且つ所定のパルス幅を有する第1パルスを生成する手段と、
前記第2のクロックパルスのエッジが生じたタイミングで生成され且つ所定のパルス幅を有する第2パルスを生成する手段と、
前記第1パルスと前記第2パルスが重複して生じる期間においては、信号レベルを低レベルに維持し、前記第1パルスと前記第2パルスが重複して生じていない期間においては、前記第2パルスの信号レベルを有する第3パルスを生成する手段と、
前記第3パルスのエッジが生じたタイミングで生成され且つ所定のパルス幅を有する第4パルスを生成する手段と、を有し、
前記パルス生成手段は、前記第4パルスを前記後段のデータ保持回路に供給することを特徴とする請求項1に記載のデータ伝送回路。 - 前記第4パルスを生成する手段は、前記第3パルスのエッジが生じたタイミングで前記第4パルスを生成するフリップフロップを含むことを特徴とする請求項2に記載のデータ伝送回路。
- 前記パルス生成手段は、データ伝送のタイミングを遅延せしめる遅延素子を含み、
前記第1、第2および第4パルスのパルス幅は、前記遅延素子によって付与される遅延時間によって定められていることを特徴とする請求項2又は3に記載のデータ伝送回路。
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