JP2009043342A - 半導体記憶装置 - Google Patents

Abstract

【課題】クロック信号とデータ信号のタイミングを自動調整する。
【解決手段】タイミング調整インターフェイス１０２の被遅延入力信号ラッチ回路１０６は、入力クロックから生成されたそれぞれ遅延時間の異なる５つの遅延クロックＣＬＫ０〜４で、入力信号を遅延させた被遅延入力信号ＳＩＧをラッチしてラッチ信号ＤＡＴＡ０〜４を出力し、これに基づいてレジスタ１２２から出力されるレジスタ信号ＧＡＴＥ０〜４により、上記被遅延入力信号ラッチ回路１０６が制御される。上記ラッチ信号ＤＡＴＡ０〜４はＯＲ回路１５３に入力され、論理和が確定入力信号ＤＡＴＡとして出力される。
【選択図】図２

Description

本発明は、記憶データがクロック信号に同期して入出力される半導体記憶装置に関するものである。

図１８は、クロックに同期して信号を入出力するクロック同期型半導体記憶装置、及び半導体記憶装置をコントロールする情報処理装置のブロック図である。

半導体記憶装置６００と情報処理装置６０１は、入力信号６０９、クロック６１０、出力データ信号６１２で接続されている。半導体記憶装置６００は、入力信号ラッチ回路６０２、メモリコア６０３で構成され、入力信号ラッチ回路６０２とメモリコア６０３はラッチ信号６０４で接続される。メモリコア６０３は、メモリコア６０３を動作させる為の制御回路、電源回路、デコーダ回路、及び読み出し回路を含んでいる。

入力信号ラッチ回路６０２は、クロック６１０のタイミングで、入力された入力信号６０９をラッチし、ラッチした信号をラッチ信号６０４として出力する。

図１９（ａ）（ｂ）（ｃ）は、図１８記載の回路構成における、入力信号取り込みのタイミングチャートを示している。

図１９（ａ）は、クロックの立ち上がりエッジの前に入力信号が変化する場合の入力信号取り込みのタイミングチャートである。

図１９（ｂ）は、装置の電圧条件、温度条件、または情報処理装置と半導体記憶装置間の配線遅延の変動等によって、入力信号の入力タイミングが、図１９（ａ）記載の入力信号の入力タイミングよりも遅くなり、クロックの立ち上がりエッジの後に入力信号が変化する場合の入力信号取り込みのタイミングチャートである。

図１９（ｃ）は、入力信号の取り込み動作中に、装置の電圧条件、温度条件、または情報処理装置と半導体記憶装置間の配線遅延の変動等によって、入力信号の入力タイミングが変動した場合の入力信号取り込みのタイミングチャートである。

また、入力信号ラッチ回路６０２は、入力されたクロック６１０の立ち上がりエッジで入力信号６０９をラッチする場合を示している。

図１９（ａ）の入力信号取り込みのタイミングチャートの説明をする。

時間Ｔ０１ａで入力信号が“Ｈ”（Ｈｉｇｈレベル）になると、その後のクロックの立ち上がりエッジのタイミングで入力信号ラッチ回路６０２に入力信号の“Ｈ”がラッチされ、ラッチ信号は“Ｈ”となる。

時間Ｔ０２ａで入力信号が“Ｌ”（Ｌｏｗレベル）になると、その後のクロックの立ち上がりエッジのタイミングで入力信号ラッチ回路６０２に入力信号の“Ｌ”がラッチされ、ラッチ信号は“Ｌ”となる。

時間Ｔ０３ａで入力信号が“Ｈ”になると、その後のクロックの立ち上がりエッジのタイミングで入力信号ラッチ回路６０２に入力信号の“Ｈ”がラッチされ、ラッチ信号は“Ｈ”となる。

時間Ｔ０４ａで入力信号が“Ｌ”になると、その後のクロックの立ち上がりエッジのタイミングで入力信号ラッチ回路６０２に入力信号の“Ｌ”がラッチされ、ラッチ信号は“Ｌ”となる。

図１９（ａ）に記載のタイミングでは、入力信号と同じ波形がラッチ信号から出力される。

図１９（ｂ）の入力信号取り込みのタイミングチャートの説明をする。

時間Ｔ０１ｂで入力信号が“Ｈ”になるが、時間Ｔ０１ｂはクロックの立ち上がりエッジのタイミングよりも後である為、入力信号の“Ｈ”はラッチされない。入力信号ラッチ回路６０２は、直前のクロックの立ち上がりエッジのタイミングで、入力信号が“Ｈ”になる前、すなわち“Ｌ”をラッチし、ラッチ信号は“Ｌ”となる。

次に時間Ｔ０２ｂで入力信号が“Ｌ”になるが、時間Ｔ０２ｂはクロックの立ち上がりエッジのタイミングよりも後である為、入力信号の“Ｌ”はラッチされない。入力信号ラッチ回路６０２は、直前のクロックの立ち上がりエッジのタイミングで、入力信号が“Ｌ”になる前、すなわち“Ｈ”をラッチし、ラッチ信号は“Ｈ”となる。

次に時間Ｔ０３ｂで入力信号が“Ｈ”になるが、時間Ｔ０３ｂはクロックの立ち上がりエッジのタイミングよりも後である為、入力信号の“Ｈ”はラッチされない。入力信号ラッチ回路６０２は、直前のクロックの立ち上がりエッジのタイミングで、入力信号が“Ｈ”になる前、すなわち“Ｌ”をラッチし、ラッチ信号は“Ｌ”となる。

次に時間Ｔ０４ｂで入力信号が“Ｌ”になるが、時間Ｔ０４ｂはクロックの立ち上がりエッジのタイミングよりも後である為、入力信号の“Ｌ”はラッチされない。入力信号ラッチ回路６０２は、直前のクロックの立ち上がりエッジのタイミングで、入力信号が“Ｌ”になる前、すなわち“Ｈ”をラッチし、ラッチ信号は“Ｈ”となる。

図１９（ｂ）に記載のタイミングでは、入力信号はクロックの１周期遅れて、ラッチ信号から出力される。

図１９（ｃ）の入力信号取り込みのタイミングチャートの説明をする。

時間Ｔ０１ｃで入力信号が“Ｈ”になると、その後のクロックの立ち上がりエッジのタイミングで入力信号ラッチ回路６０２に入力信号の“Ｈ”がラッチされ、ラッチ信号は“Ｈ”となる。

時間Ｔ０２ｃで入力信号が“Ｌ”になると、その後のクロックの立ち上がりエッジのタイミングで入力信号ラッチ回路６０２に入力信号の“Ｌ”がラッチされ、ラッチ信号は“Ｌ”となる。

次に入力信号の遅延量が増加して、時間Ｔ０３ｃで入力信号が“Ｈ”になった場合、時間Ｔ０３ｃはクロックの立ち上がりエッジのタイミングよりも後であると、入力信号の“Ｈ”はラッチされない。入力信号ラッチ回路６０２は、直前のクロックの立ち上がりエッジのタイミングで、入力信号が“Ｈ”になる前、すなわち“Ｌ”をラッチし、ラッチ信号は“Ｌ”となる。

時間Ｔ０４ｃで入力信号が“Ｌ”になると、その後のクロックの立ち上がりエッジのタイミングで入力信号ラッチ回路６０２に入力信号の“Ｌ”がラッチされ、ラッチ信号は“Ｌ”となる。

図１９（ｃ）に記載のタイミングでは、入力信号の波形形状とラッチ信号の波形形状が異なり、メモリコア６０３には入力信号とは異なった信号が伝わる。

以上の様に、クロックに同期して信号を送受信するメモリシステムにおいて、動作時の電圧条件、温度条件、もしくは信号を送信する装置と信号を受信する装置を接続する配線の配線遅延ばらつき等によって、信号を受信する装置にクロックと信号が入力されるタイミングにずれが生じ、クロックと信号のセットアップ・ホールド時間が満たされなくなったりした場合、誤書き込みや、信号を受信する装置において入力信号の誤判定が発生する。特にクロック周波数が高速である場合、上記入力タイミングを考慮して、信号を受信する装置において入力信号の誤判定が発生しないセットアップ・ホールド時間を設定することなどは困難となる。

そこで、クロック同期式の信号転送において、クロックを遅延させる回路を備え、入力信号を誤判定しないクロック遅延時間を探し出す技術が知られている（例えば、特許文献１参照。）。

また、クロック同期式の信号転送において、クロックと信号を遅らせる回路と、自動タイミング調整を行うタイマー回路を備え、タイマー回路で決められた時間毎に、信号を誤判定しないクロック遅延時間を検出するテストを行う技術も知られている（例えば、特許文献２参照。）。
特開平８−１０２７２９号公報 特開２００１−１５４９０７号公報

しかしながら、上記特許文献１の技術では、遅延条件を設定する為のクロックテストが人手を介して必要であった。また、動作中の電圧・温度条件の変化等によりクロックと信号の入力タイミングが変化し、あらかじめ設定された遅延設定を満足できなくなった場合、対応手段がなく、運用中の動作安定性が十分でないという課題があった。

一方、特許文献２の技術では、遅延条件を設定する為のクロックテストに対し、あらかじめ期待値を格納しておくレジスタが必要であった。また、前記クロックテストを実現する為のシーケンサーと、クロックテストを所定の時間で実行する為のタイマー回路が必要であった。さらに、クロックテストはタイマー回路による所定の時間が来ないと実行されない為、次のクロックテストが開始されるまでの期間で、電圧・温度条件の変化等によりクロックと信号の入力タイミングが変化した場合、正常に信号受信が出来ない可能性があった。

本発明は、かかる点に鑑みてなされたものであり、特にテスト専用の動作を行うことなく、クロック信号とデータ信号のタイミングを調整できるようにすることを目的としている。

上記の課題を解決するため、本発明の第１の例の半導体記憶装置は、
クロックに同期してデータ信号を入出力する半導体記憶装置において、
入力信号を遅延させ、被遅延入力信号を出力する入力信号遅延回路と、
入力クロックを互いに異なる複数種類の遅延時間だけ遅延させて複数の遅延クロックを生成する遅延クロック生成回路と、
前記複数の遅延クロックで、それぞれ前記被遅延入力信号を保持する複数の被遅延入力信号保持回路と、
前記被遅延入力信号保持回路に保持された複数の保持信号に基づいて、被遅延入力信号の取り込みタイミングを示す判定信号を出力する入力信号取り込みタイミング判定回路と、
前記複数の保持信号を１つの信号に集約する保持信号セレクタ回路と、
を備えたことを特徴とする。

これにより、互いに遅延量の異なる複数の遅延クロックのうち、入力信号を誤判定しないタイミングの遅延クロックが自動的に判定される。それゆえ、例えば、複雑なクロックテストシーケンス、クロックと入力信号の位相差を調整する為のシーケンス、及びクロックテストを実現するシーケンサー回路やタイマー回路を必要としないようにすることなどができる。

また、第２の例の半導体記憶装置は、
第１の例の半導体記憶装置であって、
さらに、入力信号取り込みタイミング判定回路から出力される判定信号を所定の時点で保持する判定信号保持回路を備え、
前記判定信号保持回路に保持された判定信号に基づいて、前記複数の被遅延入力信号保持回路が制御されることを特徴とする。

これにより、入力信号を誤判定しないタイミングの遅延クロックを示す判定信号が所定の時点で判定信号保持回路に保持される。

また、第３の例の半導体記憶装置は、
第２の例の半導体記憶装置であって、
さらに、前記判定信号と、所定の設定信号とを選択的に前記判定信号保持回路に保持させる、判定、設定信号セレクタ回路を備えたことを特徴とする。

これにより、任意の設定信号を判定信号保持回路に設定して、任意の遅延クロックを選択することができる。

また、第４の例の半導体記憶装置は、
第１から第３のうち何れか１つの例の半導体記憶装置であって、
入力信号取り込みタイミング判定回路が、被遅延入力信号保持回路に保持された複数の保持信号のうち、互いに最も近い遅延時間の遅延クロックで保持された保持信号どうしを比較することを特徴とする。

これにより、入力信号取り込みタイミング判定回路によって、被遅延入力信号保持回路に保持された複数の保持信号のうち、互いに最も近い遅延時間の遅延クロックで保持された保持信号どうしが比較される。

また、第５の例の半導体記憶装置は、
クロックに同期してデータ信号を入出力する半導体記憶装置において、
入力信号を遅延させ、被遅延入力信号を出力する入力信号遅延回路と、
入力クロックを互いに異なる複数種類の遅延時間だけ遅延させて複数の遅延クロックを生成する遅延クロック生成回路と、
前記複数の遅延クロックで、それぞれ前記被遅延入力信号を保持する複数の被遅延入力信号保持回路と、
所定の時点で前記被遅延入力信号保持回路に保持されている複数の保持信号に基づいて、被遅延入力信号の取り込みタイミングを示す判定信号を出力する入力信号取り込みタイミング判定回路と、
前記複数の保持信号を１つの信号に集約する保持信号セレクタ回路と、
を備え、
前記判定信号に基づいて、前記複数の被遅延入力信号保持回路を制御することを特徴とする。

これにより、所定の時点で被遅延入力信号保持回路に保持されている複数の保持信号に基づいて、互いに遅延量の異なる複数の遅延クロックのうち、入力信号を誤判定しないタイミングの遅延クロックが自動的に判定される。

また、第６の例の半導体記憶装置は、
第５の例の半導体記憶装置であって、
入力信号取り込みタイミング判定回路は、
初期化された後、全ての被遅延入力信号保持回路に保持された保持信号のレベルが同じ間、全ての被遅延入力信号保持回路を活性状態にするとともに、
何れか１つの被遅延入力信号保持回路に保持された保持信号のレベルが他の保持信号と異なった場合に、その後、前記１つの被遅延入力信号保持回路だけを活性状態にする判定信号を出力することを特徴とする。

これにより、所定のリセット動作や、電源立ち上げなどによる初期化によって、入力信号を誤判定しないタイミングの遅延クロックを示す判定信号がリセットされる。

また、第７の例の半導体記憶装置は、
クロックに同期してデータ信号を入出力する半導体記憶装置において、
入力信号を遅延させ、被遅延入力信号を出力する入力信号遅延回路と、
入力クロックを互いに異なる複数種類の遅延時間だけ遅延させて複数の遅延クロックを生成する遅延クロック生成回路と、
前記複数の遅延クロックで、それぞれ前記被遅延入力信号を保持する複数の第１の保持回路と、
前記複数の遅延クロックのうち、最も遅延時間が短い遅延クロックで、それぞれ前記第１の保持回路の保持信号を保持する複数の第２の保持回路と、
前記第１の保持回路の複数の保持信号に基づいて、第２の保持回路から出力される保持信号の伝達を制御するタイミング判定信号を生成し、最も遅延時間が短い遅延クロックで保持する取り込みタイミング判定回路と、
前記タイミング判定回路に保持されたタイミング判定信号に基づいて、第２の保持回路から出力される複数の保持信号の伝達を制御するとともに１つの信号に集約する保持信号セレクタ回路と、
を備えたことを特徴とする。

また、第８の例の半導体記憶装置は、
第７の例の半導体記憶装置であって、
前記第２の保持回路は、遅延時間が最も短い遅延クロックで第１の保持回路の保持信号を保持し、
前記入力信号取り込みタイミング判定回路は、
第１の保持回路の全ての保持信号が同じである場合に、遅延時間が最も短い遅延クロックで第１の保持回路に保持された保持信号を保持する第２の保持回路の保持信号を選択するとともに、
互いに最も近い遅延時間の遅延クロックで第１の保持回路に保持された保持信号どうしの比較に基づいて、他の第２の保持回路の保持信号を選択することを特徴とする。

これらにより、半導体記憶装置が動作中に、入力信号の変化が検知され、入力信号を誤判定しないタイミングの遅延クロックが自動的に判定される。それゆえ、例えば、電源電圧や温度条件の変化等により入力信号とクロックの位相差が変化しても、入力信号を誤判定しないタイミングの遅延クロックを選択させることが容易にできる。

また、第９の例の半導体記憶装置は、
クロックに同期してデータ信号を入出力する半導体記憶装置において、
入力信号を遅延させ、被遅延入力信号を出力する入力信号遅延回路と、
入力クロックから、周期が２倍の倍周期クロックを生成する倍周期クロック生成回路と、
前記倍周期クロックを互いに異なる複数種類の遅延時間だけ遅延させて複数の倍周期遅延クロックを生成する倍周期遅延クロック生成回路と、
前記複数の倍周期遅延クロックの立ち上がりエッジで、それぞれ前記被遅延入力信号を保持する複数の第１の保持回路と、
前記複数の倍周期遅延クロックの立ち下がりエッジで、それぞれ前記被遅延入力信号を保持する複数の第２の保持回路と、
前記複数の倍周期遅延クロックの立ち上がりエッジで、それぞれ前記第１の保持回路の保持信号を保持する複数の第３の保持回路と、
前記複数の倍周期遅延クロックの立ち下がりエッジで、それぞれ前記第２の保持回路の保持信号を保持する複数の第４の保持回路と、
前記第１の保持回路に保持された複数の保持信号に基づいて、第１のタイミング判定信号を生成し、最も遅延時間が短い倍周期遅延クロックの立ち上がりエッジで保持する第１の入力信号取り込みタイミング判定回路と、
前記第２の保持回路に保持された複数の保持信号に基づいて、第２のタイミング判定信号を生成し、最も遅延時間が短い倍周期遅延クロックの立ち下がりエッジで保持する第２の入力信号取り込みタイミング判定回路と、
全ての前記第１の入力信号取り込みタイミング判定回路に保持された第１のタイミング判定信号が同じであるかどうかに応じて、第１の論理判定信号を出力する第１の信号論理判定回路と、
全ての前記第２の入力信号取り込みタイミング判定回路に保持された第２のタイミング判定信号が同じであるかどうかに応じて、第２の論理判定信号を出力する第２の信号論理判定回路と、
前記第１の入力信号取り込みタイミング判定回路に保持された第１のタイミング判定信号、および第１の論理判定信号に基づいて、前記第３の保持回路から出力される保持信号の伝達を制御する複数の第１の保持信号伝達制御回路と、
前記第２の入力信号取り込みタイミング判定回路に保持された第２のタイミング判定信号、および第２の論理判定信号に基づいて、前記第４の保持回路から出力される保持信号の伝達を制御する複数の第２の保持信号伝達制御回路と、
前記最も遅延時間が短い倍周期遅延クロックの立ち上がりエッジで、それぞれ前記第１の保持信号伝達制御回路から出力される信号を保持する複数の第５の保持回路と、
前記最も遅延時間が短い倍周期遅延クロックの立ち下がりエッジで、それぞれ前記第２の保持信号伝達制御回路から出力される信号を保持する複数の第６の保持回路と、
前記複数の倍周期遅延クロックに基づいて、前記第５の保持回路から出力される保持信号、または前記第６の保持回路から出力される保持信号の一方を選択する複数の保持信号セレクタ回路と、
前記複数のセレクタ回路から出力される複数の信号を１つの信号に集約する選択信号セレクタ回路と、
を備えたことを特徴とする。

また、第１０の例の半導体記憶装置は、
第９の例の半導体記憶装置であって、
第１の入力信号取り込みタイミング判定回路が、第１の保持回路に保持された複数の保持信号のうち、互いに最も近い遅延時間の倍周期遅延クロックで保持された保持信号どうしを比較して、第１のタイミング判定信号を生成し、
第２の入力信号取り込みタイミング判定回路が、第２の保持回路に保持された複数の保持信号のうち、互いに最も近い遅延時間の倍周期遅延クロックで保持された保持信号どうしを比較して、第２のタイミング判定信号を生成するとともに、
前記複数の第１の保持信号伝達制御回路のうち、最も遅延時間が短い倍周期遅延クロックで第１の保持回路に保持され、さらに前記第３の保持回路に保持された保持信号の伝達を制御する第１の保持信号伝達制御回路は、前記第１の論理判定信号に基づいて制御される一方、他の第１の保持信号伝達制御回路は、前記第１のタイミング判定信号に基づいて制御され、
前記複数の第２の保持信号伝達制御回路のうち、最も遅延時間が短い倍周期遅延クロックで第２の保持回路に保持され、さらに前記第４の保持回路に保持された保持信号の伝達を制御する第２の保持信号伝達制御回路は、前記第２の論理判定信号に基づいて制御される一方、他の第２の保持信号伝達制御回路は、前記第２のタイミング判定信号に基づいて制御されることを特徴とする。

これらにより、やはり、半導体記憶装置が動作中に、入力信号の変化が検知され、入力信号を誤判定しないタイミングの遅延クロックが自動的に判定される。それゆえ、例えば、電源電圧や温度条件の変化等により入力信号とクロックの位相差が変化しても、入力信号を誤判定しないタイミングの遅延クロックを選択させることが容易にできる。

また、第１１の例の半導体記憶装置は、
第１、第５、および第７のうち何れか１つの例の半導体記憶装置であって、さらに、
前記入力信号取り込みタイミング判定回路から出力される判定信号に基づいて、入力信号とクロックの位相差を検知する位相差検知回路と、
検知された位相差に基づいて、出力データ信号の出力タイミングを調整する出力信号タイミング調整回路と、
を備えたことを特徴とする。

また、第１２の例の半導体記憶装置は、
第９の例の半導体記憶装置であって、さらに、
倍周期遅延クロックに基づいて、
第１の入力信号取り込みタイミング判定回路から出力される第１のタイミング判定信号と、第１の論理判定信号と、または
第２の入力信号取り込みタイミング判定回路から出力される第２のタイミング判定信号と、第２の論理判定信号との一方を選択する判定信号セレクタ回路と、
前記判定信号セレクタ回路から出力される信号に基づいて、入力信号とクロックの位相差を検知する位相差検知回路と、
検知された位相差に基づいて、出力データ信号の出力タイミングを調整する出力信号タイミング調整回路と、
を備えたことを特徴とする。

これらにより、入力信号とクロックの位相差が検知され、入力信号とクロックの位相差分のタイミングが調整された出力信号が出力される。

また、本発明の例のメモリシステムは、
第１１、および第１２のうち何れか１つの例の半導体記憶装置と、
前記半導体記憶装置と共通のクロックに応じて動作し、前記半導体記憶装置に対して記憶データを入出力する情報処理装置と、
を備えたことを特徴とする。

これにより、入力信号とクロックの位相差が検知され、入力信号とクロックの位相差分のタイミングが調整された出力信号が出力され、情報処理装置がクロックに対し誤判定しないタイミングで半導体記憶装置からの信号を受信させることが容易になる。それゆえ、例えば、情報処理装置において信号取り込みタイミング調整用の回路を必要としないようにして回路面積を縮小することなどができる。

本発明によれば、特にテスト専用の動作を行うことなく、クロック信号とデータ信号のタイミングを調整できるようにすることができる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については適宜同一の符号を付して説明を省略する。

《発明の実施形態１》
図１は、本発明の実施形態１の半導体記憶装置１００の要部の構成を示すブロック図である。

半導体記憶装置１００と、この半導体記憶装置１００をコントロールする情報処理装置１０１とは、入力信号１０９、クロック１１０、出力データ信号１１２で接続されている。半導体記憶装置１００は、タイミング調整インターフェイス１０２、メモリコア１０３で構成されている。タイミング調整インターフェイス１０２とメモリコア１０３は、確定入力信号１１１、レジスタ変更制御信号１２０、レジスタリセット信号１２４、レジスタ設定信号１１７、及びレジスタ入力選択信号１２３で接続される。レジスタ変更制御信号１２０、レジスタ入力選択信号１２３、及びレジスタリセット信号１２４はメモリコア１０３の制御回路から出力される信号であり、レジスタ設定信号１１７は、メモリコア１０３の制御回路から出力される信号であってもよく、またメモリコア１０３から読み出される記憶データであってもよい。

また、レジスタリセット信号１２４は検査時にテスターから決まったタイミングでアクティブにできる信号である。

メモリコア１０３は、メモリコア１０３を動作させる為の制御回路、電源回路、デコーダ回路、及び読み出し回路を含んでいる。

タイミング調整インターフェイス１０２は、入力信号遅延回路１０４、遅延クロック生成回路１０５、被遅延入力信号ラッチ回路１０６、入力信号取り込みタイミング判定回路１０７、ラッチ信号セレクタ回路１０８、レジスタ入力信号セレクタ回路１２１、レジスタ１２２で構成される。

上記入力信号遅延回路１０４は、入力信号１０９を遅延させ、被遅延入力信号１１３を出力し、被遅延入力信号ラッチ回路１０６に伝える。

遅延クロック生成回路１０５は、入力されたクロック１１０を遅延させ、それぞれ遅延量が異なるｎ（ｎ：整数）個の遅延クロック１１４を出力し、被遅延入力信号ラッチ回路１０６に伝える。遅延クロック１１４の最大、最小遅延の差は、入力されるクロック１１０の周期以下に設定され、通常は、できるだけ長く（例えば上記周期に等しく）設定されるのが好ましい。

被遅延入力信号ラッチ回路１０６は、被遅延入力信号１１３をｎ個の遅延クロック１１４でラッチし、ｎ個のラッチ信号１１５を、それぞれラッチ信号セレクタ回路１０８、及び入力信号取り込みタイミング判定回路１０７に出力する。上記遅延クロック１１４による被遅延入力信号１１３のラッチ動作は、後述するようにレジスタ１２２からのレジスタ信号１１９によって制御される。

入力信号取り込みタイミング判定回路１０７は、ラッチ信号１１５をそれぞれ比較する事で判定信号１１６を出力する。判定信号１１６はレジスタ入力信号セレクタ回路１２１に入力される。

レジスタ入力信号セレクタ回路１２１は、レジスタ入力選択信号１２３により、判定信号１１６もしくはレジスタ設定信号１１７のいずれかを選択し、レジスタ入力信号１１８を出力する。レジスタ入力信号１１８はレジスタ１２２に入力される。

レジスタリセット信号１２４は、レジスタ１２２の値をリセットする。

レジスタ１２２はレジスタ変更制御信号１２０がアクティブになった場合、レジスタ１２２の値をレジスタ入力信号１１８の値に書き換え、レジスタ信号１１９を出力する。

ラッチ信号セレクタ回路１０８は、被遅延入力信号ラッチ回路１０６から入力されたラッチ信号１１５を１つに集約し、確定入力信号１１１を出力する。

図２は、上記タイミング調整インターフェイス１０２の具体的な構成の例として、ｎ＝５の場合の例を示す回路図である。なお、ｎは特に５に限るものではない。

入力信号遅延回路１０４は、２個の遅延部１５０で構成され、入力信号１０９を遅延させ被遅延入力信号ＳＩＧ（被遅延入力信号１１３）を出力する。

遅延クロック生成回路１０５は、遅延部１５０を直列に並べた構成で、入力されたクロックＣＬＫから、それぞれ遅延時間の異なる遅延クロックＣＬＫ０〜ＣＬＫ４（遅延クロック１１４）を出力する。ここで、上記入力信号遅延回路１０４および遅延クロック生成回路１０５の遅延部１５０は、信号を遅延させるものであればその手段は問わず、例えば所望の遅延時間となるようにインバータ回路を直列に並べたものであってもよい。

被遅延入力信号ラッチ回路１０６は、５個のラッチ回路１５１で構成され、後述するようにレジスタ１２２から出力されるレジスタ信号ＧＡＴＥ０〜ＧＡＴＥ４（レジスタ信号１１９）が“Ｌ”のときに、被遅延入力信号ＳＩＧを、それぞれ遅延クロックＣＬＫ０〜ＣＬＫ４でラッチし、それぞれラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４（ラッチ信号１１５）を出力する。また、各ラッチ回路１５１は、レジスタ信号ＧＡＴＥ０〜ＧＡＴＥ４が“Ｈ”になったときにリセットされて、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４は“Ｌ”になる。

入力信号取り込みタイミング判定回路１０７は、５個のＥＸ−ＮＯＲ回路１５２で構成されている。ＥＸ−ＮＯＲ回路１５２には、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４において、それぞれ隣り合う信号が入力され、判定信号ＴＲＭ０〜ＴＲＭ４（判定信号１１６）を出力する。

レジスタ入力信号セレクタ回路１２１は、５個のセレクタ１５４で構成される。セレクタ１５４は、レジスタ入力選択信号ＲＥＧＥＮ（レジスタ入力選択信号１２３）が“Ｈ”の時、レジスタ設定信号ＲＥＧ［４：０］（レジスタ設定信号１１７）が選択され、レジスタ入力選択信号ＲＥＧＥＮが“Ｌ”の時、判定信号ＴＲＭ０〜ＴＲＭ４が選択される。

レジスタ１２２は、５個のラッチ回路１５５で構成され、セレクタ１５４の出力をレジスタ変更制御信号ＲＥＧＳＥＴ（レジスタ変更制御信号１２０）の立ち上がりエッジでラッチし、レジスタ信号ＧＡＴＥ０〜ＧＡＴＥ４（レジスタ信号１１９）を確定させる。レジスタ信号ＧＡＴＥ０〜ＧＡＴＥ４は、それぞれラッチ回路１５１のセット端子に入力され、それぞれのラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４が制御される。すなわち、レジスタ信号ＧＡＴＥ０〜ＧＡＴＥ４が“Ｈ”になったラッチ回路１５１はリセットされ、リセットされたラッチ回路１５１の出力は“Ｌ”に保たれる。そして、レジスタ信号ＧＡＴＥ０〜ＧＡＴＥ４が“Ｌ”にされるラッチ回路１５１のラッチ信号だけが、有効となって、被遅延入力信号ＳＩＧに応じて変化する。

上記ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４はＯＲ回路１５３（ラッチ信号セレクタ回路１０８）に入力され、論理和が確定入力信号ＤＡＴＡ（確定入力信号１１１）として出力される。

図３（ａ）は、図２記載の回路構成において、レジスタ入力選択信号ＲＥＧＥＮが“Ｌ”の場合、すわなち、判定信号ＴＲＭ０〜ＴＲＭ４を有効とした場合のタイミング調整動作の波形を示している。本波形では、レジスタ設定信号ＲＥＧ［４：０］は全て“Ｌ”である。

レジスタ１２２は、レジスタリセット信号ＲＥＧＲＥＳＥＴが時間Ｔ１１ａ以前に“Ｈ”になったとするとリセットされ、その後レジスタ変更制御信号ＲＥＧＳＥＴが立ち上がらなければ、レジスタ信号ＧＡＴＥ０〜ＧＡＴＥ４は全て“Ｌ”に保たれる。

時間Ｔ１１ａ前後では、被遅延入力信号ＳＩＧは“Ｌ”で変化していない為、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４は全て“Ｌ”となる。ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４が全て“Ｌ”の為、判定信号ＴＲＭ０〜ＴＲＭ４は全て“Ｈ”となる。

次に、入力信号が“Ｌ”から“Ｈ”になり、時間Ｔ１２ａで被遅延入力信号ＳＩＧが“Ｈ”になると、遅延クロックＣＬＫ３、ＣＬＫ４は時間Ｔ１２ａより後のタイミングで立ち上がりエッジになる為、遅延クロックＣＬＫ３、ＣＬＫ４により被遅延入力信号ＳＩＧをラッチするラッチ回路１５１はそれぞれ“Ｈ”をラッチし、ラッチ信号ＤＡＴＡ３、ＤＡＴＡ４は図示したタイミングで“Ｈ”となる。一方、遅延クロックＣＬＫ０〜ＣＬＫ２は時間Ｔ１２ａよりも前のタイミングで立ち上がりエッジになる為、遅延クロックＣＬＫ０〜ＣＬＫ２により被遅延入力信号ＳＩＧをラッチするラッチ回路１５１は、それぞれ被遅延入力信号ＳＩＧが“Ｈ”になる前、すなわち“Ｌ”をラッチし、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ２は“Ｌ”となる。

時間Ｔ１２ａから遅延クロックＣＬＫ４により被遅延入力信号ＳＩＧをラッチするラッチ回路１５１が被遅延入力信号ＳＩＧをラッチした後では、ラッチ信号においてＤＡＴＡ０〜ＤＡＴＡ２が同じ論理、またＤＡＴＡ３とＤＡＴＡ４が同じ論理で、ＤＡＴＡ２とＤＡＴＡ３が互いに異なる論理となる為、判定信号ＴＲＭ０〜ＴＲＭ２、ＴＲＭ４は“Ｈ”となり、判定信号ＴＲＭ３は“Ｌ”となる。

時間Ｔ１３ａで、レジスタ変更制御信号ＲＥＧＳＥＴが“Ｈ”になると、判定信号ＴＲＭ０〜ＴＲＭ４がラッチ回路１５５にラッチされ、レジスタ信号ＧＡＴＥ０〜ＧＡＴＥ２、ＧＡＴＥ４が“Ｈ”、レジスタ信号ＧＡＴＥ３が“Ｌ”となる。レジスタ信号ＧＡＴＥ０〜ＧＡＴＥ４はラッチ回路１５１のセット端子を制御している為、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ２、ＤＡＴＡ４は“Ｌ”になり、ラッチ信号ＤＡＴＡ３のみが有効になる。

次に入力信号が“Ｈ”から“Ｌ”になり、時間Ｔ１４ａで被遅延入力信号ＳＩＧが“Ｌ”になると、遅延クロックＣＬＫ３の立ち上がりタイミングでラッチ信号ＤＡＴＡ３が“Ｌ”になる。ラッチ信号ＤＡＴＡ３に同期して、確定入力信号ＤＡＴＡは“Ｌ”となる。

時間Ｔ１５ａでは被遅延入力信号ＳＩＧは“Ｌ”のままなので、ＤＡＴＡ３は“Ｌ”、ＤＡＴＡ３に同期してＤＡＴＡは“Ｌ”となる。

以上のように、入力信号の変化を検知して、レジスタ信号ＧＡＴＥ０〜ＧＡＴＥ４が一旦確定すると、以降、レジスタ信号ＧＡＴＥ０〜ＧＡＴＥ４の値が変わるまでラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４のいずれかの信号が有効となり、確定入力信号ＤＡＴＡはラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４のうち選択された１つの信号に同期して変化する。

本波形では、ラッチ信号ＤＡＴＡ３が選択される例を記載しているが、入力信号のタイミングによっては選択される信号は変化し、ラッチ信号ＤＡＴＡ１〜ＤＡＴＡ４のいずれかが選択される。つまり、入力信号が入力されるタイミングがいかなるタイミングであっても、遅延クロックＣＬＫ１〜ＣＬＫ４のいずれかの遅延クロックで入力信号をラッチする事が可能となる。また、生成する遅延クロックの数を増やせば入力信号をラッチするタイミングの精度は向上する。

図３（ｂ）は、図２記載の回路構成において、レジスタ入力選択信号ＲＥＧＥＮが“Ｈ”の場合、すわなち、レジスタ設定信号ＲＥＧ［４：０］を有効とした場合のタイミング調整動作の波形を示している。

レジスタ１２２は、レジスタリセット信号ＲＥＧＲＥＳＥＴが時間Ｔ１１ｂ以前に“Ｈ”になったとするとリセットされ、その後レジスタ変更制御信号ＲＥＧＳＥＴが立ち上がらなければ、レジスタ信号ＧＡＴＥ０〜ＧＡＴＥ４は全て“Ｌ”に保たれる。

時間Ｔ１１ｂ前後では、被遅延入力信号ＳＩＧは“Ｌ”で変化していない為、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４は全て“Ｌ”となる。ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４が全て“Ｌ”の為、判定信号ＴＲＭ０〜ＴＲＭ４は全て“Ｈ”となる。一方、レジスタ設定信号ＲＥＧ［１：０］、ＲＥＧ［４：３］は“Ｈ”、レジスタ設定信号ＲＥＧ［２］は“Ｌ”に設定されるが、レジスタ変更制御信号ＲＥＧＳＥＴは“Ｌ”の為、レジスタ信号ＧＡＴＥ０〜ＧＡＴＥ４は全て“Ｌ”である。

時間Ｔ１２ｂでレジスタ変更制御信号ＲＥＧＳＥＴが“Ｈ”になると、レジスタ設定信号ＲＥＧ［４：０］がラッチ回路１５５にラッチされ、レジスタ信号ＧＡＴＥ０〜ＧＡＴＥ１、ＧＡＴＥ３〜ＧＡＴＥ４が“Ｈ”、レジスタ信号ＧＡＴＥ２が“Ｌ”となる。レジスタ信号ＧＡＴＥ０〜ＧＡＴＥ４はラッチ回路１５１のセット端子を制御している為、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ１、ＤＡＴＡ３〜ＤＡＴＡ４は“Ｌ”になり、ラッチ信号ＤＡＴＡ２のみが有効になる。以降、確定入力信号ＤＡＴＡはラッチ信号ＤＡＴＡ２に同期して変化する。

次に、入力信号が“Ｌ”から“Ｈ”になり、時間Ｔ１３ｂで被遅延入力信号ＳＩＧが“Ｈ”になると、遅延クロックＣＬＫ２は時間Ｔ１３ｂよりも前のタイミングで立ち上がりエッジになる為、遅延クロックＣＬＫ２により被遅延入力信号ＳＩＧをラッチするラッチ回路１５１は、被遅延入力信号ＳＩＧが“Ｈ”になる前、すなわち“Ｌ”をラッチし、ラッチ信号ＤＡＴＡ２は“Ｌ”となる。確定入力信号ＤＡＴＡは“Ｌ”となる。ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４が全て同じ論理である為、判定信号ＴＲＭ０〜ＴＲＭ４は全て“Ｈ”となる。

次に入力信号が“Ｈ”から“Ｌ”になり、時間Ｔ１４ｂで被遅延入力信号ＳＩＧが“Ｌ”になると、遅延クロックＣＬＫ２の立ち上がりタイミングでラッチ信号ＤＡＴＡ２が“Ｈ”になる。ラッチ信号ＤＡＴＡ２に同期して、入力確定信号ＤＡＴＡは“Ｈ”となる。この時、ラッチ信号ＤＡＴＡ２が変化する事で判定信号ＴＲＭ２、ＴＲＭ３が“Ｌ”になるが、レジスタ入力選択信号ＲＥＧＥＮが“Ｈ”である為、セレクタ１５４から判定信号ＴＲＭ０〜ＴＲＭ４は出力されず、また、レジスタ変更制御信号ＲＥＧＳＥＴが“Ｈ”の為、ラッチ回路１５５には判定信号ＴＲＭ０〜ＴＲＭ４はラッチされない。

時間Ｔ１５ｂでは被遅延入力信号ＳＩＧは“Ｌ”で、遅延クロックＣＬＫ２の立ち上がりタイミングでラッチ信号ＤＡＴＡ２が“Ｌ”になる。ラッチ信号ＤＡＴＡ２に同期して入力確定信号ＤＡＴＡは“Ｌ”となる。

以上のように、レジスタ入力選択信号ＲＥＧＥＮを“Ｈ”に設定することで、入力信号の変化とは無関係に、レジスタ設定信号ＲＥＧ［４：０］によってレジスタ信号ＧＡＴＥ０〜ＧＡＴＥ４を設定し、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４のいずれかを任意に選択する事が可能となる。

以上のような回路構成のタイミング調整インターフェイス１０２を有することによって、入力信号とクロックの位相を調整する為の複雑なクロックテストシーケンス、及びクロックテストを実現するシーケンサー回路などを必要とせず、クロックに合わせて入力信号を変化させる簡単なテストで、入力信号を取り込むタイミングを自動的に判別し、入力信号とクロックの位相差による入力信号の誤判定を防ぐことが出来る。また、入力信号を取り込むタイミングを任意に設定する事が可能となる。

特に、入力信号の遷移タイミングに応じて、入力信号を取り込むラッチ回路（保持回路）のセットアップ時間を確実に確保でき、かつ、できるだけ小さい（所定の範囲内の）マージンのタイミングで入力信号が取り込まれるようにすることにより、ホールド時間を確保することも容易にできるので、例えばクロックの周期がセットアップ時間とホールド時間との和に近いような高い周波数のクロックを用いることなどが容易にできる。

なお、必ずしも上記のように取り込まれた信号が最初に変化するような遅延クロックに限らず、より確実にセットアップ時間を確保できるように余裕を持たせたタイミング（さらに遅延が１段階以上または所定量大きいタイミングなど）が用いられるようにしても、ホールド時間が確保されればよい。また、入力信号の遷移タイミングの検出は、上記のように複数のラッチ回路のラッチ信号に基づいて行われるのに限らず、例えば入力信号が遷移するタイミングの直前または直後にレベルが遷移する遅延クロックを判別することなどにより行われるようにしてもよい。また、上記のようにそれぞれ異なる遅延クロックが入力されるラッチ回路が選択されるのに限らず、例えばラッチ回路から出力されるラッチ信号が選択されるようにしてもよいし、遅延クロックのうちの１つが選択され１つのラッチ回路に入力されて入力信号の取り込みが行われるようにするなどしてもよい。なお、これらの点に関しては以下の各実施形態においても同様である。

《発明の実施形態２》
図４は、本発明の実施形態２の半導体記憶装置２００の要部の構成を示すブロック図である。

半導体記憶装置２００と、この半導体記憶装置２００をコントロールする情報処理装置２０１とは、入力信号１０９、クロック１１０、出力データ信号１１２に加えて、リセット信号２１９で接続されている。半導体記憶装置２００は、タイミング調整インターフェイス２０２、メモリコア２０３で構成されている。タイミング調整インターフェイス２０２とメモリコア２０３は、確定入力信号１１１で接続される。

メモリコア２０３は、メモリコア２０３を動作させる為の制御回路、電源回路、デコーダ回路、及び読み出し回路を含んでいる。

タイミング調整インターフェイス２０２は、入力信号遅延回路１０４、遅延クロック生成回路１０５、被遅延入力信号ラッチ回路１０６、入力信号取り込みタイミング判定回路２０７、ラッチ信号セレクタ回路１０８、判定信号セレクタ回路２２０で構成される。

上記入力信号遅延回路１０４は、入力信号１０９を遅延させ、被遅延入力信号１１３を出力し、被遅延入力信号ラッチ回路１０６に伝える。

遅延クロック生成回路１０５は、入力されたクロック１１０を遅延させ、それぞれ遅延量が異なるｎ（ｎ：整数）個の遅延クロック１１４を出力し、被遅延入力信号ラッチ回路１０６に伝える。

被遅延入力信号ラッチ回路１０６は、被遅延入力信号１１３をｎ個の遅延クロック１１４でラッチし、ｎ個のラッチ信号１１５を、それぞれラッチ信号セレクタ回路１０８、及び入力信号取り込みタイミング判定回路１０７に出力する。上記遅延クロック１１４による被遅延入力信号１１３のラッチ動作は、後述するように判定信号セレクタ回路２２０からのラッチ回路制御信号２１８によって制御される。

入力信号取り込みタイミング判定回路２０７は、ラッチ信号１１５をそれぞれ比較する事で判定信号２１６を出力する。この判定信号２１６は、情報処理装置２０１から出力されるリセット信号２１９によってリセットされるようになっている。判定信号２１６は判定信号セレクタ回路２２０に入力される。なお、リセット信号２１９は電源立ち上げ時にアクティブになってもよく、もしくは検査時に任意のタイミングでアクティブになってもよい。

判定信号セレクタ回路２２０は、判定信号２１６の論理によって、被遅延入力信号ラッチ回路１０６を制御するラッチ回路制御信号２１８を出力する。

ラッチ信号セレクタ回路１０８は、被遅延入力信号ラッチ回路１０６から入力されたラッチ信号１１５を１つに集約し、確定入力信号１１１を出力する。

図５は、上記タイミング調整インターフェイス２０２の具体的な構成の例として、ｎ＝５の場合の例を示す回路図である。

入力信号遅延回路１０４は、２個の遅延部１５０で構成され、入力信号１０９を遅延させ被遅延入力信号ＳＩＧ（被遅延入力信号１１３）を出力する。

遅延クロック生成回路１０５は、遅延部１５０を直列に並べた構成で、入力されたクロックＣＬＫから、それぞれ遅延時間の異なる遅延クロックＣＬＫ０〜ＣＬＫ４（遅延クロック１１４）を出力する。ここで、上記入力信号遅延回路１０４および遅延クロック生成回路１０５の遅延部１５０は、信号を遅延させるものであればその手段は問わず、例えば所望の遅延時間となるようにインバータ回路を直列に並べたものであってもよい。

被遅延入力信号ラッチ回路１０６は、５個のラッチ回路１５１で構成され、後述するように判定信号セレクタ回路２２０から出力されるラッチ回路制御信号ＧＡＴＥ０〜ＧＡＴＥ４（ラッチ回路制御信号２１８）が“Ｌ”のときに、被遅延入力信号ＳＩＧを、それぞれ遅延クロックＣＬＫ０〜ＣＬＫ４でラッチし、それぞれラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４（ラッチ信号１１５）を出力する。また、各ラッチ回路１５１は、ラッチ回路制御信号ＧＡＴＥ０〜ＧＡＴＥ４が“Ｈ”になったときにリセットされて、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４は“Ｌ”になる。

入力信号取り込みタイミング判定回路２０７は、５個のロードホールド付Ｄフリップフロップ回路２５４、５個のＥＸ−ＮＯＲ回路１５２、ＥＸ−ＯＲ回路２５５、及び１０個の論理素子回路２５６で構成されている。

入力信号取り込みタイミング判定回路２０７におけるロードホールド付Ｄフリップフロップ回路２５４には、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４が入力され、ＥＸ−ＯＲ回路２５５から出力される判定信号ＴＲＭＦＩＸによりロードホールド制御される。すなわち、判定信号ＴＲＭＦＩＸが“Ｌ”である間は、入力されたラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４がそのまま出力される一方、判定信号ＴＲＭＦＩＸが“Ｈ”になると、その直前に入力されたラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４のレベルが保持される。また、リセット信号ＲＳＴにより、ロードホールド付Ｄフリップフロップ回路２５４の出力はリセットされる。

入力信号取り込みタイミング判定回路２０７におけるＥＸ−ＮＯＲ回路１５２には、ロードホールド付Ｄフリップフロップ回路２５４の出力のそれぞれ隣り合う信号が入力され、ＥＸ−ＮＯＲ回路１５２の出力は、論理素子回路２５６の組み合わせ回路を介して判定信号ＴＲＭ０〜ＴＲＭ４（判定信号２１６）として出力される。

入力信号取り込みタイミング判定回路２０７における論理素子回路２５６の組み合わせ回路は、例えば、図５における上から２番目のＥＸ−ＮＯＲ回路１５２の出力が“Ｌ”になった場合、３番目以降のＥＸ−ＮＯＲ回路１５２の出力を抑制して（３〜５番目のＥＸ−ＮＯＲ回路１５２の出力にかかわらず）、判定信号ＴＲＭ２〜ＴＲＭ４を“Ｈ”にする。

また、入力信号取り込みタイミング判定回路２０７におけるＥＸ−ＯＲ回路２５５は、全てのロードホールド付Ｄフリップフロップ回路２５４の出力が入力され、これらの全ての出力が同じ論理であった場合に“Ｌ”となり、それ以外は“Ｈ”となる判定信号ＴＲＭＦＩＸを出力する。判定信号ＴＲＭＦＩＸはロードホールド付Ｄフリップフロップ回路２５４のロードホールド端子、及びセレクタ回路２５７のセレクト端子に入力される。

セレクタ回路２５７には、それぞれ判定信号ＴＲＭ０〜ＴＲＭ４が入力され、ラッチ回路制御信号ＧＡＴＥ０〜ＧＡＴＥ４が出力される。このラッチ回路制御信号ＧＡＴＥ０〜ＧＡＴＥ４は、判定信号ＴＲＭＦＩＸが“Ｌ”の場合、何れも“Ｌ”となり、判定信号ＴＲＭＦＩＸが“Ｈ”の場合、それぞれ判定信号ＴＲＭ０〜ＴＲＭ４と同じレベルになる。上記ラッチ回路制御信号ＧＡＴＥ０〜ＧＡＴＥ４は、それぞれラッチ回路１５１のセット端子に入力され、それぞれのラッチ回路１５１が制御される。すなわち、レジスタ信号ＧＡＴＥ０〜ＧＡＴＥ４が“Ｈ”になったラッチ回路１５１はリセットされ、リセットされたラッチ回路１５１の出力は“Ｌ”に保たれる。そして、レジスタ信号ＧＡＴＥ０〜ＧＡＴＥ４が“Ｌ”にされるラッチ回路１５１のラッチ信号だけが、有効となって、被遅延入力信号ＳＩＧに応じて変化する。

上記ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４はＯＲ回路１５３（ラッチ信号セレクタ回路１０８）に入力され、論理和が確定入力信号ＤＡＴＡ（確定入力信号１１１）として出力される。

図６は、図５記載の回路構成における、タイミング調整動作の波形を示している。

時間Ｔ２１でリセット信号ＲＳＴが“Ｌ”になる。この時、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４は全て“Ｌ”の為、判定信号ＴＲＭ０〜ＴＲＭ４は全て“Ｈ”となり、判定信号ＴＲＭＦＩＸは“Ｌ”となる。判定信号ＴＲＭＦＩＸは“Ｌ”の為、ロードホールド付Ｄフリップフロップ回路２５４はロード状態であり、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４はＥＸ−ＮＯＲ回路１５２に入力される。また、判定信号ＴＲＭＦＩＸが“Ｌ”により、ラッチ回路制御信号ＧＡＴＥ０〜ＧＡＴＥ４は“Ｌ”となる。時間Ｔ２２まで被遅延入力信号ＳＩＧは変化しないので、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４は“Ｌ”であり、ロードホールド付Ｄフリップフロップ回路２５４はロード状態を保持し、ラッチ回路制御信号ＧＡＴＥ０〜ＧＡＴＥ４は“Ｌ”となる。

次に入力信号が“Ｈ”になり、時間Ｔ２２で被遅延入力信号ＳＩＧが“Ｈ”となると、遅延クロックＣＬＫ３が時間Ｔ２２の直後のタイミングで立ち上がりエッジになる為、遅延クロックＣＬＫ３で被遅延入力信号ＳＩＧをラッチするラッチ回路１５１は、被遅延入力信号ＳＩＧの“Ｈ”をラッチし、ラッチ信号ＤＡＴＡ３は“Ｈ”となる。この時、遅延クロックＣＬＫ０〜ＣＬＫ２は時間Ｔ２２よりも前のタイミングで立ち上がりエッジになっている為、遅延クロックＣＬＫ０〜ＣＬＫ２により被遅延入力信号ＳＩＧをラッチするラッチ回路１５１は、それぞれ被遅延入力信号ＳＩＧが“Ｈ”になる前、すなわち“Ｌ”をラッチしており、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ２は“Ｌ”である。

ラッチ信号ＤＡＴＡ３が“Ｈ”になる事で、判定信号ＴＲＭＦＩＸは“Ｈ”になる。判定信号ＴＲＭＦＩＸが“Ｈ”になると、ロードホールド付Ｄフリップフロップ回路２５４はホールド状態となり、ロードホールド付Ｄフリップフロップ回路２５４の出力はホールド直前のラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４に固定される。この時、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ２が“Ｌ”、ラッチ信号ＤＡＴＡ３が“Ｈ”である為、論理素子回路２５６の組み合わせ回路により、判定信号ＴＲＭ０〜ＴＲＭ２、ＴＲＭ４が“Ｈ”、判定信号ＴＲＭ３が“Ｌ”となる。さらに、判定信号ＴＲＭＦＩＸが“Ｈ”の為、セレクタ回路２５７の出力は、判定信号ＴＲＭ０〜ＴＲＭ４が選択され、ラッチ回路制御信号ＧＡＴＥ０〜ＧＡＴＥ２、ＧＡＴＥ４が“Ｈ”、ラッチ回路制御信号ＧＡＴＥ３が“Ｌ”となる。ラッチ回路制御信号ＧＡＴＥ０〜ＧＡＴＥ４によりラッチ回路１５１から出力されるラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４は、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ２、ＤＡＴＡ４は“Ｌ”固定、ラッチ信号ＤＡＴＡ３のみが有効となるように制御される。ロードホールド付Ｄフリップフロップ回路２５４はホールド状態にある為、その後、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４が変化しても、判定信号ＴＲＭ０〜ＴＲＭ４、したがってラッチ回路制御信号ＧＡＴＥ０〜ＧＡＴＥ４は変化することは無い。以降、ラッチ信号ＤＡＴＡ３に同期して確定入力信号ＤＡＴＡが変化する。

次に、入力信号が“Ｌ”になり、時間Ｔ２３で被遅延入力信号ＳＩＧが“Ｌ”になると、ラッチ信号ＤＡＴＡ３が図示したタイミングで“Ｌ”になる。ラッチ信号ＤＡＴＡ３に同期して確定入力信号ＤＡＴＡが“Ｌ”になる。

時間Ｔ２４でリセット信号ＲＳＴが“Ｈ”になると、ロードホールド付Ｄフリップフロップ回路２５４の出力がいずれも“Ｌ”になる為、判定信号ＴＲＭＦＩＸは“Ｌ”となる。また、判定信号ＴＲＭＦＩＸが“Ｌ”になる為、ロードホールド付Ｄフリップフロップ回路２５４はロード状態となるが、セレクタ回路２５７の出力ラッチ回路制御信号ＧＡＴＥ０〜ＧＡＴＥ４は全て“Ｌ”となる。すなわち、リセット信号ＲＳＴが“Ｈ”の期間は、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４には無関係にラッチ回路制御信号ＧＡＴＥ０〜ＧＡＴＥ４は全て“Ｌ”となる。

時間Ｔ２５でリセット信号ＲＳＴが“Ｌ”になる。この時、被遅延入力信号ＳＩＧは“Ｌ”の為、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４は“Ｌ”のままであり、ラッチ回路制御信号ＧＡＴＥ０〜ＧＡＴＥ４は“Ｌ”のままである。

次に入力信号が“Ｈ”となり、時間Ｔ２６で被遅延入力信号ＳＩＧが“Ｈ”となると、遅延クロックＣＬＫ２が時間Ｔ２６の直後のタイミングで立ち上がりエッジになる為、遅延クロックＣＬＫ２で被遅延入力信号ＳＩＧをラッチするラッチ回路１５１は、被遅延入力信号ＳＩＧの“Ｈ”をラッチし、ラッチ信号ＤＡＴＡ２は“Ｈ”となる。この時、遅延クロックＣＬＫ０〜ＣＬＫ１は時間Ｔ２６よりも前のタイミングで立ち上がりエッジになっている為、遅延クロックＣＬＫ０〜ＣＬＫ１により被遅延入力信号ＳＩＧをラッチするラッチ回路１５１は、それぞれ被遅延入力信号ＳＩＧが“Ｈ”になる前、すなわち“Ｌ”をラッチしており、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ１は“Ｌ”である。

ラッチ信号ＤＡＴＡ２が“Ｈ”になる事で、判定信号ＴＲＭＦＩＸは“Ｈ”になる。判定信号ＴＲＭＦＩＸが“Ｈ”になると、ロードホールド付Ｄフリップフロップ回路２５４はホールド状態となり、ロードホールド付Ｄフリップフロップ回路２５４の出力はホールド直前のラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４に固定される。この時、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ１が“Ｌ”、ラッチ信号ＤＡＴＡ２が“Ｈ”である為、論理素子回路２５６の組み合わせ回路により、判定信号ＴＲＭ０〜ＴＲＭ１、ＴＲＭ３〜ＴＲＭ４が“Ｈ”、判定信号ＴＲＭ２が“Ｌ”となる。さらに、判定信号ＴＲＭＦＩＸが“Ｈ”の為、セレクタ回路２５７の出力は、判定信号ＴＲＭ０〜ＴＲＭ４が選択され、ラッチ回路制御信号ＧＡＴＥ０〜ＧＡＴＥ１、ＧＡＴＥ３〜ＧＡＴＥ４が“Ｈ”、ラッチ回路制御信号ＧＡＴＥ２が“Ｌ”となる。ラッチ回路制御信号ＧＡＴＥ０〜ＧＡＴＥ４によりラッチ回路１５１から出力されるラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４は、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ１、ＤＡＴＡ３〜ＤＡＴＡ４が“Ｌ”固定となり、ラッチ信号ＤＡＴＡ２のみが有効となるように制御される。ロードホールド付Ｄフリップフロップ回路２５４はホールド状態にある為、その後、ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４が変化しても、判定信号ＴＲＭ０〜ＴＲＭ４、したがってラッチ回路制御信号ＧＡＴＥ０〜ＧＡＴＥ４は変化することは無い。以降、ラッチ信号ＤＡＴＡ２に同期して確定入力信号ＤＡＴＡが変化する。

次に、入力信号が“Ｌ”になり、時間Ｔ２７で被遅延入力信号ＳＩＧが“Ｌ”になると、ラッチ信号ＤＡＴＡ２が図示したタイミングで“Ｌ”になる。ラッチ信号ＤＡＴＡ２に同期して確定入力信号ＤＡＴＡが“Ｌ”になる。

本波形では、ラッチ信号ＤＡＴＡ３、及びラッチ信号ＤＡＴＡ２が選択される例を記載しているが、入力信号のタイミングによっては選択されるラッチ信号は変化し、ラッチ信号ＤＡＴＡ１〜ＤＡＴＡ４のいずれかが選択される。つまり、入力信号が入力されるタイミングがいかなるタイミングであっても、遅延クロックＣＬＫ０〜ＣＬＫ４のいずれかの遅延クロックで入力信号をラッチする事が可能となる。また、生成する遅延クロックの数を増やせば入力信号をラッチするタイミングの精度は向上する。

以上のような回路構成のタイミング調整インターフェイス２０２を有することによって、入力信号とクロックの位相を調整する為の複雑なクロックテストシーケンス、及びクロックテストを実現するシーケンサー回路を必要とせず、また、クロックに合わせて入力信号を変化させる様なクロックテストを実行することなく、入力信号の最初の変化を検知して入力信号を取り込むタイミングを自動的に判別し、入力信号とクロックの位相差による入力信号の誤判定を防ぐことが出来る。

《発明の実施形態３》
図７は、本発明の実施形態３の半導体記憶装置３００の要部の構成を示すブロック図である。

半導体記憶装置３００と、この半導体記憶装置３００をコントロールする情報処理装置１０１とは、入力信号１０９、クロック１１０、出力データ信号１１２で接続されている。

半導体記憶装置３００は、タイミング調整インターフェイス３０２、メモリコア２０３で構成されている。タイミング調整インターフェイス３０２とメモリコア２０３は、確定入力信号１１１で接続される。

メモリコア２０３は、メモリコア２０３を動作させる為の制御回路、電源回路、デコーダ回路、及び読み出し回路を含んでいる。

タイミング調整インターフェイス３０２は、入力信号遅延回路１０４、遅延クロック生成回路１０５、第一ラッチ回路群３０６、第二ラッチ回路群３１７、入力信号取り込みタイミング判定回路３０７、ラッチ信号セレクタ回路１０８で構成される。

上記入力信号遅延回路１０４は、入力信号１０９を遅延させ、被遅延入力信号１１３を出力し、第一ラッチ回路群３０６に伝える。

遅延クロック生成回路１０５は、入力されたクロック１１０を遅延させ、それぞれ遅延量が異なるｎ（ｎ：整数）個の遅延クロック１１４を出力し、第一ラッチ回路群３０６、第二ラッチ回路群３１７、及び入力信号取り込みタイミング判定回路３０７に伝える。

第一ラッチ回路群３０６は、被遅延入力信号１１３をｎ個の遅延クロック１１４でラッチし、第一ラッチ信号３１５を出力する。第一ラッチ信号３１５は第二ラッチ回路群３１７、及び入力信号取り込みタイミング判定回路３０７に入力される。

入力信号取り込みタイミング判定回路３０７は、第一ラッチ信号３１５をそれぞれ比較し、比較結果を最も遅延時間の短い遅延クロック１１４でラッチする事で判定信号３１６を出力する。判定信号３１６は第二ラッチ回路群３１７に入力される。

第二ラッチ回路群３１７では、第一ラッチ回路群３０６から出力される第一ラッチ信号３１５を最も遅延時間の短い遅延クロック１１４でラッチし、第二ラッチ信号３１８をラッチ信号セレクタ回路１０８に出力する。

ラッチ信号セレクタ回路３０８は、入力信号取り込みタイミング判定回路３０７から出力される判定信号３１６によって、第二ラッチ回路群３１７から入力された第二ラッチ信号３１８を制御、集約し、確定入力信号１１１を出力する。

図８は、上記タイミング調整インターフェイス３０２の具体的な構成の例として、ｎ＝５の場合の例を示す回路図である。

入力信号遅延回路１０４は、２個の遅延部１５０で構成され、入力信号１０９を遅延させ被遅延入力信号ＳＩＧ（被遅延入力信号１１３）を出力する。

遅延クロック生成回路１０５は、遅延部１５０を直列に並べた構成で、入力されたクロックＣＬＫから、それぞれ遅延時間の異なる遅延クロックＣＬＫ０〜ＣＬＫ４（遅延クロック１１４）を出力する。ここで、上記入力信号遅延回路１０４および遅延クロック生成回路１０５の遅延部１５０は、信号を遅延させるものであればその手段は問わず、例えば所望の遅延時間となるようにインバータ回路を直列に並べたものであってもよい。

第一ラッチ回路群３０６は、５個のラッチ回路３５１で構成され、被遅延入力信号ＳＩＧを、それぞれ遅延クロックＣＬＫ０〜ＣＬＫ４でラッチし、それぞれ第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４（ラッチ信号１１５）を出力する。

入力信号取り込みタイミング判定回路３０７は、４個のＥＸ−ＮＯＲ回路１５２、ＥＸ−ＯＲ回路２５５、及び５個のラッチ回路（比較信号ラッチ回路３５６）で構成されている。ＥＸ−ＮＯＲ回路１５２には、第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４のそれぞれ隣り合う信号が入力され、比較信号ＴＲＭ１〜ＴＲＭ４が出力される。ＥＸ−ＯＲ回路２５５には、全ての第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４が入力され、比較信号ＴＲＭＦＩＸが出力される。上記比較信号ＴＲＭＦＩＸは、全ての第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４が同じ論理であった場合に“Ｌ”となり、それ以外は“Ｈ”となる。比較信号ラッチ回路３５６は、比較信号ＴＲＭＦＩＸ、及び比較信号ＴＲＭ１〜ＴＲＭ４をそれぞれ遅延クロックＣＬＫ０でラッチし、判定信号ＧＡＴＥＦＩＸ、判定信号ＧＡＴＥ１〜ＧＡＴＥ４を出力する。

第二ラッチ回路群３１７は５個のラッチ回路（第二ラッチ回路３５４）で構成され、第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４をそれぞれ遅延クロックＣＬＫ０でラッチする事で第二ラッチ信号ＬＤＡＴＡ０〜ＬＤＡＴＡ４を出力する。

ラッチ信号セレクタ回路３０８は、５個の論理素子３５５、及びＯＲ回路１５３で構成されている。判定信号ＧＡＴＥＦＩＸは第二ラッチ信号ＬＤＡＴＡ０を制御し、判定信号ＧＡＴＥ１〜ＧＡＴＥ４は第二ラッチ信号ＬＤＡＴＡ１〜ＬＤＡＴＡ４をそれぞれ制御し、ＯＲ回路１５３で集約される。すなわち、判定信号ＧＡＴＥＦＩＸ、または判定信号ＧＡＴＥ１〜ＧＡＴＥ４が“Ｈ”の時、第二ラッチ信号ＬＤＡＴＡ０〜ＤＡＴＡ４に係わらず、各ラッチ回路３５６の出力は“Ｌ”に保たれる。そして、“Ｌ”となった判定信号ＧＡＴＥＦＩＸ、または判定信号ＧＡＴＥ１〜ＧＡＴＥ４に対応する第二ラッチ信号ＬＤＡＴＡ０〜ＬＤＡＴＡ４だけが有効となって、確定入力信号ＤＡＴＡは、その第二ラッチ信号ＬＤＡＴＡ０〜ＬＤＡＴＡ４に応じて変化する。

図９は、図８記載の回路構成における、タイミング調整動作の波形を示している。

最初、入力信号は“Ｌ”で、第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４、及び第二ラッチ信号ＬＤＡＴＡ０〜ＬＤＡＴＡ４は“Ｌ”であり、確定入力信号ＤＡＴＡは“Ｌ”である。また、比較信号ＴＲＭ１〜ＴＲＭ４は“Ｈ”で比較信号ＴＲＭＦＩＸは“Ｌ”である。判定信号ＧＡＴＥＦＩＸは“Ｌ”、判定信号ＧＡＴＥ１〜ＧＡＴＥ４は“Ｈ”である。

入力信号が“Ｈ”になり、時間Ｔ３１で被遅延入力信号ＳＩＧが“Ｈ”となると、遅延クロックＣＬＫ３、ＣＬＫ４は時間Ｔ３１より後のタイミングで立ち上がりエッジになる為、遅延クロックＣＬＫ３、ＣＬＫ４により被遅延入力信号ＳＩＧをラッチするラッチ回路３５１はそれぞれ“Ｈ”をラッチし、第一ラッチ信号ＤＡＴＡ３、ＤＡＴＡ４は図示したタイミングで“Ｈ”となる。一方、遅延クロックＣＬＫ０〜ＣＬＫ２は時間Ｔ３１よりも前のタイミングで立ち上がりエッジになる為、遅延クロックＣＬＫ０〜ＣＬＫ２により被遅延入力信号ＳＩＧをラッチするラッチ回路３５１は、それぞれ被遅延入力信号ＳＩＧが“Ｈ”になる前、すなわち“Ｌ”をラッチし、第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ２は“Ｌ”となる。

時間Ｔ３１以降に、遅延クロックＣＬＫ４により被遅延入力信号ＳＩＧをラッチするラッチ回路３５１が被遅延入力信号ＳＩＧをラッチした後では、第一ラッチ信号において、ＤＡＴＡ０〜ＤＡＴＡ２が同じ論理、またＤＡＴＡ３とＤＡＴＡ４が同じ論理で、ＤＡＴＡ２とＤＡＴＡ３が互いに異なる論理となる為、比較信号ＴＲＭ１〜ＴＲＭ２、ＴＲＭ４は“Ｈ”となり、比較信号ＴＲＭ３は“Ｌ”、比較信号ＴＲＭＦＩＸは“Ｈ”となる。

次に遅延クロックＣＬＫ０の立ち上がりエッジのタイミングになると、第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４がそれぞれ第二ラッチ回路３５４にラッチされ、第二ラッチ信号ＬＤＡＴＡ０〜ＬＤＡＴＡ２は“Ｌ”、第二ラッチ信号ＬＤＡＴＡ３〜ＬＤＡＴＡ４は“Ｈ”となる。また、比較信号ＴＲＭＦＩＸ、及び比較信号ＴＲＭ１〜ＴＲＭ４は、比較信号ラッチ回路３５６にラッチされ、判定信号ＧＡＴＥＦＩＸ、及び判定信号ＧＡＴＥ１〜ＧＡＴＥ２、ＧＡＴＥ４は“Ｈ”、判定信号ＧＡＴＥ３は“Ｌ”となる。この時、第二ラッチ信号ＬＤＡＴＡ３が有効となり、第二ラッチ信号ＬＤＡＴＡ３に同期して、確定入力信号ＤＡＴＡは“Ｈ”になる。

次に、入力信号が“Ｌ”になり、時間Ｔ３２で被遅延入力信号ＳＩＧが“Ｌ”になると、遅延クロックＣＬＫ３、ＣＬＫ４は時間Ｔ３２より後のタイミングで立ち上がりエッジになる為、遅延クロックＣＬＫ３、ＣＬＫ４により被遅延入力信号ＳＩＧをラッチするラッチ回路３５１はそれぞれ“Ｌ”をラッチし、第一ラッチ信号ＤＡＴＡ３、ＤＡＴＡ４は図示したタイミングで“Ｌ”となる。一方、遅延クロックＣＬＫ０〜ＣＬＫ２は時間Ｔ３２よりも前のタイミングで立ち上がりエッジになる為、遅延クロックＣＬＫ０〜ＣＬＫ２により被遅延入力信号ＳＩＧをラッチするラッチ回路３５１は、それぞれ“Ｈ”をラッチし、第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ２は“Ｈ”となる。

時間Ｔ３２以降に遅延クロックＣＬＫ４により被遅延入力信号ＳＩＧをラッチするラッチ回路３５１が被遅延入力信号ＳＩＧをラッチした後では、第一ラッチ信号において、ＤＡＴＡ０〜ＤＡＴＡ２が同じ論理、またＤＡＴＡ３とＤＡＴＡ４が同じ論理で、ＤＡＴＡ２とＤＡＴＡ３が互いに異なる論理となる為、比較信号ＴＲＭ１〜ＴＲＭ２、ＴＲＭ４は“Ｈ”となり、比較信号ＴＲＭ３は“Ｌ”、比較信号ＴＲＭＦＩＸは“Ｈ”となる。

次に遅延クロックＣＬＫ０の立ち上がりエッジのタイミングになると、第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４がそれぞれ第二ラッチ回路３５４にラッチされ、第二ラッチ信号ＬＤＡＴＡ０〜ＬＤＡＴＡ２は“Ｈ”、第二ラッチ信号ＬＤＡＴＡ３〜ＬＤＡＴＡ４は“Ｌ”となる。また、比較信号ＴＲＭＦＩＸ、及び比較信号ＴＲＭ１〜ＴＲＭ４は、比較信号ラッチ回路３５６にラッチされ、判定信号ＧＡＴＥＦＩＸ、及び判定信号ＧＡＴＥ１〜ＧＡＴＥ２、ＧＡＴＥ４は“Ｈ”、判定信号ＧＡＴＥ３は“Ｌ”となる。この時、第二ラッチ信号ＬＤＡＴＡ３が有効となり、第二ラッチ信号ＬＤＡＴＡ３に同期して、確定入力信号ＤＡＴＡは“Ｌ”になる。

次に、入力信号が“Ｈ”になり、時間Ｔ３３で被遅延入力信号ＳＩＧが“Ｈ”になると、遅延クロックＣＬＫ４は時間Ｔ３３より後のタイミングで立ち上がりエッジになる為、遅延クロックＣＬＫ４により被遅延入力信号ＳＩＧをラッチするラッチ回路３５１は“Ｈ”をラッチし、第一ラッチ信号ＤＡＴＡ４は図示したタイミングで“Ｈ”となる。一方、遅延クロックＣＬＫ０〜ＣＬＫ３は時間Ｔ３３よりも前のタイミングで立ち上がりエッジになる為、遅延クロックＣＬＫ０〜ＣＬＫ３により被遅延入力信号ＳＩＧをラッチするラッチ回路３５１は、それぞれ“Ｌ”をラッチし、第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ３は“Ｌ”となる。

時間Ｔ３３以降に遅延クロックＣＬＫ４により被遅延入力信号ＳＩＧをラッチするラッチ回路３５１が被遅延入力信号ＳＩＧをラッチした後では、第一ラッチ信号において、ＤＡＴＡ０〜ＤＡＴＡ３が同じ論理で、ＤＡＴＡ３とＤＡＴＡ４が互いに異なる論理となる為、比較信号ＴＲＭ１〜ＴＲＭ３、ＴＲＭＦＩＸは“Ｈ”となり、比較信号ＴＲＭ４は“Ｌ”となる。

次に遅延クロックＣＬＫ０の立ち上がりエッジのタイミングになると、第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４がそれぞれ第二ラッチ回路３５４にラッチされ、第二ラッチ信号ＬＤＡＴＡ０〜ＬＤＡＴＡ３は“Ｌ”、第二ラッチ信号ＬＤＡＴＡ４は“Ｈ”となる。また、比較信号ＴＲＭＦＩＸ、及び比較信号ＴＲＭ１〜ＴＲＭ４は、比較信号ラッチ回路３５６にラッチされ、判定信号ＧＡＴＥＦＩＸ、及び判定信号ＧＡＴＥ１〜ＧＡＴＥ３は“Ｈ”、判定信号ＧＡＴＥ４は“Ｌ”となる。この時、第二ラッチ信号ＬＤＡＴＡ４が有効となり、第二ラッチ信号ＬＤＡＴＡ４に同期して、確定入力信号ＤＡＴＡは“Ｈ”になる。

次に入力信号が“Ｈ”を維持し、時間Ｔ３４で被遅延入力信号ＳＩＧが“Ｈ”であると、遅延クロックＣＬＫ４は時間Ｔ３４より後のタイミングで立ち上がりエッジになる為、遅延クロックＣＬＫ４により被遅延入力信号ＳＩＧをラッチするラッチ回路３５１は“Ｈ”をラッチし、第一ラッチ信号ＤＡＴＡ４は“Ｈ”を維持する。一方、遅延クロックＣＬＫ０〜ＣＬＫ３は時間Ｔ３４よりも前のタイミングで立ち上がりエッジになる為、遅延クロックＣＬＫ０〜ＣＬＫ３により被遅延入力信号ＳＩＧをラッチするラッチ回路３５１は、それぞれ“Ｈ”をラッチし、第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ３は“Ｈ”となる。

時間Ｔ３４以降に遅延クロックＣＬＫ４により被遅延入力信号ＳＩＧをラッチするラッチ回路３５１が被遅延入力信号ＳＩＧをラッチした後では、第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４が同じ論理となる為、比較信号ＴＲＭ１〜ＴＲＭ４は“Ｈ”となり、比較信号ＴＲＭＦＩＸは“Ｌ”となる。

次に遅延クロックＣＬＫ０の立ち上がりエッジのタイミングになると、第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４がそれぞれ第二ラッチ回路３５４にラッチされ、第二ラッチ信号ＬＤＡＴＡ０〜ＬＤＡＴＡ４は“Ｈ”となる。また、比較信号ＴＲＭＦＩＸ、及び比較信号ＴＲＭ１〜ＴＲＭ４は、比較信号ラッチ回路３５６にラッチされ、判定信号ＧＡＴＥ１〜ＧＡＴＥ４は“Ｈ”、判定信号ＧＡＴＥＦＩＸは“Ｌ”となる。この時、第二ラッチ信号ＬＤＡＴＡ０が有効となり、第二ラッチ信号ＬＤＡＴＡ０に同期して、確定入力信号ＤＡＴＡは“Ｈ”になる。

次に、入力信号が“Ｌ”になり、時間Ｔ３５で被遅延入力信号ＳＩＧが“Ｌ”となると、遅延クロックＣＬＫ２〜ＣＬＫ４は時間Ｔ３５より後のタイミングで立ち上がりエッジになる為、遅延クロックＣＬＫ２〜ＣＬＫ４により被遅延入力信号ＳＩＧをラッチするラッチ回路３５１はそれぞれ“Ｌ”をラッチし、第一ラッチ信号ＤＡＴＡ２〜ＤＡＴＡ４は図示したタイミングで“Ｌ”となる。一方、遅延クロックＣＬＫ０〜ＣＬＫ１は時間Ｔ３５よりも前のタイミングで立ち上がりエッジになる為、遅延クロックＣＬＫ０〜ＣＬＫ１により被遅延入力信号ＳＩＧをラッチするラッチ回路３５１は、それぞれ“Ｈ”をラッチし、第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ１は“Ｈ”となる。

時間Ｔ３５以降に遅延クロックＣＬＫ４により被遅延入力信号ＳＩＧをラッチするラッチ回路３５１が被遅延入力信号ＳＩＧをラッチした後では、第一ラッチ信号において、ＤＡＴＡ０〜ＤＡＴＡ１が同じ論理、またＤＡＴＡ２〜ＤＡＴＡ４が同じ論理で、ＤＡＴＡ１とＤＡＴＡ２が互いに異なる論理となる為、比較信号ＴＲＭ１、ＴＲＭ３〜ＴＲＭ４、ＴＲＭＦＩＸは“Ｈ”となり、比較信号ＴＲＭ２は“Ｌ”となる。

次に遅延クロックＣＬＫ０の立ち上がりエッジのタイミングになると、第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４がそれぞれ第二ラッチ回路３５４にラッチされ、第二ラッチ信号ＬＤＡＴＡ０〜ＬＤＡＴＡ１は“Ｈ”、第二ラッチ信号ＬＤＡＴＡ２〜ＬＤＡＴＡ４は“Ｌ”となる。また、比較信号ＴＲＭＦＩＸ、及び比較信号ＴＲＭ１〜ＴＲＭ４は、比較信号ラッチ回路３５６にラッチされ、判定信号ＧＡＴＥＦＩＸ、及び判定信号ＧＡＴＥ１、ＧＡＴＥ３〜ＧＡＴＥ４は“Ｈ”、判定信号ＧＡＴＥ２は“Ｌ”となる。この時、第二ラッチ信号ＬＤＡＴＡ２が有効となり、第二ラッチ信号ＬＤＡＴＡ２に同期して、確定入力信号ＤＡＴＡは“Ｌ”になる。

次に、入力信号が“Ｌ”を維持し、時間Ｔ３６で被遅延入力信号ＳＩＧが“Ｌ”であると、遅延クロックＣＬＫ２〜ＣＬＫ４は時間Ｔ３４より後のタイミングで立ち上がりエッジになる為、遅延クロックＣＬＫ２〜ＣＬＫ４により被遅延入力信号ＳＩＧをラッチするラッチ回路３５１はそれぞれ“Ｌ”をラッチし、第一ラッチ信号ＤＡＴＡ２〜ＤＡＴＡ４は“Ｌ”を維持する。一方、遅延クロックＣＬＫ０〜ＣＬＫ１は時間Ｔ３６よりも前のタイミングで立ち上がりエッジになる為、遅延クロックＣＬＫ０〜ＣＬＫ１により被遅延入力信号ＳＩＧをラッチするラッチ回路３５１は、それぞれ“Ｌ”をラッチし、第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ１は“Ｌ”となる。

時間Ｔ３６以降に遅延クロックＣＬＫ４により被遅延入力信号ＳＩＧをラッチするラッチ回路３５１が被遅延入力信号ＳＩＧをラッチした後では、第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４が同じ論理となる為、比較信号ＴＲＭ１〜ＴＲＭ４は“Ｈ”となり、比較信号ＴＲＭＦＩＸは“Ｌ”となる。

次に遅延クロックＣＬＫ０の立ち上がりエッジのタイミングになると、第一ラッチ信号ＤＡＴＡ０〜ＤＡＴＡ４がそれぞれ第二ラッチ回路３５４にラッチされ、第二ラッチ信号ＬＤＡＴＡ０〜ＬＤＡＴＡ４は“Ｌ”となる。また、比較信号ＴＲＭＦＩＸ、及び比較信号ＴＲＭ１〜ＴＲＭ４は、比較信号ラッチ回路３５６にラッチされ、判定信号ＧＡＴＥ１〜ＧＡＴＥ４は“Ｈ”、判定信号ＧＡＴＥＦＩＸは“Ｌ”となる。この時、第二ラッチ信号ＬＤＡＴＡ０が有効となり、第二ラッチ信号ＬＤＡＴＡ０に同期して、確定入力信号ＤＡＴＡは“Ｌ”になる。

以上のように、半導体記憶装置が動作中であっても、常に入力信号の変化を検知して、判定信号ＧＡＴＥ０〜ＧＡＴＥ４、ＧＡＴＥＦＩＸが決定される。判定信号ＧＡＴＥ０〜ＧＡＴＥ４、ＧＡＴＥＦＩＸによって、第二ラッチ信号ＬＤＡＴＡ０〜ＬＤＡＴＡ４のいずれかの信号が有効となり、確定入力信号ＤＡＴＡは第二ラッチ信号ＬＤＡＴＡ０〜ＬＤＡＴＡ４のうち有効となった１つの信号に同期して変化する。

つまり、入力信号が入力されるタイミングがいかなるタイミングであっても、遅延クロックＣＬＫ０〜ＣＬＫ４のいずれかの遅延クロックで入力信号をラッチする事が可能となる。

また、生成する遅延クロックの数を増やせば入力信号をラッチするタイミングの精度は向上する。

以上のような回路構成のタイミング調整インターフェイス３０２を有することによって、入力信号とクロックの位相を調整する為の複雑なクロックテストシーケンス、及びクロックテストを実現するシーケンサー回路を必要とせず、また、クロックに合わせて入力信号を変化させる様なクロックテストを実行することなく、半導体記憶装置が動作中であっても常に入力信号の変化を検知して入力信号を取り込むタイミングを自動的に判別し、入力信号とクロックの位相差による入力信号の誤判定を防ぐことが出来る。

《発明の実施形態４》
図１０は、本発明の実施形態４の半導体記憶装置４００の要部の構成を示すブロック図である。

半導体記憶装置４００と、この半導体記憶装置４００をコントロールする情報処理装置１０１とは、入力信号１０９、クロック１１０、出力データ信号１１２で接続されている。

半導体記憶装置４００は、タイミング調整インターフェイス４０２、メモリコア２０３で構成されている。タイミング調整インターフェイス４０２とメモリコア２０３は、確定入力信号１１１で接続される。

メモリコア２０３は、メモリコア２０３を動作させる為の制御回路、電源回路、デコーダ回路、及び読み出し回路を含んでいる。

タイミング調整インターフェイス４０２は、入力信号遅延回路１０４、倍周期クロック生成回路４１３、倍周期遅延クロック生成回路４０５、第一ラッチ回路群４１４、第二ラッチ回路群４１５、第三ラッチ回路群４１６、第四ラッチ回路群４１７、第一ラッチ信号制御回路４１８、第二ラッチ信号制御回路４１９、第五ラッチ回路群４２０、第六ラッチ回路群４２１、第一入力信号取り込みタイミング判定回路４２２、第二入力信号取り込みタイミング判定回路４２３、第一信号論理判定回路４２４、第二信号論理判定回路４２５、ラッチ信号セレクタ回路群４２６、選択信号セレクタ回路４０８で構成される。

上記入力信号遅延回路１０４は、入力信号１０９を遅延させ、被遅延入力信号１１３を出力し、第一ラッチ回路群４１４、及び第二ラッチ回路群４１５に伝える。

倍周期クロック生成回路４１３は、入力されたクロック１１０から、クロック１１０の２倍周期の倍周期クロック４４３を出力し、倍周期遅延クロック生成回路４０５に伝える。

倍周期遅延クロック生成回路４０５は、入力された倍周期クロック４４３を遅延させ、それぞれ遅延量が異なるｎ（ｎ：整数）個の倍周期遅延クロック４２７を出力し、第一ラッチ回路群４１４、第二ラッチ回路群４１５、第三ラッチ回路群４１６、第四ラッチ回路群４１７、第五ラッチ回路群４２０、第六ラッチ回路群４２１、第一入力信号取り込みタイミング判定回路４２２、第二入力信号取り込みタイミング判定回路４２３、及びラッチ信号セレクタ回路群４２６に伝える。

第一ラッチ回路群４１４は、被遅延入力信号１１３をｎ個の倍周期遅延クロック４２７でラッチし、第一ラッチ信号４２８を出力する。第一ラッチ信号４２８は第三ラッチ回路群４１６、及び第一入力信号取り込みタイミング判定回路４２２に入力される。

第三ラッチ回路群４１６は、第一ラッチ信号４２８をｎ個の倍周期遅延クロック４２７でそれぞれラッチし、ｎ個の第三ラッチ信号４３０を出力する。第三ラッチ信号４３０は、第一ラッチ信号制御回路４１８に入力される。

第一入力信号取り込みタイミング判定回路４２２は、第一ラッチ信号４２８をそれぞれ比較し、比較した結果を倍周期遅延クロック４２７でラッチする事で第一判定信号４３６を出力する。第一判定信号４３６は、第一ラッチ信号制御回路４１８、及び第一信号論理判定回路４２４に伝えられる。

第一信号論理判定回路４２４は、第一判定信号４３６の論理を判定し、判定結果を第一論理判定信号４３８として出力し、第一ラッチ信号制御回路４１８に伝える。

第一ラッチ信号制御回路４１８は、第一判定信号４３６、及び第一論理判定信号４３８により、第三ラッチ信号４３０を制御し、第一被制御ラッチ信号４３２として出力する。第一被制御ラッチ信号４３２は、第五ラッチ回路群４２０に入力される。

第五ラッチ回路群４２０は、第一被制御ラッチ信号４３２をｎ個の倍周期遅延クロック４２７でそれぞれラッチし、ｎ個の第五ラッチ信号４４０を出力する。第五ラッチ信号４４０は、ラッチ信号セレクタ回路群４２６に入力される。

第二ラッチ回路群４１５は、被遅延入力信号１１３をｎ個の倍周期遅延クロック４２７でラッチし、第二ラッチ信号４２９を出力する。第二ラッチ信号４２９は第四ラッチ回路群４１７、及び第二入力信号取り込みタイミング判定回路４２３に入力される。

第四ラッチ回路群４１７は、第二ラッチ信号４２９をｎ個の倍周期遅延クロック４２７でそれぞれラッチし、ｎ個の第四ラッチ信号４３１を出力する。第四ラッチ信号４３１は、第二ラッチ信号制御回路４１９に入力される。

第二入力信号取り込みタイミング判定回路４２３は、第二ラッチ信号４２９をそれぞれ比較し、比較した結果を倍周期遅延クロック４２７でラッチする事で第二判定信号４３７を出力する。第二判定信号４３７は、第二ラッチ信号制御回路４１９、及び第二信号論理判定回路４２５に伝えられる。

第二信号論理判定回路４２５は、第二判定信号４３７の論理を判定し、判定結果を第二論理判定信号４３９として出力し、第二ラッチ信号制御回路４１９に伝える。

第二ラッチ信号制御回路４１９は、第二判定信号４３７、及び第二論理判定信号４３９により、第四ラッチ信号４３１を制御し、第二被制御ラッチ信号４３３として出力する。第二被制御ラッチ信号４３３は、第六ラッチ回路群４２１に入力される。

第六ラッチ回路群４２１は、第二被制御ラッチ信号４３３をｎ個の倍周期遅延クロック４２７でそれぞれラッチし、ｎ個の第六ラッチ信号４４１を出力する。第六ラッチ信号４４１は、ラッチ信号セレクタ回路群４２６に入力される。

ラッチ信号セレクタ回路群４２６は、倍周期遅延クロック４２７によって、第五ラッチ信号４４０と第六ラッチ信号４４１のいずれかを選択し、選択ラッチ信号４４２として出力する。選択ラッチ信号４４２は選択信号セレクタ回路４０８に入力される。

選択信号セレクタ回路４０８は、入力された選択ラッチ信号４４２を１つに集約し、確定入力信号１１１を出力する。

図１１は、上記タイミング調整インターフェイス４０２の具体的な構成の例として、ｎ＝５の場合の例を示す回路図である。

入力信号遅延回路１０４は、２個の遅延部１５０で構成され、入力信号１０９を遅延させ被遅延入力信号ＳＩＧ（被遅延入力信号１１３）を出力する。

倍周期クロック生成回路４１３は、ラッチ回路４５１で構成され、ラッチ回路４５１の出力ＮＱは入力Ｄに接続されている。この構成により入力されたクロックＣＬＫの立ち上がりエッジで出力が入れ替わる為、入力クロックＣＬＫの倍周期のクロック（倍周期クロック４４３）が生成される。

倍周期遅延クロック生成回路４０５は、遅延部１５０を直列に並べた構成で、入力された倍周期クロック４４３から、それぞれ遅延時間の異なる倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４（倍周期遅延クロック４２７）を出力する。ここで、上記入力信号遅延回路１０４および倍周期遅延クロック生成回路４０５の遅延部１５０は、信号を遅延させるものであればその手段は問わず、例えば所望の遅延時間となるようにインバータ回路を直列に並べたものであってもよい。

第一ラッチ回路群４１４は、５個のラッチ回路４５３で構成され、被遅延入力信号ＳＩＧをそれぞれ倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち上がりエッジでラッチし、それぞれ第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿４（第一ラッチ信号４２８）を出力する。

第三ラッチ回路群４１６は、５個のラッチ回路４５５で構成され、第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿４をそれぞれ倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち上がりエッジでラッチし、それぞれ第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿４（第三ラッチ信号４３０）を出力する。

第一入力信号取り込みタイミング判定回路４２２は、４個のＥＸ−ＮＯＲ回路１５２、及び４個のラッチ回路４５７で構成されている。ＥＸ−ＮＯＲ回路１５２は、第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿４のそれぞれ隣り合う信号が入力され、ＴＲＭ０＿１〜ＴＲＭ０＿４を出力する。ＴＲＭ０＿１〜ＴＲＭ０＿４は、倍周期遅延クロックＤＣＬＫ０の立ち上がりエッジでラッチ回路４５７にラッチされ、第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４（第一判定信号４３６）を出力する。

第一信号論理判定回路４２４は、ＥＸ−ＯＲ回路４６２で構成されている。ＥＸ−ＯＲ回路４６２は、第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４が入力され、第一論理判定信号ＧＡＴＥ０ＦＩＸ（第一論理判定信号４３８）を出力する。この第一論理判定信号ＧＡＴＥ０ＦＩＸは、第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４が全て同じ論理であった場合に“Ｌ”となり、それ以外は“Ｈ”となる。

第一ラッチ信号制御回路４１８は、５個の論理素子回路４６１で構成される。論理素子回路４６１は、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿４と第一論理判定信号ＧＡＴＥ０ＦＩＸ及び第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４がそれぞれ入力され、第一被制御ラッチ信号（第一被制御ラッチ信号４３２）を出力する。

第五ラッチ回路群４２０は、５個のラッチ回路４５９で構成され、論理素子回路４６１から出力される第一被制御ラッチ信号をそれぞれ倍周期遅延クロックＤＣＬＫ０の立ち上がりエッジでラッチし、それぞれ第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿４（第五ラッチ信号４４０）を出力する。

第二ラッチ回路群４１５は、５個のラッチ回路４５４で構成され、被遅延入力信号ＳＩＧをそれぞれ倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち下がりエッジでラッチし、それぞれ第二ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿４（第二ラッチ信号４２９）を出力する。

第四ラッチ回路群４１７は、５個のラッチ回路４５６で構成され、第二ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿４をそれぞれ倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち下がりエッジでラッチし、それぞれ第四ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿４（第四ラッチ信号４３１）を出力する。

第二入力信号取り込みタイミング判定回路４２３は、４個のＥＸ−ＮＯＲ回路１５２、及び４個のラッチ回路４５８で構成されている。ＥＸ−ＮＯＲ回路１５２は、第二ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿４のそれぞれ隣り合う信号が入力され、ＴＲＭ１＿１〜ＴＲＭ１＿４を出力する。ＴＲＭ１＿１〜ＴＲＭ１＿４は、倍周期遅延クロックＤＣＬＫ０の立ち下がりエッジでラッチ回路４５８にラッチされ、第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４（第二判定信号４３７）を出力する。

第二信号論理判定回路４２５は、ＥＸ−ＯＲ回路４６２で構成されている。ＥＸ−ＯＲ回路４６２は、第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４が入力され、第二論理判定信号ＧＡＴＥ１ＦＩＸ（第二論理判定信号４３９）を出力する。この第二論理判定信号ＧＡＴＥ１ＦＩＸは、第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４が全て同じ論理であった場合に“Ｌ”となり、それ以外は“Ｈ”となる。

第二ラッチ信号制御回路４１９は、５個の論理素子回路４６１で構成される。論理素子回路４６１は、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿４と第二論理判定信号ＧＡＴＥ１ＦＩＸ及び第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４がそれぞれ入力され、第二被制御ラッチ信号（第二被制御ラッチ信号４３３）を出力する。

第六ラッチ回路群４２１は、５個のラッチ回路４６０で構成され、論理素子回路４６１から出力される第二被制御ラッチ信号をそれぞれ倍周期遅延クロックＤＣＬＫ０の立ち下がりエッジでラッチし、それぞれ第六ラッチ信号ＤＡＴＡ１＿０〜ＤＡＴＡ１＿４（第六ラッチ信号４４１）を出力する。

ラッチ信号セレクタ回路群４２６は、５個のセレクタ４６３で構成され、第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４と第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４がそれぞれ入力される。セレクタ４６３では、倍周期遅延クロックＤＣＬＫ０により、第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４と第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４のどちらかの判定信号が選択され、選択ラッチ信号（選択ラッチ信号４４２）として出力される。

ラッチ信号セレクタ回路群４２６から出力される選択ラッチ信号は、ＯＲ回路１５３に入力され、確定入力信号ＤＡＴＡ（確定入力信号１１１）として出力される。

図１２は、図１１記載の回路構成における、タイミング調整動作の波形を示している。

最初、入力信号は“Ｌ”で、第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿４、第二ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿４、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿４、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿４、第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿４、第六ラッチ信号ＤＡＴＡ１＿０〜ＤＡＴＡ１＿４、及びＤＡＴＡは“Ｌ”である。またＴＲＭ０＿１〜ＴＲＭ０＿４、ＴＲＭ１＿１〜ＴＲＭ１＿４、第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４、及び第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４は“Ｈ”であり、第一論理判定信号ＧＡＴＥ０ＦＩＸ、及び第二論理判定信号ＧＡＴＥ１ＦＩＸは“Ｌ”である。第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４が“Ｈ”で、第一論理判定信号ＧＡＴＥ０ＦＩＸが“Ｌ”の為、第三ラッチ信号ＬＳＩＧ０＿１〜ＬＳＩＧ０＿４が入力される論理素子回路４６１の出力は“Ｌ”となり、第三ラッチ信号ＬＳＩＧ０＿０が入力される論理素子回路４６１の出力が有効となる。同様に、第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４が“Ｈ”で、第二論理判定信号ＧＡＴＥ１ＦＩＸが“Ｌ”の為、第四ラッチ信号ＬＳＩＧ１＿１〜ＬＳＩＧ１＿４が入力される論理素子回路４６１の出力は“Ｌ”となり、第四ラッチ信号ＬＳＩＧ１＿０が入力される論理素子回路４６１の出力が有効となる。

（時間Ｔ４１前後の動作）
倍周期遅延クロックＤＣＬＫ０の立ち上がりエッジのタイミングで、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿４が入力される論理素子回路４６１の出力がラッチ回路４５９にラッチされ、第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿４は“Ｌ”になる。この時、倍周期遅延クロックＤＣＬＫ０が“Ｈ”になることによって、第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿４がそれぞれ対応するセレクタ４６３から出力されるが、結果的に、確定出力信号ＤＡＴＡは“Ｌ”のままとなる。

また、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち上がりエッジのタイミングで、第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿４がラッチ回路４５５でラッチされ、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿４は“Ｌ”となる。

また、倍周期遅延クロックＤＣＬＫ０の立ち上がりエッジのタイミングでＥＸ−ＮＯＲ回路１５２の出力ＴＲＭ０＿１〜ＴＲＭ０＿４がラッチ回路４５７にラッチされ、第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４は“Ｈ”になる。第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４が全て同じ論理となる為、第一論理判定信号ＧＡＴＥ０ＦＩＸは“Ｌ”となる。第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４が“Ｈ”で、第一論理判定信号ＧＡＴＥ０ＦＩＸが“Ｌ”の為、第三ラッチ信号ＬＳＩＧ０＿１〜ＬＳＩＧ０＿４が入力される論理素子回路４６１の出力は“Ｌ”となり、第三ラッチ信号ＬＳＩＧ０＿０が入力される論理素子回路４６１の出力が有効となる。

また、入力信号が“Ｈ”になり、時間Ｔ４１で被遅延入力信号ＳＩＧが“Ｈ”となると、倍周期遅延クロックＤＣＬＫ３、ＤＣＬＫ４は時間Ｔ４１より後のタイミングで立ち上がりエッジになる為、倍周期遅延クロックＤＣＬＫ３、ＤＣＬＫ４の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３はそれぞれ“Ｈ”をラッチし、第一ラッチ信号ＳＩＧ０＿３、ＳＩＧ０＿４は図示したタイミングで“Ｈ”となる。一方、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ２は時間Ｔ４１よりも前のタイミングで立ち上がりエッジになる為、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ２の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３は、それぞれ被遅延入力信号ＳＩＧが“Ｈ”になる前、すなわち“Ｌ”をラッチし、第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿２は図示したタイミングで“Ｌ”となる。

時間Ｔ４１以降に倍周期遅延クロックＤＣＬＫ４の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３が被遅延入力信号ＳＩＧをラッチした後では、第一ラッチ信号においてＳＩＧ０＿０〜ＳＩＧ０＿２が同じ論理、またＳＩＧ０＿３とＳＩＧ０＿４が同じ論理で、ＳＩＧ０＿２とＳＩＧ０＿３が互いに異なる論理となる為、ＴＲＭ０＿１〜ＴＲＭ０＿２、及びＴＲＭ０＿４は“Ｈ”となり、ＴＲＭ０＿３は“Ｌ”となる。

（時間Ｔ４２前後の動作）
倍周期遅延クロックＤＣＬＫ０の立ち下がりエッジのタイミングで、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿４が入力される論理素子回路４６１の出力がラッチ回路４６０にラッチされ、第六ラッチ信号ＤＡＴＡ１＿０〜ＤＡＴＡ１＿４は“Ｌ”になる。この時、倍周期遅延クロックＤＣＬＫ０が“Ｌ”になることによって、第六ラッチ信号ＤＡＴＡ１＿０〜ＤＡＴＡ１＿４がそれぞれ対応するセレクタ４６３から出力されるが、結果的に、確定出力信号ＤＡＴＡは“Ｌ”のままとなる。

また、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち下がりエッジのタイミングで、第二ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿４がラッチ回路４５６でラッチされ、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿４は“Ｌ”となる。

また、倍周期遅延クロックＤＣＬＫ０の立ち下がりエッジのタイミングでＥＸ−ＮＯＲ回路１５２の出力ＴＲＭ１＿１〜ＴＲＭ１＿４がラッチ回路４５８にラッチされ、第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４は“Ｈ”になる。第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４が全て同じ論理となる為、第二論理判定信号ＧＡＴＥ１ＦＩＸは“Ｌ”となる。第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４が“Ｈ”で、第二論理判定信号ＧＡＴＥ１ＦＩＸが“Ｌ”の為、第四ラッチ信号ＬＳＩＧ１＿１〜ＬＳＩＧ１＿４が入力される論理素子回路４６１の出力は“Ｌ”となり、第四ラッチ信号ＬＳＩＧ１＿０が入力される論理素子回路４６１の出力が有効となる。

また、入力信号が“Ｌ”になり、時間Ｔ４２で被遅延入力信号ＳＩＧが“Ｌ”になると、倍周期遅延クロックＤＣＬＫ３、ＤＣＬＫ４は時間Ｔ４２より後のタイミングで立ち下がりエッジになる為、倍周期遅延クロックＤＣＬＫ３、ＤＣＬＫ４の立ち下がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５４はそれぞれ“Ｌ”をラッチし、第一ラッチ信号ＳＩＧ１＿３、ＳＩＧ１＿４は図示したタイミングで“Ｌ”となる。一方、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ２は時間Ｔ４２よりも前のタイミングで立ち下がりエッジになる為、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ２の立ち下がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５４は、それぞれ“Ｈ”をラッチし、第二ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿２は“Ｈ”となる。

時間Ｔ４２以降に倍周期遅延クロックＤＣＬＫ４の立ち下がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５４が被遅延入力信号ＳＩＧをラッチした後では、第二ラッチ信号において、ＳＩＧ１＿０〜ＳＩＧ１＿２が同じ論理、またＳＩＧ１＿３とＳＩＧ１＿４が同じ論理で、ＳＩＧ１＿２とＳＩＧ１＿３が互いに異なる論理となる為、ＴＲＭ１＿１〜ＴＲＭ１＿２、及びＴＲＭ１＿４は“Ｈ”となり、ＴＲＭ１＿３は“Ｌ”となる。

（時間Ｔ４３前後の動作）
倍周期遅延クロックＤＣＬＫ０の立ち上がりエッジのタイミングで、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿４が入力される論理素子回路４６１の出力がラッチ回路４５９にラッチされ、第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿４は“Ｌ”になる。この時、倍周期遅延クロックＤＣＬＫ０が“Ｈ”になることによって、第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿４がそれぞれ対応するセレクタ４６３から出力されるが、結果的に、確定出力信号ＤＡＴＡは“Ｌ”のままとなる。

また、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち上がりエッジのタイミングで、第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿４がラッチ回路４５５でラッチされ、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿２は“Ｌ”、ＬＳＩＧ０＿３〜ＬＳＩＧ０＿４は“Ｈ”となる。

また、倍周期遅延クロックＤＣＬＫ０の立ち上がりエッジのタイミングでＥＸ−ＮＯＲ回路１５２の出力ＴＲＭ０＿１〜ＴＲＭ０＿４がラッチ回路４５７にラッチされ、第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿２、及びＧＡＴＥ０＿４は“Ｈ”、ＧＡＴＥ０＿３は“Ｌ”になる。第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４が全て同じ論理でない為、第一論理判定信号ＧＡＴＥ０ＦＩＸは“Ｈ”となる。第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿２、及びＧＡＴＥ０＿４が“Ｈ”、ＧＡＴＥ０＿３が“Ｌ”で、第一論理判定信号ＧＡＴＥ０ＦＩＸが“Ｈ”の為、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿２、及びＬＳＩＧ０＿４が入力される論理素子回路４６１の出力は“Ｌ”となり、第三ラッチ信号ＬＳＩＧ０＿３が入力される論理素子回路４６１の出力が有効となる。

また、入力信号が“Ｈ”になり、時間Ｔ４３で被遅延入力信号ＳＩＧが“Ｈ”となると、倍周期遅延クロックＤＣＬＫ３、ＤＣＬＫ４は時間Ｔ４３より後のタイミングで立ち上がりエッジになる為、倍周期遅延クロックＤＣＬＫ３、ＤＣＬＫ４の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３はそれぞれ“Ｈ”をラッチし、第一ラッチ信号ＳＩＧ０＿３、ＳＩＧ０＿４は“Ｈ”となる。一方、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ２は時間Ｔ４３よりも前のタイミングで立ち上がりエッジになる為、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ２の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３は、それぞれ“Ｌ”をラッチし、第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿２は“Ｌ”となる。

時間Ｔ４３以降に倍周期遅延クロックＤＣＬＫ４の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３が被遅延入力信号ＳＩＧをラッチした後では、第一ラッチ信号においてＳＩＧ０＿０〜ＳＩＧ０＿２が同じ論理、またＳＩＧ０＿３とＳＩＧ０＿４が同じ論理で、ＳＩＧ０＿２とＳＩＧ０＿３が互いに異なる論理となる為、ＴＲＭ０＿１〜ＴＲＭ０＿２、及びＴＲＭ０＿４は“Ｈ”となり、ＴＲＭ０＿３は“Ｌ”となる。

（時間Ｔ４４前後の動作）
倍周期遅延クロックＤＣＬＫ０の立ち下がりエッジのタイミングで、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿４が入力される論理素子回路４６１の出力がラッチ回路４６０にラッチされ、第六ラッチ信号ＤＡＴＡ１＿０〜ＤＡＴＡ１＿４は“Ｌ”になる。この時、倍周期遅延クロックＤＣＬＫ０が“Ｌ”になることによって、第六ラッチ信号ＤＡＴＡ１＿０〜ＤＡＴＡ１＿４がそれぞれ対応するセレクタ４６３から出力されるが、結果的に、確定出力信号ＤＡＴＡは“Ｌ”のままとなる。

また、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち下がりエッジのタイミングで、第二ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿４がラッチ回路４５６でラッチされ、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿２は“Ｈ”、ＬＳＩＧ１＿３〜ＬＳＩＧ１＿４は“Ｌ”となる。

また、倍周期遅延クロックＤＣＬＫ０の立ち下がりエッジのタイミングでＥＸ−ＮＯＲ回路１５２の出力ＴＲＭ１＿１〜ＴＲＭ１＿４がラッチ回路４５８にラッチされ、第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿２、及びＧＡＴＥ１＿４は“Ｈ”、ＧＡＴＥ１＿３は“Ｌ”になる。第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４が全て同じ論理でない為、第二論理判定信号ＧＡＴＥ１ＦＩＸは“Ｈ”となる。第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿２、及びＧＡＴＥ１＿４が“Ｈ”、ＧＡＴＥ１＿３が“Ｌ”で、第二論理判定信号ＧＡＴＥ１ＦＩＸが“Ｈ”の為、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿２、及びＬＳＩＧ１＿４が入力される論理素子回路４６１の出力は“Ｌ”となり、第四ラッチ信号ＬＳＩＧ１＿３が入力される論理素子回路４６１の出力が有効となる。

また、入力信号が“Ｈ”を保持し、時間Ｔ４４で被遅延入力信号ＳＩＧが“Ｈ”であると、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち下がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５４はそれぞれ“Ｈ”をラッチし、第一ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿２は“Ｈ”を保持、また、第一ラッチ信号ＳＩＧ１＿３〜ＳＩＧ１＿４は図示したタイミングで“Ｈ”となる。

時間Ｔ４４以降に倍周期遅延クロックＤＣＬＫ４の立ち下がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５４が被遅延入力信号ＳＩＧをラッチした後では、第二ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿４が全て同じ論理となる為、ＴＲＭ１＿１〜ＴＲＭ１＿４は“Ｈ”となる。

（時間Ｔ４５前後の動作）
倍周期遅延クロックＤＣＬＫ０の立ち上がりエッジのタイミングで、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿４が入力される論理素子回路４６１の出力がラッチ回路４５９にラッチされ、第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿２、及びＤＡＴＡ０＿４は“Ｌ”、ＤＡＴＡ０＿３は“Ｈ”になる。この時、倍周期遅延クロックＤＣＬＫ０が“Ｈ”になることによって、第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿４がそれぞれ対応するセレクタ４６３から出力される。そこで、倍周期遅延クロックＤＣＬＫ０が“Ｈ”になるタイミングで、確定出力信号ＤＡＴＡは“Ｈ”となる。

また、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち上がりエッジのタイミングで、第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿４がラッチ回路４５５でラッチされ、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿２は“Ｌ”、ＬＳＩＧ０＿３〜ＬＳＩＧ０＿４は“Ｈ”となる。

また、倍周期遅延クロックＤＣＬＫ０の立ち上がりエッジのタイミングでＥＸ−ＮＯＲ回路１５２の出力ＴＲＭ０＿１〜ＴＲＭ０＿４がラッチ回路４５７にラッチされ、第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿２、及びＧＡＴＥ０＿４は“Ｈ”、ＧＡＴＥ０＿３は“Ｌ”になる。第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４が全て同じ論理でない為、第一論理判定信号ＧＡＴＥ０ＦＩＸは“Ｈ”となる。第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿２、及びＧＡＴＥ０＿４が“Ｈ”、ＧＡＴＥ０＿３が“Ｌ”で、第一論理判定信号ＧＡＴＥ０ＦＩＸが“Ｈ”の為、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿２、及びＬＳＩＧ０＿４が入力される論理素子回路４６１の出力は“Ｌ”となり、第三ラッチ信号ＬＳＩＧ０＿３が入力される論理素子回路４６１の出力が有効となる。

また、入力信号が“Ｌ”になり、時間Ｔ４５で被遅延入力信号ＳＩＧが“Ｌ”となると、倍周期遅延クロックＤＣＬＫ３、ＤＣＬＫ４は時間Ｔ４５より後のタイミングで立ち上がりエッジになる為、倍周期遅延クロックＤＣＬＫ３、ＤＣＬＫ４の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３はそれぞれ“Ｌ”をラッチし、第一ラッチ信号ＳＩＧ０＿３、ＳＩＧ０＿４は“Ｌ”となる。一方、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ２は時間Ｔ４５よりも前のタイミングで立ち上がりエッジになる為、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ２の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３は、それぞれ“Ｈ”をラッチし、第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿２は“Ｈ”となる。

時間Ｔ４５以降に倍周期遅延クロックＤＣＬＫ４の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３が被遅延入力信号ＳＩＧをラッチした後では、第一ラッチ信号においてＳＩＧ０＿０〜ＳＩＧ０＿２が同じ論理、またＳＩＧ０＿３とＳＩＧ０＿４が同じ論理で、ＳＩＧ０＿２とＳＩＧ０＿３が互いに異なる論理となる為、ＴＲＭ０＿１〜ＴＲＭ０＿２、及びＴＲＭ０＿４は“Ｈ”となり、ＴＲＭ０＿３は“Ｌ”となる。

（時間Ｔ４６前後の動作）
倍周期遅延クロックＤＣＬＫ０の立ち下がりエッジのタイミングで、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿４が入力される論理素子回路４６１の出力がラッチ回路４６０にラッチされ、第六ラッチ信号ＤＡＴＡ１＿０〜ＤＡＴＡ１＿４は“Ｌ”になる。この時、倍周期遅延クロックＤＣＬＫ０が“Ｌ”になることによって、第六ラッチ信号ＤＡＴＡ１＿０〜ＤＡＴＡ１＿４がセレクタ４６３から出力され、確定出力信号ＤＡＴＡは“Ｌ”となる。

また、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち下がりエッジのタイミングで、第二ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿４がラッチ回路４５６でラッチされ、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿４は“Ｈ”となる。

また、倍周期遅延クロックＤＣＬＫ０の立ち下がりエッジのタイミングでＥＸ−ＮＯＲ回路１５２の出力ＴＲＭ１＿１〜ＴＲＭ１＿４がラッチ回路４５８にラッチされ、第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４は“Ｈ”になる。第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４が全て同じ論理である為、第二論理判定信号ＧＡＴＥ１ＦＩＸは“Ｌ”となる。第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４が“Ｈ”で、第二論理判定信号ＧＡＴＥ１ＦＩＸが“Ｌ”の為、第四ラッチ信号ＬＳＩＧ１＿１〜ＬＳＩＧ１＿４が入力される論理素子回路４６１の出力は“Ｌ”となり、第四ラッチ信号ＬＳＩＧ１＿０が入力される論理素子回路４６１の出力が有効となる。

また、入力信号が“Ｈ”になり、時間Ｔ４６で被遅延入力信号ＳＩＧが“Ｈ”になると、倍周期遅延クロックＤＣＬＫ２〜ＤＣＬＫ４は時間Ｔ４６より後のタイミングで立ち下がりエッジになる為、倍周期遅延クロックＤＣＬＫ２〜ＤＣＬＫ４の立ち下がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５４はそれぞれ“Ｈ”をラッチし、第一ラッチ信号ＳＩＧ１＿２〜ＳＩＧ１＿４は図示したタイミングで“Ｈ”となる。一方、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ１は時間Ｔ４６よりも前のタイミングで立ち下がりエッジになる為、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ１の立ち下がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５４は、それぞれ“Ｌ”をラッチし、第二ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿１は“Ｌ”となる。

時間Ｔ４６以降に倍周期遅延クロックＤＣＬＫ４の立ち下がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５４が被遅延入力信号ＳＩＧをラッチした後では、第二ラッチ信号において、ＳＩＧ１＿０〜ＳＩＧ１＿１が同じ論理、またＳＩＧ１＿２〜ＳＩＧ１＿４が同じ論理で、ＳＩＧ１＿１とＳＩＧ１＿２が互いに異なる論理となる為、ＴＲＭ１＿１、及びＴＲＭ１＿３〜ＴＲＭ１＿４は“Ｈ”となり、ＴＲＭ１＿２は“Ｌ”となる。

（時間Ｔ４７前後の動作）
倍周期遅延クロックＤＣＬＫ０の立ち上がりエッジのタイミングで、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿４が入力される論理素子回路４６１の出力がラッチ回路４５９にラッチされ、第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿２、及びＤＡＴＡ０＿４は“Ｌ”、ＤＡＴＡ０＿３は“Ｈ”になる。この時、倍周期遅延クロックＤＣＬＫ０が“Ｈ”になることによって、第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿４がセレクタ４６３から出力され、確定出力信号ＤＡＴＡは“Ｈ”となる。

また、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち上がりエッジのタイミングで、第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿４がラッチ回路４５５でラッチされ、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿２は“Ｈ”、ＬＳＩＧ０＿３〜ＬＳＩＧ０＿４は“Ｌ”となる。

また、倍周期遅延クロックＤＣＬＫ０の立ち上がりエッジのタイミングでＥＸ−ＮＯＲ回路１５２の出力ＴＲＭ０＿１〜ＴＲＭ０＿４がラッチ回路４５７にラッチされ、第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿２、及びＧＡＴＥ０＿４は“Ｈ”、ＧＡＴＥ０＿３は“Ｌ”になる。第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４が全て同じ論理でない為、第一論理判定信号ＧＡＴＥ０ＦＩＸは“Ｈ”となる。第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿２、及びＧＡＴＥ０＿４が“Ｈ”、ＧＡＴＥ０＿３が“Ｌ”で、第一論理判定信号ＧＡＴＥ０ＦＩＸが“Ｈ”の為、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿２、及びＬＳＩＧ０＿４が入力される論理素子回路４６１の出力は“Ｌ”となり、第三ラッチ信号ＬＳＩＧ０＿３が入力される論理素子回路４６１の出力が有効となる。

また、入力信号が“Ｌ”になり、時間Ｔ４７で被遅延入力信号ＳＩＧが“Ｌ”となると、倍周期遅延クロックＤＣＬＫ２〜ＤＣＬＫ４は時間Ｔ４７より後のタイミングで立ち上がりエッジになる為、倍周期遅延クロックＤＣＬＫ２〜ＤＣＬＫ４の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３はそれぞれ“Ｌ”をラッチし、第一ラッチ信号ＳＩＧ０＿２〜ＳＩＧ０＿４は“Ｌ”となる。一方、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ１は時間Ｔ４７よりも前のタイミングで立ち上がりエッジになる為、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ１の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３は、それぞれ“Ｈ”をラッチし、第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿１は“Ｈ”となる。

時間Ｔ４７以降に倍周期遅延クロックＤＣＬＫ４の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３が被遅延入力信号ＳＩＧをラッチした後では、第一ラッチ信号においてＳＩＧ０＿０〜ＳＩＧ０＿１が同じ論理、またＳＩＧ０＿２〜ＳＩＧ０＿４が同じ論理で、ＳＩＧ０＿１とＳＩＧ０＿２が互いに異なる論理となる為、ＴＲＭ０＿１、及びＴＲＭ０＿３〜ＴＲＭ０＿４は“Ｈ”となり、ＴＲＭ０＿２は“Ｌ”となる。

（時間Ｔ４８前後の動作）
倍周期遅延クロックＤＣＬＫ０の立ち下がりエッジのタイミングで、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿４が入力される論理素子回路４６１の出力がラッチ回路４６０にラッチされ、第六ラッチ信号ＤＡＴＡ１＿０は“Ｈ”、ＤＡＴＡ１＿１〜ＤＡＴＡ１＿４は“Ｌ”になる。この時、倍周期遅延クロックＤＣＬＫ０が“Ｌ”になることによって、第六ラッチ信号ＤＡＴＡ１＿０〜ＤＡＴＡ１＿４がセレクタ４６３から出力され、確定出力信号ＤＡＴＡは“Ｈ”となる。

また、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち下がりエッジのタイミングで、第二ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿４がラッチ回路４５６でラッチされ、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿１は“Ｌ”、ＬＳＩＧ１＿２〜ＬＳＩＧ１＿４は“Ｈ”となる。

また、倍周期遅延クロックＤＣＬＫ０の立ち下がりエッジのタイミングでＥＸ−ＮＯＲ回路１５２の出力ＴＲＭ１＿１〜ＴＲＭ１＿４がラッチ回路４５８にラッチされ、第二判定信号ＧＡＴＥ１＿１、及びＧＡＴＥ１＿３〜ＧＡＴＥ１＿４は“Ｈ”、ＧＡＴＥ１＿２は“Ｌ”になる。第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４が全て同じ論理でない為、第二論理判定信号ＧＡＴＥ１ＦＩＸは“Ｈ”となる。第二判定信号ＧＡＴＥ１＿１、及びＧＡＴＥ１＿３〜ＧＡＴＥ１＿４が“Ｈ”、ＧＡＴＥ１＿２が“Ｌ”で、第二論理判定信号ＧＡＴＥ１ＦＩＸが“Ｈ”の為、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿１、及びＬＳＩＧ１＿３〜ＬＳＩＧ１＿４が入力される論理素子回路４６１の出力は“Ｌ”となり、第四ラッチ信号ＬＳＩＧ１＿２が入力される論理素子回路４６１の出力が有効となる。

また、入力信号が“Ｈ”になり、時間Ｔ４８で被遅延入力信号ＳＩＧが“Ｈ”になると、倍周期遅延クロックＤＣＬＫ４は時間Ｔ４８より後のタイミングで立ち下がりエッジになる為、倍周期遅延クロックＤＣＬＫ４の立ち下がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５４は“Ｈ”をラッチし、第一ラッチ信号ＳＩＧ１＿４は図示したタイミングで“Ｈ”となる。一方、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ３は時間Ｔ４８よりも前のタイミングで立ち下がりエッジになる為、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ３の立ち下がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５４は、それぞれ“Ｌ”をラッチし、第二ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿３は“Ｌ”となる。

時間Ｔ４８以降に倍周期遅延クロックＤＣＬＫ４の立ち下がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５４が被遅延入力信号ＳＩＧをラッチした後では、第二ラッチ信号において、ＳＩＧ１＿０〜ＳＩＧ１＿３が同じ論理で、ＳＩＧ１＿３とＳＩＧ１＿４が互いに異なる論理となる為、ＴＲＭ１＿１〜ＴＲＭ１＿３は“Ｈ”となり、ＴＲＭ１＿４は“Ｌ”となる。

（時間Ｔ４９前後の動作）
倍周期遅延クロックＤＣＬＫ０の立ち上がりエッジのタイミングで、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿４が入力される論理素子回路４６１の出力がラッチ回路４５９にラッチされ、第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿４は“Ｌ”になる。この時、倍周期遅延クロックＤＣＬＫ０が“Ｈ”になることによって、第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿４がセレクタ４６３から出力され、確定出力信号ＤＡＴＡは“Ｌ”となる。

また、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち上がりエッジのタイミングで、第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿４がラッチ回路４５５でラッチされ、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿１は“Ｈ”、ＬＳＩＧ０＿２〜ＬＳＩＧ０＿４は“Ｌ”となる。

また、倍周期遅延クロックＤＣＬＫ０の立ち上がりエッジのタイミングでＥＸ−ＮＯＲ回路１５２の出力ＴＲＭ０＿１〜ＴＲＭ０＿４がラッチ回路４５７にラッチされ、第一判定信号ＧＡＴＥ０＿１、及びＧＡＴＥ０＿３〜ＧＡＴＥ０＿４は“Ｈ”、ＧＡＴＥ０＿２は“Ｌ”になる。第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４が全て同じ論理でない為、第一論理判定信号ＧＡＴＥ０ＦＩＸは“Ｈ”となる。第一判定信号ＧＡＴＥ０＿１、及びＧＡＴＥ０＿３〜ＧＡＴＥ０＿４が“Ｈ”、ＧＡＴＥ０＿２が“Ｌ”で、第一論理判定信号ＧＡＴＥ０ＦＩＸが“Ｈ”の為、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿１、及びＬＳＩＧ０＿３〜ＬＳＩＧ０＿４が入力される論理素子回路４６１の出力は“Ｌ”となり、第三ラッチ信号ＬＳＩＧ０＿２が入力される論理素子回路４６１の出力が有効となる。

また、入力信号が“Ｌ”になり、時間Ｔ４９で被遅延入力信号ＳＩＧが“Ｌ”となると、倍周期遅延クロックＤＣＬＫ４は時間Ｔ４９より後のタイミングで立ち上がりエッジになる為、倍周期遅延クロックＤＣＬＫ４の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３は“Ｌ”をラッチし、第一ラッチ信号ＳＩＧ０＿４は“Ｌ”となる。一方、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ３は時間Ｔ４９よりも前のタイミングで立ち上がりエッジになる為、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ３の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３は、それぞれ“Ｈ”をラッチし、第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿３は“Ｈ”となる。

時間Ｔ４９以降に倍周期遅延クロックＤＣＬＫ４の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３が被遅延入力信号ＳＩＧをラッチした後では、第一ラッチ信号においてＳＩＧ０＿０〜ＳＩＧ０＿３が同じ論理で、ＳＩＧ０＿３とＳＩＧ０＿４が互いに異なる論理となる為、ＴＲＭ０＿１〜ＴＲＭ０＿３は“Ｈ”となり、ＴＲＭ０＿４は“Ｌ”となる。

（時間Ｔ４１０前後の動作）
倍周期遅延クロックＤＣＬＫ０の立ち下がりエッジのタイミングで、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿４が入力される論理素子回路４６１の出力がラッチ回路４６０にラッチされ、第六ラッチ信号ＤＡＴＡ１＿０〜ＤＡＴＡ１＿１、及びＤＡＴＡ１＿３〜ＤＡＴＡ１＿４は“Ｌ”、ＤＡＴＡ１＿２は“Ｈ”になる。この時、倍周期遅延クロックＤＣＬＫ０が“Ｌ”になることによって、第六ラッチ信号ＤＡＴＡ１＿０〜ＤＡＴＡ１＿４がセレクタ４６３から出力され、確定出力信号ＤＡＴＡは“Ｈ”となる。

また、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち下がりエッジのタイミングで、第二ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿４がラッチ回路４５６でラッチされ、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿３は“Ｌ”、ＬＳＩＧ１＿４は“Ｈ”となる。

また、倍周期遅延クロックＤＣＬＫ０の立ち下がりエッジのタイミングでＥＸ−ＮＯＲ回路１５２の出力ＴＲＭ１＿１〜ＴＲＭ１＿４がラッチ回路４５８にラッチされ、第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿３は“Ｈ”、ＧＡＴＥ１＿４は“Ｌ”になる。第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４が全て同じ論理でない為、第二論理判定信号ＧＡＴＥ１ＦＩＸは“Ｈ”となる。第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿３が“Ｈ”、ＧＡＴＥ１＿４が“Ｌ”で、第二論理判定信号ＧＡＴＥ１ＦＩＸが“Ｈ”の為、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿３が入力される論理素子回路４６１の出力は“Ｌ”となり、第四ラッチ信号ＬＳＩＧ１＿４が入力される論理素子回路４６１の出力が有効となる。

また、入力信号が“Ｌ”を保持し、時間Ｔ４１０付近で被遅延入力信号ＳＩＧが“Ｌ”であると、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち下がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５４はそれぞれ“Ｌ”をラッチし、第一ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿４は図示したタイミングで“Ｌ”となる。

時間Ｔ４１０以降に倍周期遅延クロックＤＣＬＫ４の立ち下がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５４が被遅延入力信号ＳＩＧをラッチした後では、第二ラッチ信号において、ＳＩＧ１＿０〜ＳＩＧ１＿４が同じ論理となる為、ＴＲＭ１＿１〜ＴＲＭ１＿４は“Ｈ”となる。

（時間Ｔ４１１前後の動作）
倍周期遅延クロックＤＣＬＫ０の立ち上がりエッジのタイミングで、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿４が入力される論理素子回路４６１の出力がラッチ回路４５９にラッチされ、第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿４は“Ｌ”になる。この時、倍周期遅延クロックＤＣＬＫ０が“Ｈ”になることによって、第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿４がセレクタ４６３から出力され、確定出力信号ＤＡＴＡは“Ｌ”となる。

また、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち上がりエッジのタイミングで、第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿４がラッチ回路４５５でラッチされ、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿３は“Ｈ”、ＬＳＩＧ０＿４は“Ｌ”となる。

また、倍周期遅延クロックＤＣＬＫ０の立ち上がりエッジのタイミングでＥＸ−ＮＯＲ回路１５２の出力ＴＲＭ０＿１〜ＴＲＭ０＿４がラッチ回路４５７にラッチされ、第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿３は“Ｈ”、ＧＡＴＥ０＿４は“Ｌ”になる。第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４が全て同じ論理でない為、第一論理判定信号ＧＡＴＥ０ＦＩＸは“Ｈ”となる。第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿３が“Ｈ”、ＧＡＴＥ０＿４が“Ｌ”で、第一論理判定信号ＧＡＴＥ０ＦＩＸが“Ｈ”の為、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿３が入力される論理素子回路４６１の出力は“Ｌ”となり、第三ラッチ信号ＬＳＩＧ０＿４が入力される論理素子回路４６１の出力が有効となる。

また、入力信号が“Ｌ”を保持し、時間Ｔ４１１付近で被遅延入力信号ＳＩＧが“Ｌ”であると、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３はそれぞれ“Ｌ”をラッチし、第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿４は“Ｌ”となる。

時間Ｔ４１１以降に倍周期遅延クロックＤＣＬＫ４の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３が被遅延入力信号ＳＩＧをラッチした後では、第一ラッチ信号においてＳＩＧ０＿０〜ＳＩＧ０＿４が同じ論理となる為、ＴＲＭ０＿１〜ＴＲＭ０＿４は“Ｈ”となる。

（時間Ｔ４１２前後の動作）
倍周期遅延クロックＤＣＬＫ０の立ち下がりエッジのタイミングで、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿４が入力される論理素子回路４６１の出力がラッチ回路４６０にラッチされ、第六ラッチ信号ＤＡＴＡ１＿０〜ＤＡＴＡ１＿３は“Ｌ”、ＤＡＴＡ１＿４は“Ｈ”になる。この時、倍周期遅延クロックＤＣＬＫ０が“Ｌ”になることによって、第六ラッチ信号ＤＡＴＡ１＿０〜ＤＡＴＡ１＿４がセレクタ４６３から出力され、確定出力信号ＤＡＴＡは“Ｈ”となる。

また、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち下がりエッジのタイミングで、第二ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿４がラッチ回路４５６でラッチされ、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿４は“Ｌ”となる。

また、倍周期遅延クロックＤＣＬＫ０の立ち下がりエッジのタイミングでＥＸ−ＮＯＲ回路１５２の出力ＴＲＭ１＿１〜ＴＲＭ１＿４がラッチ回路４５８にラッチされ、第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４は“Ｈ”になる。第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４が全て同じ論理となる為、第二論理判定信号ＧＡＴＥ１ＦＩＸは“Ｌ”となる。第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４が“Ｈ”で、第二論理判定信号ＧＡＴＥ１ＦＩＸが“Ｌ”の為、第四ラッチ信号ＬＳＩＧ１＿１〜ＬＳＩＧ１＿４が入力される論理素子回路４６１の出力は“Ｌ”となり、第四ラッチ信号ＬＳＩＧ１＿０が入力される論理素子回路４６１の出力が有効となる。

また、入力信号が“Ｌ”を保持し、時間Ｔ４１２付近で被遅延入力信号ＳＩＧが“Ｌ”であると、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち下がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５４はそれぞれ“Ｌ”をラッチし、第一ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿４は“Ｌ”となる。

時間Ｔ４１２以降に倍周期遅延クロックＤＣＬＫ４の立ち下がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５４が被遅延入力信号ＳＩＧをラッチした後では、第二ラッチ信号において、ＳＩＧ１＿０〜ＳＩＧ１＿４が同じ論理となる為、ＴＲＭ１＿１〜ＴＲＭ１＿４は“Ｈ”となる。

（時間Ｔ４１３前後の動作）
倍周期遅延クロックＤＣＬＫ０の立ち上がりエッジのタイミングで、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿４が入力される論理素子回路４６１の出力がラッチ回路４５９にラッチされ、第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿４は“Ｌ”になる。この時、倍周期遅延クロックＤＣＬＫ０が“Ｈ”になることによって、第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿４がセレクタ４６３から出力され、確定出力信号ＤＡＴＡは“Ｌ”となる。

また、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち上がりエッジのタイミングで、第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿４がラッチ回路４５５でラッチされ、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿４は“Ｌ”となる。

また、倍周期遅延クロックＤＣＬＫ０の立ち上がりエッジのタイミングでＥＸ−ＮＯＲ回路１５２の出力ＴＲＭ０＿１〜ＴＲＭ０＿４がラッチ回路４５７にラッチされ、第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４は“Ｈ”になる。第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４が全て同じ論理となる為、第一論理判定信号ＧＡＴＥ０ＦＩＸは“Ｌ”となる。第一判定信号ＧＡＴＥ０＿１〜ＧＡＴＥ０＿４が“Ｈ”で、第一論理判定信号ＧＡＴＥ０ＦＩＸが“Ｌ”の為、第三ラッチ信号ＬＳＩＧ０＿１〜ＬＳＩＧ０＿４が入力される論理素子回路４６１の出力は“Ｌ”となり、第三ラッチ信号ＬＳＩＧ０＿０が入力される論理素子回路４６１の出力が有効となる。

また、入力信号が“Ｌ”を保持し、時間Ｔ４１３付近で被遅延入力信号ＳＩＧが“Ｌ”であると、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３はそれぞれ“Ｌ”をラッチし、第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿４は“Ｌ”となる。

時間Ｔ４１３以降に倍周期遅延クロックＤＣＬＫ４の立ち上がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５３が被遅延入力信号ＳＩＧをラッチした後では、第一ラッチ信号ＳＩＧ０＿０〜ＳＩＧ０＿４が同じ論理となる為、ＴＲＭ０＿１〜ＴＲＭ０＿４は“Ｈ”となる。

（時間Ｔ４１４前後の動作）
倍周期遅延クロックＤＣＬＫ０の立ち下がりエッジのタイミングで、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿４が入力される論理素子回路４６１の出力がラッチ回路４６０にラッチされ、第六ラッチ信号ＤＡＴＡ１＿０〜ＤＡＴＡ１＿４は“Ｌ”になる。この時、倍周期遅延クロックＤＣＬＫ０が“Ｌ”になることによって、第六ラッチ信号ＤＡＴＡ１＿０〜ＤＡＴＡ１＿４がセレクタ４６３から出力され、確定出力信号ＤＡＴＡは“Ｌ”となる。

また、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち下がりエッジのタイミングで、第二ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿４がラッチ回路４５６でラッチされ、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿４は“Ｌ”となる。

また、倍周期遅延クロックＤＣＬＫ０の立ち下がりエッジのタイミングでＥＸ−ＮＯＲ回路１５２の出力ＴＲＭ１＿１〜ＴＲＭ１＿４がラッチ回路４５８にラッチされ、第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４は“Ｈ”になる。第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４が全て同じ論理となる為、第二論理判定信号ＧＡＴＥ１ＦＩＸは“Ｌ”となる。第二判定信号ＧＡＴＥ１＿１〜ＧＡＴＥ１＿４が“Ｈ”で、第二論理判定信号ＧＡＴＥ１ＦＩＸが“Ｌ”の為、第四ラッチ信号ＬＳＩＧ１＿１〜ＬＳＩＧ１＿４が入力される論理素子回路４６１の出力は“Ｌ”となり、第四ラッチ信号ＬＳＩＧ１＿０が入力される論理素子回路４６１の出力が有効となる。

また、入力信号が“Ｌ”を保持し、時間Ｔ４１４付近で被遅延入力信号ＳＩＧが“Ｌ”であると、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４の立ち下がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５４はそれぞれ“Ｌ”をラッチし、第一ラッチ信号ＳＩＧ１＿０〜ＳＩＧ１＿４は“Ｌ”となる。

時間Ｔ４１４以降に倍周期遅延クロックＤＣＬＫ４の立ち下がりエッジにより被遅延入力信号ＳＩＧをラッチするラッチ回路４５４が被遅延入力信号ＳＩＧをラッチした後では、第二ラッチ信号において、ＳＩＧ１＿０〜ＳＩＧ１＿４が同じ論理となる為、ＥＸ−ＮＯＲ回路１５２の出力ＴＲＭ１＿１〜ＴＲＭ１＿４は“Ｈ”となる。

以上のように、半導体記憶装置が高速のクロック周波数で動作していても、常に入力信号の変化を検知して、ＥＸ−ＮＯＲ回路１５２の出力ＴＲＭ０＿１〜ＴＲＭ０＿４、ＴＲＭ１＿１〜ＴＲＭ１＿４、及び第一論理判定信号ＧＡＴＥ０ＦＩＸと第二論理判定信号ＧＡＴＥ１ＦＩＸが決定される。

ＥＸ−ＮＯＲ回路１５２の出力ＴＲＭ０＿１〜ＴＲＭ０＿４、及び第一論理判定信号ＧＡＴＥ０ＦＩＸによって、第三ラッチ信号ＬＳＩＧ０＿０〜ＬＳＩＧ０＿４のいずれかの信号が有効となり、またＥＸ−ＮＯＲ回路１５２の出力ＴＲＭ１＿１〜ＴＲＭ１＿４、及び第二論理判定信号ＧＡＴＥ１ＦＩＸによって、第四ラッチ信号ＬＳＩＧ１＿０〜ＬＳＩＧ１＿４のいずれかの信号が有効となり、第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿４、及び第六ラッチ信号ＤＡＴＡ１＿０〜ＤＡＴＡ１＿４が決定される。

第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿４と第六ラッチ信号ＤＡＴＡ１＿０〜ＤＡＴＡ１＿４のどちらかを倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４で選択することで、確定入力信号ＤＡＴＡは、第五ラッチ信号ＤＡＴＡ０＿０〜ＤＡＴＡ０＿４と第六ラッチ信号ＤＡＴＡ１＿０〜ＤＡＴＡ１＿４のうち有効となった１つの信号に同期して変化する。

つまり、入力信号が入力されるタイミングがいかなるタイミングであっても、倍周期遅延クロックＤＣＬＫ０〜ＤＣＬＫ４のいずれかの遅延クロックで入力信号をラッチする事が可能となる。

また、生成する倍周期遅延クロックの数を増やせば入力信号をラッチするタイミングの精度は向上する。

以上のような回路構成、及びタイミング調整手段によって、入力信号とクロックの位相を調整する為の複雑なクロックテストシーケンス、及びクロックテストを実現するシーケンサー回路を必要とせず、また、クロックに合わせて入力信号を変化させる様なクロックテストを実行することなく、クロックの１周期が入力信号のセットアップ時間とホールド時間の和に近く、半導体記憶装置が動作中であっても常に入力信号の変化を検知して入力信号を取り込むタイミングを自動的に判別し、入力信号とクロックの位相差による入力信号の誤判定を防ぐことが出来る。

《発明の実施形態５》
図１３は、本発明の実施形態５の半導体記憶装置５００の要部の構成を示すブロック図である。

半導体記憶装置５００と、この半導体記憶装置５００をコントロールする情報処理装置５０１とは、入力信号１０９、出力信号５１７で接続されている。また、半導体記憶装置５００（詳しくは半導体記憶装置５００内の後述するタイミング調整インターフェイス１０２と出力信号タイミング調整回路５１９）、及び情報処理装置５０１には、共通のシステムクロック５１０が入力されている。

半導体記憶装置５００は、例えば実施形態１で説明したのと同じタイミング調整インターフェイス１０２と、メモリコア１０３と（図１）を備え、さらに、出力信号タイミング調整回路５１９を備えている。タイミング調整インターフェイス１０２とメモリコア１０３は確定入力信号１１１で接続され、出力信号タイミング調整回路５１９とメモリコア１０３は出力データ信号１１２で接続される。なお、図１３においては、タイミング調整インターフェイス１０２とメモリコア１０３との間のレジスタ変更制御信号１２０等の信号は省略している。

タイミング調整インターフェイス１０２からは、レジスタ信号１１９（位相差判定信号）が出力され、出力信号タイミング調整回路５１９に入力される。

出力信号タイミング調整回路５１９は、入力されたシステムクロック５１０とレジスタ信号１１９（位相差判定信号）から、システムクロック５１０と入力信号１０９の入力タイミングの差を検知し、前記位相差を調整したタイミングで出力信号５１７を出力する。

上記のように構成された半導体記憶装置５００の動作を説明する。

図１４は、システムクロック５１０と、情報処理装置５０１から上記システムクロック５１０に同期して送信される送信信号と、半導体記憶装置５００に入力される入力信号１０９と、タイミング調整インターフェイス１０２において、入力信号１０９を遅延させた被遅延入力信号１１３、および入力されたシステムクロック５１０から生成された例えば５つの遅延クロック１１４（ＣＬＫ０〜ＣＬＫ４）のタイミングを示している。

図１４中の時間ΔＴは、情報処理装置５０１から送信信号が送信され、半導体記憶装置５００に伝わるまでに要する信号伝達時間である。また、時間Ｔｄは、タイミング調整インターフェイス１０２内の遅延部１５０によって入力信号１０９やシステムクロック５１０に与えられる遅延時間である。遅延クロックＣＬＫ０〜ＣＬＫ４は、それぞれ遅延時間Ｔｄずつタイミングがずれている。また、被遅延入力信号１１３は、入力信号を時間Ｔｄ×２だけ遅延させて生成される例を示している。

時間Ｔ５１でシステムクロックに同期して情報処理装置５０１において送信信号が“Ｈ”となると、半導体記憶装置５００には、時間ΔＴの信号伝達時間を経て、時間Ｔ５２で“Ｈ”となる入力信号１０９が入力される。

被遅延入力信号１１３は、入力信号が“Ｈ”となるタイミングＴ５２から時間Ｔｄ×２だけ遅延して、時間Ｔ５３で“Ｈ”となる。被遅延入力信号１１３が時間Ｔ５３のタイミングで“Ｈ”になることは、すでに述べたタイミング調整インターフェイス１０２から出力されるレジスタ信号１１９（位相差判定信号）から、容易に知る事が出来る。

また、時間Ｔ５１はシステムクロック５１０の立ち上がりエッジであり、システムクロック５１０の立ち上がりエッジから被遅延入力信号１１３が“Ｈ”になるまでの時間を検知する事で、時間（Ｔ５３−Ｔ５１）を知る事が出来る。時間（Ｔ５３−Ｔ５１）は（信号伝達時間ΔＴ＋遅延時間Ｔｄ×２）である為、時間（Ｔ５３−Ｔ５１）から遅延時間Ｔｄ×２を引いた時間が信号伝達時間ΔＴとなる。

さらに、出力信号タイミング調整回路５１９は、システムクロック５１０から、（システムクロック５１０の周期−信号伝達時間ΔＴ）の遅延時間を持ったタイミングで出力信号５１７を出力する。

図１５は、実施形態５において出力信号のタイミング調整を行った場合の信号タイミングを示している。

情報処理装置５０１と半導体記憶装置５００は共通のシステムクロック５１０で動作する。また、情報処理装置５０１から送信信号が送信され、半導体記憶装置５００には入力信号１０９として入力される。半導体記憶装置５００から出力信号５１７が出力され、情報処理装置５０１では受信信号として受信される。

情報処理装置５０１が、時間Ｔ５５（システムクロック５１０の立ち上がりエッジ）で送信信号を“Ｈ”にすると、半導体記憶装置５００に伝わる際に信号伝達時間ΔＴ遅延し、時間Ｔ５６で“Ｈ”になる入力信号１０９が半導体記憶装置５００に入力される。この信号伝達時間ΔＴは、上述したように半導体記憶装置に搭載したタイミング調整インターフェイス１０２で検知する事が出来る。

次に、半導体記憶装置５００が出力信号を出力する場合、時間Ｔ５８（システムクロックの立ち上がりエッジ）よりも信号伝達時間ΔＴ分早い時間Ｔ５７のタイミングで“Ｈ”となる出力信号５１７を出力すれば、情報処理装置５０１は時間Ｔ５８に“Ｈ”となる受信信号を受信する事が出来る。

図１６は、出力信号タイミング調整回路５１９の具体的な構成例を示す回路図である。出力信号タイミング調整回路５１９は、遅延回路５８０、５８２、４個の第一ラッチ回路５８１、４個の第二ラッチ回路５８４、４個の第三ラッチ回路５８３、第三ラッチ回路５８３のラッチ信号を集約するＯＲ回路５８５、及びＥＸ−ＮＯＲ回路５８６で構成される。

遅延回路５８２は、システムクロックＣＬＫの１周期近く遅延した信号ＯＣＬＫ１を出力する。また、遅延回路５８０によってそれぞれ遅延時間の異なるＯＣＬＫ２〜ＯＣＬＫ４が出力される。ここで、遅延回路５８０による遅延時間は、遅延回路５８２による遅延時間よりも短い事が望ましい。

ＥＸ−ＮＯＲ回路５８６は、入力されたレジスタ信号ＧＡＴＥ４〜ＧＡＴＥ７が入力され、レジスタ信号ＧＡＴＥ４〜ＧＡＴＥ７が全て同じ論理であった場合、“Ｈ”を出力し、レジスタ信号ＧＡＴＥ４〜ＧＡＴＥ７のいずれかが異なる論理であった場合、“Ｌ”を出力する。なお、実施形態１〜４では説明を簡単にする為に遅延クロックの数をｎ＝５とし、レジスタ信号をＧＡＴＥ０〜ＧＡＴＥ４、もしくはＧＡＴＥＦＩＸ、ＧＡＴＥ１〜ＧＡＴＥ４として説明したが、遅延クロックの数はｎ≧５でもよく、例えばｎ＝７であってもよい。ここでのＧＡＴＥ４〜ＧＡＴＥ７は、実施形態１〜４においてｎ＝７の場合を一例として記載している。

第一ラッチ回路５８１は、出力データ信号ＭＤＡＴＡを、それぞれ遅延クロックＯＣＬＫ１〜ＯＣＬＫ４でラッチし、第一ラッチ信号ＬＭＤＡＴＡ１〜ＬＭＤＡＴＡ４を出力する。

第二ラッチ回路５８４は、入力されたレジスタ信号ＧＡＴＥ４〜ＧＡＴＥ７を、それぞれシステムクロックＣＬＫでラッチし、第二ラッチ信号ＬＧＡＴＥ４〜ＬＧＡＴＥ７を出力する。また、ＥＸ−ＮＯＲ回路５８６の出力により、第二ラッチ回路５８４は制御され、レジスタ信号ＧＡＴＥ４〜ＧＡＴＥ７が全て同じ論理であった場合、ＧＡＴＥ４〜ＧＡＴＥ７は第二ラッチ回路５８４にラッチされず、第二ラッチ回路５８４の出力は保持される。

第三ラッチ回路５８３は、第一のラッチ信号ＬＭＤＡＴＡ１〜ＬＭＤＡＴＡ４を、それぞれ遅延クロックＯＣＬＫ１〜ＯＣＬＫ４でラッチし、第二ラッチ信号ＯＤＡＴＡ１〜ＯＤＡＴＡ４を出力する。また、第三ラッチ回路５８３は、それぞれ第二ラッチ信号ＬＧＡＴＥ４〜ＬＧＡＴＥ７で制御され、第二ラッチ信号ＬＧＡＴＥ４〜ＬＧＡＴＥ７のうち、“Ｈ”となった第二ラッチ信号で制御されるラッチ回路はリセットされ、第二ラッチ信号ＬＧＡＴＥ４〜ＬＧＡＴＥ７のうち、“Ｌ”となった第二ラッチ信号で制御されるラッチ回路の出力のみが有効となる。

第三ラッチ信号ＯＤＡＴＡ１〜ＯＤＡＴＡ４はＯＲ回路５８５に入力され、出力信号ＯＤＡＴＡを出力する。

ここでは第一〜第三のラッチ回路群は、それぞれ４個のラッチ回路で構成されているが、特にラッチ回路を４個に限定しているものではなく、ラッチ回路の個数を増やせば、出力タイミング調整の精度は向上する。

図１７は図１６記載の回路構成における、タイミング調整動作の波形を示している。遅延クロックＯＣＬＫ１〜ＯＣＬＫ４は、遅延回路５８２、５８０により、図示したタイミングの遅延を持ち、遅延クロックＯＣＬＫ４の立ち上がりエッジの時間Ｔｄ後に、システムクロックＣＬＫの立ち上がりエッジとなる。

時間Ｔ５１０でシステムクロックＣＬＫが“Ｈ”になると、第二ラッチ回路５８４にレジスタ信号ＧＡＴＥ４〜ＧＡＴＥ７がラッチされ、第二ラッチ信号ＬＧＡＴＥ５〜ＬＧＡＴＥ７は“Ｈ”となり、第二ラッチ信号ＬＧＡＴＥ４は“Ｌ”となる。

また、時間Ｔ５１０で出力データ信号ＭＤＡＴＡが“Ｈ”になると、時間Ｔ５１０以降の遅延クロックＯＣＬＫ１〜ＯＣＬＫ４の立ち上がりエッジで、出力データ信号ＭＤＡＴＡが第一ラッチ回路５８１にそれぞれラッチされ、第一ラッチ信号ＬＭＤＡＴＡ１〜ＬＭＤＡＴＡ４はそれぞれ“Ｈ”となる。さらにこの時、第三ラッチ回路５８３は第二ラッチ信号ＬＧＡＴＥ４〜ＬＧＡＴＥ７に制御され、第三ラッチ信号ＯＤＡＴＡ１〜ＯＡＴＡ３が“Ｌ”となり、第三ラッチ信号ＯＤＡＴＡ４が第一ラッチ信号ＬＭＤＡＴＡ４に同期して“Ｌ”となる。この時、出力信号ＯＤＡＴＡは“Ｌ”となる。

時間Ｔ５１１でシステムクロックＣＬＫが“Ｈ”になると、第二ラッチ回路５８４にレジスタ信号ＧＡＴＥ４〜ＧＡＴＥ７がラッチされ、第二ラッチ信号ＬＧＡＴＥ５〜ＬＧＡＴＥ７は“Ｈ”を保持し、第二ラッチ信号ＬＧＡＴＥ４は“Ｌ”を保持する。

また、時間Ｔ５１１で出力データ信号ＭＤＡＴＡが“Ｌ”になると、時間Ｔ５１１以降の遅延クロックＯＣＬＫ１〜ＯＣＬＫ４の立ち上がりエッジで、出力データ信号ＭＤＡＴＡが第一ラッチ回路５８１にそれぞれラッチされ、第一ラッチ信号ＬＭＤＡＴＡ１〜ＬＭＤＡＴＡ４はそれぞれ“Ｌ”となる。さらにこの時、第三ラッチ回路５８３は第二ラッチ信号ＬＧＡＴＥ４〜ＬＧＡＴＥ７に制御され、第三ラッチ信号ＯＤＡＴＡ１〜ＯＡＴＡ３が“Ｌ”となり、第三ラッチ信号ＯＤＡＴＡ４が第一ラッチ信号ＬＭＤＡＴＡ４に同期して“Ｈ”となる。

この時、出力信号ＯＤＡＴＡは“Ｈ”となる。また、出力信号ＯＤＡＴＡが“Ｈ”となるタイミングは遅延クロックＯＣＬＫ４の立ち上がりエッジのタイミングであり、すなわち、システムクロックＣＬＫよりも時間Ｔｄ、早いタイミングである。

時間Ｔ５１２でシステムクロックＣＬＫが“Ｈ”になると、第二ラッチ回路５８４にレジスタ信号ＧＡＴＥ４〜ＧＡＴＥ７がラッチされ、第二ラッチ信号ＬＧＡＴＥ５〜ＬＧＡＴＥ７は“Ｈ”を保持し、第二ラッチ信号ＬＧＡＴＥ４は“Ｌ”を保持する。

また、時間Ｔ５１２で出力データ信号ＭＤＡＴＡが“Ｌ”を保持し、時間Ｔ５１１以降の遅延クロックＯＣＬＫ１〜ＯＣＬＫ４の立ち上がりエッジで、出力データ信号ＭＤＡＴＡが第一ラッチ回路５８１にそれぞれラッチされ、第一ラッチ信号ＬＭＤＡＴＡ１〜ＬＭＤＡＴＡ４はそれぞれ“Ｌ”となる。さらにこの時、第三ラッチ回路５８３は第二ラッチ信号ＬＧＡＴＥ４〜ＬＧＡＴＥ７に制御され、第三ラッチ信号ＯＤＡＴＡ１〜ＯＡＴＡ３が“Ｌ”となり、第三ラッチ信号ＯＤＡＴＡ４が第一ラッチ信号ＬＭＤＡＴＡ４に同期して“Ｌ”となる。

このような回路構成により、出力データ信号ＭＤＡＴＡを、システムクロックＣＬＫよりも時間Ｔｄ早いタイミングで、出力信号ＯＤＡＴＡとして出力することができる。

以上の様に、タイミング調整インターフェイスから出力される判定信号から、信号伝達時間ΔＴを検知し、システムクロックから、時間（システムクロックの周期−信号伝達時間ΔＴ）分遅延させた出力信号クロックを生成する事が出来る。そこで、半導体記憶装置に入力される入力信号から、情報処理装置と半導体記憶装置間の信号伝達時間を算出し、前記信号伝達時間によって調整されたタイミングで信号を出力する事で、情報処理装置に信号取り込みタイミング調整用の回路を追加したりすることなく、かつ情報処理装置がシステムクロックに合わせた誤読み出ししないタイミングで、半導体記憶装置からの信号を受信する事が出来る。ここで、遅延クロックの数を増やせば出力信号タイミング調整の精度は向上する。

なお、上記の例では、実施形態１で説明したのと同じタイミング調整インターフェイス１０２およびメモリコア１０３が用いられる例を示したが、これに限らず、実施形態２、３、実施形態４（図４、７、１０）のタイミング調整インターフェイス２０２、３０２、４０２や、メモリコア２０３を用い、レジスタ信号１１９（位相差判定信号）に代えてラッチ回路制御信号２１８、判定信号３１６、または判定信号４３６〜４３９が出力信号タイミング調整回路５１９に入力されるようにしたりしてもよい。

さらに、上記のようなタイミング調整インターフェイス１０２等から出力されるレジスタ信号１１９に限らず、クロック信号とデータ信号の遅延時間に応じた信号に基づいて、その遅延時間の影響を相殺するように出力データ信号の出力タイミングを制御することによって、情報処理装置５０１によって確実にデータが受け取られるようにすることができる。

上記のように、本発明の実施形態によれば、セットアップ時間を確実に確保でき、かつ、できるだけ小さい（所定の範囲内の）マージンのタイミングで入力信号が取り込まれるようにすることにより、ホールド時間を確保することも容易にできるので、例えばクロックの周期がセットアップ時間とホールド時間との和に近いような高い周波数のクロックを用いることなどが容易にできる。

本発明にかかる半導体記憶装置は、特にテスト専用の動作を行うことなく、クロック信号とデータ信号のタイミングを調整できるようにすることができ、記憶データがクロック信号に同期して入出力される半導体記憶装置等として有用である。

実施形態１の半導体記憶装置１００の要部の構成を示すブロック図である。 同、タイミング調整インターフェイス１０２の構成を示す回路図である。 同、レジスタ入力選択信号ＲＥＧＥＮが“Ｌ”、および“Ｈ”の場合のタイミング調整動作を示すタイミングチャートである。 実施形態２の半導体記憶装置２００の要部の構成を示すブロック図である。 同、タイミング調整インターフェイス２０２の構成を示す回路図である。 同、タイミング調整動作を示すタイミングチャートである。 実施形態３の半導体記憶装置３００の要部の構成を示すブロック図である。 タイミング調整インターフェイス３０２の構成を示す回路図である。 同、タイミング調整動作を示すタイミングチャートである。 実施形態４の半導体記憶装置４００の要部の構成を示すブロック図である。 同、タイミング調整インターフェイス４０２の構成を示す回路図である。 同、タイミング調整動作を示すタイミングチャートである。 実施形態５の半導体記憶装置５００の要部の構成を示すブロック図である。 同、各部の信号を示すタイミングチャートである。 同、出力信号のタイミング調整動作を示すタイミングチャートである。 同、出力信号タイミング調整回路の構成を示す回路図である。 同回路の出力信号のタイミング調整動作を示すタイミングチャートである。 従来の半導体記憶装置の要部の構成を示すブロック図である。 従来の半導体記憶装置の動作を示すタイミングチャートである。

符号の説明

１００ 半導体記憶装置
１０１ 情報処理装置
１０２ タイミング調整インターフェイス
１０３ メモリコア
１０４ 入力信号遅延回路
１０５ 遅延クロック生成回路
１０６ 被遅延入力信号ラッチ回路
１０７ 入力信号取り込みタイミング判定回路
１０８ ラッチ信号セレクタ回路
１０９ 入力信号
１１０ クロック
１１１ 確定入力信号
１１２ 出力データ信号
１１３ 被遅延入力信号
１１４ 遅延クロック
１１５ ラッチ信号
１１６ 判定信号
１１７ レジスタ設定信号
１１８ レジスタ入力信号
１１９ レジスタ信号
１２０ レジスタ変更制御信号
１２１ レジスタ入力信号セレクタ回路
１２２ レジスタ
１２３ レジスタ入力選択信号
１２４ レジスタリセット信号
１５０ 遅延部
１５１ ラッチ回路
１５２ ＥＸ−ＮＯＲ回路
１５３ ＯＲ回路
１５４ セレクタ
１５５ ラッチ回路
２００ 半導体記憶装置
２０１ 情報処理装置
２０２ タイミング調整インターフェイス
２０３ メモリコア
２０７ 入力信号取り込みタイミング判定回路
２１６ 判定信号
２１８ ラッチ回路制御信号
２１９ リセット信号
２２０ 判定信号セレクタ回路
２５４ ロードホールド付Ｄフリップフロップ回路
２５５ ＥＸ−ＯＲ回路
２５６ 論理素子回路
２５７ セレクタ回路
３００ 半導体記憶装置
３０２ タイミング調整インターフェイス
３０６ 第一ラッチ回路群
３０７ 入力信号取り込みタイミング判定回路
３０８ ラッチ信号セレクタ回路
３１５ 第一ラッチ信号
３１６ 判定信号
３１７ 第二ラッチ回路群
３１８ 第二ラッチ信号
３５１ ラッチ回路
３５４ 第二ラッチ回路
３５５ 論理素子
３５６ 比較信号ラッチ回路
４００ 半導体記憶装置
４０２ タイミング調整インターフェイス
４０５ 倍周期遅延クロック生成回路
４０８ 選択信号セレクタ回路
４１３ 倍周期クロック生成回路
４１４ 第一ラッチ回路群
４１５ 第二ラッチ回路群
４１６ 第三ラッチ回路群
４１７ 第四ラッチ回路群
４１８ 第一ラッチ信号制御回路
４１９ 第二ラッチ信号制御回路
４２０ 第五ラッチ回路群
４２１ 第六ラッチ回路群
４２２ 第一入力信号取り込みタイミング判定回路
４２３ 第二入力信号取り込みタイミング判定回路
４２４ 第一信号論理判定回路
４２５ 第二信号論理判定回路
４２６ ラッチ信号セレクタ回路群
４２７ 倍周期遅延クロック
４２８ 第一ラッチ信号
４２９ 第二ラッチ信号
４３０ 第三ラッチ信号
４３１ 第四ラッチ信号
４３２ 第一被制御ラッチ信号
４３３ 第二被制御ラッチ信号
４３６ 第一判定信号
４３７ 第二判定信号
４３８ 第一論理判定信号
４３９ 第二論理判定信号
４４０ 第五ラッチ信号
４４１ 第六ラッチ信号
４４２ 選択ラッチ信号
４４３ 倍周期クロック
４５１ ラッチ回路
４５３ ラッチ回路
４５４ ラッチ回路
４５５ ラッチ回路
４５６ ラッチ回路
４５７ ラッチ回路
４５８ ラッチ回路
４５９ ラッチ回路
４６０ ラッチ回路
４６１ 論理素子回路
４６２ ＥＸ−ＯＲ回路
４６３ セレクタ
５００ 半導体記憶装置
５０１ 情報処理装置
５１０ システムクロック
５１７ 出力信号
５１９ 出力信号タイミング調整回路
５８０ 遅延回路
５８１ 第一ラッチ回路
５８２ 遅延回路
５８３ 第三ラッチ回路
５８４ 第二ラッチ回路
５８５ ＯＲ回路
５８６ ＥＸ−ＮＯＲ回路

Claims (16)

1. クロックに同期してデータ信号を入出力する半導体記憶装置において、
   入力信号を遅延させ、被遅延入力信号を出力する入力信号遅延回路と、
   入力クロックを互いに異なる複数種類の遅延時間だけ遅延させて複数の遅延クロックを生成する遅延クロック生成回路と、
   前記複数の遅延クロックで、それぞれ前記被遅延入力信号を保持する複数の被遅延入力信号保持回路と、
   前記被遅延入力信号保持回路に保持された複数の保持信号に基づいて、被遅延入力信号の取り込みタイミングを示す判定信号を出力する入力信号取り込みタイミング判定回路と、
   前記複数の保持信号を１つの信号に集約する保持信号セレクタ回路と、
   を備えたことを特徴とする半導体記憶装置。
2. 請求項１の半導体記憶装置であって、
   さらに、入力信号取り込みタイミング判定回路から出力される判定信号を所定の時点で保持する判定信号保持回路を備え、
   前記判定信号保持回路に保持された判定信号に基づいて、前記複数の被遅延入力信号保持回路が制御されることを特徴とする半導体記憶装置。
3. 請求項２の半導体記憶装置であって、
   さらに、前記判定信号と、所定の設定信号とを選択的に前記判定信号保持回路に保持させる、判定、設定信号セレクタ回路を備えたことを特徴とする半導体記憶装置。
4. 請求項１から請求項３のうち何れか１項の半導体記憶装置であって、
   入力信号取り込みタイミング判定回路が、被遅延入力信号保持回路に保持された複数の保持信号のうち、互いに最も近い遅延時間の遅延クロックで保持された保持信号どうしを比較することを特徴とする半導体記憶装置。
5. クロックに同期してデータ信号を入出力する半導体記憶装置において、
   入力信号を遅延させ、被遅延入力信号を出力する入力信号遅延回路と、
   入力クロックを互いに異なる複数種類の遅延時間だけ遅延させて複数の遅延クロックを生成する遅延クロック生成回路と、
   前記複数の遅延クロックで、それぞれ前記被遅延入力信号を保持する複数の被遅延入力信号保持回路と、
   所定の時点で前記被遅延入力信号保持回路に保持されている複数の保持信号に基づいて、被遅延入力信号の取り込みタイミングを示す判定信号を出力する入力信号取り込みタイミング判定回路と、
   前記複数の保持信号を１つの信号に集約する保持信号セレクタ回路と、
   を備え、
   前記判定信号に基づいて、前記複数の被遅延入力信号保持回路を制御することを特徴とする半導体記憶装置。
6. 請求項５の半導体記憶装置であって、
   入力信号取り込みタイミング判定回路は、
   初期化された後、全ての被遅延入力信号保持回路に保持された保持信号のレベルが同じ間、全ての被遅延入力信号保持回路を活性状態にするとともに、
   何れか１つの被遅延入力信号保持回路に保持された保持信号のレベルが他の保持信号と異なった場合に、その後、前記１つの被遅延入力信号保持回路だけを活性状態にする判定信号を出力することを特徴とする半導体記憶装置。
7. クロックに同期してデータ信号を入出力する半導体記憶装置において、
   入力信号を遅延させ、被遅延入力信号を出力する入力信号遅延回路と、
   入力クロックを互いに異なる複数種類の遅延時間だけ遅延させて複数の遅延クロックを生成する遅延クロック生成回路と、
   前記複数の遅延クロックで、それぞれ前記被遅延入力信号を保持する複数の第１の保持回路と、
   前記複数の遅延クロックのうち、最も遅延時間が短い遅延クロックで、それぞれ前記第１の保持回路の保持信号を保持する複数の第２の保持回路と、
   前記第１の保持回路の複数の保持信号に基づいて、第２の保持回路から出力される保持信号の伝達を制御するタイミング判定信号を生成し、最も遅延時間が短い遅延クロックで保持する取り込みタイミング判定回路と、
   前記タイミング判定回路に保持されたタイミング判定信号に基づいて、第２の保持回路から出力される複数の保持信号の伝達を制御するとともに１つの信号に集約する保持信号セレクタ回路と、
   を備えたことを特徴とする半導体記憶装置。
8. 請求項７の半導体記憶装置であって、
   前記第２の保持回路は、遅延時間が最も短い遅延クロックで第１の保持回路の保持信号を保持し、
   前記入力信号取り込みタイミング判定回路は、
   第１の保持回路の全ての保持信号が同じである場合に、遅延時間が最も短い遅延クロックで第１の保持回路に保持された保持信号を保持する第２の保持回路の保持信号を選択するとともに、
   互いに最も近い遅延時間の遅延クロックで第１の保持回路に保持された保持信号どうしの比較に基づいて、他の第２の保持回路の保持信号を選択することを特徴とする半導体記憶装置。
9. クロックに同期してデータ信号を入出力する半導体記憶装置において、
   入力信号を遅延させ、被遅延入力信号を出力する入力信号遅延回路と、
   入力クロックから、周期が２倍の倍周期クロックを生成する倍周期クロック生成回路と、
   前記倍周期クロックを互いに異なる複数種類の遅延時間だけ遅延させて複数の倍周期遅延クロックを生成する倍周期遅延クロック生成回路と、
   前記複数の倍周期遅延クロックの立ち上がりエッジで、それぞれ前記被遅延入力信号を保持する複数の第１の保持回路と、
   前記複数の倍周期遅延クロックの立ち下がりエッジで、それぞれ前記被遅延入力信号を保持する複数の第２の保持回路と、
   前記複数の倍周期遅延クロックの立ち上がりエッジで、それぞれ前記第１の保持回路の保持信号を保持する複数の第３の保持回路と、
   前記複数の倍周期遅延クロックの立ち下がりエッジで、それぞれ前記第２の保持回路の保持信号を保持する複数の第４の保持回路と、
   前記第１の保持回路に保持された複数の保持信号に基づいて、第１のタイミング判定信号を生成し、最も遅延時間が短い倍周期遅延クロックの立ち上がりエッジで保持する第１の入力信号取り込みタイミング判定回路と、
   前記第２の保持回路に保持された複数の保持信号に基づいて、第２のタイミング判定信号を生成し、最も遅延時間が短い倍周期遅延クロックの立ち下がりエッジで保持する第２の入力信号取り込みタイミング判定回路と、
   全ての前記第１の入力信号取り込みタイミング判定回路に保持された第１のタイミング判定信号が同じであるかどうかに応じて、第１の論理判定信号を出力する第１の信号論理判定回路と、
   全ての前記第２の入力信号取り込みタイミング判定回路に保持された第２のタイミング判定信号が同じであるかどうかに応じて、第２の論理判定信号を出力する第２の信号論理判定回路と、
   前記第１の入力信号取り込みタイミング判定回路に保持された第１のタイミング判定信号、および第１の論理判定信号に基づいて、前記第３の保持回路から出力される保持信号の伝達を制御する複数の第１の保持信号伝達制御回路と、
   前記第２の入力信号取り込みタイミング判定回路に保持された第２のタイミング判定信号、および第２の論理判定信号に基づいて、前記第４の保持回路から出力される保持信号の伝達を制御する複数の第２の保持信号伝達制御回路と、
   前記最も遅延時間が短い倍周期遅延クロックの立ち上がりエッジで、それぞれ前記第１の保持信号伝達制御回路から出力される信号を保持する複数の第５の保持回路と、
   前記最も遅延時間が短い倍周期遅延クロックの立ち下がりエッジで、それぞれ前記第２の保持信号伝達制御回路から出力される信号を保持する複数の第６の保持回路と、
   前記複数の倍周期遅延クロックに基づいて、前記第５の保持回路から出力される保持信号、または前記第６の保持回路から出力される保持信号の一方を選択する複数の保持信号セレクタ回路と、
   前記複数のセレクタ回路から出力される複数の信号を１つの信号に集約する選択信号セレクタ回路と、
   を備えたことを特徴とする半導体記憶装置。
10. 請求項９の半導体記憶装置であって、
    第１の入力信号取り込みタイミング判定回路が、第１の保持回路に保持された複数の保持信号のうち、互いに最も近い遅延時間の倍周期遅延クロックで保持された保持信号どうしを比較して、第１のタイミング判定信号を生成し、
    第２の入力信号取り込みタイミング判定回路が、第２の保持回路に保持された複数の保持信号のうち、互いに最も近い遅延時間の倍周期遅延クロックで保持された保持信号どうしを比較して、第２のタイミング判定信号を生成するとともに、
    前記複数の第１の保持信号伝達制御回路のうち、最も遅延時間が短い倍周期遅延クロックで第１の保持回路に保持され、さらに前記第３の保持回路に保持された保持信号の伝達を制御する第１の保持信号伝達制御回路は、前記第１の論理判定信号に基づいて制御される一方、他の第１の保持信号伝達制御回路は、前記第１のタイミング判定信号に基づいて制御され、
    前記複数の第２の保持信号伝達制御回路のうち、最も遅延時間が短い倍周期遅延クロックで第２の保持回路に保持され、さらに前記第４の保持回路に保持された保持信号の伝達を制御する第２の保持信号伝達制御回路は、前記第２の論理判定信号に基づいて制御される一方、他の第２の保持信号伝達制御回路は、前記第２のタイミング判定信号に基づいて制御されることを特徴とする半導体記憶装置。
11. 請求項１、請求項５、および請求項７のうち何れか１項の半導体記憶装置であって、さらに、
    前記入力信号取り込みタイミング判定回路から出力される判定信号に基づいて、入力信号とクロックの位相差を検知する位相差検知回路と、
    検知された位相差に基づいて、出力データ信号の出力タイミングを調整する出力信号タイミング調整回路と、
    を備えたことを特徴とする半導体記憶装置。
12. 請求項９の半導体記憶装置であって、さらに、
    倍周期遅延クロックに基づいて、
    第１の入力信号取り込みタイミング判定回路から出力される第１のタイミング判定信号と、第１の論理判定信号と、または
    第２の入力信号取り込みタイミング判定回路から出力される第２のタイミング判定信号と、第２の論理判定信号との一方を選択する判定信号セレクタ回路と、
    前記判定信号セレクタ回路から出力される信号に基づいて、入力信号とクロックの位相差を検知する位相差検知回路と、
    検知された位相差に基づいて、出力データ信号の出力タイミングを調整する出力信号タイミング調整回路と、
    を備えたことを特徴とする半導体記憶装置。
13. 請求項１１、および請求項１２のうち何れか１項の半導体記憶装置と、
    前記半導体記憶装置と共通のクロックに応じて動作し、前記半導体記憶装置に対して記憶データを入出力する情報処理装置と、
    を備えたことを特徴とするメモリシステム。
14. クロックに同期した入力信号に基づいてデータを記憶する半導体記憶装置であって、
    入力信号を取り込んで保持する保持部と、
    入力信号の遷移タイミングを検出する検出部と、
    上記検出部の検出結果に応じて、後に入力される入力信号を上記保持部が取り込む取り込みタイミングを、セットアップ時間が所定の範囲内のマージンで確保されるように制御する制御部と、
    を備えたことを特徴とする半導体記憶装置。
15. 請求項１４の半導体記憶装置であって、
    それぞれ異なるタイミングで入力信号を取り込む複数の上記保持部を備え、
    検出部は、何れかの保持部の保持信号が、先立つ最も近いタイミングで入力信号を保持する他の保持部の保持信号と異なる保持部を検出するように構成されていることを特徴とする半導体記憶装置。
16. 請求項１４の半導体記憶装置であって、
    それぞれ異なるタイミングで入力信号を取り込む複数の上記保持部を備え、
    制御部は、検出部の検出結果に応じて、上記複数の保持部のうちの何れか１つに保持された保持信号を選択するように構成されていることを特徴とする半導体記憶装置。

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