CN101764125B - 超速时延测试系统及测试方法 - Google Patents

Abstract

本发明涉及一种超速时延测试系统和方法，系统包括时钟信号选择器和位于被测电路扫描链上的测试时钟生成模块。所述测试时钟生成模块，用于根据在扫描移入阶段扫描移入的控制位生成测试时钟，将所述测试时钟输入所述时钟信号选择器；所述测试时钟包含加载边缘和捕获边缘，所述加载边缘和所述捕获边缘的时延差代表超速测试时的时钟周期。所述时钟信号选择器，根据选择信号和全局扫描使能信号，从所述测试时钟、被测电路的工作时钟、和扫描时钟中选择，将选择的时钟输入被测电路时钟树上，用于支持完成所期望的时延测试。本发明通过在片内生成频率可编程的测试时钟，能够有效检测被测电路中的小时延缺陷。

Description

超速时延测试系统及测试方法

技术领域

本发明涉及半导体工艺领域，尤其涉及超速时延测试电路及测试方法。

背景技术

随着大规模集成电路制造工艺步入至深亚微米时代，芯片的复杂度和集成度持续提高。此外，芯片的时钟频率也在不断提高，电路中的定时约束逐渐趋于严格。在深亚微米集成电路工艺下，芯片在制造过程中的一些工艺步骤的精度越来越难已得到控制，如光刻、离子注入等。从而，芯片制造时的工艺参数将呈现越来越显著的波动，并导致芯片在制造后呈现出相应的时延偏差，对芯片能否在确定时钟频率下正确的工作带来严重的挑战。此外，在先进的深亚微米集成电路工艺下，各种制造缺陷如阻性开路、阻性短路、通孔中形成空洞、以及栅氧化层失效等现象也越来越普遍。

为了确保芯片出厂的质量，通常需要对芯片进行有效的时延测试来确保其能正确的工作在额定的时钟频率下。通常，跳变时延故障模型被广泛地应用在工业界用来时延测试。但是，基于该跳变时延故障模型，测试过程中通常会选择比较容易敏化的短通路。因而，芯片中的小时延缺陷可能会由于敏化通路上存在比较大的时隙值而无法检测。对于深亚微米工艺效应下带来的小时延缺陷，如果不将其进行有效的检测，那么芯片在功能应用下，当其被激活在一条时隙值很小的通路时，将会导致芯片发生定时失效。此外，即使这些小时延缺陷都将在短通路上激活，其也会给芯片在使用的过程中带来可靠性风险。如若芯片中存在阻性开路缺陷，随着电路的使用，其会由于发生电迁移并导致完全开路。

超速测试通过调整测试时钟的频率，从而通过应用比电路功能时钟频率更高的测试时钟对芯片进行测试，从而通过降低芯片测试时被测通路的时隙值，为芯片的小时延缺陷提供一种有效的检测手段。

为了对被测电路进时延测试，通常需要一组时延测试向量，表示为(V1，V2)，其中，V1为初始化向量，用于把被测电路初始化到一个预设的特定的状态；V2为加载向量，用于通过加载边缘到达时，在目标故障点产生一个相应的跳变，并且把故障效应传播到被测电路的可观测输出。V2通常可以从V1得到，在捕获加载时延测试方式(launch on capture)中，V2通过捕获电路对V1的响应得到；在移位加载时延测试方式(launch on shift)中，V2通过把V1进行一位移位得到。在捕获边缘到达后，通过捕获被测电路对加载向量的响应进而确定电路中是否存在时延故障。超速测试通过调整加载边缘和捕获边缘之间的时延差，并以此来降低被测通路在时延测试时的时隙值，从而为芯片的小时延缺陷提供一种有效的检测手段。

移位加载时延测试方法通常能以相对较小的时延向量集规模来获得比较高的时延故障覆盖率，但是，该方法所需要的快速翻转的扫描使能信号通常比较难以实现。

通过高速的外部测试仪来对芯片进行超速时延测试，其实现代价将非常昂贵。此外，测试时钟的频率也非常容易受到相应的寄生电阻、寄生电容、传输线阻抗等影响。

发明内容

为解决上述问题，本发明提供了超速时延测试系统及测试方法，通过在片内生成频率可编程的测试时钟，能够有效检测被测电路中的小时延缺陷。

本发明公开了一种超速时延测试系统，包括时钟信号选择器和位于被测电路扫描链上的测试时钟生成模块，

所述测试时钟生成模块，用于根据在扫描移入阶段扫描移入的控制位生成测试时钟，将所述测试时钟输入所述时钟信号选择器，所述测试时钟包含加载边缘和捕获边缘，所述加载边缘和所述捕获边缘的时延差代表超速测试时的时钟周期；

所述时钟信号选择器，用于从测试时钟、被测电路的工作时钟、和扫描时钟中选择，将选择的时钟输入被测电路时钟树上。

所述测试时钟生成模块包括选择信号生成子模块、触发信号生成模块、多个延迟控制子模块和或门，

所述选择信号生成子模块，用于生成选择信号；

触发信号生成模块，用于根据所述全局扫描使能信号生成触发信号；

所述延迟控制子模块包括触发器，所述触发器的状态位由在扫描移入阶段扫描移入的控制位确定；

所述延迟控制子模块，用于对第一输入信号进行延迟处理后输出第一输出信号，对第二输入信号进行延迟处理后输出第二输出信号，根据所述触发器的状态位控制第一输入信号到第一输出信号之间的延迟，根据所述触发器的状态位控制第二输入信号到第二输出信号之间的延迟；

所述延迟控制子模块相互级联，第一级所述延迟控制子模块的第一输入信号和第二输入信号为所述触发信号，最后一级所述延迟控制子模块输出的第一输出信号和第二输出信号经所述或门后生成所述测试时钟；

所述时钟信号选择器进一步用于根据所述选择信号和全局扫描使能信号从测试时钟、被测电路工作时钟、和扫描时钟中选择，将选择的时钟输入被测电路时钟树上。

每一级延迟控制子模块的延迟范围为下一级延迟控制子模块的延迟范围的2倍，所述延迟范围为所述延迟控制子模块中第二输入信号到第二输出信号的最大延迟同所述延迟控制子模块中第一输入信号到第一输出信号最大延迟的时延差。

所述延迟控制子模块还包括上部延迟时延单元、第一选择器、下部延迟时延单元、和第二选择器；

所述触发器的状态位在扫描移入阶段通过添加了控制位的初始化向量扫描移入；

所述第一输入信号通过连接线输入所述第一选择器的第一输入端，通过所述上部延迟时延单元输入所述第一选择器的第二输入端；

所述第一选择器，用于根据所述触发器的状态位对所述第一选择器的第一输入端和第二输入端的信号进行选择，从所述第一选择器的输出端输出所述第一输出信号；

所述第二输入信号通过连接线输入所述第二选择器的第一输入端，通过所述下部延迟时延单元输入所述第二选择器的第二输入端；

所述第二选择器，用于根据所述触发器的状态位对所述第二选择器的第一输入端和第二输入端的信号进行选择，从所述第二选择器的输出端输出所述第二输出信号。

所述选择信号生成子模块，用于在所述扫描移入阶段的最后一个时钟周期生成电位为高电平的选择信号，并在加载边缘和捕获边缘之间的时间内保持所述选择信号为高电平；

所述时钟信号选择器在选择时进一步用于在所述全局扫描使能信号为高电平时，选择扫描时钟，在所述全局扫描使能信号为低电平并且选择信号为高电平时，选择所述测试时钟，在所述全局扫描使能信号为低电平并且选择信号为低电平时，选择所述工作时钟。

所述系统还包括嵌入被测电路扫描链的内部扫描使能信号生成模块；

所述内部扫描使能信号生成模块，用于根据输入的所述时钟信号选择器选择的时钟和所述全局扫描使能信号生成驱动被测电路扫描链中扫描触发器的内部扫描使能信号。

本发明还公开了一种应用所述的系统的超速时延测试方法，包括：

步骤1，生成初始化向量，在初始化向量中添加控制位；

步骤2，在扫描移入周期内，把初始化向量移位到扫描链中；

步骤3，测试时钟生成模块根据在扫描移入阶段扫描移入的控制位生成测试时钟，将所述测试时钟输入所述时钟信号选择器，所述测试时钟包含加载边缘和捕获边缘，所述加载边缘和所述捕获边缘的时延差代表超速测试时的时钟周期；

步骤4，时钟信号选择器从测试时钟、被测电路的工作时钟、和初始化向量所用扫描时钟中选择测试时钟输入被测电路时钟树上；

步骤5，产生加载向量，通过所述加载边缘将所述加载向量输入被测电路；

步骤6，通过所述捕获边缘得到被测电路对所述加载向量的响应；

步骤7，在扫描移出周期内，移出电路响应，以检测所述被测电路是否存在小时延缺陷。

所述测试时钟生成模块包括选择信号生成子模块、触发信号生成模块、多个延迟控制子模块和或门，所述延迟控制子模块包括触发器，

所述延迟控制子模块相互级联，第一级所述延迟控制子模块的第一输入信号和第二输入信号为所述触发信号生成模块生成的触发信号，最后一级所述延迟控制子模块输出的第一输出信号和第二输出信号经所述或门后生成所述测试时钟；

所述步骤2进一步为：

步骤81，在扫描移入阶段将所述控制位扫描移入所述延迟控制子模块的触发器；

所述步骤3进一步为，

步骤82，所述选择信号生成子模块生成选择信号；

步骤83，所述触发信号生成模块根据所述全局扫描使能信号生成触发信号；

步骤84，所述延迟控制子模块根据所述触发器的状态位控制第一输入信号到第一输出信号之间的延迟，根据所述触发器的状态位控制第二输入信号到第二输出信号之间的延迟；

所述步骤4进一步为，

步骤85，所述时钟信号选择器根据所述选择信号和全局扫描使能信号从测试时钟、被测电路工作时钟、和扫描时钟中选择测试时钟输入被测电路时钟树上。

每一级延迟控制子模块的延迟范围为下一级延迟控制子模块的延迟范围的2倍，所述延迟范围为所述延迟控制模块中第二输入信号到第二输出信号的最大延迟同所述延迟控制模块中第一输入信号到第一输出信号最大延迟的时延差。

所述延迟控制子模块还包括上部延迟时延单元、第一选择器、下部延迟时延单元、和第二选择器；

所述步骤84进一步为，

步骤101，将所述第一输入信号通过连接线输入所述第一选择器的第一输入端，将所述第一输入信号通过所述上部延迟时延单元输入所述第一选择器的第二输入端；将所述第二输入信号通过连接线输入所述第二选择器的第一输入端，将所述第二输入信号通过所述下部延迟时延单元输入所述第二选择器的第二输入端；

步骤102，所述第一选择器根据所述触发器的状态位对所述第一选择器的第一输入端和第二输入端的信号进行选择，从所述第一选择器的输出端输出所述第一输出信号；所述第二选择器根据所述触发器的状态位对所述第二选择器的第一输入端和第二输入端的信号进行选择，从所述第二选择器的输出端输出所述第二输出信号。

所述步骤82进一步为，

步骤111，所述选择信号生成子模块在所述扫描移入阶段的最后一个时钟周期生成电位为高电平的选择信号，在加载边缘和捕获边缘之间的时间内保持所述选择信号为高电平；

所述步骤85进一步为，

步骤112，所述时钟信号选择器在所述全局扫描使能信号为低电平并且选择信号为高电平时，选择所述测试时钟。

所述系统还包括内部扫描使能信号生成模块，

所述步骤2和所述步骤3间还包括：

步骤121，内部扫描使能信号生成模块根据输入的所述时钟信号选择器选择的时钟和所述全局扫描使能信号生成驱动被测电路扫描链中扫描触发器的内部扫描使能信号；

所述步骤5中产生加载向量进一步为，

步骤122，根据内部扫描使能信号生成模块的状态选择相应的捕获加载或者移位加载方式来得到加载向量。

本发明的有益效果在于，通过在集成电路片内生成时钟频率可编程的测试时钟，从而为芯片进行超速延测试时提供期望频率的测试时钟；通过时钟信号选择器能够支持被测电路的正常功能模式以及测试模式；通过内部扫描使能信号生成模块，能够支持捕获加载和移位加载两种超速时延测试方式。

附图说明

图1是本发明超速时延测试系统同被测电路的关系图；

图2是加载和捕获时钟生成模块的实施电路图；

图3是加载和捕获时钟生成模块的信号时序图；

图4是时钟信号选择器的实施电路图；

图5是时钟信号选择器的信号时序图；

图6是内部扫描使能信号生成模块的实施电路图；

图7是嵌入了内部扫描使能信号生成模块的扫描链结构图；

图8a是被测电路进行移位加载方式时内部扫描使能信号生成模块的信号时序图；图8b是被测电路进行捕获加载方式时内部扫描使能信号生成模块的信号时序图；

图9a是捕获加载的仿真波形图，图9b是移位加载的仿真波形图；

图10是应用前述系统的超速时延测试方法的流程图。

具体实施方式

下面结合附图，对本发明做进一步的详细描述。

本发明超速时延测试系统同被测电路的关系如图1所示。其中，超速时延测试系统包括时钟信号选择器200和位于被测电路扫描链上的测试时钟生成模块100。

测试时钟生成模块100，用于根据在扫描移入阶段扫描移入的控制位生成测试时钟，将所述测试时钟输入所述时钟信号选择器，所述测试时钟包含加载边缘和捕获边缘，所述加载边缘和所述捕获边缘的时延差代表超速测试时的时钟周期。

时钟信号选择器200，用于从测试时钟、被测电路的工作时钟、和初始化向量所用扫描时钟中选择，将选择的时钟输入被测电路时钟树上。

测试时钟生成模块的实施电路如图2所示。

测试时钟生成模块100包括选择信号生成子模块、触发信号生成模块、多个延迟控制子模块和或门。

选择信号生成子模块，用于生成选择信号。

触发信号生成模块，用于根据所述全局扫描使能信号生成触发信号。

延迟控制子模块包括触发器，所述触发器的状态位依据预设测试时钟周期在扫描移入阶段扫描移入确定。

延迟控制子模块，用于对第一输入信号进行延迟处理后输出第一输出信号，对第二输入信号进行延迟处理后输出第二输出信号，第一输入信号到第一输出信号之间的延迟根据触发器的状态位进行控制，第二输入信号到第二输出信号之间的延迟根据触发器的状态位进行控制。

延迟控制子模块相互级联，第一级所述延迟控制子模块的第一输入信号和第二输入信号为触发信号，最后一级所述延迟控制子模块输出的第一输出信号和第二输出信号经所述或门后生成所述测试时钟。

时钟信号选择器进一步用于根据所述选择信号和全局扫描使能信号从测试时钟、被测电路工作时钟、和扫描时钟中选择，将选择的时钟输入被测电路时钟树上。

每一级延迟控制子模块的延迟范围为下一级延迟控制子模块的延迟范围的2倍，所述延迟范围为所述延迟控制子模块中第二输入信号到第二输出信号的最大延迟同所述延迟控制子模块中第一输入信号到第一输出信号最大延迟的时延差。

延迟控制子模块包括触发器230，上部延迟时延单元211和第一选择器212，以及下部延迟时延单元221和第二选择器222。

触发器230的状态位在扫描移入阶段通过添加了控制位的初始化向量扫描移入。

第一输入信号通过连接线输入第一选择器212的第一输入端，通过上部延迟时延单元211输入第一选择器212的第二输入端。

第一选择器212，用于根据触发器230的状态位对第一选择器212的第一输入端和第二输入端的信号进行选择，从第一选择器212的输出端输出第一输出信号。

第二输入信号通过连接线输入第二选择器222的第一输入端，通过下部延迟时延单元221输入第二选择器222的第二输入端。

第二选择器222，用于根据触发器230的状态位对第二选择器22的第一输入端和第二输入端的信号进行选择，从第二选择器222的输出端输出第二输出信号。

该延迟控制子模块的延迟范围为下部延迟时延单元减去上部延迟时延单元的时延差。

延迟控制子模块依据测试扫描阶段移入到触发器230的状态位确定加载边缘LAUCLK和捕获边缘CAPCLK之间的时延差。

图2中测试时钟生成模块100集成在被测电路扫描链上的任意位置。每一个延迟控制子模块中触发器230为一个上升沿敏感触发器。每个延迟控制子模块中的延迟范围定义为其中下部延迟单元211和上部延迟单元221的时延差。在该测试时钟生成模块100中，从最后一级延迟控制子模块到第一级延迟控制子模块，其相应每一级的延迟范围以二的倍数递增。在扫描移入阶段，通过应用测试向量移入相应的确定位到测试时钟生成模块100电路中的触发器230当中，在TCLK信号线上生成一个具有相应频率测试时钟。

测试时钟生成模块100中相应的信号时序图如图3所示。

测试时钟生成模块100中的所有触发器230已经在扫描移位阶段移入了相应的用于确定测试时钟频率的逻辑值。当全局扫描使能信号GSEN翻转到逻辑低电平时，全局扫描使能信号GSEN在通过由缓冲器和一个反相器组成的触发信号生成模块，产生触发信号TRRIGER。触发信号TRRIGER为一个快速的上升信号。每一级延迟控制子模块中触发器230的状态用于作为与之相连的第一选择器212和第二选择器222的选择信号。从而，依据延迟控制单元级里触发器230的状态，从TRIGGER信号线上过来的上升跳变信号将通过每一级延迟控制子模块中相应上部延迟单元211和下部延迟单元221或者都通过相应的电路连线传播到每一级延迟控制子模块的输出。

全局扫描使能信号GSEN为来自于外部测试仪的扫描使能信号。

通过在扫描移入阶段，移入相应的状态位到延迟控制子模块的触发器230中，对加载边缘LAUCLK和捕获边缘CAPCLK之间的时延差进行调整。加载边缘LAUCLK和捕获边缘CAPCLK为或门相应的输入端，通过或运算输出测试时钟TCLK。小的加载边缘LAUCLK和捕获边缘CAPCLK的时延偏差也可以在移入用于确定扫描时钟频率相应的控制信息之前进行补偿。从而生成具有预设时钟频率的测试时钟TCLK。

测试时钟生成模块100电路上包含带有输出为扫描输出SO的触发器，是为了确保扫描链中正常扫描单元在移位操作过程中的正常操作。

选择信号生成子模块，用于在扫描移入阶段的最后一个时钟周期生成电位为高电平的选择信号，并在加载边缘和捕获边缘之间的时间内保持选择信号为高电平。

时钟信号选择器200在选择时进一步用于在全局扫描使能信号GSEN为高电平时，选择扫描时钟SCLK；在全局扫描使能信号GSEN为低电平并且选择信号SEL为高电平时，选择测试时钟TCLK；在全局扫描使能信号GSEN为低电平并且选择信号SEL为低电平时，选择工作时钟FCLK。时钟信号选择器200将选择的时钟CCLK输入被测电路时钟树上。

图4是本发明的时钟信号选择器200的电路图。全局扫描使能信号GSEN为1时，扫描时钟信号SCLK被送入系统时钟树上。选择信号SEL在扫描移位最后一个周期初始化为逻辑高电平，从而当全局扫描使能信号GSEN信号为0时，把测试时钟生成模块100上生成的测试时钟信号TCLK送入被测电路时钟树上，用以实现超速时延测试。当要求被测电路工作在功能模式下，把全局扫描使能信号GSEN和选择信号SEL信号初始化为逻辑低电平。

图5时钟信号选择器的信号时序图。当全局扫描使能信号GSEN为逻辑高电平时，扫描时钟信号SCLK信号将被选择送入到被测电路时钟树上。用以在扫描移入阶段，应用初始化向量V1，把相应的控制信息移入到测试时钟生成模块100中来控制测试时钟的频率。在扫描移入的最后一个周期时，把测试时钟生成模块100中的选择信号SEL初始化为逻辑高电平。选择信号SEL在测试时钟周期保持为高电平，其原因是测试时钟生成模块100中的选择信号生成子模块中包含了三个同被测电路不相连的上升边缘触发器。因此，当全局扫描使能信号GSEN信号为逻辑低电平时，根据选择信号SEL选择TCLK信号送入到被测电路时钟树上。当全局扫描使能信号GSEN信号为高电平时，扫描时钟SCLK又将被选择送入到被测电路的时钟树上。

超速时延测试系统还包括嵌入被测电路扫描链的内部扫描使能信号生成模块(LTG)。

现有技术“At-Speed Transition Fault Testing With Low Speed ScanEnable，”Proceedings of VLSI Test Symposium，2005，pp.1-6，中提出的内部扫描使能信号生成模块(LTG)用于支持本发明方案在片内实现超速测试时支持移位加载和捕获加载两种时延测试模式。如图6所示为内部扫描使能信号生成模块的实施电路图。内部扫描使能信号生成模块，用于根据输入的时钟信号选择器200选择的时钟和全局扫描使能信号GSEN生成驱动被测电路扫描链中扫描触发器的内部扫描使能信号。

图7为嵌入了内部扫描使能信号生成模块的扫描链结构。其中生成的内部扫描使能信号LSEN用来驱动扫描链中部分扫描触发器。对被测电路进行移位加载和捕获加载两种时延测试方式，其相应的时序图分别如图8a和图8b所示。

在图8a中，通过在扫描移入的最后一个时钟周期和加载边缘时分别把逻辑高电平和逻辑低电平移位到LTG的FF1触发器中，则在加载边缘时，内部扫描使能信号LSEN将随着FF1的状态翻转而翻转到逻辑低电平。在捕获边缘后，内部扫描使能信号LSEN将跟随全局扫描使能信号GSEN翻转到逻辑高电平。从而，通过生成的内部扫描使能信号LSEN，用于支持移位加载时延测试方式。

在图8b中，对于捕获加载时延测试方式，只要扫描移入的最后一个时钟周期和加载时钟周期时，把LTG的FF1约束成逻辑低电平，则内部扫描使能信号LSEN将跟随全局扫描使能信号GSEN进行状态翻转。

在应用移位加载方式对电路进行时延测试时，由LTG生成的内部扫描使能信号LSEN将在加载边缘和捕获边缘之间快速向下翻转，从而时延测试时的加载向量V2能通过应用CCLK时钟的加载边缘移位扫描触发器单元中的值进行得到。被测电路对加载向量V2的响应能通过CCLK的捕获时钟保存到电路的相应触发器当中。

在应用捕获加载时延测试方式对电路进行时延测试时，内部扫描使能信号LSEN将在扫描移入的最后一个时钟周期通过全局扫描使能信号GSEN被置为低电平，在生成的CCLK时钟下可以完成相应的加载和捕获操作。通过把全局扫描使能信号GSEN置为高电平，相应的测试响应可以通过应用选择的SCLK信号来扫描移出。

图8a所示为移位加载时延测试方式，在图8a中，内部扫描使能信号LSEN在加载边缘之后转换为低电平，这样触发器的值将从与之相连的前一个触发器中得到，此为加载向量V2是通过初始化向量V1移位得到。图8b中，内部扫描使能信号LSEN在加载边缘之前转换为低电平，触发器的值将从电路对初始化向量V1的响应中得到，此为捕获加载方式。

一种应用前述系统的超速时延测试方法的流程如图10所示。

步骤S100，生成初始化向量，在初始化向量中添加控制位。

步骤S200，在扫描移入周期内，把初始化向量移位到扫描链中。

步骤S300，测试时钟生成模块根据在扫描移入阶段扫描移入的控制位生成测试时钟，将所述测试时钟输入所述时钟信号选择器，所述测试时钟包含加载边缘和捕获边缘，所述加载边缘和所述捕获边缘的时延差代表超速测试时的时钟周期。

步骤S400，时钟信号选择器从测试时钟、被测电路的工作时钟、和初始化向量所用扫描时钟中选择测试时钟输入被测电路时钟树上。

步骤S500，产生加载向量，通过所述加载边缘将所述加载向量输入被测电路。

步骤S600，通过所述捕获边缘得到被测电路对所述加载向量的响应。

步骤S700，在扫描移出周期内，移出电路响应，以检测所述被测电路是否存在小时延缺陷。

较佳的实施方式，所述测试时钟生成模块包括选择信号生成子模块、触发信号生成模块、多个延迟控制子模块和或门，所述延迟控制子模块包括触发器，

所述延迟控制子模块相互级联，第一级所述延迟控制子模块的第一输入信号和第二输入信号为所述触发信号生成模块生成的触发信号，最后一级所述延迟控制子模块输出的第一输出信号和第二输出信号经所述或门后生成所述测试时钟；

所述步骤S200进一步为：

步骤S210，在扫描移入阶段将所述控制位扫描移入所述延迟控制子模块的触发器。

所述步骤S300进一步为，

步骤S310，所述选择信号生成子模块生成选择信号。

步骤S320，所述触发信号生成模块根据所述全局扫描使能信号生成触发信号。

步骤S330，所述延迟控制子模块根据所述触发器的状态位控制第一输入信号到第一输出信号之间的延迟，根据所述触发器的状态位控制第二输入信号到第二输出信号之间的延迟。

所述步骤S400进一步为，

步骤S410，所述时钟信号选择器根据所述选择信号和全局扫描使能信号从测试时钟、被测电路工作时钟、和扫描时钟中选择测试时钟输入被测电路时钟树上。

较佳的实施方式，每一级延迟控制子模块的延迟范围为下一级延迟控制子模块的延迟范围的2倍，所述延迟范围为所述延迟控制模块中第二输入信号到第二输出信号的最大延迟同所述延迟控制模块中第一输入信号到第一输出信号最大延迟的时延差。

较佳的实施方式，所述延迟控制子模块还包括上部延迟时延单元、第一选择器、下部延迟时延单元、和第二选择器。

所述步骤S330进一步为，

步骤S331，将所述第一输入信号通过连接线输入所述第一选择器的第一输入端，将所述第一输入信号通过所述上部延迟时延单元输入所述第一选择器的第二输入端；将所述第二输入信号通过连接线输入所述第二选择器的第一输入端，将所述第二输入信号通过所述下部延迟时延单元输入所述第二选择器的第二输入端。

步骤S332，所述第一选择器根据所述触发器的状态位对所述第一选择器的第一输入端和第二输入端的信号进行选择，从所述第一选择器的输出端输出所述第一输出信号；所述第二选择器根据所述触发器的状态位对所述第二选择器的第一输入端和第二输入端的信号进行选择，从所述第二选择器的输出端输出所述第二输出信号。

较佳的实施方式，所述步骤S310进一步为，

步骤S311，所述选择信号生成子模块在所述扫描移入阶段的最后一个时钟周期生成电位为高电平的选择信号，在加载边缘和捕获边缘之间的时间内保持所述选择信号为高电平。

所述步骤S410进一步为，

步骤S411，所述时钟信号选择器在所述全局扫描使能信号为低电平并且选择信号为高电平时，选择所述测试时钟。

较佳的实施方式，所属系统还包括内部扫描使能信号生成模块，

所述步骤S200和所述步骤S300间还包括：

步骤S800，内部扫描使能信号生成模块根据输入的所述时钟信号选择器选择的时钟和所述全局扫描使能信号生成驱动被测电路扫描链中扫描触发器的内部扫描使能信号。

所述步骤S500中产生加载向量进一步为，

步骤S510，根据内部扫描使能信号生成模块的状态选择相应的捕获加载或者移位加载方式来得到加载向量。

仿真效果如下所述。

为了说明本发明方案的积极效果，发明人采用0.18μm CMOS工艺对本发明的方案进行了仿真实验。在本发明方案的实验过程当中，测试时钟生成模块100中实现了7级延迟控制子模块，其中最后一级的时延范围设计成约为15ps。图9a和图9b为使用HSPICE对本发明发案的仿真实验波形图，其中图9a为采用捕获加载方式实现片内超速测试，图9b为采用移位加载方式实现片内超速测试。在实验当中，扫描时钟的频率设定为400MHZ。

如图9a所示，通过在扫描移位最后一个时钟周期和加载时钟周期把LTG的FF1置为0，内部扫描使能信号LSEN信号的电平值由全局扫描使能信号GSEN决定。从而，捕获加载时延测试方式能有效的被支持。

通过在测试向量中嵌入相应的控制信息，测试时钟的加载边缘和捕获边缘之间的时延差设置成相应的期望值。如在全局扫描使能信号GSEN为低电平时，通过在扫描移入最后一个周期把选择信号SEL初始化为高电平，应用测试向量设置成1.5GHZ的测试时钟将被送入到系统时钟树上来实现超速时延测试。如图9b所示，通过在扫描移入最后一个时钟周期和加载时钟周期把LTG单元中的FF1分别置为1和0，那么在加载时钟到达后内部扫描使能信号LSEN将快速翻转为低电平，从而支持移位加载时延测试方式。如图9b所示，通过测试向量设置成1.0GHZ的测试时钟被选择送入到了系统时钟树来实现移位加载时延测试方式。从图9a的移位加载时延测试方式中，标注为FF并且事先有一个保存状态值为1的触发器，在加载边缘和捕获边缘分别从数据端捕获到了期望的逻辑电平0和1。在图9b的捕获加载时延测试方式中，标注为FF并且事先有一个保存状态值为0的触发器，在加载边缘和捕获边缘分别从移位输入和数据输入端捕获到了期望的逻辑电平0和1。

本领域的技术人员在不脱离权利要求书确定的本发明的精神和范围的条件下，还可以对以上内容进行各种各样的修改。因此本发明的范围并不仅限于以上的说明，而是由权利要求书的范围来确定的。

Claims (12)

1.一种超速时延测试系统，其特征在于，包括时钟信号选择器和位于被测电路扫描链上的测试时钟生成模块，

所述测试时钟生成模块，用于根据在扫描移入阶段扫描移入的控制位生成测试时钟，将所述测试时钟输入所述时钟信号选择器，所述测试时钟包含加载边缘和捕获边缘，所述加载边缘和所述捕获边缘的时延差代表超速测试时的时钟周期；

所述时钟信号选择器，用于从测试时钟、被测电路的工作时钟、和扫描时钟中选择，将选择的时钟输入被测电路时钟树上。

2.根据权利要求1所述的超速时延测试系统，其特征在于，

所述测试时钟生成模块包括选择信号生成子模块、触发信号生成模块、多个延迟控制子模块和或门，

所述选择信号生成子模块，用于生成选择信号；

触发信号生成模块，用于根据所述全局扫描使能信号生成触发信号；

所述延迟控制子模块包括触发器，所述触发器的状态位由在扫描移入阶段扫描移入的控制位确定；

所述延迟控制子模块，用于对第一输入信号进行延迟处理后输出第一输出信号，对第二输入信号进行延迟处理后输出第二输出信号，根据所述触发器的状态位控制第一输入信号到第一输出信号之间的延迟，根据所述触发器的状态位控制第二输入信号到第二输出信号之间的延迟；

所述延迟控制子模块相互级联，第一级所述延迟控制子模块的第一输入信号和第二输入信号为所述触发信号，最后一级所述延迟控制子模块输出的第一输出信号和第二输出信号经所述或门后生成所述测试时钟；

所述时钟信号选择器进一步用于根据所述选择信号和全局扫描使能信号从测试时钟、被测电路工作时钟、和扫描时钟中选择，将选择的时钟输入被测电路时钟树上。

3.根据权利要求2所述的超速时延测试系统，其特征在于，

每一级延迟控制子模块的延迟范围为下一级延迟控制子模块的延迟范围的2倍，所述延迟范围为所述延迟控制子模块中第二输入信号到第二输出信号的最大延迟同所述延迟控制子模块中第一输入信号到第一输出信号最大延迟的时延差。

4.根据权利要求2所述的超速时延测试系统，其特征在于，

所述延迟控制子模块还包括上部延迟时延单元、第一选择器、下部延迟时延单元、和第二选择器；

所述触发器的状态位在扫描移入阶段通过添加了控制位的初始化向量扫描移入；

所述第一输入信号通过连接线输入所述第一选择器的第一输入端，通过所述上部延迟时延单元输入所述第一选择器的第二输入端；

所述第一选择器，用于根据所述触发器的状态位对所述第一选择器的第一输入端和第二输入端的信号进行选择，从所述第一选择器的输出端输出所述第一输出信号；

所述第二输入信号通过连接线输入所述第二选择器的第一输入端，通过所述下部延迟时延单元输入所述第二选择器的第二输入端；

所述第二选择器，用于根据所述触发器的状态位对所述第二选择器的第一输入端和第二输入端的信号进行选择，从所述第二选择器的输出端输出所述第二输出信号。

5.根据权利要求2所述的超速时延测试系统，其特征在于，

所述选择信号生成子模块，用于在所述扫描移入阶段的最后一个时钟周期生成电位为高电平的选择信号，并在加载边缘和捕获边缘之间的时间内保持所述选择信号为高电平；

所述时钟信号选择器在选择时进一步用于在所述全局扫描使能信号为高电平时，选择扫描时钟，在所述全局扫描使能信号为低电平并且选择信号为高电平时，选择所述测试时钟，在所述全局扫描使能信号为低电平并且选择信号为低电平时，选择所述工作时钟。

6.根据权利要求2所述的超速时延测试系统，其特征在于，

所述系统还包括嵌入被测电路扫描链的内部扫描使能信号生成模块；

所述内部扫描使能信号生成模块，用于根据输入的所述时钟信号选择器选择的时钟和所述全局扫描使能信号生成驱动被测电路扫描链中扫描触发器的内部扫描使能信号。

7.一种应用如权利要求1所述的系统的超速时延测试方法，其特征在于，包括：

步骤1，生成初始化向量，在初始化向量中添加控制位；

步骤2，在扫描移入周期内，把初始化向量移位到扫描链中；

步骤3，测试时钟生成模块根据在扫描移入阶段扫描移入的控制位生成测试时钟，将所述测试时钟输入所述时钟信号选择器，所述测试时钟包含加载边缘和捕获边缘，所述加载边缘和所述捕获边缘的时延差代表超速测试时的时钟周期；

步骤4，时钟信号选择器从测试时钟、被测电路的工作时钟、和扫描时钟中选择测试时钟输入被测电路时钟树上；

步骤5，产生加载向量，通过所述加载边缘将所述加载向量输入被测电路；

步骤6，通过所述捕获边缘得到被测电路对所述加载向量的响应；

步骤7，在扫描移出周期内，移出电路响应，以检测所述被测电路是否存在小时延缺陷。

8.根据权利要求7所述的超速时延测试方法，其特征在于，

所述测试时钟生成模块包括选择信号生成子模块、触发信号生成模块、多个延迟控制子模块和或门，所述延迟控制子模块包括触发器，

所述延迟控制子模块相互级联，第一级所述延迟控制子模块的第一输入信号和第二输入信号为所述触发信号生成模块生成的触发信号，最后一级所述延迟控制子模块输出的第一输出信号和第二输出信号经所述或门后生成所述测试时钟；

所述步骤2进一步为：

步骤81，在扫描移入阶段将所述控制位扫描移入所述延迟控制子模块的触发器；

所述步骤3进一步为，

步骤82，所述选择信号生成子模块生成选择信号；

步骤83，所述触发信号生成模块根据所述全局扫描使能信号生成触发信号；

步骤84，所述延迟控制子模块根据所述触发器的状态位控制第一输入信号到第一输出信号之间的延迟，根据所述触发器的状态位控制第二输入信号到第二输出信号之间的延迟；

所述步骤4进一步为，

步骤85，所述时钟信号选择器根据所述选择信号和全局扫描使能信号从测试时钟、被测电路工作时钟、和扫描时钟中选择测试时钟输入被测电路时钟树上。

9.根据权利要求8所述的超速时延测试方法，其特征在于，

每一级延迟控制子模块的延迟范围为下一级延迟控制子模块的延迟范围的2倍，所述延迟范围为所述延迟控制模块中第二输入信号到第二输出信号的最大延迟同所述延迟控制模块中第一输入信号到第一输出信号最大延迟的时延差。

10.根据权利要求8所述的超速时延测试方法，其特征在于，

所述延迟控制子模块还包括上部延迟时延单元、第一选择器、下部延迟时延单元、和第二选择器；

所述步骤84进一步为，

步骤101，将所述第一输入信号通过连接线输入所述第一选择器的第一输入端，将所述第一输入信号通过所述上部延迟时延单元输入所述第一选择器的第二输入端；将所述第二输入信号通过连接线输入所述第二选择器的第一输入端，将所述第二输入信号通过所述下部延迟时延单元输入所述第二选择器的第二输入端；

步骤102，所述第一选择器根据所述触发器的状态位对所述第一选择器的第一输入端和第二输入端的信号进行选择，从所述第一选择器的输出端输出所述第一输出信号；所述第二选择器根据所述触发器的状态位对所述第二选择器的第一输入端和第二输入端的信号进行选择，从所述第二选择器的输出端输出所述第二输出信号。

11.根据权利要求8所述的超速时延测试方法，其特征在于，

所述步骤82进一步为，

步骤111，所述选择信号生成子模块在所述扫描移入阶段的最后一个时钟周期生成电位为高电平的选择信号，在加载边缘和捕获边缘之间的时间内保持所述选择信号为高电平；

所述步骤85进一步为，

步骤112，所述时钟信号选择器在所述全局扫描使能信号为低电平并且选择信号为高电平时，选择所述测试时钟。

12.根据权利要求8所述的超速时延测试方法，其特征在于，

所述系统还包括内部扫描使能信号生成模块，

所述步骤2和所述步骤3间还包括：

步骤121，内部扫描使能信号生成模块根据输入的所述时钟信号选择器选择的时钟和所述全局扫描使能信号生成驱动被测电路扫描链中扫描触发器的内部扫描使能信号；

所述步骤5中产生加载向量进一步为，

步骤122，根据内部扫描使能信号生成模块的状态选择相应的捕获加载或者移位加载方式来得到加载向量。

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