TWI784303B - 用於裝置測試之具有在包裝鏈中狀態機驅動跳擺器（ｆｌｏｐ）之積體電路 - Google Patents

用於裝置測試之具有在包裝鏈中狀態機驅動跳擺器（ｆｌｏｐ）之積體電路 Download PDF

Info

Publication number
TWI784303B
TWI784303B TW109128887A TW109128887A TWI784303B TW I784303 B TWI784303 B TW I784303B TW 109128887 A TW109128887 A TW 109128887A TW 109128887 A TW109128887 A TW 109128887A TW I784303 B TWI784303 B TW I784303B
Authority
TW
Taiwan
Prior art keywords
wobbler
data
state machine
output
input
Prior art date
Application number
TW109128887A
Other languages
English (en)
Other versions
TW202201027A (zh
Inventor
古斯塔夫 三世 勞布
Original Assignee
美商瞻博網路公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商瞻博網路公司 filed Critical 美商瞻博網路公司
Publication of TW202201027A publication Critical patent/TW202201027A/zh
Application granted granted Critical
Publication of TWI784303B publication Critical patent/TWI784303B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31702—Testing digital circuits including elements other than semiconductor transistors, e.g. biochips, nanofabrics, mems, chips with magnetic elements
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31727—Clock circuits aspects, e.g. test clock circuit details, timing aspects for signal generation, circuits for testing clocks
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318522—Test of Sequential circuits
    • G01R31/318525—Test of flip-flops or latches
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
    • H01L27/0233—Integrated injection logic structures [I2L]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/0813—Threshold logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H10K19/202—Integrated devices comprising a common active layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本發明描述積體電路，其等在輸入及/或輸出包裝鏈內利用用於測試該積體電路之內部核心邏輯之內部狀態機驅動邏輯元件(例如，跳擺器)。該積體電路內之該等包裝鏈之一或多個個別邏輯元件被實施為一多跳擺器狀態機而非一單一數位正反器。作為多跳擺器狀態機，一包裝鏈之各增強邏輯元件可經個別地組態以輸出預選值，以便使該等狀態機驅動跳擺器與可在該積體電路之該等輸入或輸出包裝鏈中發生之信號傳輸延遲解除關聯。

Description

用於裝置測試之具有在包裝鏈中狀態機驅動跳擺器(FLOP)之積體電路
本發明係關於特定應用積體電路(ASIC)、積體電路(IC)及其他電路。
一半導體積體電路(亦被稱為一「晶片」) (諸如一特定應用積體電路(ASIC))包含許多不同類型之邏輯元件，諸如邏輯閘、正反器及多工器。資料處理積體電路(諸如封包處理ASIC)包含對資料進行操作且最終控制通過晶片之資料流動之內部邏輯元件。在一些實例中，一測試器執行一測試以判定資料是否以一預期方式流動通過晶片。例如，測試器遞送輸入至晶片之資料，接收從晶片輸出之資料，且比較從晶片輸出之資料與預期輸出資料。基於該比較，測試器可識別晶片中之一或多個缺陷。
本發明描述一種積體電路之實例，其在輸入及/或輸出包裝鏈內利用用於測試該積體電路之內部核心邏輯之內部狀態機驅動邏輯元件(例如，跳擺器)。如本文中描述，該積體電路內之該等包裝鏈之一或多個個別邏輯元件被實施為一對應多跳擺器狀態機而非一單一數位正反器。再者，該等包裝鏈之各狀態機驅動邏輯元件能夠在一組可程式化操作模式之一者中操作以在該積體電路之測試期間提供所要行為。
更特定言之，作為多跳擺器狀態機，一包裝鏈之各增強邏輯元件可經個別地組態以輸出預選值，以便使該等狀態機驅動跳擺器與可在該積體電路之該等輸入或輸出包裝鏈中發生之信號傳輸延遲解除關聯。在該積體電路之該核心邏輯之測試期間，該輸入或輸出包裝鏈中之跳擺器通常串聯連接，其中一給定輸入包裝鏈中之各跳擺器將一輸出提供至該核心邏輯及該輸入包裝鏈中之一連續跳擺器。歸因於該輸入包裝鏈中之連續跳擺器之間的一緩慢互連(例如，一頻寬受限內部電連接、跳擺器之間的距離等)，來自一包裝鏈中之一習知跳擺器之一輸出在短時間內可為未知的(例如，由於一跳擺器在其輸入處接收資料之前輸出資料)。如本文中描述，藉由利用一對應狀態機驅動跳擺器取代一輸入或輸出包裝鏈中之一或多個習知跳擺器，本文中描述之例示性技術可提供對該等緩慢連接(例如，內部傳輸延遲)之抗擾性，該等緩慢連接否則將導致該輸入或輸出包裝鏈中之未定義狀態。例如，由於該等狀態機驅動跳擺器可經組態以在定義預選輸出值之掃描模式中操作，所以當輸入信號可歸因於沿一給定包裝鏈之掃描路徑之傳輸延遲而係不確定時，該包裝鏈之此等元件之輸出可與該邏輯元件之(若干)輸入值解耦。
以此方式，本文中之技術描述增強包裝鏈，其中沿一掃描路徑之一緩慢互連之接收端處之一習知跳擺器被額外電路取代，以便產生在本文中被稱為一「狀態機驅動跳擺器」之狀態機驅動多跳擺器邏輯元件。如進一步描述，當經組態以在一掃描模式中操作時，該狀態機驅動跳擺器不再依靠來自該緩慢連接之一輸入信號，以便使該狀態機驅動跳擺器在該測試之一擷取階段期間操作，以便擷取預期資料位元值。換言之，將一包裝鏈之至少一個跳擺器轉換為一狀態機驅動跳擺器容許該核心邏輯在該擷取階段期間擷取全部該等預期輸入資料位元值，即使輸入或輸出包裝鏈之該等掃描路徑中可存在一或多個緩慢連接。
以此方式，在一些實例中，該等狀態機驅動跳擺器可經個別地組態，此根據該等可程式化操作模式提供輸出預選值之靈活性。例如，如更詳細描述，一包裝鏈之一狀態機驅動跳擺器可經組態以在該擷取階段期間基於先前移位至該跳擺器中之一當前值(例如，一維護操作模式) (在該載入階段期間移入)提供一恆定輸出而非基於該跳擺器之一輸入處存在之一輸入信號提供一輸出。作為另一實例，該輸入或輸出包裝鏈中之一狀態機驅動跳擺器可經組態以在該擷取階段期間輸出先前移入該跳擺器中之該當前值之一倒數(例如，切換操作模式) (在該載入階段期間移入)而非基於在該跳擺器處接收之該輸入。以此方式，可在緩慢包裝鏈路徑內使用該狀態機驅動跳擺器(如本文中描述)以在該擷取階段期間提供對功能及掃描輸出處呈現之該等值及/或轉變之微粒控制，藉此消除可能另外歸因於該積體電路內之緩慢內部包裝鏈路徑而出現之任何時序問題。
在一些實例中，本發明描述一種積體電路(IC)，其包括具有功能邏輯元件之一核心邏輯及具有用於測試該核心邏輯之複數個跳擺器之一包裝鏈。該包裝鏈之該複數個跳擺器沿一掃描路徑循序互連以在該核心邏輯之測試期間將掃描資料移位通過該等跳擺器之連續者。該IC亦包含沿該包裝鏈之該掃描路徑連接之至少一個狀態機驅動跳擺器。在該測試期間，該狀態機驅動跳擺器可經個別地組態以輸出獨立於沿該掃描路徑移位且由該狀態機驅動跳擺器接收之該掃描資料之一值。
在一些實例中，本發明描述一種系統，其包括一測試器及一積體電路(IC)。該IC包含具有功能邏輯元件之一核心邏輯及具有用於測試該核心邏輯之複數個跳擺器之一輸入包裝鏈。該包裝鏈之該複數個跳擺器沿一掃描路徑循序互連以在該核心邏輯之測試期間將掃描資料移位通過該等跳擺器之連續者。該IC亦包含一輸出包裝鏈及沿該輸入包裝鏈之該掃描路徑連接之至少一個狀態機驅動跳擺器。在該測試期間，該狀態機驅動跳擺器可經個別地組態以輸出獨立於沿該掃描路徑移位且由該狀態機驅動跳擺器接收之該掃描資料之一值。在一或多個實例中，該輸入包裝鏈經組態以在回應於以一緩慢時脈頻率接收一組載入階段時脈信號之一載入階段期間從該測試器載入一輸入資料串，以便將值載入至該複數個跳擺器中且組態該狀態機驅動跳擺器以輸出獨立於沿該掃描路徑移位之該掃描資料之該值。在一或多個實例中，該輸出包裝鏈經組態以在回應於以一快速時脈頻率接收一組擷取階段時脈信號之一擷取階段期間從通過該核心邏輯之複數個功能路徑擷取一經擷取資料串且在回應於以該緩慢時脈頻率接收一組卸載階段時脈信號之一卸載階段期間將該經擷取資料串卸載至該測試器。
發明內容意欲提供本發明中描述之標的物之一概述。不意欲提供在隨附圖式及下列描述內詳細描述之系統、裝置及方法之一排他性或窮盡性說明。在隨附圖式及下列描述中陳述本發明之一或多個實例之進一步細節。從描述及圖式且從發明申請專利範圍將明白其他特徵、目標及優點。
圖1係繪示根據本發明之一或多個技術之一例示性系統2之一方塊圖，其中一半導體裝置之一積體電路8包含在一輸入包裝鏈或輸出包裝鏈中具有用於測試積體電路8之一或多個狀態機驅動跳擺器之一組邏輯區塊10A至10N (統稱為「邏輯區段10」)。如圖1中所見，在此實例中，系統2包含含有邏輯區塊10及頂部邏輯18之積體電路(IC) 8。系統2亦包含測試器20。邏輯區塊10A包含一第一組輸入/輸出(I/O)跳擺器12A至12N (統稱為「跳擺器12」)、一第二組I/O跳擺器14A至14N (統稱為「跳擺器14」)及核心邏輯16。如更詳細描述，跳擺器12形成一輸入包裝鏈且跳擺器14形成一輸出包裝鏈。在一或多個實例中，如更詳細描述，跳擺器12或跳擺器14之一者可被在本文中稱為一「狀態機驅動跳擺器」或SMDF之一狀態機驅動多跳擺器邏輯元件取代。例如，圖1繪示輸入包裝鏈中之SMDF 13且繪示SMDF 15係輸出包裝鏈。
儘管在輸入包裝鏈中繪示一個SMDF 13，然輸入包裝鏈中可存在複數個SMDF。儘管在輸出包裝鏈中繪示一個SMDF 15，然輸出包裝鏈中可存在複數個SMDF。在一些實例中，輸入包裝鏈中可存在一或多個SMDF (如SMDF 13)且輸出包裝鏈中不存在SMDF。在一些實例中，輸出包裝鏈中可存在一或多個SMDF (如SMDF 15)且輸入包裝鏈中不存在SMDF。
在一些情況中，IC 8係一特定應用積體電路(ASIC)，且邏輯區塊10及頂部邏輯18表示ASIC之組件，但此並非必需。在一些情況中，邏輯區塊10及頂部邏輯18可為其他種類之電路之組件。
邏輯區塊10之各邏輯區塊包含經組態以控制一資料流之一或多個基於半導體之邏輯元件。例如，圖1繪示功能路徑17，其表示核心邏輯16內之一或多個邏輯元件之一鏈，該一或多個邏輯元件經組態以根據核心邏輯16內之功能邏輯元件處理電信號(例如，資料位元)。即，在IC 8之正常操作期間，功能路徑17表示通過核心邏輯16之功能邏輯元件從輸入至輸出之路徑。例如，功能路徑17可接受一輸入資料位元值且產生一輸出資料位元值，該輸出資料值回應於路徑之邏輯元件將一或多個邏輯操作應用至資料位元值而產生。在一些實例中，核心邏輯16可包含一或多個核心跳擺器。功能路徑17之一或多者可開始於一各自核心跳擺器且結束於跳擺器14之一者。功能路徑17之一或多者可開始於跳擺器12之一者且結束於核心跳擺器之一者。
圖1亦繪示用於測試積體電路8之掃描路徑19。掃描路徑19係通過由用於測試核心邏輯16中之對應邏輯元件之一系列跳擺器12形成之一包裝鏈之一路徑之一實例，該等對應邏輯元件從包裝鏈之各自跳擺器12接收資料。例如，如更詳細描述，在IC 8之測試(諸如核心邏輯16之測試)期間，掃描路徑19表示用於將測試資料傳播通過包裝鏈之一路徑，其中各自跳擺器12連續連接，且跳擺器12之各者從跳擺器12之一先前者接收資料且輸出至一隨後跳擺器12及核心邏輯16中之對應邏輯元件。
例如，包裝鏈(例如，輸入包裝鏈)包含用於測試核心邏輯16之複數個跳擺器12。複數個跳擺器12沿一掃描路徑(例如，掃描路徑19)循序互連以在核心邏輯16之測試期間將掃描資料移位通過跳擺器12之連續者。儘管使用輸入包裝鏈描述，然具有複數個跳擺器14之輸出包裝鏈利用類似互連。
在一些實例中，當邏輯區塊10A根據一預期目的起作用時，區塊10A使用功能路徑17。例如，當邏輯區塊10A按其設計用於處理資料時，邏輯區塊10A使用功能路徑17而非掃描路徑19處理資料。另一方面，掃描路徑19可在測試期間操作。
在系統2之功能模式期間，邏輯區塊10A經組態以經由跳擺器12接收資料，根據功能路徑17之邏輯操作使用核心邏輯16處理資料，且經由跳擺器14將資料輸出至頂部邏輯18。因而，跳擺器12可在本文中被稱為從邏輯區塊10A外部接收資料之一「輸入包裝鏈」且跳擺器14可在本文中被稱為在由核心邏輯16處理資料之後從邏輯區塊10A轉發資料之一「輸出包裝鏈」。
如更詳細描述，SMDF 13經組態以在功能模式中類似於跳擺器12般操作。例如，SMDF 13經組態以將所接收資料輸出至核心邏輯16。然而，在測試期間，SMDF 13經組態以將預儲存資料輸出至核心邏輯16以及輸入包裝鏈中之一隨後跳擺器。如繪示，SMDF 13沿用於包裝鏈(例如，輸入包裝鏈)之掃描路徑(例如，掃描路徑19)連接。如更詳細描述，在測試期間，SMDF 13可經個別地組態以輸出獨立於沿掃描路徑移位且由SMDF 13接收之掃描資料之一值。例如，如更詳細描述，在測試之一載入階段期間，SMDF 13可經組態以輸出在其輸入上從一先前跳擺器接收之資料。然而，在一擷取階段期間，SMDF 13輸出獨立於沿掃描路徑移位且由SMDF 13接收之掃描資料之一值，而非輸出在SMDF 13之輸入上接收之資料。
針對測試，跳擺器12之一或多者可在測試期間組態以輸出至一連續跳擺器及核心邏輯16。跳擺器14之一或多者可在測試期間組態以輸出至一連續跳擺器且從核心邏輯16接收。即，一輸入包裝鏈包含第一複數個跳擺器12，其中第一複數個跳擺器12之一或多者可在測試期間組態以輸出至第一複數個跳擺器12中之一連續跳擺器及核心邏輯16。而且，一輸出包裝鏈包含第二複數個跳擺器14，其中第二複數個跳擺器14之一或多者可在測試期間組態以輸出至第二複數個跳擺器14中之一連續跳擺器且從核心邏輯16接收。例如，如繪示，在測試期間，跳擺器12A輸出至跳擺器12B，跳擺器12B輸出至跳擺器12C，且以此類推至跳擺器12N，且類似地，在測試期間，跳擺器14A輸出至跳擺器14B，跳擺器14B輸出至跳擺器14C，且以此類推至跳擺器14N。因此，針對測試，跳擺器12或跳擺器14之各者將資料移位至跳擺器12或跳擺器14之連續者。
如在本發明中描述，跳擺器12或跳擺器14之一或多個跳擺器被在本文中稱為一「狀態機驅動跳擺器」之狀態機驅動多跳擺器邏輯元件取代。例如，跳擺器12C被狀態機驅動跳擺器(SMDF) 13取代而非存在一跳擺器12C，且跳擺器14B被SMDF 15取代而非存在一跳擺器14B。SMDF 13及SMDF 15係一包裝單元之實例。例如，SMDF 13及SMDF 15包含與跳擺器12或跳擺器14 (例如，諸如輸入包裝鏈或輸出包裝鏈之一掃描包裝鏈中之跳擺器)相關聯之電路，且提供跳擺器12及跳擺器14之全部功能，惟SMDF 13及SMDF 15未經組態以在測試期間輸出在SMDF 13或SMDF 15之輸入上接收之連續跳擺器資料(諸如在測試之一擷取階段中)除外，如更詳細描述。
例如，SMDF 13及SMDF 15可經個別地組態以輸出預選值，以便使SMDF 13及SMDF 15與輸入包裝鏈或輸出包裝鏈中之連接延遲解除關聯。即，在測試期間，SMDF 13或SMDF 15可經個別地組態以輸出獨立於沿掃描路徑移位且由SMDF 13或SMDF 15接收之掃描資料之一值。獨立於掃描資料之值之此輸出在測試之一擷取階段期間發生，其中移位延遲影響SMDF 13或SMDF 15及時接收資料。因此，SMDF 13及SMDF 15可提供對將資料移位通過輸入包裝鏈或輸出包裝鏈之移位延遲之抗擾性。
例如，取決於所測試之積體電路之特定實施方案及佈局，相對於核心邏輯16內之信號傳輸速度，可存在沿輸入包裝鏈及/或輸出包裝鏈中之連續跳擺器之間的一連接之一緩慢信號傳輸之可能性。例如，可存在輸入或輸出包裝鏈中之兩個跳擺器之間的一連接以小於核心邏輯16之一操作速率(例如，小於核心邏輯16操作或可操作之一速率)之一速率傳播資料之可能性。例如，沿一掃描路徑19之緩慢連接可影響測試，此係因為在掃描資料沿一掃描路徑移位通過跳擺器12/14時可歸因於緩慢連接而非歸因於功能電路故障(諸如核心邏輯16內之電路之功能電路故障)而導致一錯誤。
如更詳細描述，可在設計期間識別連續跳擺器之間的緩慢連接，且處於緩慢連接之末端處之跳擺器12或跳擺器14之跳擺器可被狀態機驅動跳擺器取代，該等狀態機驅動跳擺器容許選擇性地將來自狀態機驅動跳擺器之輸出設定至一已知值，而無關於至狀態機驅動跳擺器之輸入(例如，獨立於沿掃描路徑移位且由狀態機驅動跳擺器接收之掃描資料)。因此，來自狀態機驅動跳擺器之輸出基於對狀態機驅動跳擺器之輸入的依賴被移除，且可減輕緩慢連接之影響。
例如，在設計期間，跳擺器12B可經設計以與一類似跳擺器(例如，跳擺器12C)連接，且跳擺器12B及跳擺器12C可由連接19 (例如，通孔或微帶)互連。在設計期間，連接19可已被識別為一緩慢連接(例如，歸因於跳擺器12B與跳擺器12C之間的距離或歸因於對連接19之頻寬限制)。例如，資料無法以相同於資料可傳播通過核心邏輯16之速度傳播通過連接19。換言之，連接19以小於核心邏輯16之一操作速率之一速率傳播資料。因此，跳擺器12C被SMDF 13取代，該SMDF 13係一狀態機驅動多跳擺器邏輯元件。在測試期間，諸如在測試之一擷取階段期間，SMDF 13經組態以輸出一預儲存值(例如，移位至SMDF 13之一跳擺器中之一值或移位至SMDF 13之一跳擺器中之一值之一倒數，諸如在一載入階段期間)而非在測試期間在其輸入處接收之值。然而，在正常操作期間，SMDF 13經組態以將在其功能輸入處接收之資料輸出至核心邏輯16。
類似地，在設計期間，跳擺器14A可經設計以與另一跳擺器(例如，SMDF 15)連接，且跳擺器14A及SMDF 15可由連接21互連。在設計期間，連接21可已被識別為一緩慢連接(例如，歸因於跳擺器14A與跳擺器14B之間的距離或歸因於對連接21之頻寬限制)。例如，資料無法以相同於資料可傳播通過核心邏輯16之速度傳播通過連接21。因此，跳擺器14B被SMDF 15取代，該SMDF 15係一狀態機驅動多跳擺器邏輯元件。在測試期間，諸如在測試之一擷取階段期間，SMDF 15經組態以輸出獨立於沿掃描路徑移位且由狀態機驅動跳擺器接收之掃描資料之一值。
如繪示，IC 8及邏輯區塊10之測試由測試器20執行。僅為繪示目的而繪示測試器20之使用。在一些實例中，測試器20或測試器20之功能性可整合於IC 8上，使得IC 8具有邏輯測試能力。
測試器20可包含例如微處理器、數位信號處理器(DSP)、ASIC、場可程式化閘陣列(FPGA)或等效離散或整合邏輯電路或前述裝置或電路之任一者之一組合。因此，如在本文中使用，術語「處理器」、「控制器」或「測試器」可指前述結構之任何一或多者或可操作以執行本文中描述之技術之任何其他結構。在一些實例中，測試器20可執行由一記憶體(圖1中未繪示)儲存之指令，以便控制系統2之一或多個元件。例如，測試器20可組態掃描路徑19，使得跳擺器12之各者輸出至一連續跳擺器12。
然而，在跳擺器12之一者被SMDF 13取代的情況下，SMDF 13可將一當前值或當前值之一倒數輸出至跳擺器12之一後續者而非在SMDF 13之輸入處接收之值。例如，在測試期間，SMDF 13可經組態以維持在一先前移位循環期間移位至SMDF 13中之SMDF 13之一當前值作為輸出。作為另一實例，在測試期間，SMDF 13可經組態以輸出在一先前移位循環期間移位至SMDF 13中之SMDF 13之一當前值之一倒數。例如，在測試之一擷取階段之前發生之測試之一載入階段期間，SMDF 13可已經組態以維持在載入階段期間移位至SMDF 13中之SMDF 13之一當前值作為輸出或可已經組態以輸出在載入階段期間移位至SMDF 13中之SMDF 13之當前值之一倒數。
為判定IC 8 (包含邏輯區塊10)是否在執行所要功能，測試器20執行功能路徑17之一測試操作(例如，核心邏輯16之功能邏輯元件)，以便識別從跳擺器14輸出之一組資料是否匹配一組預期資料。當在一測試操作期間從跳擺器14輸出之該組資料不匹配該組預期資料時，測試器20判定核心邏輯16與至少一個錯誤相關聯。然而，若跳擺器12或跳擺器14之間存在導致一錯誤之一緩慢連接，則測試器20可無法判定緩慢連接是否導致錯誤或是否存在核心邏輯16中之故障。
例如，如更詳細描述，在測試之一擷取階段期間，一時脈信號導致跳擺器12或跳擺器14輸出至連續跳擺器。用於擷取階段之時脈信號係一相對快時脈信號(例如，相對高頻率)。若連續跳擺器12或跳擺器14之間存在一緩慢連接，則緩慢連接之末端處之一跳擺器可能在來自先前跳擺器之一位元處於跳擺器之輸入處之前關閉一輸入取樣窗。在此情況中，來自跳擺器之輸出可為未知的，且錯誤原因(例如，由於核心邏輯16中之故障或歸因於緩慢連接)係未知的。
由測試器20執行之測試操作包含三個階段：一載入階段、一擷取階段及一卸載階段。在載入階段期間，測試器20將包含一資料位元串之一資料型樣引導至跳擺器12，從而導致跳擺器12「載入」資料位元串，同時保存資料位元串之一順序。即，跳擺器12N載入資料位元串之一第一資料位元，跳擺器12N之前的一跳擺器載入資料位元串之一第二資料位元，且以此類推。跳擺器12回應於以一緩慢時脈頻率接收一組載入階段時脈信號而沿輸入包裝鏈垂直載入資料位元串。在載入階段期間，SMDF 13沿掃描路徑移位從跳擺器12B接收之資料。
在測試操作之擷取階段期間，輸入包裝鏈之跳擺器12回應於以一快速時脈頻率接收一組擷取階段時脈信號而輸出資料位元串以由功能路徑17進行處理，從而導致輸出包裝鏈之跳擺器14接收一「經擷取」資料位元串。在卸載階段期間，跳擺器14以緩慢時脈頻率接收一組卸載階段時脈信號，從而導致跳擺器14將經擷取資料位元串卸載至測試器20。測試器20比較經擷取資料位元串與一預期經擷取資料位元串，該比較揭示功能路徑17在擷取階段期間處理從跳擺器12輸出之資料位元串時是否導致一或多個錯誤。核心邏輯16可包含一或多個核心跳擺器及核心跳擺器鏈。例如，核心跳擺器鏈之一或多者可將資料輸出至測試器20，該資料從跳擺器12接收。跳擺器12之間的一或多個緩慢連接可不影響由核心邏輯鏈從跳擺器12接收之資料。以此方式，一核心跳擺器鏈可如由包含跳擺器14之輸出包裝鏈執行般執行本文中描述之一或多個技術。
在測試期間，一組連接將跳擺器12連接在一起。然而，在正常操作期間，跳擺器12可不連接在一起或可連接在一起但來自一先前跳擺器之輸出不被用作當前跳擺器之一輸入。例如，跳擺器12及類似地跳擺器14可在輸入上包含一MUX，且MUX在來自一先前跳擺器之一個連接或用於常規資料(例如，針對跳擺器12，來自連接至ASIC之另一電路之資料，且針對跳擺器14，來自核心邏輯16之資料)之另一連接之間進行選擇。針對測試，MUX選擇來自先前跳擺器之連接。
然而，在擷取階段期間，SMDF 13及SMDF 15可經組態以從一先前跳擺器接收資料，但不輸出從先前跳擺器接收之資料。代替地，SMDF 13及SMDF 15輸出已移位至SMDF 13及SMDF 15之一跳擺器中之一值或值之倒數，其獨立於沿掃描路徑移位且由SMDF 13或SMDF 15接收之掃描資料。以此方式，即使連接19及21係緩慢連接(例如，無法與核心邏輯16之線上組件同樣快地傳播資料之掃描路徑中之一連接)，仍減輕連接19及21之影響，此係因為SMDF 13及SMDF 15可經組態以輸出SMDF 13或SMDF 15中之一當前值或當前值之倒數。
即，針對測試，各對連續跳擺器由該組連接之一各自連接來連接。例如，跳擺器12A及跳擺器12B由一組連接之一第一連接來連結。連結跳擺器12之此等連接表示經組態以在輸入包裝鏈之各自跳擺器之間攜載資料(例如，指示一或多個資料位元值之電信號)之電連接。此等連接使跳擺器12沿一掃描路徑循序互連以在核心邏輯16之測試期間將掃描資料移位通過跳擺器12之連續者。
連接鏈路之頻寬影響一電信號傳播通過形成輸入包裝鏈之該組連接之各連接所花費之時間。在一些情況中，形成輸入包裝鏈之該組連接之至少一個連接表示諸如連接19之一「緩慢」連接，其中一電信號傳播通過緩慢連接鏈路19所花費之一時間量大於一臨限值時間量。例如，SMDF 13與包裝鏈中之一先前跳擺器之間的連接19以小於核心邏輯16之一操作速率之一速率將資料傳播至SMDF 13 (例如，掃描路徑中之連接19無法與核心邏輯16之線上組件同樣快地傳播資料)。儘管關於跳擺器12描述，然輸出包裝鏈中之跳擺器14可發生相同情況。
若一電信號傳播通過緩慢連接所花費之時間量大於臨限值時間量，則當跳擺器12以快速時脈頻率(例如，核心邏輯16之組件操作之頻率)接收擷取階段時脈信號時，緩慢連接無法在擷取階段期間有效地操作。在其中連接鏈路19表示一緩慢連接之一實例中，一第一擷取階段時脈信號導致跳擺器12B輸出一資料位元值，且一第二擷取階段時脈信號在資料位元值從跳擺器12B跨緩慢連接鏈路19到達SMDF 13之前到達SMDF 13。若使用類似於跳擺器12B之跳擺器12C而非SMDF 13，則跳擺器12C將一錯誤資料位元值輸出至核心邏輯16，從而不利地影響由測試器20執行之一測試。
換言之，測試器20在資料在一足夠時間量內跨該組連接之各連接傳播之一假設下操作，使得跳擺器12之各跳擺器回應於一擷取階段時脈信號而將一正確資料位元值輸出至核心邏輯16。以此方式，測試器20判定核心邏輯16之功能路徑17是否錯誤地處理資料，同時排除輸入包裝鏈係所發現錯誤之來源之可能性。再者，為方便起見，上文係關於輸入包裝鏈描述，且類似錯誤可傳播通過具有跳擺器14之輸出包裝鏈。
與緩慢連接19相關聯之錯誤可在測試期間發生，但可判定緩慢連接將在設計期間發生，使得可在設計期間進行量測以解決由緩慢連接19導致之問題。在一些實例中，在邏輯區塊10之一設計期間，諸如透過模擬識別如連接19之一組緩慢連接(其等係輸入包裝鏈之部分)。例如，連結跳擺器12B及跳擺器12C之連接鏈路(即，在跳擺器12C被SMDF 13取代之前)可被識別為一緩慢連接。本發明並非重新設計或重建邏輯區塊10A以解決緩慢連接，而是描述狀態機驅動跳擺器電路之實例，其用於修改跳擺器12C，以便減輕來自跳擺器12B與跳擺器12C之間的連接鏈路19之緩慢連接之影響，使得緩慢連接不會不利地影響由測試器20執行之核心邏輯16之一測試。
如描述，跳擺器12C可已作為設計之部分直至連接19被識別為一緩慢連接，且接著跳擺器12C被SMDF 13取代。在一些實例中，SMDF 13包含相同於用於其他跳擺器12之正反器之一正反器。然而，SMDF 13包含一或多個額外正反器，其或其等一起形成狀態機邏輯(例如，一起形成一狀態機驅動跳擺器)，此容許SMDF 13在由測試器20執行之一測試之擷取階段期間(甚至在存在緩慢連接19的情況下)將已知資料位元值輸出至核心邏輯16 。
SMDF 13係一狀態機驅動跳擺器之一實例，其在測試期間可經個別地組態以輸出獨立於沿掃描路徑移位且由狀態機驅動跳擺器接收之掃描資料之一值。在一載入階段期間，當資料以一緩慢頻率時脈信號移位通過掃描路徑時，SMDF 13沿掃描路徑移位資料(例如，輸出在SMDF 13之輸入處接收之資料)。然而，在一擷取階段期間，當資料以一快速頻率時脈信號移位通過掃描路徑時，SMDF 13可經組態以停用將掃描資料移位至SMDF 13中。實情係，SMDF 13可經組態以輸出獨立於在擷取階段期間沿掃描路徑移位且由SMDF 13接收之掃描資料之一值。
作為一個實例，在測試期間，SMDF 13可經組態以維持在一先前移位循環期間(例如，在載入階段期間)移位至SMDF 13中之SMDF 13之一當前值作為輸出。作為另一實例，在測試期間，SMDF 13可經組態以輸出在一先前移位循環期間(例如，在載入階段期間)移位至SMDF 13中之SMDF 13之一當前值之一倒數。再者，輸入包裝鏈中可存在複數個SMDF，如SMDF 13。SMDF之各者可經個別地組態。例如，SMDF 13 (例如，一第一SMDF)可經組態以輸出SMDF 13之一當前值，且輸入包裝鏈中之另一SMDF (例如，一第二SDMF)可經組態以輸出第二SDMF之一當前值之一倒數。而且，儘管關於輸入包裝鏈描述，然輸出包裝鏈中可發生類似操作。
根據本發明中描述之一或多個實例，SMDF 13係一多跳擺器狀態機而非一單一數位正反器。SMDF 13亦可被稱為一包裝單元以指示存在添加至一單一正反器之額外電路以形成一多跳擺器狀態機。類似地，SMDF 15係一多跳擺器狀態機而非一單一數位正反器。SMDF 15亦可被稱為一包裝單元以指示存在添加至一單一正反器之額外電路以形成一多跳擺器狀態機。
如更詳細描述，輸入包裝鏈或輸出包裝鏈中之SMDF 13或SMDF 15可分別包含一第一正反器、一第二正反器及一互斥或(XOR)邏輯閘，其等一起形成一狀態機。另外，在一些實例中，SMDF 13可包含控制第一正反器是否從輸入包裝鏈中之一先前跳擺器接收一電信號之一第一多工器及控制第二正反器是否從第一正反器接收一電信號或從第二正反器之一輸出接收一電信號之一第二多工器。如本文中使用，術語「第一」正反器及「第二」正反器不意謂指示一各自SMDF內之一特定順序。術語「第一」及「第二」用於區分一各自SMDF之正反器。
僅為便於繪示及實例目的，SMDF 13及SMDF 15使用正反器及XOR邏輯閘描述。然而，例示性技術不限於此。其他設計選擇可為可用的。例如， SMDF 13或SMDF 15可為形成(例如，表示)一狀態機之狀態機驅動跳擺器，其等可經個別地組態以在擷取階段期間針對一維持操作模式輸出狀態機之一當前值而非基於SMDF 13或SMDF 15之一輸入處存在之一輸入信號而提供一輸出。作為另一實例，SMDF 13或SMDF 15可經組態以在擷取階段期間(例如，切換操作模式)輸出當前值之一倒數而非基於在跳擺器處接收之輸入。因此，SMDF 13或SMDF 15不再取決於基於來自一先前跳擺器之輸入值之計時而輸出值。實情係，SMDF 13或SMDF 15可經個別地組態以輸出獨立於(例如，無關於)從先前跳擺器輸出之值之當前值或當前值之相反數。使用XOR及額外正反器形成一狀態機係形成狀態機之一種例示性方式，但其他方式亦係可行的。
如更詳細描述，由第一正反器SMDF 13或SMDF 15輸出之一電信號可表示在本文中被稱為一「本端資料位元」之一資料位元且由第二正反器SMDF 13或SMDF 15輸出之一電信號可表示在本文中被稱為一「切換狀態資料位元」之一資料位元。如本文中使用，術語「資料位元」可指佔用兩個可能資料位元值(一低資料位元值或一高資料位元值)之一者之一電信號。一各自電信號之一低量值表示低資料位元值且各自電信號之一高量值表示高資料位元值。切換狀態資料位元之資料位元值(低或高)指示SMDF 13及SMDF 15是否處於切換模式或維持模式。例如，低資料位元值可對應於維持模式且高資料位元值可對應於切換模式。另外，在一些情況中，本端資料位元包含高資料位元值或低資料位元值之一者。本端資料位元表示SMDF 13輸出至核心邏輯16且輸出至輸入包裝鏈之下一跳擺器之資料位元。
在一或多個實例中，SMDF 13可經組態以在擷取階段期間控制本端資料位元是否係高資料位元值或低資料位元值，使得本端資料位元之一識別不依賴於經修改跳擺器與輸入包裝鏈中之先前跳擺器之間的緩慢連接。此控制可藉由測試器20在由測試器20執行之一測試操作之載入階段期間將切換狀態資料位元載入至第二正反器而達成，因此將經修改跳擺器設定至切換模式或維持模式，此繼而控制本端資料位元之識別(例如，高或低)。維持模式表示其中SMDF 13回應於接收一時脈信號而輸出本端資料位元之一當前值(例如，在載入階段期間移位至SMDF 13之第一正反器中之值)之一模式。切換模式表示其中SMDF 13回應於接收一時脈信號而輸出本端資料位元之當前值之一相反數(例如，在載入階段期間移位至SMDF 13之第一正反器中之值之相反數)之一模式。SMDF 15可以一實質上類似方式操作。
在一些實例中，測試器20執行包含一載入階段之一測試操作，其中測試器20將一資料串載入至跳擺器12。藉由在載入階段期間將資料串引導至輸入包裝鏈，測試器20將SMDF 13之本端資料位元設定至高資料位元值或低資料位元值且測試器20將SMDF 13之切換狀態資料位元設定至高資料位元值或低資料位元值。因而，藉由將資料串引導至輸入包裝鏈，測試器20使用一初始本端資料位元值「程式化」SMDF 13且將SMDF 13程式化為處於切換模式或維持模式。如此做，測試器20設定SMDF 13 (例如，組態狀態機驅動跳擺器)以在擷取階段期間如預期般執行，而不依賴於SMDF 13與包裝鏈中之一先前跳擺器之間的一緩慢連接。為如預期般執行，SMDF 13在擷取階段期間輸出一預期輸出資料位元，此容許測試器20將測試操作中之一或多個錯誤識別為由核心邏輯16導致之錯誤而非由輸入包裝鏈導致之錯誤。
在由測試器20執行之測試操作之載入階段期間，SMDF 13之第一正反器可從輸入包裝鏈中之一先前跳擺器接收一電信號，從而容許測試器20經由連結跳擺器12以便形成輸入包裝鏈之該組連接將一資料串載入至跳擺器12中。在擷取階段期間，SMDF 13之第一正反器可從XOR邏輯閘接收一電信號而非經由緩慢連接從包裝鏈中之先前跳擺器接收電信號。因而，在發生擷取階段時，SMDF 13不依賴於緩慢連接進行操作。實情係，在一些實例中，SMDF 13基於由XOR邏輯閘輸出之一信號而操作，且XOR邏輯閘繼而基於來自第二正反器之一信號而輸出信號。以此方式，當以快速時脈頻率遞送時脈信號時，XOR邏輯閘可在擷取階段期間執行一或多個操作。然而，在載入階段及卸載階段期間，當SMDF 13之第一正反器經由緩慢連接接收資料時，緩慢連接不干擾SMDF 13之操作，此係由於以緩慢時脈頻率遞送時脈信號。
如上文論述，測試器20可將一資料串載入至輸入包裝鏈及/或輸出包裝鏈，使得將一或多個資料位元載入至跳擺器12之各者。在擷取階段期間，跳擺器12接收一組擷取階段時脈信號，從而導致跳擺器12之各跳擺器將一各自資料位元輸出至核心邏輯16。核心邏輯16包含功能路徑17，其中功能路徑17之各功能路徑表示從跳擺器12通過一組元件(其等係核心邏輯16之一部分)至跳擺器14之一路徑。在一些情況中，測試器20執行一測試操作(包含載入階段、擷取階段及卸載階段)，以便根據各自功能路徑17經程式化以執行之所要邏輯操作而判定功能路徑17之各功能路徑是否正確地處理資料。當跳擺器12在擷取階段期間輸出資料位元值時，功能路徑17之一或多個各自功能路徑經組態以處理由跳擺器12之一跳擺器輸出之各資料位元，從而將各自經擷取資料位元遞送至跳擺器14。在卸載階段期間，測試器20導致跳擺器14將經擷取資料卸載至測試器20以與一組預期資料進行比較。當一或多個功能路徑17在跳擺器12處開始時，跳擺器14可表示經組態以擷取一組資料之一核心掃描鏈。
根據本發明中描述之一或多個實例，SMDF 13基於SMDF 13是否在一維持模式或一切換模式中組態而將資料位元值輸出至核心邏輯16。例如，SMDF 13可經組態以輸出SMDF 13之一第一正反器中之一當前值或SMDF 13之第一正反器中之當前值之一倒數，而非輸出從跳擺器12B接收之資料位元。
圖1將邏輯區塊10A繪示為包含跳擺器12、跳擺器14、SMDF 13、SMDF 15及核心邏輯16。在一些實例中，邏輯區塊10B至10N之各者亦可包含一輸入包裝鏈、一輸出包裝鏈及核心邏輯。測試器20可經組態以使用本文中描述之技術測試邏輯區塊10之任何一或多者之功能路徑。
圖2係繪示根據本發明之一或多個技術之包含含有跳擺器22A至22D及一組輸入包裝鏈連接24A至24E之一輸入包裝鏈之一系統27之一方塊圖。如圖2中繪示，輸入包裝鏈包含SMDF 23，而非輸入包裝鏈僅包含如跳擺器22A至22D之跳擺器。針對測試，掃描資料可移位通過掃描路徑30。惟如下文描述除外，由於連接24C係掃描路徑30中之一緩慢連接，所以在測試之一擷取階段期間，SMDF 23經組態以將SMDF 23中之一值或值之倒數輸出至跳擺器22D，而非從連接24C接收之值。在一載入階段期間，SMDF 23可將SMDF 23從跳擺器22C接收之值輸出至跳擺器22D。圖2亦繪示核心邏輯26，其包含功能路徑28，該功能路徑28類似於功能路徑17。
跳擺器22A至22D (統稱為「跳擺器22」)係圖1之跳擺器12之實例，其等形成一輸入包裝鏈。SMDF 23係圖1之SMDF 13之一實例。核心邏輯26係圖1之核心邏輯16之一實例。功能路徑28係圖1之功能路徑17之一實例。掃描路徑30係圖1之掃描路徑19之一實例。
輸入包裝鏈連接24A至24E (統稱為「輸入包裝鏈連接24」)表示跳擺器22之連續跳擺器對之間的連接(惟SMDF 23除外)。例如，如圖2中所見，輸入包裝鏈連接24A表示跳擺器22A與跳擺器22B之間的一連接，輸入包裝鏈連接24B表示跳擺器22B與跳擺器22C之間的一連接，且以此類推，惟連接24C表示跳擺器22C與SMDF 23之間的一連接除外。因而，跳擺器22、SMDF 23及輸入包裝鏈連接24形成輸入包裝鏈。
跳擺器22之各跳擺器及SMDF 23包含一功能資料輸入(「D」)、一掃描資料輸入(「SI」)及一資料輸出(「Q」)。另外，跳擺器22之各跳擺器及SMDF 23包含一控制輸入(「SE」)及一時脈輸入(「CLK」)。
跳擺器22及SMDF 23表示一輸入包裝鏈之跳擺器，其等經組態以從一或多個其他系統接收資料且將資料輸出至核心邏輯26。例如，在系統27之一功能模式期間，跳擺器22及SMDF 23可在各自功能輸入D處接收電信號，且在輸出Q處輸出電信號，其中輸出Q電連接至核心邏輯26。以此方式，在系統27之功能模式期間，跳擺器22及SMDF 23可充當核心邏輯26與其他裝置、系統及電路之間的介面。
跳擺器22及SMDF 23亦可容許一測試器(諸如圖1之測試器20)執行核心邏輯26之一測試操作，同時隔離核心邏輯26與其他電路(例如，其他邏輯區塊之核心邏輯、外部電路及頂部邏輯)。以此方式，當測試器20執行一測試操作時，跳擺器22及SMDF 23可用作一隔離輸入包裝鏈，此意謂跳擺器22及SMDF 23經由SI輸入從測試器20接收資料而非經由D輸入從一外部源接收資料。
由測試器20執行之一測試操作可包含一載入階段、一擷取階段及一卸載階段。在載入階段期間，測試器20經由跳擺器22及SMDF 23之SI輸入及輸入包裝鏈連接24將一資料串引導至跳擺器22及SMDF 23。因而，跳擺器22及SMDF 23取決於系統27之一操作模式而在D輸入處接收資料或在SI輸入處接收資料，且可藉由將一控制信號遞送至SE輸入而控制D輸入或SI輸入之哪一者將資料遞送至跳擺器22或SMDF 23。針對測試，跳擺器22及SMDF 23之MUX可經組態以從SI輸入輸出資料。然而，SMDF 23可經組態以在測試之載入階段期間從SI輸入輸出資料。針對測試之一擷取階段，SMDF 23不從SI輸入輸出資料而代替地輸出一當前值或當前值之倒數而非從SI輸入輸出資料。即，SMDF 23可經組態以停止將掃描資料移位至SMDF 23中(例如，在測試期間，諸如在擷取階段期間)。
在一些實例中，跳擺器22之各跳擺器經組態以回應於在各自時脈輸入CLK處接收一時脈信號而將資料從功能資料輸入D或掃描資料輸入SI之一者傳送至資料輸出Q。例如，當跳擺器22B在掃描資料輸入SI處接收一低資料位元值且在資料輸出Q處輸出一高資料位元時，跳擺器22B可回應於在時脈輸入CLK處接收一時脈信號而將低資料位元值從掃描資料輸入SI傳送至資料輸出Q，從而導致跳擺器22B將低資料位元值輸出至核心邏輯26及跳擺器22C之掃描資料輸入SI。另外，在一些情況中，當跳擺器22B在功能資料輸入D處接收一低資料位元值且在資料輸出Q處輸出一高資料位元時，跳擺器22B回應於在時脈輸入CLK處接收一時脈信號而將低資料位元值從功能資料輸入D傳送至資料輸出Q，從而導致跳擺器22B將低資料位元值輸出至核心邏輯26。在任一情況中，跳擺器22之各跳擺器可經組態以回應於接收起始推進之一時脈信號而「推進」或「移位」一資料位元值。
跳擺器22及SMDF 23可接收一序列之一或多個時脈信號，從而導致一資料位元行進通過跳擺器22之一或多者。在一些實例中，一序列之時脈信號包含：一第一時脈信號，其將一資料位元值從跳擺器22A之SI輸入傳送至跳擺器22A之Q輸出；一第二時脈信號，其將資料位元值從跳擺器22B之SI輸入傳送至跳擺器22B之Q輸出；一第三時脈信號，其將資料位元值從跳擺器22C之SI輸入傳送至跳擺器22C之Q輸出；一第四時脈信號，其將資料位元值從SMDF 23之SI輸入傳送至跳擺器22D之Q輸出，且以此類推。在一些實例中，一時脈信號將一資料位元值從跳擺器22A之D輸入傳送至跳擺器22A之Q輸出，從而導致資料位元值輸出至核心邏輯26。在此實例中，啟用跳擺器22及SMDF 23之D輸入而停用跳擺器22及SMDF 23之SI輸入，此意謂資料位元被傳送通過跳擺器22A至核心邏輯26而不被傳送至跳擺器22B。在任一情況中，在跳擺器22之時脈輸入處接收之時脈信號可導致資料傳播通過輸入包裝鏈之一或多個跳擺器(例如，在選擇SI輸入時從先前跳擺器或在選擇D輸入時從其他源)。
一各自跳擺器(例如，跳擺器22B)之控制輸入可接收一控制信號，此導致跳擺器從功能輸入(例如，D輸入)接收資料或從掃描輸入(例如，SI輸入)接收資料。控制信號可包含一高控制信號量值或一低控制信號量值。例如，當跳擺器22B在跳擺器22B之SE輸入處以一高控制信號量值接收控制信號時，跳擺器22B可經由跳擺器22B之SI輸入接收資料而不從跳擺器22B之D輸入接收資料。另一方面，當跳擺器22B在跳擺器22B之SE輸入處以一低控制信號量值接收控制信號時，跳擺器22B可經由跳擺器22B之D輸入接收資料而不從跳擺器22B之SI輸入接收資料。
在一些實例中，在系統27之一功能模式期間，跳擺器22將資料從系統27外部轉發至核心邏輯26。例如，在系統27之功能模式期間，由跳擺器22之SE輸入接收之控制信號可表示低控制信號量值，從而導致跳擺器22在D輸入處接收資料且在Q輸出處輸出資料。即，跳擺器22A在跳擺器22A之D輸入處接收資料且經由跳擺器22A之Q輸出輸出資料，跳擺器22B在跳擺器22B之D輸入處接收資料且經由跳擺器22B之Q輸出輸出資料，跳擺器22C在跳擺器22C之D輸入處接收資料且經由跳擺器22C之Q輸出輸出資料，SMDF 23在SMDF 23之D輸入處接收資料且經由SMDF 23之Q輸出輸出資料，且跳擺器22D在跳擺器22D之D輸入處接收資料且經由跳擺器22D之Q輸出輸出資料。在此實例中，時脈信號導致跳擺器22及SMDF 23在SI輸入停用時將資料從D輸入轉送至Q輸出。
在一些情況中，系統27經組態以在一掃描模式(例如，針對測試)中操作。例如，在系統27之功能模式期間，由跳擺器22之SE輸入接收之控制信號可表示高控制信號量值，從而導致跳擺器22在SI輸入處接收資料且在Q輸出處輸出資料。即，跳擺器22A在跳擺器22A之SI輸入處接收資料且經由跳擺器22A之Q輸出輸出資料，跳擺器22B在跳擺器22B之SI輸入處接收資料且經由跳擺器22B之Q輸出輸出資料，跳擺器22C在跳擺器22C之SI輸入處接收資料且經由跳擺器22C之Q輸出輸出資料，且以此類推，惟SMDF 23除外。在此實例中，時脈信號導致跳擺器22在D輸入停用時將資料從SI輸入傳送至Q輸出，此意謂跳擺器22在掃描模式期間未將資料從D輸入傳送至核心邏輯26。
在測試之一載入階段期間，SMDF 23經由SMDF 23之Q輸出輸出在SMDF 23之SI輸入處接收之資料。然而，在測試之一擷取階段期間，SMDF 23未經由SMDF 23之Q輸出輸出在SMDF 23之SI輸入處接收之資料。實情係，SMDF 23輸出SMDF 23中之一當前值或SMDF 23中之當前值之一倒數。例如，在載入階段期間，SMDF 23可經組態以基於在載入階段期間移位至SMDF 23中之位元而處於一維持模式或一切換模式。在維持模式中，在擷取階段期間，SMDF 23維持輸出在一先前移位循環期間(例如，在載入階段期間)移位至SMDF 23中之SMDF 23之一當前值。在切換模式中，在擷取階段期間，SMDF 23輸出在一先前移位循環期間(例如，在載入階段期間)移位至SMDF 23中之SMDF 23之一當前值之一倒數。以此方式，由於SMDF 23可經組態以處於一維持或切換模式，所以SMDF 23係一可經個別組態之狀態機驅動跳擺器之一實例，其可在測試期間組態以輸出獨立於沿掃描路徑移位且由SMDF 23接收之掃描資料之一值(諸如在擷取階段期間)。
在掃描模式啟用時，一測試器(諸如測試器20)可執行核心邏輯26之一測試操作。測試操作可包含一載入階段、一擷取階段及一卸載階段。在載入階段期間，測試器20將一資料位元串引導至包含跳擺器22及SMDF 23之輸入包裝鏈。在一個實例中，資料位元串包含「01001」，該資料位元串表示一第一低資料位元值(例如，第一「0」)、一第一高資料位元值(例如，第一「1」)、一第二低資料位元值、一第三低資料位元值及一第二高資料位元值。跳擺器22及SMDF 23在載入階段期間載入資料位元串。例如，跳擺器22A可在跳擺器22A之SI輸入處接收第一低資料位元值。回應於在跳擺器22及SMDF 23之時脈輸入處接收一序列之載入階段時脈信號，跳擺器22A可循序載入資料位元值串，使得跳擺器22D將第一低資料位元值載入至跳擺器22D之資料輸出Q，SMDF 23將第一高資料位元值載入至SMDF 23之資料輸出Q，跳擺器22C將第二低資料位元值載入至跳擺器22C之資料輸出Q，跳擺器22B將第三低資料位元值載入至跳擺器22B之資料輸出Q，且跳擺器22A將第二高資料位元值載入至跳擺器22A之資料輸出Q。
一般言之，在載入階段期間，在CLK處接收之時脈信號之頻率係相對慢的(例如，慢於在正常操作期間使用之時脈信號)。由於載入階段期間之時脈信號之頻率相對慢，所以即使存在一緩慢連接(如連接24C)，連接24C係緩慢之影響並不影響將位元載入至SMDF 23中。例如，在載入階段期間使用之時脈信號足夠慢，使得存在足夠時間使輸出從跳擺器22C傳播至SMDF 23，即使連接24係一緩慢連接。
在測試操作之載入階段(其中跳擺器22及SMDF 23載入資料位元值串)之後，測試器20可執行擷取階段。為執行擷取階段，測試器20可將一組兩個或更多個擷取階段時脈信號輸出至跳擺器22及SMDF 23之時脈輸入，同時由跳擺器22之各跳擺器接收之控制信號保持在高控制信號量值，因此啟用跳擺器22之SI輸入且停用跳擺器22之D輸入。例如，當跳擺器22C接收一擷取階段時脈信號時，跳擺器22C將跳擺器22C之SI輸入處之資料位元值(例如，由跳擺器22B透過連接24B輸出之資料位元)傳送至跳擺器22C之Q輸出，從而導致跳擺器22C將資料位元輸出至核心邏輯26及跳擺器SMDF 23之SI輸出兩者。以此方式，跳擺器22可形成一「隔離」輸入包裝鏈，該「隔離」輸入包裝鏈將資料位元值從跳擺器22之SI輸入輸出至核心邏輯26而非將資料位元值從跳擺器22之D輸入輸出至核心邏輯26。在擷取階段期間由跳擺器22輸出之資料位元值可傳播通過功能路徑28至一輸出包裝鏈或一核心鏈。隨後，測試器20可執行卸載階段，且比較輸出包裝鏈之經擷取資料位元值與一組預期資料位元值。
在擷取階段期間，在CLK處接收之時脈信號之頻率係相對快的(例如，該頻率相同於核心邏輯26操作之頻率)。由於擷取階段期間之時脈信號之頻率相對快且連接24C係一緩慢連接，所以在下一時脈信號輪到SMDF 23輸出之前可不存在足夠時間使資料從跳擺器22C傳播至SMDF 23。根據本發明中描述之一或多個實例，在擷取階段期間，SMDF 23可經組態以輸出SMDF 23之一當前值或SMDF 23之值之一倒數，使得減輕連接24係一緩慢連接之影響。例如，無關於在SMDF 23之SI輸入處接收之資料位元值，SMDF 23經組態以輸出SMDF 23之一正反器中之一當前值或SMDF 23之正反器中之當前值之一倒數。
圖3A係繪示根據本發明之一或多個技術之包含一組輸入及一組輸出之一跳擺器32之一方塊圖。跳擺器32包含一功能資料輸入34、一掃描資料輸入36、一控制輸入40、一時脈輸入42及一資料輸出38。資料輸出38透過連接44及連接46兩者發射資料。在一些實例中，跳擺器32係圖1之輸入包裝鏈之跳擺器12之一者之一實例。在一些實例中，跳擺器32係圖1之輸出包裝鏈之跳擺器14之一者之一實例。在一些實例中，跳擺器32係圖2之跳擺器22之一者之一實例。
當跳擺器32係諸如邏輯區塊10A之一邏輯區塊之一輸入包裝鏈之部分時，功能資料輸入34經組態以從一「外部」環境接收資料。外部環境表示並非跳擺器32定位於其上之邏輯區塊之一部分之裝置及電路。例如，跳擺器32可從另一邏輯區塊接收資料或從另一系統之頂部邏輯接收資料。在一些實例中，掃描資料輸入36經組態以從輸入包裝鏈之一先前跳擺器接收資料。當跳擺器32係輸入包裝鏈之第一跳擺器時，掃描資料輸入36經組態以從一測試器(例如，圖1之測試器20)或其他電路接收資料。控制輸入40接收一控制信號，有時在本文中被稱為一「移位啟用」信號。跳擺器32基於在控制輸入處接收之控制信號而控制是否啟用功能資料輸入或掃描資料輸入。當控制信號包含一高控制信號量值時，跳擺器32可啟用掃描資料輸入36且停用功能資料輸入34。當控制信號包含一低控制信號量值時，跳擺器32可啟用功能資料輸入34且停用掃描資料輸入36。
資料輸出38經由連接44及連接46輸出資料。當跳擺器32係一輸入包裝鏈之部分時，連接44將跳擺器32連結至輸入包裝鏈之下一跳擺器且連接46將跳擺器32連結至跳擺器32定位於其上之邏輯區塊之核心邏輯。在一些實例中，資料輸出38輸出表示一低資料位元值(例如，「0」)或高資料位元值(例如，「1」)之一資料位元。因而，跳擺器32經組態以處理二進位資料。資料輸出38經由連接44及連接46兩者發射資料位元。例如，當資料輸出38輸出低資料位元時，資料輸出38以一低電壓發射一電信號，使得包含低電壓之電信號跨連接44及連接46兩者行進。以此方式，連接44之末端處之電路及連接46之末端處之電路皆可接收包含低電壓之電信號，且因此接收低資料位元值。另一方面，當資料輸出38輸出高資料位元時，資料輸出38以一高電壓發射一電信號，使得包含高電壓之電信號跨連接44及連接46兩者行進。以此方式，連接44之末端處之電路及連接46之末端處之電路皆可接收包含高電壓之電信號，且因此接收高資料位元值。高電壓之一量值大於低電壓之一量值。
跳擺器32可在時脈輸入42處接收一或多個時脈信號。時脈信號係跨跳擺器32驅動一資料流之信號。例如，跳擺器32可基於接收一時脈信號而將一資料位元從跳擺器32之一輸入傳送至跳擺器32之一輸出。跳擺器32自其傳送資料之輸入可由在控制輸入40處接收之控制信號判定。例如，當控制信號包含低控制信號量值且跳擺器32接收一時脈信號時，跳擺器32將一資料位元值從功能資料輸入34傳送至資料輸出38。當控制信號包含高控制信號量值且跳擺器32接收一時脈信號時，跳擺器32將一資料位元值從掃描資料輸入36傳送至資料輸出38。
圖3B係繪示一狀態機驅動跳擺器(SMDF) 31之一個實例之一方塊圖。例如，SMDF 31係一包裝單元之一實例，諸如包含於輸入包裝鏈或輸出包裝鏈中之一掃描包裝單元。
在一些實例中，SMDF 31包含類似於圖3A之跳擺器32之組件之組件以及額外電路以形成狀態機。然而，SMDF 31之實例不限於此。
在圖3B中繪示之實例中，根據本發明之一或多個技術，SMDF 31包含主跳擺器32、經添加跳擺器48及狀態機邏輯50。因此，SMDF 32係一多跳擺器狀態機驅動跳擺器。主跳擺器32包含一功能資料輸入34、一掃描資料輸入36、一控制輸入40、一時脈輸入42及一資料輸出38。在一些情況中，經添加跳擺器48包含一功能資料輸入、一掃描資料輸入、一控制輸入、一時脈輸入及一資料輸出。以此方式，經添加跳擺器48可實質上相同於主跳擺器32。SMDF 31可表示主跳擺器32之一替代，使得經添加跳擺器48及狀態機邏輯50與跳擺器32整合。因此，SMDF 31係狀態機驅動之一增強跳擺器，其中增強係來自用於形成狀態機之額外電路及額外跳擺器。在一些實例中，在設計期間，連接41被識別為一緩慢連接。跳擺器32可補充有額外跳擺器48及狀態機邏輯50，使得在經修改跳擺器31在掃描模式中操作時，緩慢連接41不會不利地影響核心邏輯之一測試操作。例如，跳擺器32可被一掃描包裝單元取代，諸如圖3B之SMDF 31。
圖4係繪示根據本發明之一或多個技術之形成定位於連接141之一末端處之一多跳擺器狀態機驅動跳擺器之掃描包裝單元130之一方塊圖。連接141係包裝鏈中之跳擺器之間的掃描路徑中之一緩慢連接。掃描包裝單元130係提供對連接141係一緩慢連接之影響之抗擾性之一狀態機驅動跳擺器(SMDF)之一實例。因此，掃描包裝單元130可為提供移位路徑延遲抗擾性之一掃描包裝單元。移位路徑延遲指代在測試之一擷取階段期間在跳擺器之間移位資料之延遲。
如圖4中所見，單元130包含正反器122A至122B (統稱為「正反器122」)、多工器124A至24C (統稱為「多工器124」)及互斥或(XOR)邏輯閘126。第一正反器122A包含一第一正反器功能資料輸入131、一第一正反器掃描資料輸入132、一第一正反器資料輸出134、一第一正反器控制輸入135及一第一正反器時脈輸入136。第二正反器122B包含一第二正反器資料輸入142、一第二正反器資料輸出144及一第二正反器時脈輸入146。第一多工器124A包含一第一多工器資料輸入152、一第二多工器資料輸入154、一第一多工器資料輸出156及一第一多工器控制輸入158。第二多工器124B包含一第三多工器資料輸入162、一第四多工器資料輸入164、一第二多工器資料輸出166及一第二多工器控制輸入168。第三多工器124C包含一第五多工器資料輸入172、一第六多工器資料輸入174、一第三多工器資料輸出176及一第三多工器控制輸入178。XOR邏輯閘126包含一第一XOR資料輸入182、一第二XOR資料輸入184及一XOR資料輸出186。
單元130經組態以在邏輯區塊10A之一功能模式及邏輯區塊10A之一掃描模式兩者期間操作。在區塊10A之功能模式期間，單元130可類似於一未修改跳擺器(諸如圖3A之跳擺器32)般操作。例如，在功能模式期間，正反器122A可在第一正反器控制輸入135處接收一控制信號206，從而導致正反器122A啟動第一正反器功能資料輸入131且撤銷啟動第一正反器掃描資料輸入132。因而，在邏輯區塊10A之功能模式期間，正反器122A可將資料從第一正反器功能資料輸入131傳送至第一正反器資料輸出134。換言之，正反器122A可將資料從邏輯區塊10A外部之電路傳送至邏輯區塊10A之核心邏輯16。以此方式，單元130可在功能模式停用時依靠正反器122A將資料從外部電路傳送至核心邏輯而無需依靠第二正反器122B、第一多工器124A、第二多工器124B及XOR邏輯閘126。
正反器122、多工器124及XOR邏輯閘126可在邏輯區塊10A之掃描模式啟用時操作，以便防止連接141不利地影響核心邏輯16之一測試。換言之，單元130可在測試期間提供對由連接141導致之延遲之抗擾性，使得測試器20可決定性地判定一或多個錯誤係由核心邏輯16導致而非邏輯區塊10A之輸入/輸出包裝鏈。
在一些實例中，測試器20執行一測試操作，該測試操作包含一載入階段、一擷取階段及一卸載階段。在載入階段期間，單元130經組態以處理透過連接141從先前跳擺器接收之資料。例如，第一多工器124A在第一多工器控制輸入158處接收一控制信號216，從而導致第一多工器124A啟動第二多工器資料輸入154且撤銷啟動第一多工器資料輸入152，且第二多工器124B在第二多工器控制輸入168處接收一控制信號216，從而導致第二多工器124B啟動第四多工器資料輸入164且撤銷啟動第三多工器資料輸入162。在載入階段期間，測試器20可將一資料位元值載入至第一正反器122A之第一正反器資料輸出134且測試器20可將一資料位元值載入至第二正反器122B之第二正反器資料輸出144。
為將資料位元值「載入」至第一正反器122A之第一正反器資料輸出134且將資料位元值載入至第二正反器122B之第二正反器資料輸出144，第一正反器122A及第二正反器122B之各自時脈輸入可接收一組載入階段時脈信號，該組載入階段時脈信號導致正反器122推進資料位元通過單元130。由於在載入階段期間啟動第二多工器資料輸入154及第四多工器資料輸入164，所以在載入階段期間推進資料位元通過單元130可如下般發生。
第一正反器時脈輸入136可接收一第一載入階段時脈信號，該第一載入階段時脈信號導致第一正反器122A將一第一資料位元從第一正反器掃描資料輸入132推進至第一正反器資料輸出134，因此經由多工器124B將第一資料位元輸出至第二正反器資料輸入142。另外，第一載入階段時脈信號導致第一正反器掃描資料輸入132經由連接141及多工器124A接收一第二資料位元。第二正反器時脈輸入146及第一正反器時脈輸入136可接收一第二載入階段時脈信號，該第二載入階段時脈信號導致第二正反器122B將第一資料位元從第二正反器資料輸入142推進至第二正反器資料輸出144。另外，第二載入階段時脈信號導致第一正反器122A將第二資料位元從第一正反器掃描資料輸入132推進至第一正反器資料輸出134。以此方式，在第一正反器122A及第二正反器122B接收第一載入階段時脈信號及第二載入階段時脈信號之後，第一資料位元可被載入至第二正反器資料輸出144且第二資料位元可被載入至第一正反器資料輸出134。因而，第一資料位元可表示一「toggleState」資料位元，且第二資料位元可表示輸出至核心邏輯之一「localQ」資料位元。
在一些實例中，localQ資料位元表示一低資料位元值「0」或一高資料位元值「1」。另外，toggleState資料位元可表示低資料位元值或高資料位元值。localQ資料位元值之一識別(例如，低資料位元值或高資料位元值)及toggleState資料位元值之一識別可判定單元130在由測試器20執行之測試操作之擷取階段期間如何操作。因而，程式化localQ資料位元及toggleState資料位元，使得單元130在測試操作期間在不依靠連接141的情況下繼續進行可為有益的，該連接141連接單元130與輸入包裝鏈中之一先前跳擺器。為程式化localQ資料位元及toggleState資料位元，可客製化被引導至輸入包裝鏈之資料串，使得分別表示localQ資料位元及toggleState資料位元之資料串之兩個連續資料位元包含所要資料位元值。例如，可產生資料串，使得toggleState資料位元係「1」且與資料串中之toggleState資料位元連續之localQ資料位元係「0」。當輸入包裝鏈載入資料串時，單元130可載入資料串，因此「程式化」localQ資料位元及toggleState資料位元。
在測試操作之擷取階段期間，單元130可經組態以在一切換狀態及一維持狀態之一者中操作。即，當單元130在切換模式中操作時，單元130回應於接收一擷取階段時脈信號而切換localQ資料位元之一值，且當單元130在維持模式中操作時，單元130回應於接收一擷取階段時脈信號而維持localQ資料位元之一值。當toggleState資料位元係「1」時，單元130在切換模式中操作，且當toggleState資料位元係「0」時，單元130在維持模式中操作。因此，藉由產生資料串以包含toggleState資料位元之一客製化值，使得當被載入至第二正反器資料輸出144時，toggleState資料位元導引單元130之操作。
單元130可根據四個位元組合之一者操作。第一位元組合在localQ資料位元係「0」且toggleState資料位元係「0」時發生。第二位元組合在localQ資料位元係「0」且toggleState資料位元係「1」時發生。第三位元組合在localQ資料位元係「1」且toggleState資料位元係「0」時發生。第四位元組合在localQ資料位元係「1」且toggleState資料位元係「1」時發生。當單元130在第一位元組合被載入至正反器122時接收一擷取階段時脈信號，第一正反器122A將localQ資料位元值維持在「0」且第二正反器122B將toggleState資料位元值維持在「0」。當單元130在第二位元組合被載入至正反器122的同時接收一擷取階段時脈信號時，第一正反器122A將localQ資料位元值從「0」切換至「1」且第二正反器122B將toggleState資料位元值維持在「1」。當單元130在第三位元組合被載入至正反器122時接收一擷取階段時脈信號，第一正反器122A將localQ資料位元值維持在「1」且第二正反器122B將toggleState資料位元值維持在「0」。當單元130在第四位元組合被載入至正反器122的同時接收一擷取階段時脈信號時，第一正反器122A將localQ資料位元值從「1」切換至「0」且第二正反器122B將toggleState資料位元值維持在「1」。
XOR邏輯閘126導致單元130在切換階段期間切換localQ資料位元且在維持階段期間維持localQ資料位元。例如，當第二位元組合被載入至正反器122時，toggleState資料位元係「1」，意謂單元130處於切換模式。第二正反器資料輸出144將「1」資料位元輸出至第一XOR資料輸入182。另外，當第二位元組合被載入至正反器122時，localQ資料位元係「0」，意謂第一正反器資料輸出134將「0」資料位元輸出至第二XOR資料輸入184。XOR邏輯閘126基於發送至第一XOR資料輸入182及第二XOR資料輸入184之資料位元值而輸出一「0」資料位元值或一「1」資料位元值。例如，當發送至第一XOR資料輸入182及第二XOR資料輸入184之資料位元之一總和係奇數時，XOR邏輯閘126輸出一「1」資料位元值。當發送至第一XOR資料輸入182及第二XOR資料輸入184之資料位元之一總和係偶數時，XOR邏輯閘126輸出一「0」資料位元值。因而，在第二位元組合之情況中，XOR邏輯閘126由於第一XOR資料輸入182接收一「1」資料位元且第二XOR資料輸入184接收一「0」資料位元而輸出一「1」資料位元值，意謂由XOR資料輸入接收之兩個資料位元具有1之一奇數總和。此導致正反器122A在第一正反器掃描資料輸入132處接收一「1」資料位元值，此係因為在擷取階段期間，啟用第一多工器資料輸入152，以便連接XOR資料輸出186與第一正反器掃描資料輸入132。
儘管跳擺器130包含一XOR邏輯閘126，然一或多個其他邏輯閘可經組態以如由XOR邏輯閘126執行般執行本文中描述之一或多個技術。一XOR邏輯閘可表示下一狀態邏輯元件之一種類型。在一些實例中，另一下一狀態邏輯元件或下一狀態邏輯元件之組合可如由XOR邏輯閘126執行般執行本文中描述之一或多個技術。在一些實例中，一多工器(MUX)、一互斥反或(XNOR)邏輯閘、一及-或-反相(AOI)邏輯閘、另一類型之下一狀態邏輯閘或其等之任何組合可如由XOR邏輯閘126執行般執行本文中描述之一或多個技術。
回應於第一正反器時脈輸入136在第二位元組合被載入至正反器122時接收一擷取階段時脈信號，正反器122A將「1」資料位元值從第一正反器掃描資料輸入132傳送至第一正反器資料輸出134，因此將localQ資料位元值從「0」切換至「1」。正反器122B在第二正反器時脈輸入146處接收擷取階段時脈信號，從而導致正反器122B將toggleState資料位元維持在「1」資料位元值。此係因為在擷取階段期間，啟動第三多工器資料輸入162且撤銷啟動第四多工器資料輸入164，從而導致第二正反器資料輸出144連接至第二正反器資料輸入142。
儘管單元130被繪示為包含兩個正反器(例如，正反器122A及正反器122B)，然圖4中未繪示之一或多個例示性跳擺器可包含兩個以上正反器。一或多個例示性跳擺器可包含容許一或多個例示性跳擺器輸出一所要資料位元之額外邏輯閘及額外電路。
圖5係繪示根據本發明之一或多個技術之一時脈信號圖190、一第一控制信號圖200及一第二控制信號圖210之一圖表188。如圖5中所見，時脈信號圖190包含一組載入階段時脈信號192A至192E (統稱為「載入階段時脈信號192」)、一組擷取階段時脈信號194A至194B (統稱為「擷取階段時脈信號194」)及一組卸載階段時脈信號196A至196E (統稱為「卸載階段時脈信號196」)。第一控制信號圖200包含一第一控制信號206，該第一控制信號206貫穿載入階段、擷取階段及卸載階段處於一高控制信號值202。第二控制信號圖210包含一第二控制信號216，該第二控制信號216在載入階段期間處於高控制信號值202，在擷取階段期間處於一低控制信號值204，且在卸載階段期間處於高控制信號值202。關於圖1之系統2及圖3之跳擺器130描述圖5。然而，圖5之技術可由系統2或跳擺器130之不同組件或由額外或替代系統及裝置執行。
在載入階段期間，一輸入包裝鏈(諸如圖1之跳擺器12)可接收一組載入階段時脈信號192。另外，測試器20可將一資料位元串引導朝向輸入包裝鏈。載入階段時脈信號192導致跳擺器12經由掃描輸入載入資料位元串而無需使用功能輸入載入資料位元。換言之，跳擺器12可表示在測試操作期間隔離邏輯區塊10A與除測試電路以外的外部電路之一輸入包裝鏈。在一些實例中，載入階段時脈信號192導致跳擺器12之各跳擺器載入至少一個資料位元。在一SMDF (例如，SMDF 13、15、23或單元130)之一情況中，SMDF可在載入階段期間載入一個以上資料位元。例如，單元130包含一第一正反器122A及一第二正反器122B。在載入階段期間，第一正反器122A可載入一localQ資料位元，且第二正反器122B可載入一toggleState資料位元。
第一控制信號206及第二控制信號216可表示在由測試器20執行之一測試操作期間遞送至單元130之不同組件之控制信號。例如，第一正反器122A可在第一正反器控制輸入135處接收第一控制信號206。第一多工器124A、第二多工器124B及第三多工器124C分別在第一多工器控制輸入158、第二多工器控制輸入168及第三多工器控制輸入178處接收第二控制信號216。在載入階段期間，第一控制信號206及第二控制信號216兩者皆處於高控制信號值202。此意謂資料經組態以經由第一正反器122A及第二正反器122B兩者行進通過單元130。在高控制信號值202下，第一控制信號206啟動第一正反器掃描資料輸入132且撤銷啟動第一正反器功能資料輸入131，從而容許第一正反器122A將資料從第一正反器掃描資料輸入132傳送至第一正反器資料輸出134且防止第一正反器122A從第一正反器功能資料輸入131傳送資料。例如，在載入階段期間，一資料位元可經由連接141到達單元130，跨第一正反器122A傳送至第二正反器122B，且跨第二正反器122B傳送至輸入包裝鏈之下一跳擺器。
在載入階段之後，測試器20可執行一擷取階段。在擷取階段期間，第一控制信號206保持在高控制信號值202且第二控制信號216切換至低控制信號值204。因此，第一正反器122A繼續回應於接收擷取階段時脈信號194而從第一正反器掃描資料輸入132傳送資料，且多工器124在擷取階段期間啟用「I0」輸入152、162及172。此意謂第一正反器掃描資料輸入132從XOR資料輸出186接收資料而非依賴於在擷取階段期間經由連接141接收資料，因此在連接141緩慢時防止連接141導致測試操作中之錯誤。
因此，第一正反器122A包含一當前值且基於第二正反器122B中之值(例如，單元130是否經組態用於切換模式或維持模式)，單元130可輸出當前值或當前值之倒數。在一或多個實例(諸如輸入或輸出包裝鏈中存在多個單元130)中，單元130之一者(例如，一第一SMDF)可基於第一SMDF之第二正反器中之值而在切換模式中組態且單元130之另一者(例如，一第二SMDF)可基於第二SMDF之第二正反器中之值而在維持模式中組態。
卸載階段在擷取階段之後。在卸載階段期間，第一控制信號206保持在高控制信號值202且第二控制信號216切換回至高控制信號值202。卸載階段時脈信號196可導致一輸出包裝鏈(例如，圖1之跳擺器14)將一經擷取資料位元串發送至測試器20以進行分析。
圖6係繪示根據本發明之一或多個技術之用於執行一測試操作之一例示性操作之一流程圖。關於圖1之系統2及圖4之單元130描述圖6。然而，圖6之技術可由系統2或單元130之不同組件或由額外或替代系統及裝置執行。
為執行一測試操作之一載入階段，測試器20導致一輸入包裝鏈(諸如圖1之跳擺器12及SMDF 13)載入一資料串(602)。例如，跳擺器12及SMDF 13可接收一組載入階段時脈信號，從而導致跳擺器12及SMDF 13載入資料串。在輸入包裝鏈載入資料串之後，邏輯區塊10A藉由執行通過核心邏輯16之複數個功能路徑17而擷取資料串(604)。例如，跳擺器12及SMDF 13可接收一組擷取階段時脈信號，其等導致跳擺器12及SMDF 13透過功能路徑17將資料位元串發送至跳擺器14。以此方式，功能路徑17可執行一或多個邏輯操作，以便產生一經擷取資料位元串。測試器20導致一輸出包裝鏈(諸如圖1之跳擺器14及SMDF 15)輸出一經擷取資料串(606)。例如，輸出跳擺器14及SMDF 15可接收一組卸載階段時脈信號，從而導致輸出跳擺器14及SMDF 15將經擷取資料位元串輸出至測試器20。
測試器20可比較經擷取資料串與一預期資料串(608)。預期資料串可表示功能路徑17期望鑑於由輸入包裝鏈載入之資料串而產生之一資料位元串。經擷取資料串與預期資料串之間的差異可由核心邏輯16中之錯誤導致。因而，測試器20可經組態以基於該比較而判定功能路徑17是否導致一或多個錯誤(610)。
本文中描述之技術可在硬體、軟體、韌體或其等之任一組合中實施。被描述為模組、單元或組件之各種特徵可在一整合邏輯裝置中一起實施或作為離散但可交互運作邏輯裝置或其他硬體裝置單獨實施。在一些情況中，電子電路之各種特徵可被實施為一或多個積體電路裝置，諸如一積體電路晶片或晶片組。
若在硬體中實施，則本發明可係關於一種設備，諸如一處理器或一積體電路裝置，諸如一積體電路晶片或晶片組。替代地或另外，若在軟體或韌體中實施，該等技術可至少部分由一電腦可讀資料儲存媒體實現，其包含在執行時導致一處理器執行上文描述之方法之一或多者之指令。例如，電腦可讀資料儲存媒體可儲存由一處理器執行之此等指令。
一電腦可讀媒體可形成一電腦程式產品之部分，其可包含封裝材料。一電腦可讀媒體可包含一電腦資料儲存媒體，諸如隨機存取記憶體(RAM)、唯讀記憶體(ROM)、非揮發性隨機存取記憶體(NVRAM)、電可抹除可程式化唯讀記憶體(EEPROM)、快閃記憶體、磁性或光學資料儲存媒體及類似物。在一些實例中，一製品可包含一或多個電腦可讀儲存媒體。
在一些實例中，電腦可讀儲存媒體可包含非暫時性媒體。術語「非暫時性」可指示儲存媒體不體現在一載波或一傳播信號中。在某些實例中，一非暫時性儲存媒體可儲存可隨時間改變之資料(例如，在RAM或快取區中)。
程式碼或指令可為由處理電路執行之軟體及/或韌體，該處理電路包含一或多個處理器，諸如一或多個數位信號處理器(DSP)、通用微處理器、特定應用積體電路(ASIC)、場可程式化閘陣列(FPGA)或其他等效整合或離散邏輯電路。因此，如本文中使用，術語「處理器」可指前述結構或適合於實施本文中描述之技術之任何其他結構之任一者。另外，在一些態樣中，本發明中描述之功能性可在軟體模組或硬體模組中提供。
2:系統 8:積體電路(IC) 10A至10N:邏輯區塊 12A至12N:輸入/輸出(I/O)跳擺器 13:狀態機驅動跳擺器(SMDF) 14A至14N:輸入/輸出(I/O)跳擺器 15:狀態機驅動跳擺器(SMDF) 16:核心邏輯 17:功能路徑 18:頂部邏輯 19:掃描路徑 20:測試器 21:連接 22A至22D:跳擺器 23:狀態機驅動跳擺器(SMDF) 24A至24E:輸入包裝鏈連接 26:核心邏輯 27:系統 28:功能路徑 30:掃描路徑 31:狀態機驅動跳擺器(SMDF) 32:跳擺器 34:功能資料輸入 36:掃描資料輸入 38:資料輸出 40:控制輸入 41:緩慢連接 42:時脈輸入 44:連接 46:連接 48:經添加跳擺器 50:狀態機邏輯 122A:第一正反器 122B:第二正反器 124A:第一多工器 124B:第二多工器 124C:第三多工器 126:互斥或(XOR)邏輯閘 130:掃描包裝單元 131:第一正反器功能資料輸入 132:第一正反器掃描資料輸入 134:第一正反器資料輸出 135:第一正反器控制輸入 136:第一正反器時脈輸入 141:連接 142:第二正反器資料輸入 144:第二正反器資料輸出 146:第二正反器時脈輸入 152:第一多工器資料輸入 154:第二多工器資料輸入 156:第一多工器資料輸出 158:第一多工器控制輸入 162:第三多工器資料輸入 164:第四多工器資料輸入 166:第二多工器資料輸出 168:第二多工器控制輸入 172:第五多工器資料輸入 174:第六多工器資料輸入 176:第三多工器資料輸出 178:第三多工器控制輸入 182:第一互斥或(XOR)資料輸入 184:第二互斥或(XOR)資料輸入 186:互斥或(XOR)資料輸出 188:圖表 190:時脈信號圖 192A至192E:載入階段時脈信號 194A:擷取階段時脈信號 194B:擷取階段時脈信號 196A至196E:卸載階段時脈信號 200:第一控制信號圖 202:高控制信號值 204:低控制信號值 206:第一控制信號 210:第二控制信號圖 216:第二控制信號 602:操作 604:操作 606:操作 608:操作 610:操作
圖1係繪示根據本發明之一或多個技術之包含在一輸入或輸出包裝鏈中具有一或多個狀態機驅動跳擺器之一組邏輯區塊之一例示性系統之一方塊圖。
圖2係繪示根據本發明之一或多個技術之包含含有跳擺器及一組輸入包裝鏈連接之一輸入包裝鏈之一系統之一方塊圖。
圖3A係繪示根據本發明之一或多個技術之包含一組輸入及一組輸出之一跳擺器之一方塊圖。
圖3B係繪示可實施本發明之一或多個技術之一狀態機驅動跳擺器之一個實例之一方塊圖。
圖4係繪示根據本發明之一或多個技術之定位於一緩慢連接之一末端處之一狀態機驅動跳擺器之一方塊圖。
圖5係繪示根據本發明之一或多個技術之用於透過一輸入或輸出包裝鏈中之跳擺器載入、擷取及卸載資料之一時脈信號圖、一第一控制信號圖及一第二控制信號圖之一圖表。
圖6係繪示根據本發明之一或多個技術之用於執行一測試操作之一例示性操作之一流程圖。
相同參考數字係指貫穿文字及圖之相同元件。
2:系統
8:積體電路(IC)
10A至10N:邏輯區塊
12A至12N:輸入/輸出(I/O)跳擺器
13:狀態機驅動跳擺器(SMDF)
14A至14N:輸入/輸出(I/O)跳擺器
15:狀態機驅動跳擺器(SMDF)
16:核心邏輯
17:功能路徑
18:頂部邏輯
19:掃描路徑
20:測試器
21:連接

Claims (20)

  1. 一種積體電路(IC)，其包括：一核心邏輯，其具有功能邏輯元件；一包裝鏈(wrapper chain)，其具有用於測試該核心邏輯之複數個跳擺器(flop)，其中該包裝鏈之該複數個跳擺器沿一掃描路徑循序互連以在該核心邏輯之測試期間將掃描資料移位(shift)通過該等跳擺器之連續者；及至少一個狀態機驅動跳擺器(state machine-driven flop)，其沿該包裝鏈之該掃描路徑連接，其中在該測試期間，該狀態機驅動跳擺器可經個別地組態以向該核心邏輯輸出獨立於沿該掃描路徑移位且由該狀態機驅動跳擺器接收之該掃描資料之一第一值，及其中該複數個跳擺器中之至少一個跳擺器經設定以向該核心邏輯輸出一第二值，該第二值等於沿該掃描路徑移位且由該至少一個跳擺器接收之該掃描資料。
  2. 如請求項1之IC，其中在測試期間，該狀態機驅動跳擺器可經組態以維持在該包裝鏈之一先前移位循環期間移位至該狀態機驅動跳擺器中之該狀態機驅動跳擺器之一當前值作為輸出。
  3. 如請求項1之IC，其中在測試期間，該狀態機驅動跳擺器可經組態以輸出在該包裝鏈之一先前移位循環期間移位至該狀態機驅動跳擺器中之該狀態機驅動跳擺器之一當前值之一倒數。
  4. 如請求項1之IC，其中在測試期間，該狀態機驅動跳擺器可經組態以停用將掃描資料移位至狀態機驅動跳擺器中。
  5. 如請求項1之IC，其中該包裝鏈包括以下項之一者：(1)一輸入包裝鏈，其包含第一複數個跳擺器以提供輸入資料以測試該核心邏輯，或(2)一輸出包裝鏈，其包含第二複數個跳擺器以從該核心邏輯接收輸出資料。
  6. 如請求項1之IC，其中該狀態機驅動跳擺器與該包裝鏈中之一先前跳擺器之間的一連接以小於該核心邏輯之一操作速率之一速率將資料傳播至該狀態機驅動跳擺器。
  7. 如請求項1之IC，其中該至少一個狀態機驅動跳擺器係一第一狀態機驅動跳擺器，其經組態以輸出該第一狀態機驅動跳擺器之一當前值，其中該IC進一步包括一第二狀態機驅動跳擺器，其經組態以輸出該第二狀態機驅動跳擺器之一當前值之一倒數。
  8. 如請求項1之IC，其中該狀態機驅動跳擺器包括一第一正反器及一第二正反器，其中在該第一正反器中移位之一值係該狀態機驅動跳擺器之一當前值，且在該第二正反器中移位之一值組態該狀態機驅動跳擺器以輸出該狀態機驅動跳擺器之該當前值或該狀態機驅動跳擺器之該當前值之一倒數。
  9. 如請求項8之IC，其中該狀態機驅動跳擺器經組態以：在一載入階段期間將一輸入資料串之一第一資料位元載入至該第一正反器，其中該第一資料位元表示一本端資料位元(local data bit)，在該載入階段期間將該輸入資料串之一第二資料位元載入至該第二正反器，其中該第二資料位元表示指示該狀態機驅動跳擺器是否處於一切換模式(toggle mode)或一維持模式之一切換狀態資料位元，其中當該狀態機驅動跳擺器處於該維持模式時，該狀態機驅動跳擺器輸出該本端資料位元之一當前值，且其中當該狀態機驅動跳擺器處於該切換模式時，該狀態機驅動跳擺器輸出該本端資料位元之該當前值之該倒數。
  10. 如請求項1之IC，其中在該測試之一載入階段期間，該複數個跳擺器及該狀態機驅動跳擺器經組態以回應於具有一第一頻率之一時脈信號而載入從具有各自跳擺器之連接接收之資料位元，且其中在該測試之一擷取階段期間，該狀態機驅動跳擺器經組態以回應於該時脈信號具有大於該第一頻率之一第二頻率而輸出獨立於所移位之該掃描資料之該值。
  11. 如請求項1之IC，其中該狀態機驅動跳擺器包含含有一第一下一狀態邏輯閘輸入(next stage logic gate)、一第二下一狀態邏輯閘輸入及一下一狀態邏輯閘輸出之一下一狀態邏輯閘。
  12. 如請求項11之IC，其中當該狀態機驅動跳擺器在一切換模式中操作以輸出一當前值之一倒數時，該第二正反器經組態以將一切換模式資料位 元值轉發(forward)至該第一下一狀態邏輯閘輸入，且該下一狀態邏輯閘經組態以回應於接收該切換模式資料位元值而將該當前值切換至該當前值之該倒數。
  13. 如請求項11之IC，其中當該狀態機驅動跳擺器在一維持模式中操作以輸出一當前值時，該第二正反器經組態以將一維持模式資料位元值轉發至該第一下一狀態邏輯閘輸入，且該下一狀態邏輯閘經組態以回應於在該第一下一狀態邏輯閘輸入處接收該維持模式資料位元值而維持該當前值。
  14. 如請求項1之IC，其中該包裝鏈包括一輸入包裝鏈，且其中該IC進一步包含一輸出包裝鏈，其中該輸入包裝鏈經組態以：在回應於以一緩慢時脈頻率接收一組載入階段時脈信號之一載入階段期間，從一測試器載入一輸入資料串，其中該輸出包裝鏈經組態以：在回應於以一快速時脈頻率接收一組擷取階段時脈信號之一擷取階段期間，從通過該核心邏輯之複數個功能路徑擷取一經擷取資料串；及在回應於以該緩慢時脈頻率接收一組卸載階段時脈信號之一卸載階段期間，將該經擷取資料串卸載至該測試器。
  15. 一種系統，其包括： 一測試器；及一積體電路(IC)，其包括：一核心邏輯，其具有功能邏輯元件；一輸入包裝鏈，其具有用於測試該核心邏輯之複數個跳擺器，其中該包裝鏈之該複數個跳擺器沿一掃描路徑循序互連以在該核心邏輯之測試期間將掃描資料移位通過該等跳擺器之連續者；一輸出包裝鏈；及至少一個狀態機驅動跳擺器，其沿該輸入包裝鏈之該掃描路徑連接，其中在該測試期間，該狀態機驅動跳擺器可經個別地組態以輸出獨立於沿該掃描路徑移位且由該狀態機驅動跳擺器接收之該掃描資料之一值；其中該輸入包裝鏈經組態以：在回應於以一緩慢時脈頻率接收一組載入階段時脈信號之一載入階段期間，從該測試器載入一輸入資料串，以便將值載入至該複數個跳擺器中且組態該狀態機驅動跳擺器以輸出獨立於沿該掃描路徑移位之該掃描資料之該值；其中該輸出包裝鏈經組態以：在回應於以一快速時脈頻率接收一組擷取階段時脈信號之一擷取階段期間，從通過該核心邏輯之複數個功能路徑擷取一經擷取資料串；及在回應於以該緩慢時脈頻率接收一組卸載階段時脈信號之一卸載階段期間，將該經擷取資料串卸載至該測試器。
  16. 如請求項15之系統，其中該測試器經組態以：比較該經擷取資料串與一預期資料串，其中該預期資料串表示該核心邏輯預期基於該輸入資料串而產生之資料；及基於該比較而判定該複數個功能路徑在產生該經擷取資料串時是否執行一或多個錯誤。
  17. 如請求項15之系統，其中在測試期間，該狀態機驅動跳擺器可經組態以維持在該包裝鏈之一先前移位循環期間移位至該狀態機驅動跳擺器中之該狀態機驅動跳擺器之一當前值作為輸出。
  18. 如請求項15之系統，其中在測試期間，該狀態機驅動跳擺器可經組態以輸出在該包裝鏈之一先前移位循環期間移位至該狀態機驅動跳擺器中之該狀態機驅動跳擺器之一當前值之一倒數。
  19. 如請求項15之系統，其中在測試期間，該狀態機驅動跳擺器可經組態以停用將掃描資料移位至狀態機驅動跳擺器中。
  20. 如請求項15之系統，其中該狀態機驅動跳擺器包括一第一正反器及一第二正反器，其中在該第一正反器中移位之一值係該狀態機驅動跳擺器之一當前值，且在該第二正反器中移位之一值組態該狀態機驅動跳擺器以輸出該狀態機驅動跳擺器之該當前值或該狀態機驅動跳擺器之該當前值之一倒數。
TW109128887A 2020-06-19 2020-08-25 用於裝置測試之具有在包裝鏈中狀態機驅動跳擺器（ｆｌｏｐ）之積體電路 TWI784303B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/906,877 2020-06-19
US16/906,877 US11342914B2 (en) 2020-06-19 2020-06-19 Integrated circuit having state machine-driven flops in wrapper chains for device testing

Publications (2)

Publication Number Publication Date
TW202201027A TW202201027A (zh) 2022-01-01
TWI784303B true TWI784303B (zh) 2022-11-21

Family

ID=72432756

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109128887A TWI784303B (zh) 2020-06-19 2020-08-25 用於裝置測試之具有在包裝鏈中狀態機驅動跳擺器（ｆｌｏｐ）之積體電路

Country Status (5)

Country Link
US (1) US11342914B2 (zh)
EP (1) EP3926351A1 (zh)
KR (1) KR102413516B1 (zh)
CN (1) CN113824430A (zh)
TW (1) TWI784303B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI819520B (zh) * 2022-03-10 2023-10-21 瑞昱半導體股份有限公司 測試電路與測試方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201502546A (zh) * 2013-04-12 2015-01-16 Advantest Singapore Pte Ltd 輸入及輸出路徑掃描速度最佳化技術
TW201626399A (zh) * 2011-12-29 2016-07-16 英特爾股份有限公司 堆疊記憶體之邊界掃瞄鏈
US20180164376A1 (en) * 2016-12-12 2018-06-14 Samsung Electronics Co., Ltd. Test mode isolation and power reduction in embedded core-based digital systems of integrated circuits (ics) with multiple power domains
US20200132762A1 (en) * 2018-10-30 2020-04-30 Intel Corporation Inter-Domain Power Element Testing Using Scan

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7308631B2 (en) * 2002-09-13 2007-12-11 Arm Limited Wrapper serial scan chain functional segmentation
EP1571456A1 (en) * 2004-03-01 2005-09-07 Koninklijke Philips Electronics N.V. Test circuit and method for hierarchical core
US20070061657A1 (en) 2005-08-12 2007-03-15 National Tsing Hua University Delay fault testing apparatus
DE602006012082D1 (de) * 2005-10-24 2010-03-18 Nxp Bv Ic-testverfahren und vorrichtung
CN103154755B (zh) * 2010-08-12 2015-04-01 爱德万测试(新加坡)私人有限公司 用于生成参考扫描链测试数据的测试装置、测试系统和方法
US8533548B2 (en) 2010-11-11 2013-09-10 Wisconsin Alumni Research Foundation Wrapper cell for hierarchical system on chip testing
US8832608B1 (en) * 2013-06-17 2014-09-09 Duke University Retiming-based design flow for delay recovery on inter-die paths in 3D ICs
US10289577B2 (en) * 2016-05-11 2019-05-14 New York University System, method and computer-accessible medium for low-overhead security wrapper for memory access control of embedded systems
KR101799724B1 (ko) * 2017-02-17 2017-11-22 연세대학교 산학협력단 반도체 적층 테스트를 위한 테스트 경로를 재구성할 수 있는 반도체 테스트 장치 및 그 동작 방법
US10234504B1 (en) 2017-03-07 2019-03-19 Cadence Design Systems, Inc. Optimizing core wrappers in an integrated circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201626399A (zh) * 2011-12-29 2016-07-16 英特爾股份有限公司 堆疊記憶體之邊界掃瞄鏈
TW201502546A (zh) * 2013-04-12 2015-01-16 Advantest Singapore Pte Ltd 輸入及輸出路徑掃描速度最佳化技術
US20180164376A1 (en) * 2016-12-12 2018-06-14 Samsung Electronics Co., Ltd. Test mode isolation and power reduction in embedded core-based digital systems of integrated circuits (ics) with multiple power domains
US10310013B2 (en) * 2016-12-12 2019-06-04 Samsung Electronics Co., Ltd. Test mode isolation and power reduction in embedded core-based digital systems of integrated circuits (ICs) with multiple power domains
US20200132762A1 (en) * 2018-10-30 2020-04-30 Intel Corporation Inter-Domain Power Element Testing Using Scan

Also Published As

Publication number Publication date
EP3926351A1 (en) 2021-12-22
TW202201027A (zh) 2022-01-01
US20210399729A1 (en) 2021-12-23
KR20210157274A (ko) 2021-12-28
US11342914B2 (en) 2022-05-24
KR102413516B1 (ko) 2022-06-27
CN113824430A (zh) 2021-12-21

Similar Documents

Publication Publication Date Title
KR100335683B1 (ko) 속도 관련 결함을 테스트하기 위해 멀티플렉서 스캔플립플롭을 이용하는 방법 및 장치
US20010056559A1 (en) Accelerating scan test by re-using response data as stimulus data
US9797949B2 (en) Test circuit and method of controlling test circuit
JP6054597B2 (ja) 半導体集積回路
JP2007187458A (ja) スキャンフリップフロップ回路、及び、半導体集積回路装置
US8904251B2 (en) Semiconductor device and test system for testing the same
US20160349318A1 (en) Dynamic Clock Chain Bypass
JP4130329B2 (ja) スキャンパス回路および当該スキャンパス回路を備えた半導体集積回路
TWI784303B (zh) 用於裝置測試之具有在包裝鏈中狀態機驅動跳擺器（ｆｌｏｐ）之積體電路
US20050204227A1 (en) Semiconductor circuit apparatus and scan test method for semiconductor circuit
JP2009216619A (ja) 半導体集積回路装置
US7240263B2 (en) Apparatus for performing stuck fault testings within an integrated circuit
JP4265934B2 (ja) スキャンパス回路およびそれを備える論理回路ならびに集積回路のテスト方法
US7836365B2 (en) System and method for testing a circuit
US20100033189A1 (en) Semiconductor integrated circuit and test method using the same
US8365029B2 (en) Digital circuits and methods for testing a digital circuit
US11519962B2 (en) Test circuit
JP6534592B2 (ja) スキャンテスト回路及びスキャンテスト装置
US20060236177A1 (en) Method for eliminating hold error in scan chain
JPH09243705A (ja) 半導体論理集積回路
EP2624000A1 (en) Integrated circuit
JP4610919B2 (ja) 半導体集積回路装置
JP4416469B2 (ja) 半導体集積回路およびその設計方法
JP3275952B2 (ja) ディジタル論理回路のテスト回路
JP2009175154A (ja) 半導体集積回路およびその設計方法