TW201626399A - 堆疊記憶體之邊界掃瞄鏈 - Google Patents

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Abstract

堆疊記憶體之邊界掃瞄鏈。記憶體裝置之一實施例包括系統元件及包括一或更多個記憶體晶粒層之記憶體堆疊，每一個記憶體晶粒層包括輸入-輸出(I/O)單元及針對該些I/O單元之邊界掃瞄鏈。一記憶體晶粒層之一邊界掃瞄鏈包括針對該些I/O單元之每一者的掃瞄鏈部分，針對一I/O單元的該掃瞄鏈部分包括第一掃瞄邏輯多工器及掃瞄邏輯鎖存器，該掃瞄邏輯鎖存器的輸入與該第一掃瞄邏輯多工器之輸出耦合，及提供命令信號至該掃瞄鏈之解碼器。

Description

堆疊記憶體之邊界掃瞄鏈
本發明之實施例主要有關於電子裝置的領域，且詳言之，關於堆疊記憶體之邊界掃瞄鏈。
欲提供用於計算操作之更密集的記憶體，已經開發出牽涉具有複數個緊密耦合的記憶體元件之記憶體裝置(其可稱為三維(3D)堆疊記憶體，或堆疊記憶體)的概念。
3D堆疊記憶體可包括DRAM(動態隨機存取)記憶體元件之耦合層或封裝，其可稱為一記憶體堆疊。堆疊記憶體可用來在單一裝置或封裝中提供大量的電腦記憶體，其中該裝置或封裝也可包括某些系統構件，比如記憶體控制器或CPU(中央處理單元)。
堆疊記憶體之測試尤其重要，因為製造每一個記憶體裝置的成本相較於傳統單一層記憶體裝置。
然而，測試這種記憶體裝置會需要顯著的成本。例如，測試I/O連結會需要包括某些硬體於堆疊記憶體裝置中，但該硬體大量使用複雜記憶體裝置之有限空間，從而減少記憶體的空間並增加製造成本。
100‧‧‧3D堆疊記憶體裝置
110‧‧‧系統元件
112‧‧‧記憶體控制器
120‧‧‧記憶體晶粒層
125‧‧‧第一介面
130‧‧‧第一記憶體晶粒層
135‧‧‧第二介面
140‧‧‧第二記憶體晶粒層
145‧‧‧第三介面
150‧‧‧第三記憶體晶粒層
155‧‧‧第四介面
160‧‧‧第四記憶體晶粒層
175‧‧‧邊界掃瞄鏈
200‧‧‧掃瞄鏈
205‧‧‧I/O單元
210‧‧‧第一掃瞄鏈部分
214‧‧‧掃瞄邏輯多工器
216‧‧‧掃瞄邏輯鎖存器
217‧‧‧掃瞄邏輯輸出驅動器
221‧‧‧記憶體邏輯輸入驅動器
230‧‧‧掃瞄鏈部分
232‧‧‧掃瞄電路
235‧‧‧第二掃瞄邏輯多工器
237‧‧‧記憶體邏輯輸出驅動器
241‧‧‧記憶體邏輯輸入驅動器
250‧‧‧掃瞄邏輯解碼器
700‧‧‧裝置
705‧‧‧連結
710‧‧‧處理器
720‧‧‧音頻子系統
730‧‧‧顯示子系統
732‧‧‧顯示介面
740‧‧‧I/O控制器
750‧‧‧電力管理
760‧‧‧記憶體子系統
762‧‧‧堆疊記憶體裝置
764‧‧‧邊界掃瞄鏈
770‧‧‧連接性
772‧‧‧胞狀連接性
774‧‧‧無線連接性
776‧‧‧天線
780‧‧‧周邊裝置連結
800‧‧‧計算系統
805‧‧‧互連或交叉開關
810‧‧‧處理器
812‧‧‧主記憶體
814‧‧‧堆疊記憶體裝置
815‧‧‧邊界掃瞄鏈
816‧‧‧唯讀記憶體
818‧‧‧非依電性記憶體元件
830‧‧‧輸入裝置
840‧‧‧輸出顯示器
845‧‧‧傳送器或接收器
850‧‧‧埠
855‧‧‧天線
860‧‧‧電力裝置或系統
舉例但非以限制的方式在附圖的圖中繪示本發明之實施例，其中類似參考符號參照類似元件。
第1圖繪示3D堆疊記憶體之一實施例；第2圖繪示記憶體裝置的邊界掃瞄鏈之一實施例；第3圖繪示在邊界掃瞄鏈的一實施例中之掃瞄鏈選路的一實施例；第4圖為在包括邊界掃瞄鏈的設備或系統之一實施例中的命令編碼之繪圖；第5圖為包括邊界掃瞄鏈之設備或系統的一實施例之時序圖的繪圖；第6A圖為繪示包括串列輸入串列輸出測試程序的堆疊記憶體裝置之邊界掃瞄的程序之流程圖；第6B圖為繪示包括串列輸入並列輸出測試程序的堆疊記憶體裝置之邊界掃瞄的程序之流程圖；第7圖為包括堆疊記憶體裝置之設備或系統的一實施例之區塊圖；及第8圖繪示包括用於堆疊記憶體之測試的邊界掃瞄鏈之計算系統的一實施例。
【發明內容及實施方式】
本發明之實施例主要有關於堆疊記憶體之邊界掃瞄鏈。
如在此所用： 「3D堆疊記憶體」(其中3D指三維度)或「堆疊記憶體」意指包括一或更多個耦合之記憶體晶粒層、記憶體封裝、或其他記憶體元件的電腦記憶體。記憶體可為垂直堆疊或水平(比如並排)堆疊，或否則含有耦合在一起之記憶體元件。尤其，堆疊記憶體DRAM裝置或系統可包括具有複數DRAM晶粒層之記憶體裝置。堆疊記憶體裝置也可包括系統元件於裝置中，其可在此稱為系統層或元件，其中系統層可包括比如CPU(中央處理單元)、記憶體控制器、及其他有關的系統元件之元件。系統層可包括邏輯晶片或晶片系統(SoC)。堆疊記憶體裝置可包括用以提供晶粒層間之互連的穿矽通孔(TSV)。在一些實施例中，邏輯晶片可為應用處理器或圖形處理單元(GPU)。
「邊界掃瞄鏈」意指電子裝置中之一組互連的測試元件以允許互連之測試。
在一些實施例中，設備、系統、或程序提供對包括TSV之堆疊DRAM上的IO電性接取。在一些實施例中，提供邊界掃瞄鏈來測試堆疊記憶體之元件。在一些實施例中，邊界掃瞄鏈允許往返IO單元的串列及並列輸入及輸出，允許驗證TSV連接之堆疊內自晶粒至晶粒的恰當連接性。
電子裝置中之穿矽通孔(TSV)的利用為一種新興的技術。在這種裝置的設計與製造的挑戰之一為對IO單元的物理接取。傳統裝置可以僅允許串列輸出或需複雜實作之掃瞄鏈來解決接取之需求。有用於互連測試(比如IEEE 1149.1及IEEE 1500)之某些業界標準，但這些標準一般都很複雜，且主要針對電路板測試上之晶片至晶片互連所設計。在傳統的裝置及操作中，典型的掃瞄鏈包括命令解碼器、若干暫存器、及每I/O單元需要兩個鎖存器(正反器元件)之鏈。然而，這會需要大量的硬體來用於堆疊記憶體裝置之I/O連結。
在一些實施例中，設備、系統、或方法實施堆疊記憶體中之「裸」或輕型邊界掃瞄鏈。在一些實施例中，掃瞄鏈包括每I/O單元單一鎖存器。在一些實施例中，掃瞄鏈進一步採用減少命令解碼邏輯。掃瞄鏈之一實施例非常適合用於DRAM架構中之實作，其中邏輯閘需要大量的矽面積。
在一些實施例中，掃瞄鏈支援並列輸出，而非限於串列輸出。在一些實施例中，並列輸出允許記憶體堆疊內之晶粒至晶粒互連測試，及從記憶體堆疊至SoC或記憶體控制器。
在一些實施例中，掃瞄鏈支援並列輸出，而非限於串列輸出。在一些實施例中，並列輸出允許記憶體堆疊內之晶粒至晶粒互連測試，及從記憶體堆疊至SoC或記憶體控制器。
在一些實施例中，邊界掃瞄鏈可用於多種情況中以測試製造商中之堆疊記憶體的測試及操作，比如測試啟動。在一些實施例中，邊界掃瞄鏈允許在SoC或其他邏輯元件之附接前在記憶體供應商之TSV連結的測試並除錯。在 一些實施例中，邊界掃瞄鏈元件亦可用於SOC附接後來驗證恰當的連接性並隔離和診斷故障的連結。
第1圖繪示3D堆疊記憶體之一實施例。在此繪圖中，3D堆疊記憶體裝置100包括與一或更多DRAM記憶體晶粒層120(亦稱為記憶體堆疊)耦合之系統元件110(其可稱為邏輯晶片或控制器晶粒)。在一些實施例中，系統元件可為晶片系統(SoC)或其他類似的元件。此圖及後圖之元件係為了說明而呈現，且非按照比例繪製。雖第1圖繪示一種實作，其中系統元件110耦合在一或更多記憶體晶粒層120的記憶體堆疊下方，實施例不限於此配置。例如，在一些實施例中，系統元件110可位在記憶體堆疊120旁，並因此可與記憶體堆疊120並列地配置。每一個晶粒層可包括一或更多片或部分，並可具有一或更多個不同的通道。每一個晶粒層可包括溫度補償之自更新(TCSR)電路來解決熱傳問題，其中TCSR及模式暫存器(MR)可為裝置之管理邏輯的一部分，且其中MC可包括用於由TCSR調整更新率之熱偏移位元。晶粒層與系統元件可熱耦合在一起。
在此繪圖中，DRAM記憶體晶粒層包括四個記憶體晶粒層，這些層為第一記憶體晶粒層130、第二記憶體晶粒層140、第三記憶體晶粒層150、及第四記憶體晶粒層160。然而，實施例不限於記憶體堆疊120中的任何特定數量之記憶體晶粒層，且可包括更大或更小數量的記憶體晶粒層。在其他元件之中，系統元件110可包括記憶體堆 疊120用之記憶體控制器112。在一些實施例中，每一個記憶體晶粒層(可能除了頂部，或最外面的記憶體晶粒層，比如此圖中之第四記憶體晶粒層160)包括複數個穿矽通孔(TSV)來提供穿過記憶體晶粒層之矽基板的路徑。
在一些實施例中，每一個記憶體晶粒層包括用以與另一個晶粒層或系統元件110連接之介面。在此中，第一記憶體晶粒層130包括用於第一記憶體晶粒層130與系統元件110間之耦合的第一介面125；第二記憶體晶粒層140包括用於第二記憶體晶粒層140與第一記憶體晶粒層130間之耦合的第二介面135；第三記憶體晶粒層150包括用於第三記憶體晶粒層150與第二記憶體晶粒層140間之耦合的第三介面145；及第四記憶體晶粒層160包括用於第四記憶體晶粒層160與第三記憶體晶粒層150間之耦合的第四介面155。
在一些實施例中，堆疊記憶體裝置100包括每一個記憶體晶粒層之邊界掃瞄鏈175來允許記憶體裝置100之I/O單元的測試。在一些實施例中，邊界掃瞄鏈175可包括第2圖中所示之元件，其中掃瞄鏈針對每一個I/O單元需要單一鎖存器及兩或更多個多工器。
第2圖繪示記憶體裝置的邊界掃瞄鏈之一實施例。在一些實施例中，一記憶體晶粒之掃瞄鏈200提供複數個I/O單元205的測試。在此圖中，所示之電路元件為用於正常記憶體操作的記憶體邏輯元件(無陰影元件)及用於I/O單元之測試的掃瞄邏輯元件(陰影元件)。在一些實施 例中，每一個I/O單元包括掃瞄鏈部分，掃瞄鏈部分包括一額外的鎖存器元件(稱為掃瞄邏輯鎖存器)及一(針對CA(命令位址匯流排)接腳)或兩個(針對DQ(資料)接腳)2輸入多工器(稱為第一及第二掃瞄邏輯多工器)。
在一些實施例中，掃瞄鏈部分之第一掃瞄邏輯多工器的輸出耦合到掃瞄鏈部分之掃瞄邏輯鎖存器的輸入。在一些實施例中，至掃瞄鏈部分之第一掃瞄邏輯多工器的第一輸入與來自由第一記憶體邏輯輸入驅動器和輸入記憶體邏輯鎖存器所驅動的I/O之信號耦合，且第二輸入為前一個掃瞄鏈部分之掃瞄邏輯鎖存器的輸出或(在第一掃瞄鏈部分的情況中)串列資料輸入(SDI)。最後一個掃瞄鏈部分的輸出耦合到串列資料輸出(SDO)。每一個CA部分掃瞄邏輯鎖存器之輸出進一步與掃瞄邏輯輸出驅動器耦合以驅動至CA I/O單元之輸出信號。每一個DQ部分掃瞄邏輯鎖存器的輸出進一步與DQ部分之第二掃瞄邏輯多工器的第一輸入耦合。在一些實施例中，每一個DQ掃瞄鏈部分之第二掃瞄邏輯多工器具有與針對該DQ單元之記憶體邏輯輸出鎖存器耦合之第二輸入及耦合到記憶體邏輯輸出驅動器之輸出以驅動輸出信號到該DQ單元。在一些實施例中，掃瞄邏輯元件進一步與掃瞄邏輯解碼器元件耦合。在一些實施例中，掃瞄邏輯解碼器可提供信號至每一個I/O輸出、致能信號至每一個第一掃瞄邏輯多工器、致能信號至每一個第二掃瞄邏輯多工器、及時脈信號至每一個掃瞄邏輯鎖存器。
在一些實施例中，第一及第二掃瞄邏輯多工器可選擇串列資料或並列資料輸入，並選擇正常資料或掃瞄資料輸出。
例如，I/O單元CAn的第一掃瞄鏈部分210包括第一掃瞄電路212，其包括第一掃瞄邏輯多工器214及掃瞄邏輯鎖存器216。第一掃瞄鏈部分210進一步包括掃瞄邏輯輸出驅動器217來驅動信號到每一個CA I/O單元中以供掃瞄測試，比如在此範例中CAn。每一個CA I/O單元也與記憶體邏輯輸入驅動器221耦合，而每一個DQ單元與記憶體邏輯輸出驅動器237和記憶體邏輯輸入驅動器241耦合。掃瞄邏輯鎖存器216之輸出與掃瞄邏輯輸出驅動器217之輸入及與下一個掃瞄邏輯部分耦合，此下一個掃瞄邏輯部分繪示為具有掃瞄電路232及針對DQn之第二掃瞄邏輯多工器235之掃瞄鏈部分230。如所示，掃瞄邏輯解碼器250與每一個掃瞄邏輯輸出驅動器(比如217)及每一個記憶體邏輯輸出驅動器(比如237)、與每一個第一掃瞄邏輯多工器(比如214)之致能接腳、與每一個第二掃瞄邏輯多工器(比如235)之致能接腳、與每一個掃瞄邏輯鎖存器(比如216和232)的時脈接腳耦合。至解碼器的輸入為SSEN(感測信號)、CS_n(晶片選擇)、SCK(掃瞄時脈)、SSH_n(掃瞄位移)、及SOE_n(掃瞄輸出致能)。
在一些實施例中，邊界掃瞄鏈僅提供操作中之有限的影響。在一些實施例中，對正常信號操作之唯一直接的影響為在DQ讀取路徑中的多工器延遲(經由第二掃瞄邏輯 多工器，比如235)。在一些實施例中，CA接腳正常上為僅輸入用，但針對掃瞄操作，提供小驅動器(掃瞄邏輯輸出驅動器，比如217)以進行並列資料輸出。
在一些實施例中，邊界掃瞄鏈係實施於寬IO DRAM中，其具有每晶粒4個獨立通道及一堆疊中多達4個晶粒。在這樣的實作中，SSEN信號為所有通道及晶粒共用。每一個通道具有SCK、SSH、及SOE(掃瞄輸出致能)之一個副本。每一個通道還具有每晶粒一個CS信號(多達每通道4個CS或每堆疊16個)。CS係唯一獨特繫至一個通道和一個晶粒的信號。在一些實施例中，於並列讀取/寫入操作期間使用獨立CS控制。在一些實施例中，提供信號至掃瞄邏輯解碼以供掃瞄邏輯和記憶體邏輯操作之控制用。
第3圖繪示在記憶體晶粒之邊界掃瞄鏈的一實施例中之掃瞄鏈選路的一實施例。在一些實施例中，從串列資料輸入接腳(SDI 300)提供邊界掃瞄鏈至串列資料輸出接腳(SDO 350)。
在此範例中，選路鏈使在串列操作中離開鏈之第一單元為A0且最後一個為DQ112。在此實作中，自掃瞄鏈排除電力、NC(無連結)、DA(直接連結)、DA(o)、TEST、CS_n、SSEN()、SSH_n、SDI、SCK、SDO、SOE_n、RST_n、及VPIN之TSV連結。在一些實施例中，一或更多個未使用的位址接腳(其可用於較高密度記憶體，比如未來較高密度的DRAM)包括在掃瞄鏈之選路中。
第4圖為在包括邊界掃瞄鏈的設備或系統之一實施例中的命令編碼之繪圖。在一些實施例中，提供第4圖中所示之編碼至解碼器或類似的元件，比如第2圖中所示之掃瞄邏輯解碼器250。在一些實施例中，在405中之串列掃瞄輸入或掃瞄輸入/輸出410可用來初始化掃瞄鏈至已知值；掃瞄輸出415可用來讀取鏈中的每一個節點之狀態；及並列輸入420可用來同時捕捉在所有接腳上的狀態，其中並列驅動用來驅動出去載入到掃瞄鏈中之任何資訊。並繪示有掃瞄禁能命令編碼425(SEN=’0’)。掃瞄通常為用於DC連接性測試之低速能力。然而，在一些實施例中，在堆疊記憶體上之並列操作於一晶粒上驅動資料並以頗為準確之延遲於另一晶粒上捕捉資料，故允許AC及速度相關的測試。
第5圖為包括邊界掃瞄鏈之設備或系統的一實施例之時序圖的繪圖。在此繪圖中，繪示並列資料輸出及並列資料輸入時期的SSEN 505、SSH_n 510、SOE_n 515、SCK 520、CS_0 525、CS_1 530、及DQ或CA 535之發信。
在致能SSEN 505時，一感測時期tSES開始，該時期為20ns(奈秒)直到並列輸出感測時期結束。在致能(「1」)SOE_n(510)及SSH_n(515)且晶片選擇CS_0轉變成「0」時，並列輸出時期開始。並列輸入時期接著在SCK=「1」時開始並在SSH_n轉變回到「0」時結束。
第6A圖為繪示包括串列輸入串列輸出測試程序的堆疊記憶體裝置之邊界掃瞄的程序之流程圖。在一些實施例 中，在包括具有複數個記憶體裝置(指任何記憶體晶粒層或其他記憶體元件)之記憶體堆疊的記憶體裝置中，串列輸入串列輸出掃瞄鏈操作600包括使用串列資料輸入功能來載入希望的資料到第一裝置(裝置A)的掃瞄鏈中605，並選擇記憶體堆疊中的其他裝置之一(裝置B)610。在一些實施例中，將裝置A置於串列輸出模式中並將裝置B置於串列輸入模式中615。在一些實施例中，使用串列資料輸入/輸出模式來時控掃瞄鏈以連接從裝置A輸出的掃瞄資料並到裝置B中620。此操作從裝置A轉送資料至裝置B。
在一些實施例中，觀察來自裝置B之串列資料輸出接腳的資料625。來自裝置B的串列資料輸出接腳之測試型樣應與時控進入裝置A的型樣相同。在一些實施例中，如果從裝置B輸出測試型樣匹配進入裝置A的測試型樣630，則掃瞄測試成功635，否則會有錯誤情況且掃瞄測試不成功640。
第6B圖為繪示包括串列輸入並列輸出測試程序的堆疊記憶體裝置之邊界掃瞄的程序之流程圖。在一些實施例中，在包括具有複數個記憶體裝置之記憶體堆疊的記憶體裝置中，串列輸入並列輸出掃瞄鏈操作650包括使用串列資料輸入功能來載入希望的資料到第一裝置(裝置A)的掃瞄鏈中655，並選擇記憶體堆疊中的其他裝置之一(裝置B)660。在一些實施例中，將裝置A置於並列輸出模式中並將裝置B置於並列輸入模式中，其中在掃瞄時脈的上升 邊緣(或在其他實作中下降邊緣)時，將資料從裝置A複製到裝置B 665。
在一些實施例中，將裝置B之掃瞄鏈時控到串列資料輸入/輸出模式中670，其提供以並列模式從裝置A接收到之資料的串列輸出。在一些實施例中，觀察來自裝置B之串列資料輸出接腳的資料675。在一些實施例中，如果從裝置B輸出測試型樣匹配進入裝置A的測試型樣680，則測試成功685，否則會有錯誤情況690。
可在許多不同的計算環境中利用堆疊記憶體，取決於記憶體裝置中之記憶體晶粒層的數量。第7圖為包括堆疊記憶體裝置之設備或系統的一實施例之區塊圖。計算裝置700代表計算裝置，其包括行動計算裝置，比如膝上型電腦、筆記型電腦、上網本、平板電腦(包括具有觸碰螢幕而無分別的鍵盤之裝置；具有觸碰螢幕及鍵盤兩者的裝置、具有快速啟動之裝置，稱為「即時開啟」操作、及操作中一般連結到之網路(稱為「總是連接」)的裝置)、行動電話或智慧型手機、無線致能電子閱讀器、或其他無線行動裝置。應了解到概略顯示某些構件，且在裝置700中並未顯示這樣一個裝置的所有構件。構件可由一或更多個匯流排或其他連結705連接。
裝置700包括處理器710，其履行裝置700之主要處理操作。處理器710可包括一或更多個實體裝置，比如微處理器、應用處理器、微控制器、可編程邏輯裝置、或其他處理機構。由處理器710履行的處理操作包括操作平台 或操作系統之執行，其上執行應用、裝置功能、或兩者。處理操作包括與和使用人或和其他裝置的I/O(輸入/輸出)相關的操作、與電力管理相關之操作、或與連接裝置700至另一個裝置相關兩者。處理操作亦可包括與音頻I/O、顯示I/O、或兩者相關之操作。
在一實施例中，裝置700包括音頻子系統720，其代表與提供音頻功能給計算裝置關聯之硬體(比如音頻硬體或音頻電路)及軟體(比如驅動程式或及編解碼器)構件。音頻功能可包括揚聲器、耳機、或兩者這樣的音頻輸出，還有麥克風輸入。這種功能的裝置可整合到裝置700內，或連接至裝置700。在一實施例中，使用者藉由提供由處理器710接收並處理之音頻命令與裝置700互動。
顯示子系統730代表硬體(比如顯示裝置)及軟體(比如驅動程式)構件，其提供具有視覺、觸覺、或兩者之元件以供使用者與計算裝置互動的顯示器。顯示子系統730包括顯示介面732，其包括用來提供顯示給使用者之特定螢幕或硬體裝置。在一實施例中，顯示介面732包括與處理器710分開之邏輯來履行與顯示相關的至少一些處理。在一實施例中，顯示子系統730包括觸碰螢幕裝置，其提供輸出及輸入兩者給使用者。
I/O控制器740代表與和使用者互動相關之硬體裝置及軟體構件。I/O控制器740可操作成管理為音頻子系統720、顯示子系統730、或這種子系統兩者之一部分的硬體。另外，I/O控制器740繪示連接至裝置700之額外裝 置的連結點，透過額外裝置使用者可與該系統互動。例如，可附接至裝置700的裝置可包括麥克風裝置、揚聲器或立體聲系統、視頻系統或其他顯示裝置、鍵盤或小鍵盤裝置、或與特定應用一起使用的其他I/O裝置，比如讀卡機或其他裝置。
如上所述，I/O控制器740可與音頻子系統720、顯示子系統730、或這種子系統兩者互動。例如，通過麥克風或其他音頻裝置之輸入可提供裝置700之一或更多個應用或功能的輸入或命令。另外，可取代顯示輸出或在顯示輸出之外另提供音頻輸出。在另一個範例中，如果顯示子系統包括觸碰螢幕，顯示裝置亦可充當輸入裝置，其可至少部分由I/O控制器740管理。在裝置700上也可有額外的按鍵或開關來提供由I/O控制器740管理之I/O功能。
在一實施例中，I/O控制器740管理比如加速計、相機、光感測器或其他環境感測器、或其他可包括在裝置700中之硬體的裝置。輸入可為直接使用者互動的一部分，還提供環境式輸入到系統來影響其之操作(比如過濾掉雜訊、調整亮度檢測之顯示、開啟相機之閃光、或其他特徵)。
在一實施例中，裝置700包括電力管理750，其管理電池用量、電池之充電、及與電力節省操作相關之特徵。
在一些實施例中，記憶體子系統760包括儲存資訊於裝置700中之記憶體裝置。處理器710可讀取並寫入資料到記憶體子系統760之元件。記憶體可包括非依電性(具 有如果至記憶體裝置之電源中斷也不會改變之狀態)記憶體裝置、依電性(具有如果至記憶體裝置之電源中斷為未定之狀態)記憶體裝置、或這種記憶體兩者。記憶體760可儲存應用資料、使用者資料、音樂、照片、文件、或其他資料，還有與系統700之應用及功能的執行相關之系統資料(無論長期或短暫)。
在一些實施例中，記憶體子系統760可包括堆疊記憶體裝置762，其中堆疊記憶體裝置包括一或更多個記憶體晶粒層及系統元件。在一些實施例中，堆疊記憶體裝置762之每一個記憶體晶粒層或其他記憶體元件包括邊界掃瞄鏈764，比如第2圖所示，用於記憶體之I/O單元的測試。
連接性770包括硬體裝置(例如，無線通訊、有線通訊、或兩者之連接器及通訊硬體)及軟體構件(比如驅動程式、協定堆疊)，以讓裝置700得以與外部裝置通訊。該裝置可為分別的裝置，比如其他計算裝置、無線存取點或基地站，還有比如耳機、印表機、或其他裝置之週邊裝置。
連接性770可包括多種不同類型的連接性。概括來說，以胞狀連接性772及無線連接性774繪示裝置700。胞狀連接性772一般指由無線載波所提供之胞狀網路連接性，比如經由4G/LTE(長期進化)、全球行動通訊系統(GSM)或變異或衍生、碼分多重存取(CDMA)或變異或衍生、時分多工(TDM)或變異或衍生、或其他胞狀服務標準 所提供。無線連接性774係指並非胞狀之無線連接性，且可包括個人區域網路(比如藍牙)、區域網路(比如WiFi)、及/或廣域網路(比如WiMax)，或其他通訊。連接性可包括一或更多個全向或方向性天線776。
週邊裝置連結780包括硬體介面及連接器，還有軟體構件(例如，驅動程式、協定堆疊)來做出週邊裝置連結。應可了解到裝置700可為至其他計算裝置的週邊裝置(「至」782)，也可具有連接至其之週邊裝置(「自」784)。裝置700常常有「對接(docking)」連接器以連接到其他計算裝置，以用來比如管理(例如，下載及/或上傳、改變、同步化)裝置700上的內容。另外，對接連接器可讓裝置700連接到某些週邊裝置，其允許裝置700控制輸出到例如視聽或其他系統的內容。
除了專有對接連接器或其他專有連結硬體，裝置700可經由常見或標準為基之連接器來做出週邊裝置連結780。常見的類型包括通用序列匯流排(USB)連接器(其可包括任何若干不同的硬體介面)、包括MiniDisplayPort(MDP)之DisplayPort、高解析度多媒體介面(HDMI)、Firewire、或其他類型。
第8圖繪示包括用於堆疊記憶體之測試的邊界掃瞄鏈之計算系統的一實施例。計算系統可包括電腦、伺服器、遊戲機、或其他計算設備。在此繪圖中，並未顯示與本說明無關之某些標準及眾所週知的構件。在一些實施例下，計算系統800包含互連或交叉開關805或用於傳輸資料之 其他通訊機構。計算系統800可包括用於處理資訊之處理機構，比如與互連805耦合之一或更多個處理器810。處理器810可包含一或更多個實體處理器及一或更多個邏輯處理器。為了簡單而將互連805繪示成單一互連，但可代表多個不同互連或匯流排且至這種互連的構件連結可有所變化。第8圖中所示之互連805為代表任何一或更多個分別的實體匯流排、點對點連結、或藉由適當之橋接器、轉接器、或控制器連接的兩者之抽象。
在一些實施例中，計算系統800進一步包含隨機存取記憶體(RAM)或其他動態儲存裝置或元件作為主記憶體812，以由處理器810執行的儲存資訊及指令。RAM記憶體包括動態隨機存取記憶體(DRAM)，其需要記憶體內容的更新，及靜態隨機存取記憶體(SRAM)，其不需更新內容，但成本較高。在一些實施例中，主記憶體可包括應用之現行儲存，包括用於由計算系統的使用者用於網路瀏覽活動之瀏覽器應用。DRAM記憶體可包括同步動態隨機存取記憶體(SDRAM)，其包括時脈信號以控制信號，及延伸型資料輸出動態隨機存取記憶體(EDO DRAM)。在一些實施例中，系統的記憶體可包括某些暫存器或其他特殊目的記憶體。
在一些實施例中，主記憶體812包括堆疊記憶體814，其中堆疊記憶體的每一個記憶體晶粒層或其他記憶體元件包括邊界掃瞄鏈815，比如第2圖中所示，用於記憶體之I/O單元的測試。
計算系統800亦可包含用於儲存處理器810用的靜態資訊及指令之唯讀記憶體(ROM)816或其他靜態儲存裝置。計算系統800可包括用於某些元件的儲存之一或更多個非依電性記憶體元件818。
在一些實施例中，計算系統800包括一或更多個輸入裝置830，其中輸入裝置包括鍵盤、滑鼠、觸碰墊、語音命令識別、手勢識別、或用以提供輸入至計算系統的其他裝置之一或更多者。
計算系統800也可經由互連805耦合到輸出顯示器840。在一些實施例中，顯示器840可包括液晶顯示器(LCD)或任何其他顯示技術，用以顯示資訊或內容給使用者。在一些實施例中，顯示器840可包括觸碰螢幕，其亦可用為輸入裝置的至少一部分。在一些環境中，顯示器840可為或可包括音頻裝置，比如用以提供音頻資訊之揚聲器。
一或更多個傳送器或接收器845也可耦合至互連805。在一些實施例中，計算系統800可包括用以接收或傳輸資料之一或更多個埠850。計算系統800可進一步包括用於經由無線電信號接收資料之一或更多個全向或方向性天線855。
計算系統800也可包含電力裝置或系統860，其可包含電源供應、電池、太陽能電池、燃料電池、或用以提供或產生電力之其他系統或裝置。由電力裝置或系統860所提供之電力可按需要分散配至計算系統800之元件。
在以上說明中，為了解釋，提出各種特定細節以提供本發明之詳盡了解。然而，對熟悉此項技藝人士顯見地可在無這些特定細節的情況下實行本發明。在其他例子中，以區塊圖形式顯示眾所週知的結構和裝置。所示構件之間可能有中間結構。在此所述及所示之構件可能會有未顯示或說明之額外的輸入或輸出。
各種實施例可包括各種程序。這些程序可藉由硬體構件加以履行或可體現於電腦程式或機器可執行指令中，其可用來令通用或專用處理器或以指令編程之邏輯電路履行該些程序。或者，可藉由硬體和軟體之組合履行該些程序。
可提供各種實施例的部份作為電腦程式產品，其可包括具有電腦程式指令儲存於其上之電腦可讀取媒體，該些指令可用來編程電腦(或其他電子裝置)以由一或更多個處理器執行來根據某些實施例履行程序。電腦可讀取媒體可包括，但不限於，軟碟、光碟、光碟唯讀記憶體(CD-ROM)、及光磁碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可編程唯讀記憶體(EPROM)、電性可抹除可編程唯讀記憶體(EEPROM)、磁或光卡、快閃記憶體、或適合儲存電子指令之其他類型的電腦可讀取媒體。此外，實施例亦可下載為電腦程式產品，其中程式可從遠端電腦轉送至請求電腦。
許多方法以其最基本的形式加以說明，但可從任何方法添加或刪除程序且可從任何所述的訊息添加或除去資訊 而不背離本發明之基本概念。對熟悉此技藝人士顯見地可做出許多更進一步的修改及調變。特定實施例並非提供來限制本發明而係描繪本發明。本發明之實施例的範疇不應由之前所提供之特定範例而係由以下的申請專利範圍所判定。
如果敘述一元件「A」耦合至元件「B」或與其耦合，元件A可值些耦合至元件B或通過例如元件C間接耦合。當說明書或申請專利範圍陳述一構件、特徵、結構、程序、或特性A「導致」一構件、特徵、結構、程序、或特性B，這意指「A」為「B」之至少一部分導因，但也有幫助導致「B」的至少一個其他構件、特徵、結構、程序、或特性。如果說明書指出「可(may)」、「可能(might)」、「可(could)」包括一構件、特徵、結構、程序、或特性，並不需包括那個特定的構件、特徵、結構、程序、或特性。如果說明書或申請專利範圍參照「一」元件，這不意指所述的元件只有一個。
一實施例為本發明之一實作或範例。在說明書中對於「實施例(an embodiment)」、「一實施例(one embodiment)」、「一些實施例」、或「其他實施例」的參照意指連同該些實施例所述的特定特徵、結構、或特性係包括在本發明之至少一些實施例中，但非一定包括在全部的實施例中。各處中「實施例(an embodiment)」、「一實施例(one embodiment)」、或「一些實施例」的出現並非一定皆參照相同的實施例。應認知到在本發明之示範實施例的上述 說明中，有時將各種特徵群集在一起於其之單一實施例、圖、或說明中以使揭露流暢並幫助了解各種發明態樣的一或更多者。然而，此揭露方法並不應闡釋為反映主張專利權之本發明需要比每一個申請專利範圍中明確敘述還要更多的特徵之意圖。更確切地，如以下申請專利範圍所反映，發明態樣存在於比單一前揭實施例之所有特徵更少之中。因此，在此明確併入申請專利範圍於此說明中，其中每一項獨自成立為本發明之一個別的實施例。
100‧‧‧3D堆疊記憶體裝置
110‧‧‧系統元件
112‧‧‧記憶體控制器
120‧‧‧記憶體晶粒層
125‧‧‧第一介面
130‧‧‧第一記憶體晶粒層
135‧‧‧第二介面
140‧‧‧第二記憶體晶粒層
145‧‧‧第三介面
150‧‧‧第三記憶體晶粒層
155‧‧‧第四介面
160‧‧‧第四記憶體晶粒層
175‧‧‧邊界掃瞄鏈

Claims (27)

  1. 一種記憶體裝置，包含：系統元件；及包括一或更多個記憶體晶粒層之記憶體堆疊，每一個記憶體晶粒層包括複數個輸入-輸出(I/O)單元及針對該些I/O單元之邊界掃瞄鏈；其中一記憶體晶粒層之一邊界掃瞄鏈提供串列和並列輸入和輸出，該邊界掃瞄鏈包括：針對該些I/O單元之每一者的掃瞄鏈部分，針對一I/O單元的該掃瞄鏈部分包括：一或二掃瞄邏輯多工器；及單一掃瞄邏輯鎖存器，該掃瞄邏輯鎖存器的輸入與該些一或二掃瞄邏輯多工器的第一掃瞄邏輯多工器之輸出耦合，及提供命令信號至該掃瞄鏈之解碼器。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中該第一掃瞄邏輯多工器包括來自該I/O單元之第一輸入及來自該掃瞄鏈中之前一個掃瞄鏈部分的第二輸入或串列資料輸入。
  3. 如申請專利範圍第1項所述之記憶體裝置，其中該掃瞄邏輯鎖存器包括至該掃瞄鏈中之下一個接續之掃瞄鏈部分的輸出或串列資料輸出。
  4. 如申請專利範圍第1項所述之記憶體裝置，其中由該解碼器提供之該些命令信號包括至該些第一掃瞄邏輯多 工器的每一者之致能信號及至該些掃瞄邏輯鎖存器之每一者的時脈信號。
  5. 如申請專利範圍第4項所述之記憶體裝置，其中為資料I/O單元的每一個I/O單元之該掃瞄鏈部分進一步包括第二掃瞄邏輯多工器，該第二掃瞄邏輯多工器包括來自記憶體輸出鎖存器之第一輸入及與該掃瞄部分的該掃瞄邏輯鎖存器之該輸出耦合的第二輸入。
  6. 如申請專利範圍第5項所述之記憶體裝置，其中由該解碼器提供之該些命令信號進一步包括至該些資料I/O單元的該些掃瞄部分之該些第二掃瞄邏輯多工器的每一者之致能信號。
  7. 如申請專利範圍第1項所述之記憶體裝置，其中為命令位址匯流排單元的每一個I/O單元之該掃瞄鏈部分進一步包括輸出驅動器以驅動掃瞄信號出去至該命令位址匯流排單元。
  8. 如申請專利範圍第1項所述之記憶體裝置，其中該記憶體堆疊包括複數個穿矽通孔(TSV)以載送信號穿過該記憶體裝置，該些TSV包括用於使用每一個記憶體晶粒層之該邊界掃瞄鏈的掃瞄測試之連結。
  9. 如申請專利範圍第1項所述之記憶體裝置，其中該掃瞄鏈提供該記憶體堆疊的每一個記憶體晶粒層之串列及並列測試。
  10. 如申請專利範圍第9項所述之記憶體裝置，其中該串列及並列測試包括至IO單元的串列及並列輸入，及 從IO單元之串列及並列輸出。
  11. 如申請專利範圍第1項所述之記憶體裝置，其中一記憶體晶粒層之一邊界掃瞄鏈的選路包括一或更多個未使用的位址接腳。
  12. 如申請專利範圍第11項所述之記憶體裝置，其中該一或更多個未使用的接腳保留給較高密度的記憶體晶粒。
  13. 一種方法，包含：輸入一組掃瞄資料至記憶體堆疊之複數個記憶體元件之第一記憶體元件，其中每一個記憶體元件包括針對串列和並列輸入和輸出之一邊界掃瞄鏈，該掃瞄鏈包括該第一記憶體元件之每一個I/O單元的掃瞄鏈部分，針對一I/O單元的該掃瞄鏈包括：一或二掃瞄邏輯多工器；及單一掃瞄邏輯鎖存器，該掃瞄邏輯鎖存器的輸入與該些一或二掃瞄邏輯多工器的第一掃瞄邏輯多工器之輸出耦合；轉送該掃瞄資料至該些複數個記憶體元件之第二記憶體元件；從該第二記憶體元件獲得掃瞄資料之輸出；及判定至該第一記憶體元件的該掃瞄資料輸入是否匹配來自該第二記憶體元件的該掃瞄資料輸出，其中如果該掃瞄資料輸入和該掃瞄資料輸出匹配，則掃瞄測試成功。
  14. 如申請專利範圍第13項所述之方法，其中該掃瞄 資料係經由該第一記憶體元件的串列資料輸入而輸入並從該第二記憶體元件的串列資料輸出而輸出。
  15. 如申請專利範圍第14項所述之方法，其中從該第一記憶體元件轉送該掃瞄資料至該第二記憶體元件包括將該第一記憶體元件置於串列輸出模式中及該第二記憶體元件於串列輸入模式中。
  16. 如申請專利範圍第14項所述之方法，其中從該第一記憶體元件轉送該掃瞄資料至該第二記憶體元件包括將該第一記憶體元件置於並列輸出模式中及該第二記憶體元件於並列輸入模式中。
  17. 一種系統，包含：處理該系統之資料的處理器；傳輸資料之傳輸器、接收資料之接收器、或經由全向天線之兩者；及儲存該系統之資料的記憶體，該記憶體包括堆疊記憶體，該堆疊記憶體包括一或更多個記憶體元件之記憶體堆疊，其中每一個記憶體元件包括針對該記憶體元件的複數個I/O單元之邊界掃瞄鏈；其中一記憶體元件之一邊界掃瞄鏈提供串列和並列輸入和輸出，該邊界掃瞄鏈包括：針對該些I/O單元之每一者的掃瞄鏈部分，針對一I/O單元的該掃瞄鏈部分包括：一或二掃瞄邏輯多工器，其包括第一掃瞄邏輯多工器；及 單一掃瞄邏輯鎖存器，該掃瞄邏輯鎖存器的輸入與該第一掃瞄邏輯多工器的輸出耦合，及提供命令信號至該掃瞄鏈之解碼器。
  18. 如申請專利範圍第17項所述之系統，其中該第一掃瞄邏輯多工器包括來自該I/O單元之第一輸入及來自該掃瞄鏈中之前一個掃瞄鏈部分的第二輸入或串列資料輸入。
  19. 如申請專利範圍第17項所述之系統，其中該掃瞄邏輯鎖存器包括至該掃瞄鏈中之下一個接續之掃瞄鏈部分的輸出或串列資料輸出。
  20. 如申請專利範圍第17項所述之系統，其中為資料I/O單元的每一個I/O單元之該掃瞄鏈部分進一步包括第二掃瞄邏輯多工器，該第二掃瞄邏輯多工器包括來自記憶體輸出鎖存器之第一輸入及與該掃瞄部分的該掃瞄邏輯鎖存器之該輸出耦合的第二輸入。
  21. 如申請專利範圍第17項所述之系統，其中為命令位址匯流排單元的每一個I/O單元之該掃瞄鏈部分進一步包括輸出驅動器以驅動掃瞄信號出去至該命令位址匯流排單元。
  22. 如申請專利範圍第17項所述之系統，其中該掃瞄鏈提供該記憶體堆疊的每一個記憶體晶粒層之串列及並列測試。
  23. 如申請專利範圍第17項所述之系統，其中該串列及並列測試包括至IO單元的串列及並列輸入，及從IO單 元之串列及並列輸出。
  24. 一種非暫態電腦可讀取儲存媒體，具有代表指令序列之資料儲存於其上，當由處理器執行該些指令時，導致該處理器履行包含下列之操作：輸入一組掃瞄資料至記憶體堆疊之複數個記憶體元件之第一記憶體元件，其中每一個記憶體元件包括針對串列和並列輸入和輸出之一邊界掃瞄鏈，該掃瞄鏈包括該第一記憶體元件之每一個I/O單元的掃瞄鏈部分，針對一I/O單元的該掃瞄鏈包括：一或二掃瞄邏輯多工器；及單一掃瞄邏輯鎖存器，該掃瞄邏輯鎖存器的輸入與該些一或二掃瞄邏輯多工器的第一掃瞄邏輯多工器之輸出耦合；轉送該掃瞄資料至該些複數個記憶體元件之第二記憶體元件；從該第二記憶體元件獲得掃瞄資料之輸出；及判定至該第一記憶體元件的該掃瞄資料輸入是否匹配來自該第二記憶體元件的該掃瞄資料輸出，其中如果該掃瞄資料輸入和該掃瞄資料輸出匹配，則掃瞄測試成功。
  25. 如申請專利範圍第24項所述之媒體，其中該掃瞄資料係經由該第一記憶體元件的串列資料輸入而輸入並從該第二記憶體元件的串列資料輸出而輸出。
  26. 如申請專利範圍第24項所述之媒體，其中從該第一記憶體元件轉送該掃瞄資料至該第二記憶體元件包括將 該第一記憶體元件置於串列輸出模式中及該第二記憶體元件於串列輸入模式中。
  27. 如申請專利範圍第24項所述之媒體，其中從該第一記憶體元件轉送該掃瞄資料至該第二記憶體元件包括將該第一記憶體元件置於並列輸出模式中及該第二記憶體元件於並列輸入模式中。
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