JP2005283206A - 半導体装置及びそのテスト方法 - Google Patents
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Abstract
【課題】
テスト用に設けられるパッケージの外部端子を最小限に抑えつつ、テスト時間を短縮化する。
【解決手段】
マルチチップパッケージ1は、テスト対象となる内部セルを含む集積回路IC1、IC2を有し、IC1は、テスト用外部端子8Aに接続された内部入力端子7A、これに接続された分離多重回路5、及び内部セルのスキャンパステスト信号を制御するスキャン制御回路3を有する。IC2は、分離多重回路5にIC1の内部端子7Bを介して接続された内部端子7C、及びこれに接続されたスキャン制御回路13を有する。分離多重回路5には、テスト用外部端子8AからIC1及びIC2用のスキャンパステスト信号が多重化された外部入力信号が入力され、これを分離してスキャン制御回路3、13に供給し、各スキャン制御回路3、13からScanout信号を受け取り、これを多重化して外部端子8Aを介して出力する。
【選択図】 図1
テスト用に設けられるパッケージの外部端子を最小限に抑えつつ、テスト時間を短縮化する。
【解決手段】
マルチチップパッケージ1は、テスト対象となる内部セルを含む集積回路IC1、IC2を有し、IC1は、テスト用外部端子8Aに接続された内部入力端子7A、これに接続された分離多重回路5、及び内部セルのスキャンパステスト信号を制御するスキャン制御回路3を有する。IC2は、分離多重回路5にIC1の内部端子7Bを介して接続された内部端子7C、及びこれに接続されたスキャン制御回路13を有する。分離多重回路5には、テスト用外部端子8AからIC1及びIC2用のスキャンパステスト信号が多重化された外部入力信号が入力され、これを分離してスキャン制御回路3、13に供給し、各スキャン制御回路3、13からScanout信号を受け取り、これを多重化して外部端子8Aを介して出力する。
【選択図】 図1
Description
本発明は、複数の集積回路を搭載した例えばマルチチップパッケージなどの半導体装置及びそのテスト方法に関する。
近年、複数の集積回路(integrated circuit:IC)を搭載したハイブリッド集積回路を1パッケージ内に搭載したマルチチップパッケージ又はマルチチップモジュールMCMの使用が普及している。このマルチチップパッケージは、複数のチップを積層してなるスタック構造や、平面に配置した構造など、様々構成をとるため、マルチチップモジュールに対して容易且つ低価格でテスト手法を取り入れるスキャンパス設計方法が求められている。
スャンパステスト方法とは、ICの本来の機能を構成しているフリップフロップ(FF)等の順序回路を縦続接続してシフトレジスタを構成可能に設計しておいて、テスト時に前記シフトレジスタにテストパターンをシリアルに入力(スキャンイン)して取り込ませ(セット)、所望の組合せ論理回路にシフトレジスタに取り込んだテストデータを入力し、その後前記論理回路の出力データ信号をシフトレジスタに取り込んでシフトして外部へ取り出せる(スキャンアウト)ようにしたテスト容易化設計技術である。すなわち、回路の制御性、観測性を高めるため、回路内部のフリップフロップ、ラッチなどの順序セルにおいて外部入力端子を制御点、外部出力端子を観測点として利用する技術であり、このスキャンパステスト方式には、テストモード時に、全ての順序セルを組み合わせ回路に展開するフル・スキャン方式と、よりテストパターンを生成しやすい順序回路に変換するパーシャル・スキャン方式とがあり、いずれにおいてもテスト対象となる回路をスキャン専用セルに置きかえ、スキャン専用端子及びシフトレジスタ構造を追加することで実現することができる(たとえば下記非特許文献1など)。
次に、従来のマルチチップパッケージのスキャンパステスト方法について説明する。図9は、従来のマルチチップパッケージを示す模式図である(以下、従来例1という。)。図9に示すように、マルチチップパッケージ101には、複数のチップ、本例では、集積回路IC11、集積回路IC12などが搭載され、各集積回路IC11、集積回路IC12には、複数のI/Oバッファ回路102a〜102d、103a〜103dが設けられ、このI/Oバッファ回路102a〜102d、103a〜103dにそれぞれ接続される複数の内部端子104、105がパッケージ外部端子106、107とそれぞれ接続されている。
また、集積回路IC11、集積回路IC12は、内部セル108、109を有し、それぞれスキャンパステストの際のスキャンパステスト信号を制御するスキャン制御回路110、111を有している。このスキャン制御回路110、111により、それぞれ内部セル110、111におけるフリップフロップ(FF)を外部端子106Aから直接制御及び観測することができる。すなわち、スキャン制御回路110、111は、各FFに所定の状態を設定することができ、各FFの状態はこのスキャン制御回路110、111のScanout端子を介して出力される。これを観測することにより、テストモード時において、内部セル110、111において、それぞれ順序セルが置き換えられたスキャン専用セル112、113のテストを行うことができる。
このため、複数のパッケージ外部端子106、107のうち、4つのパッケージ外部端子が、集積回路IC1にテスト信号を入出力するテスト用パッケージ外部端子106A、106Bとなっており、これらに接続された内部端子107A、107Bを介してスキャンパステスト信号であるScanCLK信号、Scanin信号、Scanmode信号をスキャン制御回路110、111入力する。スキャン制御回路110、111は、これらのスキャンパステスト信号を被テスト回路となる内部セル108、109に入力する。なお、図には簡単のため、内部セル108、109をテストする際に使用するFFチェーン112、113のみを示す。そして、スキャン制御回路110、111が、被テスト回路からスキャンパステスト結果としてのScanout信号を受け取り、外部端子106A、106Bを介して出力されるこのScanout信号などを観測することで内部セル108、109のテストを行うことができる。
集積回路IC11のテスト用パッケージ外部端子106Aは、Scanout端子106d、Scanmode端子106c、ScanCLK端子106a1、及びScanin端子106bからなり、集積回路IC12にテスト信号を入力するテスト用パッケージ外部端子106Bは、Scanout端子106g、Scanmode端子106f、ScanCLK端子106a2、及びScanin端子106eからなる。
これらのテスト用外部端子106A、106Bと、集積回路IC11、集積回路IC12の内部端子107A、107Bとがそれぞれ接続され、上記フリップフロップにスキャンパステスト信号が入力されることによってFFチェーン112、113のシフト動作が行われ、スキャンパステストを行うことができる。
図10は、図9に示す従来のマルチチップモジュールのスキャンパステストを行うためのスキャンパステスト信号を示すタイミングチャートである。図10(A)〜図10(G)に示す各信号a〜gは以下の入力を示す。
a:集積回路IC1、集積回路IC2のScanCLK端子106a1、106b2の入力信号
b:集積回路IC1のScanin端子106bの入力信号
c:集積回路IC1のScanmode端子106cの入力信号
d:集積回路IC1のScanout端子106dの出力信号
e:集積回路IC2のScanin端子106eの入力信号
f:集積回路IC2のScanmode端子106fの入力信号
g:集積回路IC2のScanout端子106dの出力信号
b:集積回路IC1のScanin端子106bの入力信号
c:集積回路IC1のScanmode端子106cの入力信号
d:集積回路IC1のScanout端子106dの出力信号
e:集積回路IC2のScanin端子106eの入力信号
f:集積回路IC2のScanmode端子106fの入力信号
g:集積回路IC2のScanout端子106dの出力信号
パッケージ101をテストする場合には、集積回路IC11、集積回路IC12には、それぞれテスト用端子106A、106Bから、内部端子107A、107Bを介してテスト用信号が入力され、集積回路IC11、集積回路IC12のスキャン制御回路110、111を介してそれぞれ内部セル108、109のテストが実行される。
しかしながら、複数のチップまたはモジュールを搭載したマルチチップパッケージでスキャンパステストを行う方法として、図9に示す従来のテスト方式(以下、従来例1という。)のように各チップ(集積回路IC11、集積回路IC12)のスキャン専用端子をパッケージの外部端子106A、106Bとして設け、それぞれのチップのスキャンパステストを行う場合、各チップのスキャン専用端子とそれぞれ個別に接続されるテスト用のパッケージ外部端子が必要となり、テストに必要なパッケージ外部端子が増加するという問題点がある。
この図9に示すマルチチップモジュール101に対して、一方の集積回路IC11のみのテスト用外部端子106Aを利用し、他方のテスト用外部端子106Bを不要としたマルチチップモジュールがある。図11は、一方側のテスト用外部端子106Aのみを利用してスキャンパステストを行うことを可能にしたマルチチップモジュールを示す模式図である(以下、従来例2という。)。なお、図11に示すマルチチップモジュール201において、図9に示すマルチチップモジュール101と同一の構成要素には同一の符号を付してその詳細な説明は省略する。
この図11に示すマルチチップパッケージ201においては、集積回路IC11の端子I/Oバッファ部102a〜102dと内部セル108の間にシフト動作可能なFFチェーン120が内蔵されている。また、集積回路IC21と集積回路IC22とは、それぞれ内部端子108Aと108Bとにより接続されている。テスト用外部端子106Aは、集積回路IC21の内部端子107Aとのみ接続され、集積回路IC22のスキャン専用内部端子108Bを、テスト用外部端子ではなく、集積回路IC21の専用内部端子108Bと接続する。これにより、集積回路IC21の外部端子106Aと接続されている集積回路IC21の内部端子107Aの状態を、FFチェーン120のシフト動作により内部端子108Aを介して集積回路IC22側のスキャン専用端子108Bへ伝播させることができ、集積回路IC21側から集積回路IC22のスキャンパステストをおこなうことができる。なお、端子I/Oバッファ部と内部セルとの間にシフト動作可能なFFを内蔵し、シフト動作させる技術については下記特許文献1に記載されている。
図11に示す例においては、テスト用外部端子106Aから入力された信号は内部端子107Aを介し、21段のシフトチェーンからなるFFチェーン120をシフト動作して内部端子107Bから集積回路IC22の内部端子107Cに入力される。
すなわち、この特許文献1に記載されているようなシフト動作を利用すると、図11に示すように構成とした場合、集積回路IC11の例えばScanin端子106bにおいては、これに接続されているI/Oバッファ内シフト可能なFFチェーン120のFF1201から集積回路IC12のScanin端子とチップ配線により接続されている集積回路IC11端子のI/Oバッファ内をシフト可能なFF12021までI/Oバッファ回路102d、102c、102b内で21段のシフトチェーンにより21回のシフト動作を行うことで、スキャンパステスト信号を伝播させることができる。
図12は、図11に記載のマルチチップパッケージ201におけるスキャンパステスト時における各信号を示すタイミングチャートである。図11に示すような構成において、集積回路IC22のスキャンパステストのため、集積回路IC22側のscanin端子に「1100」という値を入力する場合、集積回路IC21のScanin端子に「1」を入力後、I/Oバッファ回路内のScanCLKのクロックによりシフト動作可能なFFチェーン120内のデータを1シフトさせる。次に「1」を入力後、同様にFFチェーン120内のデータを1シフトさせる。次に、「0」入力後同様にFFチェーン120内のデータを1シフトさせる。次に「0」入力後、FFチェーン120のシフト動作を18回行うことで集積回路IC21のscanin端子106bから最初に入力した1データが次のFF21に格納される。FF21は集積回路IC22のscanin端子とチップ間配線により接続されているので集積回路IC12のscanin端子に伝播される。
特開平7−35817号公報
「デザインウェーブマガジン(Design Wave magazine)」、CQ出版、2001年3月号、No.40
しかしながら、上述の図11に示す場合、テスト対象となる集積回路が増えたとしても、スキャンパステストに必要なパッケージ外部端子は増加しないものの、パッケージ外部端子である集積回路IC21のスキャン専用端子から入力する信号を集積回路IC22のスキャン専用端子までFFチェーン120のシフト動作により伝播させる構成のため、集積回路IC21のスキャン専用端子から集積回路IC22のスキャン専用端子と接続されている集積回路IC21のI/Oバッファを駆動するFF12021まで入力信号をシフト動作させる必要があり、余分なシフト動作のためテスト時間が増加すると共に、同じくシフト動作のためのシフトパターン数が増加するという問題点がある。
すなわち、図10のタイミングチャートと図12のタイミングチャートとを比較すると、図12に示すタイミングチャートにおいては、余分なシフト動作のため集積回路IC22のテストをする際、t15〜t31という極めて長いオーバーヘッド期間が必要となってしまうことがわかる。
本発明は、このような従来の実情に鑑みて提案されたものであり、テスト用に設けられるパッケージの外部端子を最小限に抑えつつ、テスト時間を短縮化することができる半導体装置及びそのテスト方法を提供することを目的とする。
上述した目的を達成するために、本発明に係る半導体装置は、複数の集積回路を搭載した半導体装置において、外部端子と、テスト対象となる2以上の集積回路と、前記外部端子から外部入力信号を受け取り、該外部入力信号を前記2以上の集積回路に対する集積回路毎のテスト信号に変換し、該変換したテスト信号を該2以上の集積回路のそれぞれに出力する信号変換回路とを有することを特徴とする。
本発明においては、2以上の集積回路を有する半導体装置をテストする際、外部端子を介して入力される外部入力信号を、各集積回路をテストする各集積回路毎のテスト信号に変換して各集積回路のそれぞれに出力することで、信号変換回路からテスト信号を供給される集積回路は、テスト信号を受け取るために外部端子と接続する必要がなくなり、テスト用の外部端子の数を最小限とすることができる。
また、前記信号変換回路は、各集積回路からテスト結果を示す信号を受け取り一の信号に変換して出力することができ、各集積回路からのテスト結果信号を一の信号に変換して出力することができる。
更に、第1及び第2の集積回路をテストするためのそれぞれ第1及び第2のテスト信号を制御するそれぞれ第1及び第2のテスト信号制御回路を有し、前記信号変換回路は、前記外部入力信号を前記第1及び第2のテスト信号に変換しそれぞれ前記第1及び第2のテスト信号制御回路に出力することができる。
更にまた、前記外部入力信号は、第1の集積回路及び第2の集積回路をテストするためのそれぞれ第1及び第2のテスト信号が多重化されたものであって、前記信号変換回路は、前記外部入力信号を前記第1及び第2のテスト信号に分離する分離手段と、各集積回路からのテスト結果を示す信号を多重化する多重化手段とを有することができ、各集積回路のスキャンパステストなどに使用するテスト信号を多重化させて入力し、テスト信号制御回路の前段で各集積回路毎のテスト信号に変換することができる。
本発明に係る半導体装置のテスト方法は、複数の集積回路を搭載してなる半導体装置のテスト方法において、外部端子を介して外部入力信号を受け取り、該外部入力信号をテスト対象となる2以上の集積回路に対する集積回路毎のテスト信号に変換し、該変換したテスト信号を該2以上の集積回路のそれぞれに出力し、各集積回路からテスト結果を示す信号を受け取り一の信号に変換して出力することを特徴とする。
本発明に係る半導体装置及びそのテスト方法によれば、テスト用に設けられるパッケージの外部端子を増加することなく、かつテスト時間を短縮化することができる。
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を複数の集積回路ICを搭載してなるマルチチップパッケージ及びそのスキャンパステスト制御方法に適用したものである。
図1は、本実施の形態のマルチチップパッケージにおける回路構成を模式的に示す回路図である。図1に示すように、マルチチップパッケージ1は、第1の集積回路としての集積回路IC1及び第2の集積回路としての集積回路IC2の2つの集積回路を1つのパッケージとしたものである。なお、本実施の形態においては、マルチチップパッケージに搭載される集積回路ICは2つとして説明するが、一のモジュールとして搭載される集積回路ICは2つに限らず3つ以上であってもよいことは勿論である。また、集積回路は、平面的に配置されるものに限らず、複数の集積回路ICを積層してなるスタック構造であってもよい。
集積回路IC1は、複数の内部端子7と、テスト対象となる被テスト回路としての内部セル2を有し、この内部セル2には、スキャンパステスト信号を制御するためのスキャン制御回路3と、スキャン制御回路3にスキャンパステスト信号を入力する信号変換回路としての分離多重回路5と、分離多重回路5に標準(基準)パルスを入力するパルス発生回路6とを有し、分離多重回路5は、集積回路IC1の内部端子7のうち、スキャンパステスト信号が供給される外部端子8Aに接続された内部端子7Aに接続されると共に、集積回路IC2の内部端子7Cに接続された内部端子7Bに接続されている。また、内部セル2は、シフト動作可能なFFチェーンからなるシフトレジスタ4を含み、内部セル2内の順序回路のスキャンパステストの際に使用される。
テスト用内部端子7Aは、それぞれScanout信号を出力するScanout内部端子7d、Scanmode信号を入力するScanmode内部端子7c、SCANCLK信号を入力するSCANCLK内部端子7a、Scanin信号を入力するScanin内部端子7bである。これらのテスト用内部端子7Aは、パッケージ1が外部の装置と接続されるための外部端子8のうち、スキャンパステストを行うために使用されるテスト用外部端子8Aに接続されている。
集積回路IC2は、テスト対象となる被テスト回路としての内部セル12を有し、内部セル12は、この内部セル12のスキャンパステストを行う際のスキャンパステスト信号を制御するスキャン制御回路13を有する。また、内部セル12は、シフトレジスタ14を含み、これが内部セル12内の順序回路のスキャンパステストに使用される。
分離多重回路5には、テスト用外部端子8Aを介して、集積回路IC1及び集積回路IC2のそれぞれ内部セル2及び内部セル12のスキャンパステストを行うためのスキャンパステスト信号が多重化された外部入力信号が入出される。この分離多重化回路5は、多重化されたこの外部入力信号を、内部セル2及び内部セル12のスキャンパステスト信号に分離し、それぞれスキャン制御回路3と、集積回路IC2の内部端子7C(Scanout内部端子17d、Scanmode内部端子17c、SCANCLK内部端子17a、Scanin内部端子17b)に接続された集積回路IC1の内部端子7B(Scanout内部端子7h、Scanmode内部端子7g、SCANCLK内部端子7e、Scanin内部端子7f)に出力することで、それぞれ集積回路IC1のスキャン制御回路3及び集積回路IC2のスキャン制御回路13とスキャンパステスト信号をやり取りする。内部端子7B、7Cは、パッケージ1の外部端子8とは接続されておらず、外部からはこれらの内部端子7B、7Cを直接使用することができない端子である。
また、集積回路IC1の内部セル2に対してテストパターンを入力(スキャンイン)した結果取り出された出力(スキャンアウト)であるテスト結果信号としてのScanout信号がスキャン制御回路3を介して分離多重回路5に入力される。また、集積回路IC2の内部セル12をスキャンパステストしたテスト結果信号としてのScanout信号が、スキャン制御回路13、内部端子7C,7Bを介して分離多重回路5に入力される。分離多重回路5は、これらのScanout信号を多重化してScanout内部端子7dを介してScanout外部端子8dから出力する。
次に、本実施の形態におけるパッケージ内部の回路構成について説明しておく。図2は、スキャンパステストを行うためのスキャンパスフリップフロップ群の構成を示す回路図である。なお、このスキャンパステスト回路は一般的な構成であって、これに限るものではない。また、ここでは、説明の簡単のため、4つのフリップフロップ回路FF1〜FF4のみを使用して、スキャンパステストを実行する方法について説明する。
フリップフロップ回路FF1〜FF4において、Dはデータ入力端子、CLKはクロック入力端子、SINはスキャンデータを入力するためのスキャンデータ入力端子、Qはデータ出力端子であり、通常モードとスキャンモードとを切り替えるScanmode信号が入力されるとデータ入力端子Dとスキャンデータ入力端子SINとを選択できる図示せぬセレクタを有する。Scanmode信号、クロック信号は、それぞれScanmode端子33、CLK端子32から全てのフリップフロップ回路FF1〜FF4に入力される。
フリップフロップ回路FF1のデータ入力端子Dには、2つの信号S1及びS2を入力とするANDゲート21の出力が接続され、スキャンデータ入力端子SINには、フリップフロップ回路FF3のデータ出力端子Qと接続される。フリップフロップ回路FF2のデータ入力端子Dは、フリップフロップ回路FF1のデータ出力端子Qからの信号(ノードh01)とフリップフロップ回路FF4のデータ出力端子Qからの信号(ノードh02)とを入力とするANDゲート22の出力と接続される。また、フリップフロップ回路FF1のデータ出力端子Qからの信号(ノードh01)は、フリップフロップ回路FF2のスキャンデータ入力端子SINに入力される。
フリップフロップ回路FF3のスキャンデータ入力端子SINには、Scanin端子31を介してスキャンデータが入力され、また、信号3がインバータ23を介してデータ入力端子Dに入力されるように構成されている。そして、フリップフロップ回路FF3のデータ出力端子Qからのデータ出力は、フリップフロップ回路FF1のデータ出力端子Qからの信号(ノードh01)と共にNANDゲート24の入力とされ、その出力がフリップフロップ回路FF4のデータ入力端子Dに入力される。フリップフロップ回路FF4のスキャンデータ入力端子SINには、フリップフロップ回路FF2のデータ出力端子Qからのデータが入力され、フリップフロップ回路FF4のデータ出力端子Qがスキャンデータ出力を出力するScanout端子34に接続される。
このようなスキャンパスとした場合において、例えばANDゲート22の出力ノードN1の0故障検出を行うには、FF1及びFF3に値を設定し、出力ノードN1の値をFF2から読み出せばよい。これは、全てのFFがシフトレジスタ構造であり、シフトすることで各FFに値をダイレクトに設定し読み出すことが可能になるためである。以下、スキャンパステストの動作について説明する。図3は、スキャンパステスト信号を示すタイミングチャートである。
まず、NANDゲート22の入力ノードh01、h02を1にする。この場合、FF1及びFF4の出力を1に設定するため、Scanmode端子33から入力するScanmode信号を1に設定してスキャンモードとする(T1)。
次に、Scanin端子31から1xx1という値を4クロックで設定する(T2〜T5)。このとき、NANDゲート22の出力ノードN1の状態を、FF2及びFF4の出力データがそれぞれインバータ25、26により反転された出力信号O1、O2として観測すると共に、Scanmode端子33の出力を観測する。
次に、Scanmode信号を0に設定し、通常モードとする。そして、通常モードでANDゲート22の出力ノードN1の値をFF2のデータ入力端子Dから取り込む(T6)。この場合においても、出力信号O1、O2、及びScanmode端子33の出力を観測する。
その後、Scanmode信号を再び1にしてスキャンモードとし、クロックを2回動作させてFF1、FF2のデータをシフトさせ(T7〜T9)、そして、Scanout端子34から出力されるScanout信号を観測する(T10)。
このようにして、通常、各集積回路内にてスキャンパステストを実行するが、その際、使用する図3に示すようなスキャンパステスト信号を各集積回路の被テスト回路のスキャン制御回路に供給する必要がある。
本実施の形態においては、テスト対象となる内部セルに対するスキャンパステスト信号を多重化して入力し、分離多重回路5にて分離して各被テスト回路のそれぞれに並列して出力することにより、図9に示すような多数のテスト用外部端子を不要とすると共に図12に示したようなオーバーヘッド期間をなくすものである。
次に、分離多重回路5について更に詳細に説明する。図4は、分離多重回路5に入出力される信号を説明するための図、図5は、分離多重回路5を示す回路図である。
図4に示すように、分離多重回路5は、テスト用外部端子8Aを介して外部の図示せぬテスト装置(テスタ)と信号S0のやり取りをし、集積回路IC1のスキャン制御回路3と信号S1のやり取りをし、集積回路IC2に接続されたテスト用内部端子7B、7Cを介してスキャン制御回路13と信号S2のやり取りをする。
信号S0は、外部から入力される、内部セル2及び内部セル12のスキャンパステスト信号のうちScanmode信号が多重化されたScanmode信号c1−2、SCANCLK信号が多重化されたSCANCLK信号a1−2、及びScanin信号が多重化されたScanin信号b1−2と、集積回路IC1及び集積回路IC1からのScanout信号dd−1、Scanout信号dd−2を多重化した出力信号であるScanout信号d1−2である。
また、信号S1は、集積回路IC1のスキャン制御回路3に入力するためのScanmode信号cc−1、SCANCLK信号a1−2、Scanin信号bb−1と、スキャン制御回路3から入力されるScanout信号dd−1である。また、信号S2は、集積回路IC2のスキャン制御回路13に入力するためのScanmode信号cc−2、SCANCLK信号aa−2、Scanin信号bb−2と、スキャン制御回路3から入力されるScanout信号dd−2である。
分離多重回路5は、図5に示すように、Scanin信号b1−2、Scanmode信号c1−2、SCANCLK信号a1−2、及びパルス発生回路6からの標準パルス信号CKL12が入力される入力端子51〜54を有する。
また、これらの各入力信号Scanin信号b1−2、Scanmode信号c1−2、SCANCLK信号a1−2は、この分離多重回路5にて分離され集積回路IC1及び集積回路IC2のスキャン制御回路3、13に並列入力するために、Scanin信号bb−1、bb−2を出力する出力端子511、512と、Scanmode信号cc−1、cc−2を出力する出力端子521、522と、SCANCLK信号a1−2、aa−2を出力する出力端子531、532とを有する。
この分離多重回路5は、更に、標準パルス信号CKL12のHの期間中のScanin信号b1−2をラッチしてScanin信号bb−1として出力するハイレベルラッチ61、及び標準パルス信号CKL12のLの期間中のScanin信号b1−2をラッチしてScanin信号bb−2として出力するロウレベルラッチ62と、標準パルス信号CKL12のHの期間中のScanmode信号c1−2をラッチしてScanmod信号cc−1として出力するハイレベルラッチ63、及び標準パルス信号CKL12のLの期間中のScanmode信号c1−2をラッチしてScanmode信号cc−2として出力するロウレベルラッチ64とを有する。また、Scanclock信号a1−2を、ScanCLK信号aa−2に変換するためのインバータ65を有する。なお、入力端子53から入力されたScanclock信号a1−2は、集積回路IC1のScanmode信号a1−2として出力端子531から出力される。
更に、スキャン制御回路3からのScanout信号dd−1が入力される入力端子551と、スキャン制御回路13からのScanout信号dd−2が入力される入力端子552と、これらの排他的論理和を求めるEx-OR回路66と、その出力であるScanout信号d1−2を出力する出力端子55とを有する。
図6は、図5に示す分離多重回路に入力される信号、分離多重回路より変換され出力される信号のタイミングチャートである。図6に示すように、ScanCLK信号a1−2(図6A)は、インバータ65により反転されScanCLK信号aa−2(図6E)となる。また、Scanin信号b1−2(図6B)は、CLK12(図6D)と共にハイレベルラッチ61に入力されてScanin信号bb−1(図6F)に変換される。また、Scanin信号b1−2(図6B)は、CLK12(図6D)と共にロウレベルラッチ62に入力されScanin信号bb−2(図6I)に変換される。
また、Scanmode信号c1−2(図6C)は、CLK12(図6D)と共にそれぞれハイレベルラッチ63、ロウレベルラッチ64に入力され、それぞれScanmode信号cc−1(図6G)、Scanmode信号cc−2(図6J)に変換される。そして、Scanmode信号dd−1(図6H)、Scanmode信号dd−2(図6K)がEx-OR回路66に入力され、Scanmode信号d1−2(図6L)に変換される。
ここで、上述した図9、図10に示す従来例1においては、2つの集積回路IC11、集積回路IC12のスキャンパステストを行う際に、一方の集積回路のスキャン制御回路には、scanin信号として「1001000」が入力され、他方の集積回路のスキャン制御回路には、scanin信号として「0110010」のパルス波形が入力されている。
本実施の形態において、上記図10に示す従来例1と同様なテストを行う場合、Scanin信号のクロックの周期を図10のscanin信号のクロック周期と同一とし、その1周期の前半部分を図10(B)のScanin信号b、後半部分を図10(E)Scanin信号eの値に多重化したパルス波形を外部入力信号であるscanin信号b1−2(図6B)として使用する。
ハイレベルラッチ61は基準パルスCLK12のH(ハイ)の期間中ハイレベルラッチデータ入力Dに接続されたscanin信号b1−2を取り込み、CLK12がL(ロウ)の期間中のデータを保持する。これによりハイレベルラッチ62のQ出力はScanin信号bb−1(図6F)となる。
この図6Fに示すScanin信号bb−1は、上述の図10に示す従来例1のscanin信号b(図10B)と同じパルスである。また、同時にscanin信号b1−2(図6B)は、ロウレベルラッチ62により基準パルスCLK12のLの期間中、入力Dから取り込まれ、ロウレベルラッチ62は、CLK12がHの期間中のデータを保持する。これによりロウレベルラッチ62出力はScanin信号bb−2(図6I)となる。これは図10に示す従来例1のscanin信号b(図10E)から半周期遅れたパルスとなっている。
また、ScanCLK信号a1−2として、図10のScanCLK信号a(図10A)と同じパルスを入力すると、インバータ65を通過したScanCLK信号aa−2はScanCLK信号a1−2の反転信号となるが、これはScanCLK信号a1−2から半周期遅れたパルスである。すなわち、ScanCLK信号aa−2とScanin信号bb−2の関係は、図10に示すScanCLK信号aとscanin端子信号eと同一である。また、Scanmode信号cc−1、Scanmode信号cc−2もScanin信号b1−2と同様に変換され、同様の関係となるよう変換される。
集積回路IC1、集積回路IC2からのスキャンパス出力scanout信号dd−1、dd−2はEx−OR回路66により、その排他的論理和が出力される。すなわち、scanout信号dd−1、dd−2がいずれも同一レベルの場合は、L(ロウ)となり、互いに異なるレベルである場合は、H(ハイ)となる信号が、scanout信号dd−1、dd−2が多重化された信号(Scanout信号d1−2)としてパッケージ外部端子8aから出力される。
以上のようにして、分離多重回路5により、シリアル信号として入力される外部入力信号を2つの内部セルに対するパラレル信号としてスキャンパステスト信号に分離して出力すると共に、2つの内部セルからのscanout信号を多重化して1つのscanout信号d1−2として出力することにより、分離多重回路5のみがテスト用のパッケージ外部端子と接続されるのみでよく、従ってテスト用の外部端子の数を最小限とすることができる。更に、分離多重回路5にて、2種類のスキャンパステスト信号に変換して各スキャン制御回路3、13に並列出力することによりほぼ同時にスキャンパステストを実行することができる。
次に、本実施の形態の変形例について説明する。本変形例は、図5に示した分離多重回路5とは異なる構成の分離多重回路75を備えるマルチチップモジュールである。なお、マルチチップモジュールの構成としては、分離多重回路の構成以外は、図1と同様とし、ここでは、分離多重回路75のみ説明する。図7は、本変形例における分離多重回路75を示す回路図である。なお、図7に示す本変形例において、図5に示す分離多重回路5と同一の構成要素には同一の符号を付してその詳細な説明は省略する。
図7に示すように、本変形例における分離多重回路75は、図5に示す分離多重回路5におけるハイレベルラッチ61、63をハイエッジフリップフロップ71、73に置き換えたものとなり、ロウレベルラッチ62、63をロウエッジフリップフロップ72、73に置き換えたものとなっている。その他の構成は、図5に示す分離多重回路5と同様である。
上述と同様、図10に示す従来の回路と同様なテストを行う場合は、分離多重回路75に入力される信号及び出力される信号のタイミングチャートは図8のようになる。すなわち、本変形例においても、図5に示す場合と同様、ScanCLK信号a1−2が集積回路IC1のScanCLK信号として使用され、これをインバータ65により反転した信号、すなわち、ScanCLK信号a1−2が半周期遅れた信号が集積回路IC2のScanCLK信号aa−2として使用される。
そして、図8B及び図8Cに示すタイミングでそれぞれScanin信号b1−2、及びScanmode信号c1−2のパルス波形を与える。すると、ハイエッジフリップフロップ71は基準パルスCLK12(図8D)の立ち上がりエッジでデータ入力Dに入力されるscanin信号b1−2を取り込み、CLK12の次の立ち上がり期間までデータを保持する。これによりハイエッジフリップフロップ71のQ出力はScanin信号bb−1(図8F)となる。また、scanin信号b1−2はロウエッジフリップフロップ72により基準パルスCLK12の立下りエッジでD入力scanin信号b1−2を取り込みCLK12の次の立下りまでデータを保持する。これによりロウエッジフリップフロップ72の出力はScanin信号bb−2(図8I)となる。
同様に、Scanmode信号c1−2(図8C)は、それぞれハイエッジフリップフロップ73及びロウエッジフリップフロップ74を介してScanmode信号cc−1(図8G)、Scanmode信号cc−2(図8J)となり、いずれの入力信号も集積回路IC1に入力される入力信号と集積回路IC2に入力される入力信号とに分離される。
以上のように構成された本実施の形態においては、マルチチップパッケージにおいて、搭載される集積回路のうち一の集積回路IC1のみをパッケージ1のテスト用外部端子8Aと接続し、スキャンパステストを行うためのテスト信号を、他の集積回路IC2のスキャンパステストを行うためのテスト信号と多重化して入力する。そして、これを分離多重回路5又は分離多重回路75にて各集積回路IC1、集積回路IC2のテスト信号に変換し、変換したテスト信号を各スキャン制御回路3、13に並列出力する。集積回路IC2用のテスト信号は、集積回路IC1と集積回路IC2との間を接続する内部端子を介して送られるため、テスト信号を入力するために、パッケージの外部端子と接続する必要があるのは集積回路IC1のみとなり、例えば上述の図9に示すパッケージと比較すると、集積回路IC2にテスト信号を入力するためのテスト用外部端子を不要とすることができる。
このように、本実施の形態においては、1組のテスト用外部端子のみとすることができ、テスト端子として使用するパッケージ外部端子を最小限におさえることができると共に、テスト用のパッケージ外部端子が最小限のため、実装後のスキャンパステストも容易となる。
また、例えば図11に示した従来の回路と比較して集積回路IC2においては、スキャンパステストのオーバーヘッドが大きくなってしまうが、本実施の形態におけるマルチチップモジュールでは、多重化したテスト信号を分離して各テスト制御回路に並列入力することにより、オーバーヘッド期間を少なくし、マルチチップの各チップ、モジュールを個別に略同時スキャンパステストすることが可能である。
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、上述の分離多重回路は、一の外部入力信号を2種類のスキャンパステスト信号に変換するものとして説明したが、3以上のスキャンパステスト信号に変換するものであってもよい。また、分離多重回路は一の回路として説明したが、多重化された信号を分離する分離回路と、各集積回路からのScanout信号を多重かする多重化回路とを別々に設けてもよい。更に、多数の集積回路を搭載してなるマルチチップパッケージの場合、搭載される集積回路をいくつかのブロックに分け、各ブロック毎に分離多重回路を設けて各集積回路毎のテスト信号に変換するようにしてもよい。
1 マルチチップパッケージ 2,12 内部セル 3,13 スキャン制御回路
4,14 シフトレジスタ 5,75 離多重化回路 6 パルス発生回路 7A,7B,7C 内部端子 8A テスト用外部端子 51〜55 入力端子 55 出力端子 61,63 ハイレベルラッチ 62,64 ハイレベルラッチ 65 インバータ 71,73 ハイエッジフリップフロップ 72,74 ロウエッジフリップフロップ
4,14 シフトレジスタ 5,75 離多重化回路 6 パルス発生回路 7A,7B,7C 内部端子 8A テスト用外部端子 51〜55 入力端子 55 出力端子 61,63 ハイレベルラッチ 62,64 ハイレベルラッチ 65 インバータ 71,73 ハイエッジフリップフロップ 72,74 ロウエッジフリップフロップ
Claims (6)
- 複数の集積回路を搭載した半導体装置において、
外部端子と、
テスト対象となる2以上の集積回路と、
前記外部端子から外部入力信号を受け取り、該外部入力信号を前記2以上の集積回路に対する集積回路毎のテスト信号に変換し、該変換したテスト信号を該2以上の集積回路のそれぞれに出力する信号変換回路とを有する
ことを特徴とする半導体装置。 - 前記信号変換回路は、各集積回路からテスト結果を示す信号を受け取り一の信号に変換して出力する
ことを特徴とする請求項1記載の半導体装置。 - 第1及び第2の集積回路をテストするためのそれぞれ第1及び第2のテスト信号を制御するそれぞれ第1及び第2のテスト信号制御回路を有し、
前記信号変換回路は、前記外部入力信号を前記第1及び第2のテスト信号に変換しそれぞれ前記第1及び第2のテスト信号制御回路に出力する
ことを特徴とする請求項1記載の半導体装置。 - 前記外部入力信号は、第1の集積回路及び第2の集積回路をテストするためのそれぞれ第1及び第2のテスト信号が多重化されたものであって、
前記信号変換回路は、前記外部入力信号を前記第1及び第2のテスト信号に分離する分離手段と、各集積回路からのテスト結果を示す信号を多重化する多重化手段とを有する
ことを特徴とする請求項2又は3記載の半導体装置。 - 複数の集積回路を搭載してなる半導体装置のテスト方法において、
外部端子を介して外部入力信号を受け取り、該外部入力信号をテスト対象となる2以上の集積回路に対する集積回路毎のテスト信号に変換し、該変換したテスト信号を該2以上の集積回路のそれぞれに出力し、各集積回路からテスト結果を示す信号を受け取り一の信号に変換して出力する
ことを特徴とする半導体装置のテスト方法。 - 前記外部入力信号は、第1の集積回路及び第2の集積回路をテストするためのそれぞれ第1及び第2のテスト信号が多重化されたものであって、
前記信号変換工程は、前記外部入力信号を前記第1及び第2のテスト信号に分離する分離工程と、各集積回路からのテスト結果を示す信号を多重化する多重化工程とを有する
ことを特徴とする請求項5記載の半導体装置のテスト方法。
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2005
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