JP2002202348A - 論理集積回路のテスト回路およびその方法 - Google Patents
論理集積回路のテスト回路およびその方法Info
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
(57)【要約】
【課題】 入出力端子それぞれのＡＣ特性を最短時間で
測定することができる。 【解決手段】 入力端子側にある最前段から出力端子
側にある最後段までの各フリップフロップ群内のスキャ
ンパスは、最先頭ＦＦ１１ｘから最後尾ＦＦ１ｍｘまで
を順次シリアル接続している。スキャンパスは、スキャ
ン専用入力端子ＳＩＮを最後段の先頭ＦＦ１１ｎの入力
端子に接続し、各フリップフロップ群では、最後段に次
いで入力端子側の第２段から最後段の前段までを順次シ
リアル接続する。更に最後段の前段のフリップフロップ
群にある最後のＦＦ１ｍ（ｎ−１）（図示されず）は最
前段フリップフロップ群とシリアル接続され、最前段フ
リップフロップ群に含まれる最後尾のＦＦ１ｍ１の出力
端子Ｑがスキャン専用出力端子ＳＯＴと接続している。
測定することができる。 【解決手段】 入力端子側にある最前段から出力端子
側にある最後段までの各フリップフロップ群内のスキャ
ンパスは、最先頭ＦＦ１１ｘから最後尾ＦＦ１ｍｘまで
を順次シリアル接続している。スキャンパスは、スキャ
ン専用入力端子ＳＩＮを最後段の先頭ＦＦ１１ｎの入力
端子に接続し、各フリップフロップ群では、最後段に次
いで入力端子側の第２段から最後段の前段までを順次シ
リアル接続する。更に最後段の前段のフリップフロップ
群にある最後のＦＦ１ｍ（ｎ−１）（図示されず）は最
前段フリップフロップ群とシリアル接続され、最前段フ
リップフロップ群に含まれる最後尾のＦＦ１ｍ１の出力
端子Ｑがスキャン専用出力端子ＳＯＴと接続している。
Description
【０００１】
【発明の属する技術分野】本発明は、対象とする複数の
論理回路それぞれに対してスキャン型フリップフロップ
を設け入力端子側から出力端子側にシリアル接続したス
キャンパスを用いる、いわゆるスキャンパス手法で交流
（ＡＣ）特性を測定する論理集積回路のテスト回路およ
びその方法に関し、特に、複数の入出力端子の交流特性
（以後、ＡＣ特性と呼称する）を測定する際のテストタ
イムの削減を図ることができる論理集積回路のテスト回
路およびその方法に関する。
論理回路それぞれに対してスキャン型フリップフロップ
を設け入力端子側から出力端子側にシリアル接続したス
キャンパスを用いる、いわゆるスキャンパス手法で交流
（ＡＣ）特性を測定する論理集積回路のテスト回路およ
びその方法に関し、特に、複数の入出力端子の交流特性
（以後、ＡＣ特性と呼称する）を測定する際のテストタ
イムの削減を図ることができる論理集積回路のテスト回
路およびその方法に関する。
【０００２】
【従来の技術】スキャンパス手法とは、大規模化の一途
を辿る集積回路のテストパタン生成プロセスを容易化す
るためのテスト容易化設計（ＤＦＴ）手法の一つで、集
積回路中のフリップ・フロップをスキャンのためのスキ
ャン型フリップフロップに置き換えて制御・観測可能に
するものである。スキャンパス手法を用いることによっ
て順序回路を組合せ回路として扱えるようになるため、
ＡＴＰＧ（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅ
ｒｎ Ｇｅｎａｒａｔｏｒ）をスキャンパス手法と組み
合わせて使用することにより、従来人手で作成していた
テストパタンを自動で作成でき、大幅なテストパタン作
成期間の短縮が可能となる。
を辿る集積回路のテストパタン生成プロセスを容易化す
るためのテスト容易化設計（ＤＦＴ）手法の一つで、集
積回路中のフリップ・フロップをスキャンのためのスキ
ャン型フリップフロップに置き換えて制御・観測可能に
するものである。スキャンパス手法を用いることによっ
て順序回路を組合せ回路として扱えるようになるため、
ＡＴＰＧ（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅ
ｒｎ Ｇｅｎａｒａｔｏｒ）をスキャンパス手法と組み
合わせて使用することにより、従来人手で作成していた
テストパタンを自動で作成でき、大幅なテストパタン作
成期間の短縮が可能となる。
【０００３】ＡＴＰＧでは、例えば、任意のフリップフ
ロップ間などのように、所望の状態にデータ値を設定し
たい箇所のみを対象としたテストパタンを作成すること
が可能である。これを利用して外部端子とフリップフロ
ップ間とを対象としたテストパタンを作成し、ＬＳＩ
（大規模集積回路）テスタ上で集積回路の出力波形の遷
移時間、セットアップ時間、ホールド時間などのＡＣ特
性を測定している。
ロップ間などのように、所望の状態にデータ値を設定し
たい箇所のみを対象としたテストパタンを作成すること
が可能である。これを利用して外部端子とフリップフロ
ップ間とを対象としたテストパタンを作成し、ＬＳＩ
（大規模集積回路）テスタ上で集積回路の出力波形の遷
移時間、セットアップ時間、ホールド時間などのＡＣ特
性を測定している。
【０００４】スキャンパス手法の発達によって、スキャ
ンパスを使用してＡＣ特性測定用のテストパタンを生成
することが可能となった。これによって、従来の機能検
証用パタンでのＡＣ特性測定方法と比較するとテストパ
タン数は短くなり、テストタイムを短縮することができ
た。しかし、デバイスのコスト低減のためには更なるテ
ストタイム短縮が要求されているのが現状である。
ンパスを使用してＡＣ特性測定用のテストパタンを生成
することが可能となった。これによって、従来の機能検
証用パタンでのＡＣ特性測定方法と比較するとテストパ
タン数は短くなり、テストタイムを短縮することができ
た。しかし、デバイスのコスト低減のためには更なるテ
ストタイム短縮が要求されているのが現状である。
【０００５】スキャンパスを使用したテストパタンの場
合、テストパタンの大部分は、シフトレジスタ構成であ
るスキャンパス上を信号が順次移行している状態であ
る。これは通常モードでデータ捕捉した値を、スキャン
シフトモードでスキャンパス上を順次移行させて外部出
力端子へ伝搬させるためであるが、大規模な集積回路で
はスキャンパスが長いためにこのスキャンシフト状態が
長くなり、テストパタン数増およびテストタイム増を招
くこととなる。
合、テストパタンの大部分は、シフトレジスタ構成であ
るスキャンパス上を信号が順次移行している状態であ
る。これは通常モードでデータ捕捉した値を、スキャン
シフトモードでスキャンパス上を順次移行させて外部出
力端子へ伝搬させるためであるが、大規模な集積回路で
はスキャンパスが長いためにこのスキャンシフト状態が
長くなり、テストパタン数増およびテストタイム増を招
くこととなる。
【０００６】例えば、図４に示されるように、最前段と
なる入力端子側のｍ個のフリップフロップ（以後、ＦＦ
と略称する）４１１、４２１、〜４ｍ１から最後段とな
る出力端子側のｍ個のＦＦ４１ｎ、４２ｎ、〜４ｍｎま
でｎ段のフリップフロップが設けられている。
なる入力端子側のｍ個のフリップフロップ（以後、ＦＦ
と略称する）４１１、４２１、〜４ｍ１から最後段とな
る出力端子側のｍ個のＦＦ４１ｎ、４２ｎ、〜４ｍｎま
でｎ段のフリップフロップが設けられている。
【０００７】従来の論理集積回路のテスト回路では、図
４で示されるように、スキャンパスは、スキャン専用の
入力端子ＳＩＮを最前段に位置するフリップフロップ群
における先頭フリップフロップのＦＦ４１１の入力端子
に接続し、以降、後尾のＦＦ４ｍ１までのフリップフロ
ップをシリアル接続している。次いで、スキャンパス
は、次の段に位置するフリップフロップ群におけるＦＦ
４１２からＦＦ４ｍ２までをシリアル接続し、順次、各
段のフリップフロップをシリアル接続して最後段の最後
尾に位置するＦＦ４ｍｎの出力端子Ｑをスキャン専用の
出力端子ＳＯＴに接続して形成される。
４で示されるように、スキャンパスは、スキャン専用の
入力端子ＳＩＮを最前段に位置するフリップフロップ群
における先頭フリップフロップのＦＦ４１１の入力端子
に接続し、以降、後尾のＦＦ４ｍ１までのフリップフロ
ップをシリアル接続している。次いで、スキャンパス
は、次の段に位置するフリップフロップ群におけるＦＦ
４１２からＦＦ４ｍ２までをシリアル接続し、順次、各
段のフリップフロップをシリアル接続して最後段の最後
尾に位置するＦＦ４ｍｎの出力端子Ｑをスキャン専用の
出力端子ＳＯＴに接続して形成される。
【０００８】この状態のスキャンパスを例として入力端
子のＡＣ特性測定用パタンを生成する場合を考える。フ
リップフロップに取り込まれた信号をスキャンパス上で
順次移行させてスキャン専用出力端子ＳＯＴに伝搬させ
るので、スキャンパス上で最前段、最先頭にあるＦＦ４
１１が入力端子ＩＮ１からの信号を取り込む場合、スキ
ャンパス上に、例えば（ｍ×ｎ＝）５０，０００個のフ
リップフロップがあるとすると、入力端子から取り込ん
だ信号をスキャン専用の出力端子ＳＯＴまで伝搬させる
には５０，０００回のスキャンシフトを行わなければな
らない。
子のＡＣ特性測定用パタンを生成する場合を考える。フ
リップフロップに取り込まれた信号をスキャンパス上で
順次移行させてスキャン専用出力端子ＳＯＴに伝搬させ
るので、スキャンパス上で最前段、最先頭にあるＦＦ４
１１が入力端子ＩＮ１からの信号を取り込む場合、スキ
ャンパス上に、例えば（ｍ×ｎ＝）５０，０００個のフ
リップフロップがあるとすると、入力端子から取り込ん
だ信号をスキャン専用の出力端子ＳＯＴまで伝搬させる
には５０，０００回のスキャンシフトを行わなければな
らない。
【０００９】他方、出力端子ＯＴ１〜ＯＴｍのＡＣ特性
測定用パタンを生成する場合には、スキャン専用の出力
端子ＳＯＴに信号を送り出すため、上述同様、スキャン
パス上で最後段、最後尾にあるＦＦ４ｍｎまで５０，０
００個のフリップフロップがあるので、５０，０００回
のスキャンシフトが必要となる。
測定用パタンを生成する場合には、スキャン専用の出力
端子ＳＯＴに信号を送り出すため、上述同様、スキャン
パス上で最後段、最後尾にあるＦＦ４ｍｎまで５０，０
００個のフリップフロップがあるので、５０，０００回
のスキャンシフトが必要となる。
【００１０】フリップフロップのスキャンパス上での接
続順番は、スキャンパス構築ツールによって図４に示さ
れるようなフリップフロップのインスタンス名の順に接
続されるのが一般的である。このため、前述のように場
合によっては多くのスキャンシフトが必要となり、テス
トパタン数増およびテスト時間増を招いてしまうという
問題点が生じる。
続順番は、スキャンパス構築ツールによって図４に示さ
れるようなフリップフロップのインスタンス名の順に接
続されるのが一般的である。このため、前述のように場
合によっては多くのスキャンシフトが必要となり、テス
トパタン数増およびテスト時間増を招いてしまうという
問題点が生じる。
【００１１】このようなに、大規模集積回路において、
テストパタンの発生にかかる時間が増大し、またボード
レベルでのテスト時間が増大するという問題点を解決す
ることを目的とするして、例えば、特許第３０９２０４
号公報に開示された集積回路およびそのテスト方法があ
る。
テストパタンの発生にかかる時間が増大し、またボード
レベルでのテスト時間が増大するという問題点を解決す
ることを目的とするして、例えば、特許第３０９２０４
号公報に開示された集積回路およびそのテスト方法があ
る。
【００１２】この回路によれば、図５に示されるよう
に、スキャンパスがスキャン専用の入力端子ＳＩＮを最
前段に位置する先頭フリップフロップのＦＦ５１１の入
力端子に接続し、以降、後尾のＦＦ５ｍ１までのフリッ
プフロップをシリアル接続することは図４を参照した説
明と同一である。しかし、最前段、最後尾のＦＦ５ｍ１
の出力端子は、最後段、最先頭に位置するＦＦ５１ｎの
入力端子に接続し、以降最後段、最後尾に位置するＦＦ
５ｍｎの出力端子がセレクタ５０１の一方の入力端子に
接続する。
に、スキャンパスがスキャン専用の入力端子ＳＩＮを最
前段に位置する先頭フリップフロップのＦＦ５１１の入
力端子に接続し、以降、後尾のＦＦ５ｍ１までのフリッ
プフロップをシリアル接続することは図４を参照した説
明と同一である。しかし、最前段、最後尾のＦＦ５ｍ１
の出力端子は、最後段、最先頭に位置するＦＦ５１ｎの
入力端子に接続し、以降最後段、最後尾に位置するＦＦ
５ｍｎの出力端子がセレクタ５０１の一方の入力端子に
接続する。
【００１３】内部のフリップフロップは、最後段の最後
尾に位置するＦＦ５ｍｎの出力端子Ｑから順次シリアル
接続されてセレクタ５０１の他方の入力端子に接続され
る。図４にはないセレクタ５０１は、入出力端子に対応
するフリップフロップのみにより形成されるスキャンパ
スと集積回路内部のフリップフロップ全てにより形成さ
れるスキャンパスとのいずれかを選択して、スキャン専
用の出力端子ＳＯＴに接続している。従って、入出力端
子それぞれのテスト時間は、入出力端子に対応するフリ
ップフロップのみにより形成されるスキャンパスのスキ
ャンシフト数のみに限定される。
尾に位置するＦＦ５ｍｎの出力端子Ｑから順次シリアル
接続されてセレクタ５０１の他方の入力端子に接続され
る。図４にはないセレクタ５０１は、入出力端子に対応
するフリップフロップのみにより形成されるスキャンパ
スと集積回路内部のフリップフロップ全てにより形成さ
れるスキャンパスとのいずれかを選択して、スキャン専
用の出力端子ＳＯＴに接続している。従って、入出力端
子それぞれのテスト時間は、入出力端子に対応するフリ
ップフロップのみにより形成されるスキャンパスのスキ
ャンシフト数のみに限定される。
【００１４】
【発明が解決しようとする課題】上述した特許公報によ
り開示された従来の論理集積回路のテスト回路では、な
お、テストタイムの削減を図る余地があるという問題点
がある。
り開示された従来の論理集積回路のテスト回路では、な
お、テストタイムの削減を図る余地があるという問題点
がある。
【００１５】すなわち、入力端子ＩＮｘからテストパタ
ンを入力した場合、出力端子側のシリアル接続されたフ
リップフロップまでをスキャンシフトしなければスキャ
ン専用出力端子にデータが送出されないからである。
ンを入力した場合、出力端子側のシリアル接続されたフ
リップフロップまでをスキャンシフトしなければスキャ
ン専用出力端子にデータが送出されないからである。
【００１６】本発明の課題は、このような問題点を解決
し、入出力端子のＡＣ特性を測定する際のテストタイム
の更なる削減を図ることができる論理集積回路のテスト
回路およびその方法を提供することである。
し、入出力端子のＡＣ特性を測定する際のテストタイム
の更なる削減を図ることができる論理集積回路のテスト
回路およびその方法を提供することである。
【００１７】
【課題を解決するための手段】本発明による論理集積回
路のテスト回路は、対象とする複数の論理回路それぞれ
に対してスキャン型フリップフロップを設け入力端子側
から出力端子側にシリアル接続したスキャンパスを用い
て交流特性を測定する論理集積回路のテスト回路であっ
て、一つのスキャンパスは、スキャン専用入力端子を前
記出力端子側に配置される最後段フリップフロップ群に
おける最先頭フリップフロップの入力端子に接続するこ
とを特徴としている。また、別のスキャンパスは、スキ
ャン専用出力端子を前記入力端子側に配置される最前段
フリップフロップ群における最後尾フリップフロップの
出力端子に接続することを特徴としている。
路のテスト回路は、対象とする複数の論理回路それぞれ
に対してスキャン型フリップフロップを設け入力端子側
から出力端子側にシリアル接続したスキャンパスを用い
て交流特性を測定する論理集積回路のテスト回路であっ
て、一つのスキャンパスは、スキャン専用入力端子を前
記出力端子側に配置される最後段フリップフロップ群に
おける最先頭フリップフロップの入力端子に接続するこ
とを特徴としている。また、別のスキャンパスは、スキ
ャン専用出力端子を前記入力端子側に配置される最前段
フリップフロップ群における最後尾フリップフロップの
出力端子に接続することを特徴としている。
【００１８】更に、上記二つのスキャンパスを一つに形
成して備える構成であってもよい。この場合、前記スキ
ャンパスは、スキャン専用入力端子を前記出力端子側に
配置される最後段フリップフロップ群における最先頭フ
リップフロップの入力端子に接続し、前記最後段フリッ
プフロップ群における最後尾フリップフロップの出力端
子から内部のフリップフロップを順次接続して前記入力
端子側に配置される最前段フリップフロップ群における
最先頭フリップフロップの入力端子に接続し最後に前記
最前段フリップフロップ群における最後尾フリップフロ
ップの出力端子をスキャン専用出力端子に接続してい
る。
成して備える構成であってもよい。この場合、前記スキ
ャンパスは、スキャン専用入力端子を前記出力端子側に
配置される最後段フリップフロップ群における最先頭フ
リップフロップの入力端子に接続し、前記最後段フリッ
プフロップ群における最後尾フリップフロップの出力端
子から内部のフリップフロップを順次接続して前記入力
端子側に配置される最前段フリップフロップ群における
最先頭フリップフロップの入力端子に接続し最後に前記
最前段フリップフロップ群における最後尾フリップフロ
ップの出力端子をスキャン専用出力端子に接続してい
る。
【００１９】このような構成により、入力端子からの入
力データを入力端子側フリップフロップのみのスキャン
シフトによりスキャン専用の出力端子から取出すことが
できる一方、スキャン専用の入力端子から入力したテス
トデータを出力端子側フリップフロップのみのスキャン
シフトにより各出力端子から取出すことができる。
力データを入力端子側フリップフロップのみのスキャン
シフトによりスキャン専用の出力端子から取出すことが
できる一方、スキャン専用の入力端子から入力したテス
トデータを出力端子側フリップフロップのみのスキャン
シフトにより各出力端子から取出すことができる。
【００２０】また、本発明による論理集積回路のテスト
方法は、上記テスト回路におけるスキャンパスを用い、
クロック信号を入力すると共に複数の入力端子それぞれ
に所定のデータを入力して前記スキャン専用出力端子の
出力を得ることにより前記入力端子の交流特性を測定す
ること、およびクロック信号を入力すると共に前記スキ
ャン専用入力端子から所定のデータを入力して複数の出
力端子それぞれからの出力を得ることにより出力端子の
交流特性を測定することである。
方法は、上記テスト回路におけるスキャンパスを用い、
クロック信号を入力すると共に複数の入力端子それぞれ
に所定のデータを入力して前記スキャン専用出力端子の
出力を得ることにより前記入力端子の交流特性を測定す
ること、およびクロック信号を入力すると共に前記スキ
ャン専用入力端子から所定のデータを入力して複数の出
力端子それぞれからの出力を得ることにより出力端子の
交流特性を測定することである。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２２】図１は本発明の実施の一形態を示す機能ブ
ロック図である。図１に示された論理集積回路のテスト
回路１００では、入力端子ＩＮ１，ＩＮ２，〜ＩＮｉ，
ＩＮｊ、クロック入力端子ＣＬＫ、出力端子ＯＴ１，Ｏ
Ｔ２，〜ＯＴｍ、スキャン専用入力端子ＳＩＮ、スキャ
ン専用出力端子ＳＯＴ、およびスキャン専用イネーブル
端子ＳＥを有している。また、スキャン型フリップフロ
ップは、最前段のフリップフロップ群となる入力端子側
のｍ個のフリップフロップ（以後、ＦＦと略称する）１
１１、１２１、〜１ｍ１から最後段のフリップフロップ
群となる出力端子側のｍ個のＦＦ１１ｎ、１２ｎ、〜１
ｍｎまで、ｎ段のフリップフロップ群が設けられている
ものとする。
ロック図である。図１に示された論理集積回路のテスト
回路１００では、入力端子ＩＮ１，ＩＮ２，〜ＩＮｉ，
ＩＮｊ、クロック入力端子ＣＬＫ、出力端子ＯＴ１，Ｏ
Ｔ２，〜ＯＴｍ、スキャン専用入力端子ＳＩＮ、スキャ
ン専用出力端子ＳＯＴ、およびスキャン専用イネーブル
端子ＳＥを有している。また、スキャン型フリップフロ
ップは、最前段のフリップフロップ群となる入力端子側
のｍ個のフリップフロップ（以後、ＦＦと略称する）１
１１、１２１、〜１ｍ１から最後段のフリップフロップ
群となる出力端子側のｍ個のＦＦ１１ｎ、１２ｎ、〜１
ｍｎまで、ｎ段のフリップフロップ群が設けられている
ものとする。
【００２３】それぞれのスキャン型ＦＦは二つの入力端
子の一方にスキャンパス、他方に論理回路の出力それぞ
れを接続し、スキャン専用イネーブル端子ＳＥの制御に
より何れか一方を選択してＦＦに取り込む。ＦＦの出力
端子Ｑは、一方で後段のフリップフロップ群に接続する
論理回路と接続し、他方でスキャンパスを形成するリン
クで次に位置するＦＦの入力端子に接続している。
子の一方にスキャンパス、他方に論理回路の出力それぞ
れを接続し、スキャン専用イネーブル端子ＳＥの制御に
より何れか一方を選択してＦＦに取り込む。ＦＦの出力
端子Ｑは、一方で後段のフリップフロップ群に接続する
論理回路と接続し、他方でスキャンパスを形成するリン
クで次に位置するＦＦの入力端子に接続している。
【００２４】また、入力端子側のＦＦ１１１は論理回路
を介して入力端子ＩＮ１，ＩＮ２から入力されたデータ
を取り込み、ＦＦ１２１は入力端子ＩＮ２，ＩＮ３、ま
た更にＦＦ１ｍ１は入力端子ＩＮｉ，ＩＮｊ、それぞれ
から入力されたデータを取り込むものとする。出力側の
ＦＦ１１ｎは出力端子ＯＴ１、ＦＦ１２ｎは出力端子Ｏ
Ｔ２、またＦＦ１ｍｎは出力端子ＯＴｍ、それぞれへデ
ータを送出するものとする。
を介して入力端子ＩＮ１，ＩＮ２から入力されたデータ
を取り込み、ＦＦ１２１は入力端子ＩＮ２，ＩＮ３、ま
た更にＦＦ１ｍ１は入力端子ＩＮｉ，ＩＮｊ、それぞれ
から入力されたデータを取り込むものとする。出力側の
ＦＦ１１ｎは出力端子ＯＴ１、ＦＦ１２ｎは出力端子Ｏ
Ｔ２、またＦＦ１ｍｎは出力端子ＯＴｍ、それぞれへデ
ータを送出するものとする。
【００２５】最前段から最後段までの各フリップフロッ
プ群内のスキャンパスは、最先頭ＦＦ１１ｘから最後尾
ＦＦ１ｍｘまでを順次シリアル接続しているものとす
る。
プ群内のスキャンパスは、最先頭ＦＦ１１ｘから最後尾
ＦＦ１ｍｘまでを順次シリアル接続しているものとす
る。
【００２６】図１に示されるスキャンパスは、スキャン
専用入力端子ＳＩＮを出力端子側にある最後段の先頭Ｆ
Ｆ１１ｎの入力端子に接続し、各フリップフロップ群で
は、最後段に次いで入力端子側の第２段目から第（ｎ−
１）段目（図示省略）までを順次シリアル接続する。更
に、第（ｎ−１）段目のフリップフロップ群にある最後
尾のＦＦ１ｍ（ｎ−１）は入力端子側の最前段フリップ
フロップ群とシリアル接続され、最前段フリップフロッ
プ群に含まれる最後尾のＦＦ１ｍ１の出力端子Ｑがスキ
ャン専用出力端子ＳＯＴと接続している。
専用入力端子ＳＩＮを出力端子側にある最後段の先頭Ｆ
Ｆ１１ｎの入力端子に接続し、各フリップフロップ群で
は、最後段に次いで入力端子側の第２段目から第（ｎ−
１）段目（図示省略）までを順次シリアル接続する。更
に、第（ｎ−１）段目のフリップフロップ群にある最後
尾のＦＦ１ｍ（ｎ−１）は入力端子側の最前段フリップ
フロップ群とシリアル接続され、最前段フリップフロッ
プ群に含まれる最後尾のＦＦ１ｍ１の出力端子Ｑがスキ
ャン専用出力端子ＳＯＴと接続している。
【００２７】次に、図１におけるテスト方法について図
面を参照して説明する。
面を参照して説明する。
【００２８】まず、入力端子ＩＮ１が「０」から「１」
にデータの変化がある際のＡＣ特性を測定するテストパ
タンを生成する場合であり、入力端子ＩＮ２がデータ
「１」であるとする。従って、入力端子ＩＮ１，入力端
子ＩＮ２がデータ「０，１」および入力端子ＩＮ１，入
力端子ＩＮ２がデータ「１，１」それぞれの際にＦＦ１
１１にデータ「０，１」が取り込まれるものとする。
にデータの変化がある際のＡＣ特性を測定するテストパ
タンを生成する場合であり、入力端子ＩＮ２がデータ
「１」であるとする。従って、入力端子ＩＮ１，入力端
子ＩＮ２がデータ「０，１」および入力端子ＩＮ１，入
力端子ＩＮ２がデータ「１，１」それぞれの際にＦＦ１
１１にデータ「０，１」が取り込まれるものとする。
【００２９】従って、初めに、入力端子ＩＮ１，入力端
子ＩＮ２がデータ「０，１」を入力した際には、ＦＦ１
１１にはデータ「０」が取り込まれる。テスト回路１で
はＦＦ１１１〜１ｍ１のフリップフロップ群がスキャン
パス上の最後段に配置接続されているため、ＦＦ１１１
に取り込まれたデータ「０」は、以降のシフトレジスタ
構成のスキャンパス上をＦＦ１２１からＦＦ１ｍ１まで
順次移行させるだけでスキャン専用出力端子ＳＯＴから
送出され、観測される。
子ＩＮ２がデータ「０，１」を入力した際には、ＦＦ１
１１にはデータ「０」が取り込まれる。テスト回路１で
はＦＦ１１１〜１ｍ１のフリップフロップ群がスキャン
パス上の最後段に配置接続されているため、ＦＦ１１１
に取り込まれたデータ「０」は、以降のシフトレジスタ
構成のスキャンパス上をＦＦ１２１からＦＦ１ｍ１まで
順次移行させるだけでスキャン専用出力端子ＳＯＴから
送出され、観測される。
【００３０】次に、入力端子ＩＮ１，入力端子ＩＮ２が
データ「１，１」を入力し、同様にしてＦＦ１１１に取
り込まれたデータ「１」をスキャン専用出力端子ＳＯＴ
において観測することができる。
データ「１，１」を入力し、同様にしてＦＦ１１１に取
り込まれたデータ「１」をスキャン専用出力端子ＳＯＴ
において観測することができる。
【００３１】このようにして生成されたテストパタンに
より、ＬＳＩテスタ上で入力端子ＩＮ１が「０」から
「１」に変化するデータを入力する時間を前後に変化さ
せ、入力した値が正しくフリップフロップに取り込まれ
るか否かの結果に基づいてデータ信号とクロック信号と
の遅延時間の関係を判定し、これによって入力端子ＩＮ
１のＡＣ特性を把握することができる。
より、ＬＳＩテスタ上で入力端子ＩＮ１が「０」から
「１」に変化するデータを入力する時間を前後に変化さ
せ、入力した値が正しくフリップフロップに取り込まれ
るか否かの結果に基づいてデータ信号とクロック信号と
の遅延時間の関係を判定し、これによって入力端子ＩＮ
１のＡＣ特性を把握することができる。
【００３２】他方、出力端子ＯＴｍが「０」から「１」
にデータを変化する際のＡＣ特性を測定するテストパタ
ンを生成する場合には、ＦＦ１ｍｎに設定されるデータ
値が「０」から「１」に変化すればよいので、初めにス
キャン専用入力端子ＳＩＮからデータ「０」を入力す
る。この場合、ＦＦ１１ｎにはデータ「０」が取り込ま
れる。テスト回路１ではＦＦ１１ｎからＦＦ１ｍｎまで
がスキャンパス上に配置接続されているため、スキャン
専用入力端子ＳＩＮから入力されたデータ「０」はシリ
アルにシフトレジスタ構成されるスキャンパス上のＦＦ
１２ｎ〜ＦＦ１ｍｎと順次移行させるだけでＦＦ１ｍｎ
にデータ「０」を設定できる。こうしてＦＦ１ｍｎに設
定されたデータ「０」を出力端子ＯＴｍにて観測する。
にデータを変化する際のＡＣ特性を測定するテストパタ
ンを生成する場合には、ＦＦ１ｍｎに設定されるデータ
値が「０」から「１」に変化すればよいので、初めにス
キャン専用入力端子ＳＩＮからデータ「０」を入力す
る。この場合、ＦＦ１１ｎにはデータ「０」が取り込ま
れる。テスト回路１ではＦＦ１１ｎからＦＦ１ｍｎまで
がスキャンパス上に配置接続されているため、スキャン
専用入力端子ＳＩＮから入力されたデータ「０」はシリ
アルにシフトレジスタ構成されるスキャンパス上のＦＦ
１２ｎ〜ＦＦ１ｍｎと順次移行させるだけでＦＦ１ｍｎ
にデータ「０」を設定できる。こうしてＦＦ１ｍｎに設
定されたデータ「０」を出力端子ＯＴｍにて観測する。
【００３３】次にスキャン専用入力端子ＳＩＮからデー
タ「１」を入力し、同様にしてスキャンパス上を順次移
行させることにより、ＦＦ１１ｎに設定されたデータ
「１」を出力端子ＯＴｍで観測できる。このようにして
生成されたテストパタンにより出力端子ＯＴｍのＡＣ特
性を把握することができる。
タ「１」を入力し、同様にしてスキャンパス上を順次移
行させることにより、ＦＦ１１ｎに設定されたデータ
「１」を出力端子ＯＴｍで観測できる。このようにして
生成されたテストパタンにより出力端子ＯＴｍのＡＣ特
性を把握することができる。
【００３４】上記説明では、テスト回路内のＦＦを入力
端子側から出力端子側に対してｎ段のシリアル接続され
るフリップフロップ群を設け、各フリップフロップ群に
はｍ個のＦＦがシリアル接続されてスキャンパスを構成
するとしたが、各フリップフロップ群が有するＦＦの数
は限定されず、何個でもよい。また、フリップフロップ
群も、入力端子側および出力端子側それぞれに設ける以
外は限定されず、内部でシリアル接続されるＦＦについ
ては構成される論理回路およびその組合せに従って備え
られるものであり、本発明は上記説明により限定される
ものではない。
端子側から出力端子側に対してｎ段のシリアル接続され
るフリップフロップ群を設け、各フリップフロップ群に
はｍ個のＦＦがシリアル接続されてスキャンパスを構成
するとしたが、各フリップフロップ群が有するＦＦの数
は限定されず、何個でもよい。また、フリップフロップ
群も、入力端子側および出力端子側それぞれに設ける以
外は限定されず、内部でシリアル接続されるＦＦについ
ては構成される論理回路およびその組合せに従って備え
られるものであり、本発明は上記説明により限定される
ものではない。
【００３５】
【実施例】次に、上記図１とは異なる実施の形態につい
て図２を参照して説明する。
て図２を参照して説明する。
【００３６】図２に示されるテスト回路２００は、入出
力端子ＩＮｘ，ＯＴｘおよびフリップフロップＦＦ２ｍ
ｎの配置は上記図１と同様であり、その説明は省略す
る。上記図１と異なる点はスキャンパスの経路のみであ
る。
力端子ＩＮｘ，ＯＴｘおよびフリップフロップＦＦ２ｍ
ｎの配置は上記図１と同様であり、その説明は省略す
る。上記図１と異なる点はスキャンパスの経路のみであ
る。
【００３７】すなわち、図２に示されるスキャンパスで
は、スキャン専用入力端子ＳＩＮが入力端子側の第２段
目に配置されるフリップフロップ群の先頭ＦＦ２１２に
接続し、出力端子側で最後段の最後尾ＦＦ２ｍｎの出力
端子Ｑが入力端子側のフリップフロップ群の先頭ＦＦ２
１１に接続している。従って、図４において、入力端子
側である最前段のフリップフロップ群をスキャン専用出
力端子ＳＯＴに接続したスキャンパスが形成されている
点が相違している。
は、スキャン専用入力端子ＳＩＮが入力端子側の第２段
目に配置されるフリップフロップ群の先頭ＦＦ２１２に
接続し、出力端子側で最後段の最後尾ＦＦ２ｍｎの出力
端子Ｑが入力端子側のフリップフロップ群の先頭ＦＦ２
１１に接続している。従って、図４において、入力端子
側である最前段のフリップフロップ群をスキャン専用出
力端子ＳＯＴに接続したスキャンパスが形成されている
点が相違している。
【００３８】上記図１を参照して説明したと同様に、テ
スト回路２において、入力端子ＩＮ１のＡＣ特性を測定
するテストパタンを生成する場合、入力端子ＩＮ１・Ｉ
Ｎ２にデータ信号、またクロック入力端子ＣＬＫからク
ロック信号それぞれを入力し、ＦＦ２１１が入力端子Ｉ
Ｎ１・ＩＮ２から入力されたデータ信号を取り込む。こ
うしてＦＦ２１１に取り込まれたデータ信号は、スキャ
ンパス手法を用いることによって、以降に配置されるＦ
Ｆ２２１〜ＦＦ２ｍ１をシリアル接続するスキャンパス
上を順次移行させるだけでスキャン専用出力端子ＳＯＴ
から送出され、観測される。
スト回路２において、入力端子ＩＮ１のＡＣ特性を測定
するテストパタンを生成する場合、入力端子ＩＮ１・Ｉ
Ｎ２にデータ信号、またクロック入力端子ＣＬＫからク
ロック信号それぞれを入力し、ＦＦ２１１が入力端子Ｉ
Ｎ１・ＩＮ２から入力されたデータ信号を取り込む。こ
うしてＦＦ２１１に取り込まれたデータ信号は、スキャ
ンパス手法を用いることによって、以降に配置されるＦ
Ｆ２２１〜ＦＦ２ｍ１をシリアル接続するスキャンパス
上を順次移行させるだけでスキャン専用出力端子ＳＯＴ
から送出され、観測される。
【００３９】このようにして生成されたテストパタンに
より、ＬＳＩテスタ上で入力端子ＩＮ１からデータ信号
を入力する時間を前後に変化させ、入力したデータ信号
が正しくフリップフロップに取り込まれるか否かの結果
に基づいてデータ信号とクロック信号との遅延時間の関
係を判定し、これによって入力端子ＩＮ１のＡＣ特性を
把握するようにしている。
より、ＬＳＩテスタ上で入力端子ＩＮ１からデータ信号
を入力する時間を前後に変化させ、入力したデータ信号
が正しくフリップフロップに取り込まれるか否かの結果
に基づいてデータ信号とクロック信号との遅延時間の関
係を判定し、これによって入力端子ＩＮ１のＡＣ特性を
把握するようにしている。
【００４０】次に、上記図１および図２とは異なる実施
の形態について図３を参照して説明する。
の形態について図３を参照して説明する。
【００４１】図３に示されるテスト回路３００は、入出
力端子ＩＮｘ，ＯＴｘおよびフリップフロップＦＦ２ｍ
ｎの配置は上記図１と同様であり、その説明は省略す
る。上記図１と異なる点はスキャンパスの経路のみであ
る。
力端子ＩＮｘ，ＯＴｘおよびフリップフロップＦＦ２ｍ
ｎの配置は上記図１と同様であり、その説明は省略す
る。上記図１と異なる点はスキャンパスの経路のみであ
る。
【００４２】すなわち、図３に示されるスキャンパスで
は、スキャン専用出力端子ＳＯＴが出力端子側の直前第
２段目に配置されるフリップフロップ群の最後尾ＦＦ３
ｍ（ｎ−１）（図示省略）の出力端子Ｑに接続し、入力
端子側で最前段の最後尾ＦＦ３ｍ１の出力端子Ｑが次の
第２段目に配置されるフリップフロップ群の先頭ＦＦ３
１２の入力端子に接続している。従って、図４におい
て、出力端子側である最後段のフリップフロップ群をス
キャン専用入力端子ＳＩＮに接続したスキャンパスが形
成されている点が相違している。
は、スキャン専用出力端子ＳＯＴが出力端子側の直前第
２段目に配置されるフリップフロップ群の最後尾ＦＦ３
ｍ（ｎ−１）（図示省略）の出力端子Ｑに接続し、入力
端子側で最前段の最後尾ＦＦ３ｍ１の出力端子Ｑが次の
第２段目に配置されるフリップフロップ群の先頭ＦＦ３
１２の入力端子に接続している。従って、図４におい
て、出力端子側である最後段のフリップフロップ群をス
キャン専用入力端子ＳＩＮに接続したスキャンパスが形
成されている点が相違している。
【００４３】上記図１を参照して説明したと同様に、テ
スト回路３において、出力端子ＯＴｍがデータ変化する
際のＡＣ特性を測定するテストパタンを生成する場合に
は、ＦＦ３ｍｎに設定されるデータ値が変化すればよい
ので、初めにスキャン専用入力端子ＳＩＮからデータを
入力する。この場合、ＦＦ３１ｎにはデータが取り込ま
れる。テスト回路３ではＦＦ３１ｎからＦＦ３ｍｎまで
がスキャンパス上に配置接続されているため、スキャン
専用入力端子ＳＩＮから入力されたデータはシリアルに
シフトレジスタ構成されるスキャンパス上のＦＦ３２ｎ
〜ＦＦ３ｍｎと順次移行させるだけでＦＦ３ｍｎにデー
タを設定できる。こうしてＦＦ３ｍｎに設定されたデー
タを出力端子ＯＴｍにて観測している。
スト回路３において、出力端子ＯＴｍがデータ変化する
際のＡＣ特性を測定するテストパタンを生成する場合に
は、ＦＦ３ｍｎに設定されるデータ値が変化すればよい
ので、初めにスキャン専用入力端子ＳＩＮからデータを
入力する。この場合、ＦＦ３１ｎにはデータが取り込ま
れる。テスト回路３ではＦＦ３１ｎからＦＦ３ｍｎまで
がスキャンパス上に配置接続されているため、スキャン
専用入力端子ＳＩＮから入力されたデータはシリアルに
シフトレジスタ構成されるスキャンパス上のＦＦ３２ｎ
〜ＦＦ３ｍｎと順次移行させるだけでＦＦ３ｍｎにデー
タを設定できる。こうしてＦＦ３ｍｎに設定されたデー
タを出力端子ＯＴｍにて観測している。
【００４４】次にスキャン専用入力端子ＳＩＮから別の
データを入力し、同様にしてＦＦ３１ｎに設定されたデ
ータを出力端子ＯＴｍで観測できる。このようにして生
成されたテストパタンにより出力端子ＯＴｍのＡＣ特性
を把握することができる。
データを入力し、同様にしてＦＦ３１ｎに設定されたデ
ータを出力端子ＯＴｍで観測できる。このようにして生
成されたテストパタンにより出力端子ＯＴｍのＡＣ特性
を把握することができる。
【００４５】
【発明の効果】以上説明したように本発明によれば、入
力端子および出力端子それぞれのＡＣ特性を最短時間で
測定することができるという効果が得られる。
力端子および出力端子それぞれのＡＣ特性を最短時間で
測定することができるという効果が得られる。
【００４６】その理由は、入力端子を入力端子側のフリ
ップフロップ群のみのスキャンパスを介してスキャン専
用出力端子、また出力端子を出力端子側のフリップフロ
ップ群のみのスキャンパスを介してスキャン専用入力端
子それぞれに接続しているので、上記公報で開示され
た、入力端子側および出力端子側両者のフリップフロッ
プ群をシリアル接続したスキャンパスより分割した分だ
け完全に少ないスキャンシフト数でテストできるからで
ある。
ップフロップ群のみのスキャンパスを介してスキャン専
用出力端子、また出力端子を出力端子側のフリップフロ
ップ群のみのスキャンパスを介してスキャン専用入力端
子それぞれに接続しているので、上記公報で開示され
た、入力端子側および出力端子側両者のフリップフロッ
プ群をシリアル接続したスキャンパスより分割した分だ
け完全に少ないスキャンシフト数でテストできるからで
ある。
【図１】本発明の実施の一形態を示す機能ブロック図で
ある。
ある。
【図２】図１の一部分による本発明の実施の一形態を示
す機能ブロック図である。
す機能ブロック図である。
【図３】図２とは別の図１の一部分による本発明の実施
の一形態を示す機能ブロック図である。
の一形態を示す機能ブロック図である。
【図４】従来の一例を示す機能ブロック図である。
【図５】図４と異なる従来の一例を示す機能ブロック図
である。
である。
１００、２００、３００ テスト回路 １１１、１１２、１１ｎ、１２１、１２２、１２ｎ、１
ｍ１、１ｍ２、１ｍｎ、２１１、２１２、２１ｎ、２２
１、２２２、２２ｎ、２ｍ１、２ｍ２、２ｍｎ、３１
１、３１２、３１ｎ、３２１、３２２、３２ｎ、３ｍ
１、３ｍ２、３ｍｎＦＦ（フリップフロップ）
ｍ１、１ｍ２、１ｍｎ、２１１、２１２、２１ｎ、２２
１、２２２、２２ｎ、２ｍ１、２ｍ２、２ｍｎ、３１
１、３１２、３１ｎ、３２１、３２２、３２ｎ、３ｍ
１、３ｍ２、３ｍｎＦＦ（フリップフロップ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 牧田 泰光 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Ｆターム(参考） 2G032 AA01 AB01 AC10 AG07 AG10 AK16 5B048 AA01 CC18 DD05 EE02 5F038 DT04 DT06 DT07 DT15 EZ20
Claims (6)
- 【請求項１】 対象とする複数の論理回路それぞれに対
してスキャン型フリップフロップを設け入力端子側から
出力端子側にシリアル接続したスキャンパスを用いて交
流特性を測定する論理集積回路のテスト回路において、
前記スキャンパスは、スキャン専用入力端子を前記出力
端子側に配置される最後段フリップフロップ群における
最先頭フリップフロップの入力端子に接続し、前記最後
段フリップフロップ群における最後尾フリップフロップ
の出力端子から内部のフリップフロップを順次接続して
前記入力端子側に配置される最前段フリップフロップ群
における最先頭フリップフロップの入力端子に接続し最
後に前記最前段フリップフロップ群における最後尾フリ
ップフロップの出力端子をスキャン専用出力端子に接続
することを特徴とする論理集積回路のテスト回路。 - 【請求項２】 対象とする複数の論理回路それぞれに対
してスキャン型フリップフロップを設け入力端子側から
出力端子側にシリアル接続したスキャンパスを用いて交
流特性を測定する論理集積回路のテスト回路において、
前記スキャンパスは、スキャン専用入力端子を前記出力
端子側に配置される最後段フリップフロップ群における
最先頭フリップフロップの入力端子に接続することを特
徴とする論理集積回路のテスト回路。 - 【請求項３】 対象とする複数の論理回路それぞれに対
してスキャン型フリップフロップを設け入力端子側から
出力端子側にシリアル接続したスキャンパスを用いて交
流特性を測定する論理集積回路のテスト回路において、
前記スキャンパスは、スキャン専用出力端子を前記入力
端子側に配置される最前段フリップフロップ群における
最後尾フリップフロップの出力端子に接続することを特
徴とする論理集積回路のテスト回路。 - 【請求項４】 対象とする複数の論理回路それぞれに対
してスキャン型フリップフロップを設け入力端子側から
出力端子側にシリアル接続したスキャンパスを用いて交
流特性を測定する論理集積回路のテスト方法において、
スキャン専用入力端子を前記出力端子側に配置される最
後段フリップフロップ群における最先頭フリップフロッ
プの入力端子に接続し、前記最後段フリップフロップ群
における最後尾フリップフロップの出力端子から内部の
フリップフロップを順次接続して前記入力端子側に配置
される最前段フリップフロップ群における最先頭フリッ
プフロップの入力端子に接続し最後に前記最前段フリッ
プフロップ群における最後尾フリップフロップの出力端
子をスキャン専用出力端子に接続するスキャンパスを備
え、クロック信号を入力すると共に複数の前記入力端子
それぞれに所定のデータを入力して前記スキャン専用出
力端子の出力を得ることにより前記入力端子の交流特性
を測定する一方、クロック信号を入力すると共に前記ス
キャン専用入力端子から所定のデータを入力して複数の
出力端子それぞれからの出力を得ることにより出力端子
の交流特性を測定することを特徴とする論理集積回路の
テスト方法。 - 【請求項５】 対象とする複数の論理回路それぞれに対
してスキャン型フリップフロップを設け入力端子側から
出力端子側にシリアル接続したスキャンパスを用いて交
流特性を測定する論理集積回路のテスト方法において、
スキャン専用出力端子を前記最前段のフリップフロップ
群における最後尾フリップフロップの出力端子に接続
し、クロック信号を入力すると共に複数の入力端子それ
ぞれに所定のデータを入力して前記スキャン専用出力端
子の出力を得ることにより前記入力端子の交流特性を測
定することを特徴とする論理集積回路のテスト方法。 - 【請求項６】 対象とする複数の論理回路それぞれに対
してスキャン型フリップフロップを設け入力端子側から
出力端子側にシリアル接続したスキャンパスを用いて交
流特性を測定する論理集積回路のテスト方法において、
スキャン専用入力端子を前記最後段のフリップフロップ
群における最先頭フリップフロップの入力端子に接続
し、クロック信号を入力すると共に前記スキャン専用入
力端子から所定のデータを入力して複数の出力端子それ
ぞれからの出力を得ることにより出力端子の交流特性を
測定することを特徴とする論理集積回路のテスト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000399886A JP2002202348A (ja) | 2000-12-28 | 2000-12-28 | 論理集積回路のテスト回路およびその方法 |
| US10/026,532 US7069486B2 (en) | 2000-12-28 | 2001-12-27 | Test circuit for logical integrated circuit and method for testing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000399886A JP2002202348A (ja) | 2000-12-28 | 2000-12-28 | 論理集積回路のテスト回路およびその方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002202348A true JP2002202348A (ja) | 2002-07-19 |
Family
ID=18864570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000399886A Withdrawn JP2002202348A (ja) | 2000-12-28 | 2000-12-28 | 論理集積回路のテスト回路およびその方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7069486B2 (ja) |
| JP (1) | JP2002202348A (ja) |
Families Citing this family (13)
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| US7145347B2 (en) * | 2004-08-31 | 2006-12-05 | International Business Machines Corporation | Method and apparatus for measuring transfer characteristics of a semiconductor device |
| JP2006073917A (ja) * | 2004-09-06 | 2006-03-16 | Nec Electronics Corp | 集積回路 |
| US7281182B2 (en) * | 2005-02-22 | 2007-10-09 | International Business Machines Corporation | Method and circuit using boundary scan cells for design library analysis |
| US8381144B2 (en) * | 2010-03-03 | 2013-02-19 | Qualcomm Incorporated | System and method of test mode gate operation |
| KR20120000902A (ko) | 2010-06-28 | 2012-01-04 | 삼성전자주식회사 | 스캔 패스를 포함하는 집적 회로 |
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| US8589749B1 (en) | 2011-05-31 | 2013-11-19 | Apple Inc. | Memory content protection during scan dumps and memory dumps |
| US8639981B2 (en) | 2011-08-29 | 2014-01-28 | Apple Inc. | Flexible SoC design verification environment |
| US8788886B2 (en) | 2011-08-31 | 2014-07-22 | Apple Inc. | Verification of SoC scan dump and memory dump operations |
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| CN113505439A (zh) * | 2021-07-27 | 2021-10-15 | 北京微纳星空科技有限公司 | 一种测试方法、装置、设备和存储介质 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5039939A (en) * | 1988-12-29 | 1991-08-13 | International Business Machines Corporation | Calculating AC chip performance using the LSSD scan path |
| JPH0450783A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | スキャンパスデータ戻し機能内蔵ｌｓｉ |
| US5502731A (en) * | 1994-08-18 | 1996-03-26 | International Business Machines Corporation | Delay test coverage without additional dummy latches in a scan-based test design |
| TW413981B (en) * | 1996-03-01 | 2000-12-01 | Nat Science Council | Design of analog boundary scan circuits |
| US6199182B1 (en) * | 1997-03-27 | 2001-03-06 | Texas Instruments Incorporated | Probeless testing of pad buffers on wafer |
| JP3092704B2 (ja) | 1998-02-17 | 2000-09-25 | 日本電気株式会社 | 大規模集積回路およびそのボードテスト方法 |
| JP3265270B2 (ja) * | 1998-09-18 | 2002-03-11 | エヌイーシーマイクロシステム株式会社 | バウンダリ・スキャン・テスト機能を用いたａｃ測定回路 |
| US6574760B1 (en) * | 1998-11-03 | 2003-06-03 | Texas Instruments Incorporated | Testing method and apparatus assuring semiconductor device quality and reliability |
-
2000
- 2000-12-28 JP JP2000399886A patent/JP2002202348A/ja not_active Withdrawn
-
2001
- 2001-12-27 US US10/026,532 patent/US7069486B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7069486B2 (en) | 2006-06-27 |
| US20020087929A1 (en) | 2002-07-04 |
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