JP3092704B2 - 大規模集積回路およびそのボードテスト方法 - Google Patents
大規模集積回路およびそのボードテスト方法Info
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318558—Addressing or selecting of subparts of the device under test
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は大規模集積回路およ
びそのボードテスト方法に関し、特にフリップフロップ
（Ｆ／Ｆ）をシリアルに接続したスキャンパスを有する
構造の大規模集積回路（Ｌａｒｇｅ Ｓｃａｌｅｄ Ｉ
ｎｔｅｇｌａｔｉｏｎ）およびそのスキャンパスによる
ボードテスト方法に関する。
びそのボードテスト方法に関し、特にフリップフロップ
（Ｆ／Ｆ）をシリアルに接続したスキャンパスを有する
構造の大規模集積回路（Ｌａｒｇｅ Ｓｃａｌｅｄ Ｉ
ｎｔｅｇｌａｔｉｏｎ）およびそのスキャンパスによる
ボードテスト方法に関する。
【０００２】
【従来の技術】周知のように、近年、大規模集積回路
は、その回路規模が急速に増大してきている。大規模集
積回路の回路規模が増大する背景には、高速性を重視し
たバイポーラ型大規模集積回路から高集積および並列処
理を可能にするＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型大規模集積回路への移行が行われていること、ブ
ラインドビアを可能としたプリント基板の高密度化が行
われていること、プリント基板と大規模集積回路とが電
気的に接続する電極が大規模集積回路ケース周囲４辺１
列配置、いわゆるＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃ
ｋａｇｅ）から、大規模集積回路の真下に電極を格子配
置してよりピン数を多く取れるようにしたＰＧＡ（Ｐｉ
ｎ ＧｒｉｄＡｒｒａｙ）やＢＧＡ（Ｂａｌｌ Ｇｒｉ
ｄ Ａｒｒａｙ）に移行していることなどが挙げられ
る。
は、その回路規模が急速に増大してきている。大規模集
積回路の回路規模が増大する背景には、高速性を重視し
たバイポーラ型大規模集積回路から高集積および並列処
理を可能にするＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型大規模集積回路への移行が行われていること、ブ
ラインドビアを可能としたプリント基板の高密度化が行
われていること、プリント基板と大規模集積回路とが電
気的に接続する電極が大規模集積回路ケース周囲４辺１
列配置、いわゆるＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃ
ｋａｇｅ）から、大規模集積回路の真下に電極を格子配
置してよりピン数を多く取れるようにしたＰＧＡ（Ｐｉ
ｎ ＧｒｉｄＡｒｒａｙ）やＢＧＡ（Ｂａｌｌ Ｇｒｉ
ｄ Ａｒｒａｙ）に移行していることなどが挙げられ
る。
【０００３】大規模集積回路の高集積化により、大規模
集積回路を実装したボードレベルでのテストパタンの発
生が困難になり、テストパタン発生に要する時間が増大
してきている。また、それに伴って、スキャンパス長も
長くなり、テストパタン量が増え、テスト時間も増大し
てきている。
集積回路を実装したボードレベルでのテストパタンの発
生が困難になり、テストパタン発生に要する時間が増大
してきている。また、それに伴って、スキャンパス長も
長くなり、テストパタン量が増え、テスト時間も増大し
てきている。
【０００４】これらの問題を解決するためのテスト容易
化回路として、図３に例示するようなフルスキャンパス
３４がある。フルスキャンパス３４は、もともと大規模
集積回路３１内に存在するすべてのＦ／Ｆ３２およびＦ
／Ｆ３２' を入出力（Ｉ／Ｏ）ピン３３の近傍に存在す
るしないにかかわらずシリアルに接続し、スキャンイン
３５およびスキャンアウト３６を通じてテストデータを
スキャンイン／スキャンアウトすることにより任意の内
部状態を外部から設定したり、ある時点での内部状態を
抜き出して観測したりすることによって、大規模集積回
路３１内の回路を分割し、テストパタンの発生を容易に
するものである。フルスキャンパス３４を用いたテスト
によれば、大規模集積回路１の機能はもちろんのこと、
それを構成している部品のどこが故障しているかをトレ
ースすることが可能となる。また、フルスキャンパス３
４は、ＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓ
ｉｇｎ）のＡＴＰＧ（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ
Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）によって回路中
のどのＦ／Ｆかを区別することなく一括で発生できると
いう簡便さがある。しかし、回路規模の増大により非現
実的なデータ発生時間と故障解析の手順が深すぎること
により、有限の時間内では故障検出率が上がらないとい
う限界があった。
化回路として、図３に例示するようなフルスキャンパス
３４がある。フルスキャンパス３４は、もともと大規模
集積回路３１内に存在するすべてのＦ／Ｆ３２およびＦ
／Ｆ３２' を入出力（Ｉ／Ｏ）ピン３３の近傍に存在す
るしないにかかわらずシリアルに接続し、スキャンイン
３５およびスキャンアウト３６を通じてテストデータを
スキャンイン／スキャンアウトすることにより任意の内
部状態を外部から設定したり、ある時点での内部状態を
抜き出して観測したりすることによって、大規模集積回
路３１内の回路を分割し、テストパタンの発生を容易に
するものである。フルスキャンパス３４を用いたテスト
によれば、大規模集積回路１の機能はもちろんのこと、
それを構成している部品のどこが故障しているかをトレ
ースすることが可能となる。また、フルスキャンパス３
４は、ＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓ
ｉｇｎ）のＡＴＰＧ（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ
Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）によって回路中
のどのＦ／Ｆかを区別することなく一括で発生できると
いう簡便さがある。しかし、回路規模の増大により非現
実的なデータ発生時間と故障解析の手順が深すぎること
により、有限の時間内では故障検出率が上がらないとい
う限界があった。
【０００５】一方、図４に示すように、大規模集積回路
４１，４１間の接続のみに着目したテスト容易化回路と
して、バウンダリスキャンパス４７がある。バウンダリ
スキャンパス４７は、大規模集積回路４１の本来の回路
部分（Ｆ／Ｆ４２を含むシミュレーション対象外部分４
９）の他に、大規模集積回路４１のＩ／Ｏピン４３の近
傍にテスト専用のバウンダリスキャンセル４８を配置し
てシリアルに接続したものである。バウンダリスキャン
セル４８は、入出力回路と並列に位置したスキャンレジ
スタ等を含むテストデータレジスタ，テストアクセスポ
ートからのテスト実行命令を受け一連の手順で実行する
制御を行うＴＡＰコントローラ，スキャン動作時に実動
作時とデータのルートを切り替えるマルチプレクサ，テ
スト動作命令のデコーダなどからなる。バウンダリスキ
ャンパス４７を用いたボードテストは、ＩＥＥＥの標準
規格となっていて、テスト命令およびその状態遷移が規
格化されているために、テスタ開発側あるいはテストデ
ータ生成側から見れば、ボードテストメーカごとに異な
るテスト言語を開発あるいは理解して使う必要がなくな
り、効率がよい。しかし、ボード生産側、すなわち大規
模集積回路４１の開発側から見ると、テストのために貴
重な大規模集積回路４１内のゲートを５〜１０％費やさ
ねばならない。したがって、所定の回路規模を実現する
際に、より大きな回路規模の大規模集積回路４１が必要
となり、その分の遅延が大きくなる。
４１，４１間の接続のみに着目したテスト容易化回路と
して、バウンダリスキャンパス４７がある。バウンダリ
スキャンパス４７は、大規模集積回路４１の本来の回路
部分（Ｆ／Ｆ４２を含むシミュレーション対象外部分４
９）の他に、大規模集積回路４１のＩ／Ｏピン４３の近
傍にテスト専用のバウンダリスキャンセル４８を配置し
てシリアルに接続したものである。バウンダリスキャン
セル４８は、入出力回路と並列に位置したスキャンレジ
スタ等を含むテストデータレジスタ，テストアクセスポ
ートからのテスト実行命令を受け一連の手順で実行する
制御を行うＴＡＰコントローラ，スキャン動作時に実動
作時とデータのルートを切り替えるマルチプレクサ，テ
スト動作命令のデコーダなどからなる。バウンダリスキ
ャンパス４７を用いたボードテストは、ＩＥＥＥの標準
規格となっていて、テスト命令およびその状態遷移が規
格化されているために、テスタ開発側あるいはテストデ
ータ生成側から見れば、ボードテストメーカごとに異な
るテスト言語を開発あるいは理解して使う必要がなくな
り、効率がよい。しかし、ボード生産側、すなわち大規
模集積回路４１の開発側から見ると、テストのために貴
重な大規模集積回路４１内のゲートを５〜１０％費やさ
ねばならない。したがって、所定の回路規模を実現する
際に、より大きな回路規模の大規模集積回路４１が必要
となり、その分の遅延が大きくなる。
【０００６】
【発明が解決しようとする課題】上述した従来の技術で
は、昨今の大規模集積回路の集積度の飛躍的な向上によ
り、フルスキャンパスおよびバウンダリスキャンパスを
用いて回路分割を行ってもシミュレーション対象となる
回路規模が大きくなってしまい、テストパタン発生にか
かる時間が再び増大してしまうという問題点があった。
は、昨今の大規模集積回路の集積度の飛躍的な向上によ
り、フルスキャンパスおよびバウンダリスキャンパスを
用いて回路分割を行ってもシミュレーション対象となる
回路規模が大きくなってしまい、テストパタン発生にか
かる時間が再び増大してしまうという問題点があった。
【０００７】さらに、ボードレベルになると、スキャン
パス長も長くなり、テスト時間も増大してしまうという
問題点があった。
パス長も長くなり、テスト時間も増大してしまうという
問題点があった。
【０００８】また、ボードレベルのテストの主目的を大
規模集積回路間の接続の確認であるとすると、生成した
テストパタンの多くの部分があまり目的に寄与しないも
のになってしまうという問題点があった。
規模集積回路間の接続の確認であるとすると、生成した
テストパタンの多くの部分があまり目的に寄与しないも
のになってしまうという問題点があった。
【０００９】本発明の目的は、大規模集積回路のＩ／Ｏ
ピン近傍にあるＦ／Ｆ（Ｉ／Ｏピン直結でなくても数段
程度の論理を介して接続しているものも含む）のみを選
択的にシリアルに接続したスキャンパス（以下、Ｉ／Ｏ
スキャンパスという）を備え、テストパタン発生にかか
る時間を短縮するとともに、ボードレベルでのテスト時
間の短縮を図るようにした大規模集積回路を提供するこ
とにある。
ピン近傍にあるＦ／Ｆ（Ｉ／Ｏピン直結でなくても数段
程度の論理を介して接続しているものも含む）のみを選
択的にシリアルに接続したスキャンパス（以下、Ｉ／Ｏ
スキャンパスという）を備え、テストパタン発生にかか
る時間を短縮するとともに、ボードレベルでのテスト時
間の短縮を図るようにした大規模集積回路を提供するこ
とにある。
【００１０】本発明の他の目的は、Ｉ／Ｏスキャンパス
を備える大規模集積回路間の接続確認を容易に行えるよ
うにしたボードテスト方法を提供することにある。
を備える大規模集積回路間の接続確認を容易に行えるよ
うにしたボードテスト方法を提供することにある。
【００１１】
【００１２】
【課題を解決するための手段】 本発明の大規模集積回路
は、Ｆ／Ｆをシリアルに接続したスキャンパスを有する
構造の大規模集積回路において、前記スキャンパスが、
Ｉ／Ｏピン近傍のＦ／Ｆのみをシリアルに接続したＩ／
Ｏスキャンパスと、それ以外のＦ／Ｆをシリアルに接続
した内部スキャンパスとに分かれており、全スキャンパ
スの経路とＩ／Ｏスキャンパスのみの経路とを選択する
セレクタを有することを特徴する。
は、Ｆ／Ｆをシリアルに接続したスキャンパスを有する
構造の大規模集積回路において、前記スキャンパスが、
Ｉ／Ｏピン近傍のＦ／Ｆのみをシリアルに接続したＩ／
Ｏスキャンパスと、それ以外のＦ／Ｆをシリアルに接続
した内部スキャンパスとに分かれており、全スキャンパ
スの経路とＩ／Ｏスキャンパスのみの経路とを選択する
セレクタを有することを特徴する。
【００１３】さらに、本発明の大規模集積回路は、Ｆ／
Ｆをシリアルに接続したスキャンパスを有する構造の大
規模集積回路において、前記スキャンパスが、Ｉ／Ｏピ
ン近傍のＦ／Ｆのみをシリアルに接続したＩ／Ｏスキャ
ンパスと、それ以外のＦ／Ｆをシリアルに接続した内部
スキャンパスとに分かれており、一方の入力が前記Ｉ／
Ｏスキャンパスの他端および前記内部スキャンパスの一
端に接続され、他方の入力が前記内部スキャンパスの他
端に接続され、出力がスキャンアウトに接続されてお
り、テストモード信号に基づいて全スキャンパスの経路
と前記Ｉ／Ｏスキャンパスのみの経路とを選択するセレ
クタを有することを特徴する。
Ｆをシリアルに接続したスキャンパスを有する構造の大
規模集積回路において、前記スキャンパスが、Ｉ／Ｏピ
ン近傍のＦ／Ｆのみをシリアルに接続したＩ／Ｏスキャ
ンパスと、それ以外のＦ／Ｆをシリアルに接続した内部
スキャンパスとに分かれており、一方の入力が前記Ｉ／
Ｏスキャンパスの他端および前記内部スキャンパスの一
端に接続され、他方の入力が前記内部スキャンパスの他
端に接続され、出力がスキャンアウトに接続されてお
り、テストモード信号に基づいて全スキャンパスの経路
と前記Ｉ／Ｏスキャンパスのみの経路とを選択するセレ
クタを有することを特徴する。
【００１４】さらにまた、本発明の大規模集積回路は、
Ｆ／Ｆをシリアルに接続したスキャンパスを有する構造
の大規模集積回路において、前記スキャンパスが、Ｉ／
Ｏピン近傍のＦ／Ｆのみをシリアルに接続したＩ／Ｏス
キャンパスと、それ以外のＦ／Ｆをシリアルに接続した
内部スキャンパスとに分かれており、一方の入力がスキ
ャンインおよび前記内部スキャンパスの一端に接続さ
れ、他方の入力が前記内部スキャンパスの他端に接続さ
れ、出力が前記Ｉ／Ｏスキャンパスの一端に接続されて
おり、テストモード信号に基づいて全スキャンパスの経
路と前記Ｉ／Ｏスキャンパスのみの経路とを選択するセ
レクタを有することを特徴する。
Ｆ／Ｆをシリアルに接続したスキャンパスを有する構造
の大規模集積回路において、前記スキャンパスが、Ｉ／
Ｏピン近傍のＦ／Ｆのみをシリアルに接続したＩ／Ｏス
キャンパスと、それ以外のＦ／Ｆをシリアルに接続した
内部スキャンパスとに分かれており、一方の入力がスキ
ャンインおよび前記内部スキャンパスの一端に接続さ
れ、他方の入力が前記内部スキャンパスの他端に接続さ
れ、出力が前記Ｉ／Ｏスキャンパスの一端に接続されて
おり、テストモード信号に基づいて全スキャンパスの経
路と前記Ｉ／Ｏスキャンパスのみの経路とを選択するセ
レクタを有することを特徴する。
【００１５】また、本発明の大規模集積回路は、Ｆ／Ｆ
をシリアルに接続したスキャンパスを有する構造の大規
模集積回路において、前記スキャンパスが、Ｉ／Ｏピン
近傍のＦ／Ｆのみをシリアルに接続したＩ／Ｏスキャン
パスと、それ以外のＦ／Ｆをシリアルに接続した第１お
よび第２の内部スキャンパスとに分かれており、一方の
入力がスキャンインおよび前記第１の内部スキャンパス
の一端に接続され、他方の入力が前記第１の内部スキャ
ンパスの他端に接続され、出力が前記Ｉ／Ｏスキャンパ
スの一端に接続された第１のセレクタと、一方の入力が
前記Ｉ／Ｏスキャンパスの他端および前記第２の内部ス
キャンパスの一端に接続され、他方の入力が前記第２の
内部スキャンパスの他端に接続され、出力がスキャンア
ウトに接続された第２のセレクタとを有し、テストモー
ド信号に基づいて前記第１および第２のセレクタを切り
換えることにより全スキャンパスの経路と前記Ｉ／Ｏス
キャンパスのみの経路とを選択することを特徴する。
をシリアルに接続したスキャンパスを有する構造の大規
模集積回路において、前記スキャンパスが、Ｉ／Ｏピン
近傍のＦ／Ｆのみをシリアルに接続したＩ／Ｏスキャン
パスと、それ以外のＦ／Ｆをシリアルに接続した第１お
よび第２の内部スキャンパスとに分かれており、一方の
入力がスキャンインおよび前記第１の内部スキャンパス
の一端に接続され、他方の入力が前記第１の内部スキャ
ンパスの他端に接続され、出力が前記Ｉ／Ｏスキャンパ
スの一端に接続された第１のセレクタと、一方の入力が
前記Ｉ／Ｏスキャンパスの他端および前記第２の内部ス
キャンパスの一端に接続され、他方の入力が前記第２の
内部スキャンパスの他端に接続され、出力がスキャンア
ウトに接続された第２のセレクタとを有し、テストモー
ド信号に基づいて前記第１および第２のセレクタを切り
換えることにより全スキャンパスの経路と前記Ｉ／Ｏス
キャンパスのみの経路とを選択することを特徴する。
【００１６】さらに、本発明の大規模集積回路は、Ｆ／
Ｆをシリアルに接続したスキャンパスを有する構造の大
規模集積回路において、前記スキャンパスが、Ｉ／Ｏピ
ン近傍のＦ／Ｆのみをシリアルに接続した第１および第
２のＩ／Ｏスキャンパスと、それ以外のＦ／Ｆをシリア
ルに接続した内部スキャンパスとに分かれており、一方
の入力が前記第１のＩ／Ｏスキャンパスの他端および前
記内部スキャンパスの一端に接続され、他方の入力が前
記内部スキャンパスの他端に接続され、出力が前記第２
のＩ／Ｏスキャンパスの一端に接続されており、テスト
モード信号に基づいて全スキャンパスの経路と前記Ｉ／
Ｏスキャンパスのみの経路とを選択するセレクタを有す
ることを特徴する。
Ｆをシリアルに接続したスキャンパスを有する構造の大
規模集積回路において、前記スキャンパスが、Ｉ／Ｏピ
ン近傍のＦ／Ｆのみをシリアルに接続した第１および第
２のＩ／Ｏスキャンパスと、それ以外のＦ／Ｆをシリア
ルに接続した内部スキャンパスとに分かれており、一方
の入力が前記第１のＩ／Ｏスキャンパスの他端および前
記内部スキャンパスの一端に接続され、他方の入力が前
記内部スキャンパスの他端に接続され、出力が前記第２
のＩ／Ｏスキャンパスの一端に接続されており、テスト
モード信号に基づいて全スキャンパスの経路と前記Ｉ／
Ｏスキャンパスのみの経路とを選択するセレクタを有す
ることを特徴する。
【００１７】
【００１８】一方、本発明のボードテスト方法は、Ｆ／
Ｆをシリアルに接続したスキャンパスを有する構造の大
規模集積回路のボードテスト方法において、前記スキャ
ンパスを、Ｉ／Ｏピン近傍のＦ／Ｆのみをシリアルに接
続したＩ／Ｏスキャンパスと、それ以外のＦ／Ｆをシリ
アルに接続した内部スキャンパスとに分け、複数の大規
模集積回路のＩ／Ｏピン間を接続するとともにセレクタ
によりＩ／Ｏスキャンパスのみの経路を選択して、各大
規模集積回路のＩ／Ｏスキャンパスにテストデータをス
キャンイン／スキャンアウトとさせてＩ／Ｏスキャンパ
ス間でデータの送受を行うことにより、大規模集積回路
間の接続確認を行うことを特徴とする。
Ｆをシリアルに接続したスキャンパスを有する構造の大
規模集積回路のボードテスト方法において、前記スキャ
ンパスを、Ｉ／Ｏピン近傍のＦ／Ｆのみをシリアルに接
続したＩ／Ｏスキャンパスと、それ以外のＦ／Ｆをシリ
アルに接続した内部スキャンパスとに分け、複数の大規
模集積回路のＩ／Ｏピン間を接続するとともにセレクタ
によりＩ／Ｏスキャンパスのみの経路を選択して、各大
規模集積回路のＩ／Ｏスキャンパスにテストデータをス
キャンイン／スキャンアウトとさせてＩ／Ｏスキャンパ
ス間でデータの送受を行うことにより、大規模集積回路
間の接続確認を行うことを特徴とする。
【００１９】さらに、本発明のボードテスト方法は、Ｆ
／Ｆをシリアルに接続したスキャンパスを有する構造の
大規模集積回路のボードテスト方法において、前記スキ
ャンパスを、Ｉ／Ｏピン近傍のＦ／Ｆのみをシリアルに
接続したＩ／Ｏスキャンパスと、それ以外のＦ／Ｆをシ
リアルに接続した内部スキャンパスとに分け、複数の大
規模集積回路のＩ／Ｏピン間を接続するとともに外部よ
りテストモード信号を与えることによりセレクタによっ
てＩ／Ｏスキャンパスのみの経路を選択して、各大規模
集積回路のＩ／Ｏスキャンパスにテストデータをスキャ
ンイン／スキャンアウトとさせてＩ／Ｏスキャンパス間
でデータの送受を行うことにより、大規模集積回路間の
接続確認を行うことを特徴とする。
／Ｆをシリアルに接続したスキャンパスを有する構造の
大規模集積回路のボードテスト方法において、前記スキ
ャンパスを、Ｉ／Ｏピン近傍のＦ／Ｆのみをシリアルに
接続したＩ／Ｏスキャンパスと、それ以外のＦ／Ｆをシ
リアルに接続した内部スキャンパスとに分け、複数の大
規模集積回路のＩ／Ｏピン間を接続するとともに外部よ
りテストモード信号を与えることによりセレクタによっ
てＩ／Ｏスキャンパスのみの経路を選択して、各大規模
集積回路のＩ／Ｏスキャンパスにテストデータをスキャ
ンイン／スキャンアウトとさせてＩ／Ｏスキャンパス間
でデータの送受を行うことにより、大規模集積回路間の
接続確認を行うことを特徴とする。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２１】図１は、本発明の第１の実施の形態に係る
大規模集積回路１の内部構成およびそのボードテスト方
法のための接続態様を示す図である。本実施の形態に係
る大規模集積回路１は、Ｉ／Ｏピン３近傍のＦ／Ｆ２'
のみをシリアルに接続したＩ／Ｏスキャンパス１０と、
それ以外のＦ／Ｆ２を接続したスキャンパス（以下、内
部スキャンパスという）１１と、全スキャンパス（Ｉ／
Ｏスキャンパス１０＋内部スキャンパス１１）の経路と
Ｉ／Ｏスキャンパス１０のみの経路とを選択するセレク
タ１２とを含んで構成されている。なお、図１中、符号
９は、Ｉ／Ｏスキャンパス１０を用いたボードテスト時
にシミュレーションの対象外となる部分（以下、シミュ
レーション対象外部分という）を示す。
大規模集積回路１の内部構成およびそのボードテスト方
法のための接続態様を示す図である。本実施の形態に係
る大規模集積回路１は、Ｉ／Ｏピン３近傍のＦ／Ｆ２'
のみをシリアルに接続したＩ／Ｏスキャンパス１０と、
それ以外のＦ／Ｆ２を接続したスキャンパス（以下、内
部スキャンパスという）１１と、全スキャンパス（Ｉ／
Ｏスキャンパス１０＋内部スキャンパス１１）の経路と
Ｉ／Ｏスキャンパス１０のみの経路とを選択するセレク
タ１２とを含んで構成されている。なお、図１中、符号
９は、Ｉ／Ｏスキャンパス１０を用いたボードテスト時
にシミュレーションの対象外となる部分（以下、シミュ
レーション対象外部分という）を示す。
【００２２】Ｉ／Ｏスキャンパス１０は、一端がスキャ
ンイン５に接続され、他端がセレクタ１２の一方の入力
および内部スキャンパス１１の一端に接続されている。
ンイン５に接続され、他端がセレクタ１２の一方の入力
および内部スキャンパス１１の一端に接続されている。
【００２３】内部スキャンパス１１は、一端がＩ／Ｏス
キャンパス１０の他端およびセレクタ１２の一方の入力
に接続され、他端がセレクタ１２の他方の入力に接続さ
れている。
キャンパス１０の他端およびセレクタ１２の一方の入力
に接続され、他端がセレクタ１２の他方の入力に接続さ
れている。
【００２４】セレクタ１２は、一方の入力がＩ／Ｏスキ
ャンパス１０の他端および内部スキャンパス１１の一端
に接続され、他方の入力が内部スキャンパス１１の他端
に接続され、出力がスキャンアウト６に接続されてお
り、テストモード信号に応じて全スキャンパス（Ｉ／Ｏ
スキャンパス１０＋内部スキャンパス１１）の経路とＩ
／Ｏスキャンパス１０のみの経路とのいずれかを選択す
る。
ャンパス１０の他端および内部スキャンパス１１の一端
に接続され、他方の入力が内部スキャンパス１１の他端
に接続され、出力がスキャンアウト６に接続されてお
り、テストモード信号に応じて全スキャンパス（Ｉ／Ｏ
スキャンパス１０＋内部スキャンパス１１）の経路とＩ
／Ｏスキャンパス１０のみの経路とのいずれかを選択す
る。
【００２５】大規模集積回路１のボードテスト時には、
大規模集積回路１，１間のＩ／Ｏピン３，３間を接続す
るとともに外部よりテストモード信号を与えることによ
りセレクタ１２によってＩ／Ｏスキャンパス１０のみの
経路を選択する。そして、各大規模集積回路１のＩ／Ｏ
スキャンパス１０にテストデータをスキャンイン／スキ
ャンアウトとさせてＩ／Ｏスキャンパス１０，１０間で
データの送受を行うことにより、大規模集積回路１，１
間の接続確認を行う。
大規模集積回路１，１間のＩ／Ｏピン３，３間を接続す
るとともに外部よりテストモード信号を与えることによ
りセレクタ１２によってＩ／Ｏスキャンパス１０のみの
経路を選択する。そして、各大規模集積回路１のＩ／Ｏ
スキャンパス１０にテストデータをスキャンイン／スキ
ャンアウトとさせてＩ／Ｏスキャンパス１０，１０間で
データの送受を行うことにより、大規模集積回路１，１
間の接続確認を行う。
【００２６】ボードテストでは、大規模集積回路１，１
間の接続の確認が主な目的であるので、シミュレーショ
ン対象外部分９はテストパタン発生のためのシミュレー
ションモデルから削除する。したがって、小さな規模の
シミュレーションでテストパタンを発生することができ
る。また、テストパタンを削減することができるので、
テスト時間も削減することができる。
間の接続の確認が主な目的であるので、シミュレーショ
ン対象外部分９はテストパタン発生のためのシミュレー
ションモデルから削除する。したがって、小さな規模の
シミュレーションでテストパタンを発生することができ
る。また、テストパタンを削減することができるので、
テスト時間も削減することができる。
【００２７】なお、本実施の形態に係る大規模集積回路
１が、もともと存在していたＦ／Ｆ２やＦ／Ｆ２' のう
ちの、Ｉ／Ｏピン３近傍のＦ／Ｆ２' のみを選択的に接
続してＩ／Ｏスキャンパス１０を構成しているのに対
し、図４に示したバウンダリスキャンパス４７は、もと
もと存在していたＦ／Ｆ４２やＦ／Ｆ４２' とは別に、
バウンダリスキャンセル４８からなるバウンダリスキャ
ンパス４７をテスト専用の回路として設けなければなら
ない点で大きく異なる。本実施の形態に係る大規模集積
回路１では、論理回路での演算データの保持あるいは同
期をとるためのＦ／Ｆ２' がＩ／Ｏピン３近傍に設けら
れており、わざわざテスト容易化回路のためのＦ／Ｆを
組み込まずとも、すでに設けられているＦ／Ｆ２' を利
用することで遅延を増やさないようにすることができ
る。
１が、もともと存在していたＦ／Ｆ２やＦ／Ｆ２' のう
ちの、Ｉ／Ｏピン３近傍のＦ／Ｆ２' のみを選択的に接
続してＩ／Ｏスキャンパス１０を構成しているのに対
し、図４に示したバウンダリスキャンパス４７は、もと
もと存在していたＦ／Ｆ４２やＦ／Ｆ４２' とは別に、
バウンダリスキャンセル４８からなるバウンダリスキャ
ンパス４７をテスト専用の回路として設けなければなら
ない点で大きく異なる。本実施の形態に係る大規模集積
回路１では、論理回路での演算データの保持あるいは同
期をとるためのＦ／Ｆ２' がＩ／Ｏピン３近傍に設けら
れており、わざわざテスト容易化回路のためのＦ／Ｆを
組み込まずとも、すでに設けられているＦ／Ｆ２' を利
用することで遅延を増やさないようにすることができ
る。
【００２８】次に、このように構成された第１の実施の
形態に係る大規模集積回路１の動作について、図１を参
照して説明する。
形態に係る大規模集積回路１の動作について、図１を参
照して説明する。
【００２９】通常、大規模集積回路１が動作していると
きは、Ｆ／Ｆ２およびＦ／Ｆ２' は、パラレル方向（図
１中の横方向）の流れでデータの送受が行われている。
当然のことながら、各Ｆ／Ｆ２およびＦ／Ｆ２' のパラ
レル方向には、図示していないが、様々な内部論理回路
の入出力が接続される。
きは、Ｆ／Ｆ２およびＦ／Ｆ２' は、パラレル方向（図
１中の横方向）の流れでデータの送受が行われている。
当然のことながら、各Ｆ／Ｆ２およびＦ／Ｆ２' のパラ
レル方向には、図示していないが、様々な内部論理回路
の入出力が接続される。
【００３０】シフトモード時には、シリアル方向（図１
中の縦方向）にスキャンイン５から１ビットずつシフト
動作によって各Ｆ／Ｆ２およびＦ／Ｆ２' に任意の値を
設定することを可能にする。また、スキャンアウト６か
ら１ビットずつ大規模集積回路１内のＦ／Ｆ２およびＦ
／Ｆ２' の値を抜き出して観測することができる。
中の縦方向）にスキャンイン５から１ビットずつシフト
動作によって各Ｆ／Ｆ２およびＦ／Ｆ２' に任意の値を
設定することを可能にする。また、スキャンアウト６か
ら１ビットずつ大規模集積回路１内のＦ／Ｆ２およびＦ
／Ｆ２' の値を抜き出して観測することができる。
【００３１】さらに、外部からテストモード信号を与え
てセレクタ１２を制御することにより、Ｉ／Ｏピン３近
傍のＦ／Ｆ２' のみをシリアルに接続したＩ／Ｏスキャ
ンパス１０のみで、それ以外のＦ／Ｆ２を接続した内部
スキャンパス１１をバイパスする経路を作ることができ
る。大規模集積回路１，１間の接続確認を主目的とする
ボードテストでは、このスキャンパス経路、すなわちＩ
／Ｏスキャンパス１０を選択することにより、大規模集
積回路１，１間の接続に関する部分だけのスキャンパス
を構成することができる。したがって、このＩ／Ｏスキ
ャンパス１０にスキャンイン５からシフト動作によって
値を設定し、パラレル方向にデータを送受した後、再び
Ｉ／Ｏスキャンパス１０のスキャンアウト６からシフト
動作でデータの送受結果を抜き出すことにより、大規模
集積回路１，１間の接続に関係のないシミュレーション
対象外部分９を制御せずにボードテストを行うができ
る。Ｉ／Ｏスキャンパス１０のテストデータは、被試験
物である大規模集積回路１のＩ／Ｏスキャンパス１０の
みに対してシミュレーションを行うことにより発生す
る。
てセレクタ１２を制御することにより、Ｉ／Ｏピン３近
傍のＦ／Ｆ２' のみをシリアルに接続したＩ／Ｏスキャ
ンパス１０のみで、それ以外のＦ／Ｆ２を接続した内部
スキャンパス１１をバイパスする経路を作ることができ
る。大規模集積回路１，１間の接続確認を主目的とする
ボードテストでは、このスキャンパス経路、すなわちＩ
／Ｏスキャンパス１０を選択することにより、大規模集
積回路１，１間の接続に関する部分だけのスキャンパス
を構成することができる。したがって、このＩ／Ｏスキ
ャンパス１０にスキャンイン５からシフト動作によって
値を設定し、パラレル方向にデータを送受した後、再び
Ｉ／Ｏスキャンパス１０のスキャンアウト６からシフト
動作でデータの送受結果を抜き出すことにより、大規模
集積回路１，１間の接続に関係のないシミュレーション
対象外部分９を制御せずにボードテストを行うができ
る。Ｉ／Ｏスキャンパス１０のテストデータは、被試験
物である大規模集積回路１のＩ／Ｏスキャンパス１０の
みに対してシミュレーションを行うことにより発生す
る。
【００３２】このように、Ｉ／Ｏスキャンパス１０を用
いたボードテスト方法では、大規模集積回路１のＩ／Ｏ
ピン３から内部のシミュレーション対象外部分９の論理
回路の検証は行わない。大規模集積回路１のシミュレー
ション対象外部分９は、あらかじめ大規模集積回路テス
タで動作検証しておき、ボードテストでは大規模集積回
路１の内部回路には触れず、これらの大規模集積回路
１，１間の接続がきちんとなされているかを確認する。
いたボードテスト方法では、大規模集積回路１のＩ／Ｏ
ピン３から内部のシミュレーション対象外部分９の論理
回路の検証は行わない。大規模集積回路１のシミュレー
ション対象外部分９は、あらかじめ大規模集積回路テス
タで動作検証しておき、ボードテストでは大規模集積回
路１の内部回路には触れず、これらの大規模集積回路
１，１間の接続がきちんとなされているかを確認する。
【００３３】以上のように、Ｉ／Ｏスキャンパス１０を
用いたボードテスト方法では、複数の大規模集積回路１
がそれぞれＩ／Ｏピン３の外部に向かって信号を送受す
ることで、大規模集積回路１，１間の不良ネットを検出
する。現在の高密度実装ボードは、そこに使用する大規
模集積回路１が動作マージンを含めて動作保証されてい
る場合、アッセンブリ時の熱履歴でその大規模集積回路
１が壊れるということは所定の加熱条件に管理された生
産工程では起こり得ず、不良はほとんど半田付けなどの
実装工程でのショート，オープンといったネット不良で
ある。このことが、Ｉ／Ｏスキャンパス１０を用いたボ
ードテスト方法によって大規模集積回路１，１間の接続
不良の検出率が向上する理由である。
用いたボードテスト方法では、複数の大規模集積回路１
がそれぞれＩ／Ｏピン３の外部に向かって信号を送受す
ることで、大規模集積回路１，１間の不良ネットを検出
する。現在の高密度実装ボードは、そこに使用する大規
模集積回路１が動作マージンを含めて動作保証されてい
る場合、アッセンブリ時の熱履歴でその大規模集積回路
１が壊れるということは所定の加熱条件に管理された生
産工程では起こり得ず、不良はほとんど半田付けなどの
実装工程でのショート，オープンといったネット不良で
ある。このことが、Ｉ／Ｏスキャンパス１０を用いたボ
ードテスト方法によって大規模集積回路１，１間の接続
不良の検出率が向上する理由である。
【００３４】ところで、図１に示した第１の実施の形態
に係る大規模集積回路１およびそのボードテスト方法で
は、スキャンイン５→Ｉ／Ｏスキャンパス１０→内部ス
キャンパス１１→スキャンアウト６の順で接続し、１つ
のセレクタ１２で全スキャンパスの経路とＩ／Ｏスキャ
ンパス１０のみの経路との切り替えを行っているが、ス
キャンパスの順番およびセレクタ１２の個数に制限は無
い。例えば、スキャンイン５→内部スキャンパス１１→
Ｉ／Ｏスキャンパス１０→スキャンアウト６のような構
成や、Ｉ／Ｏスキャンパス１０や内部スキャンパス１１
が１つにまとまっていない構成も考えられる。
に係る大規模集積回路１およびそのボードテスト方法で
は、スキャンイン５→Ｉ／Ｏスキャンパス１０→内部ス
キャンパス１１→スキャンアウト６の順で接続し、１つ
のセレクタ１２で全スキャンパスの経路とＩ／Ｏスキャ
ンパス１０のみの経路との切り替えを行っているが、ス
キャンパスの順番およびセレクタ１２の個数に制限は無
い。例えば、スキャンイン５→内部スキャンパス１１→
Ｉ／Ｏスキャンパス１０→スキャンアウト６のような構
成や、Ｉ／Ｏスキャンパス１０や内部スキャンパス１１
が１つにまとまっていない構成も考えられる。
【００３５】図２（ａ），（ｂ）および（ｃ）は、スキ
ャンパスの順番およびセレクタ１２の個数を異ならしめ
た、本発明の第２の実施の形態に係る大規模集積回路を
それぞれ例示する図である。
ャンパスの順番およびセレクタ１２の個数を異ならしめ
た、本発明の第２の実施の形態に係る大規模集積回路を
それぞれ例示する図である。
【００３６】図２（ａ）の例では、スキャンパスが、内
部スキャンパス１１と、Ｉ／Ｏスキャンパス１０とに分
かれており、一方の入力がスキャンイン５および内部ス
キャンパス１１の一端に接続され、他方の入力が内部ス
キャンパス１１の他端に接続され、出力がＩ／Ｏスキャ
ンパス１０の一端に接続されており、テストモード信号
に基づいて全スキャンパスの経路とＩ／Ｏスキャンパス
１０のみの経路とを選択するセレクタ１２を有する。こ
のような接続態様を有する大規模集積回路でも、第１の
実施の形態に係る大規模集積回路１と同様なボードテス
ト方法が適用でき、同様な効果を得ることができること
はいうまでもない。
部スキャンパス１１と、Ｉ／Ｏスキャンパス１０とに分
かれており、一方の入力がスキャンイン５および内部ス
キャンパス１１の一端に接続され、他方の入力が内部ス
キャンパス１１の他端に接続され、出力がＩ／Ｏスキャ
ンパス１０の一端に接続されており、テストモード信号
に基づいて全スキャンパスの経路とＩ／Ｏスキャンパス
１０のみの経路とを選択するセレクタ１２を有する。こ
のような接続態様を有する大規模集積回路でも、第１の
実施の形態に係る大規模集積回路１と同様なボードテス
ト方法が適用でき、同様な効果を得ることができること
はいうまでもない。
【００３７】図２（ｂ）の例では、スキャンパスが、Ｉ
／Ｏスキャンパス１０と、第１および第２の内部スキャ
ンパス１１とに分かれており、一方の入力がスキャンイ
ン５および第１の内部スキャンパス１１の一端に接続さ
れ、他方の入力が第１の内部スキャンパス１１の他端に
接続され、出力がＩ／Ｏスキャンパス１０の一端に接続
された第１のセレクタ１２と、一方の入力がＩ／Ｏスキ
ャンパス１０の他端および第２の内部スキャンパス１１
の一端に接続され、他方の入力が第２の内部スキャンパ
ス１１の他端に接続され、出力がスキャンアウト６に接
続された第２のセレクタ１２とを有する。このような接
続態様を有する大規模集積回路でも、第１の実施の形態
に係る大規模集積回路１と同様なボードテスト方法が適
用でき、同様な効果を得ることができることはいうまで
もない。
／Ｏスキャンパス１０と、第１および第２の内部スキャ
ンパス１１とに分かれており、一方の入力がスキャンイ
ン５および第１の内部スキャンパス１１の一端に接続さ
れ、他方の入力が第１の内部スキャンパス１１の他端に
接続され、出力がＩ／Ｏスキャンパス１０の一端に接続
された第１のセレクタ１２と、一方の入力がＩ／Ｏスキ
ャンパス１０の他端および第２の内部スキャンパス１１
の一端に接続され、他方の入力が第２の内部スキャンパ
ス１１の他端に接続され、出力がスキャンアウト６に接
続された第２のセレクタ１２とを有する。このような接
続態様を有する大規模集積回路でも、第１の実施の形態
に係る大規模集積回路１と同様なボードテスト方法が適
用でき、同様な効果を得ることができることはいうまで
もない。
【００３８】図２（ｃ）の例では、スキャンパスが、第
１および第２のＩ／Ｏスキャンパス１０と、内部スキャ
ンパス１１とに分かれており、一方の入力が第１のＩ／
Ｏスキャンパス１０の他端および内部スキャンパス１１
の一端に接続され、他方の入力が内部スキャンパス１１
の他端に接続され、出力が第２のＩ／Ｏスキャンパス１
０の一端に接続されており、テストモード信号に基づい
て全スキャンパスの経路と第１および第２のＩ／Ｏスキ
ャンパス１０のみの経路とを選択するセレクタを有す
る。このような接続態様を有する大規模集積回路でも、
第１の実施の形態に係る大規模集積回路１と同様なボー
ドテスト方法が適用でき、同様な効果を得ることができ
ることはいうまでもない。
１および第２のＩ／Ｏスキャンパス１０と、内部スキャ
ンパス１１とに分かれており、一方の入力が第１のＩ／
Ｏスキャンパス１０の他端および内部スキャンパス１１
の一端に接続され、他方の入力が内部スキャンパス１１
の他端に接続され、出力が第２のＩ／Ｏスキャンパス１
０の一端に接続されており、テストモード信号に基づい
て全スキャンパスの経路と第１および第２のＩ／Ｏスキ
ャンパス１０のみの経路とを選択するセレクタを有す
る。このような接続態様を有する大規模集積回路でも、
第１の実施の形態に係る大規模集積回路１と同様なボー
ドテスト方法が適用でき、同様な効果を得ることができ
ることはいうまでもない。
【００３９】
【発明の効果】第１の効果は、テストパタンの生成が容
易になることである。その理由は、Ｉ／Ｏピン近傍のＦ
／ＦのみでＩ／Ｏスキャンパスを構成することにより、
他のＦ／Ｆおよび内部論理を切り離してシミュレーショ
ンを行うことができるからである。
易になることである。その理由は、Ｉ／Ｏピン近傍のＦ
／ＦのみでＩ／Ｏスキャンパスを構成することにより、
他のＦ／Ｆおよび内部論理を切り離してシミュレーショ
ンを行うことができるからである。
【００４０】第２の効果は、回路オーバヘッドを最小限
に抑えることができることである。このため、通常動作
時の遅延も最小限に抑えることができる。その理由は、
もともと回路中に存在しているＦ／Ｆの中からＩ／Ｏピ
ン近傍のものを選択的に接続してＩ／Ｏスキャンパスと
しているだけであるからである。
に抑えることができることである。このため、通常動作
時の遅延も最小限に抑えることができる。その理由は、
もともと回路中に存在しているＦ／Ｆの中からＩ／Ｏピ
ン近傍のものを選択的に接続してＩ／Ｏスキャンパスと
しているだけであるからである。
【００４１】第３の効果は、ボードテストのテスト時間
を短縮できることである。その理由は、テスト対象とな
る回路規模がＩ／Ｏスキャンパスに限定されるため、テ
ストパタン量も削減されるからである。
を短縮できることである。その理由は、テスト対象とな
る回路規模がＩ／Ｏスキャンパスに限定されるため、テ
ストパタン量も削減されるからである。
【図１】本発明の第１の実施の形態に係る大規模集積回
路の内部構成およびそのボードテスト方法のための接続
態様を示す図である。
路の内部構成およびそのボードテスト方法のための接続
態様を示す図である。
【図２】（ａ），（ｂ）および（ｃ）は、本発明の第２
の実施の形態に係る大規模集積回路におけるスキャンパ
スの接続態様をそれぞれ例示する図である。
の実施の形態に係る大規模集積回路におけるスキャンパ
スの接続態様をそれぞれ例示する図である。
【図３】従来のテスト容易化回路としてのフルスキャン
パスを例示する図である。
パスを例示する図である。
【図４】従来の大規模集積回路間の接続のみに着目した
テスト容易化回路としてのバウンダリスキャンパスを説
明する図である。
テスト容易化回路としてのバウンダリスキャンパスを説
明する図である。
１ 大規模集積回路 ２，２' フリップフロップ（Ｆ／Ｆ） ３ Ｉ／Ｏピン ５ スキャンイン ６ スキャンアウト ９ シミュレーション対象外部分 １０ Ｉ／Ｏスキャンパス １１ 内部スキャンパス １２ セレクタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−35817（ＪＰ，Ａ) 特開 平７−63821（ＪＰ，Ａ) 特開 平６−289099（ＪＰ，Ａ) 特開 平８−136619（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/3185 G06F 11/267
Claims (7)
- 【請求項１】 Ｆ／Ｆをシリアルに接続したスキャンパ
スを有する構造の大規模集積回路において、前記スキャ
ンパスが、Ｉ／Ｏピン近傍のＦ／Ｆのみをシリアルに接
続したＩ／Ｏスキャンパスと、それ以外のＦ／Ｆをシリ
アルに接続した内部スキャンパスとに分かれており、全
スキャンパスの経路とＩ／Ｏスキャンパスのみの経路と
を選択するセレクタを有することを特徴する大規模集積
回路。 - 【請求項２】 Ｆ／Ｆをシリアルに接続したスキャンパ
スを有する構造の大規模集積回路において、前記スキャ
ンパスが、Ｉ／Ｏピン近傍のＦ／Ｆのみをシリアルに接
続したＩ／Ｏスキャンパスと、それ以外のＦ／Ｆをシリ
アルに接続した内部スキャンパスとに分かれており、一
方の入力が前記Ｉ／Ｏスキャンパスの他端および前記内
部スキャンパスの一端に接続され、他方の入力が前記内
部スキャンパスの他端に接続され、出力がスキャンアウ
トに接続されており、テストモード信号に基づいて全ス
キャンパスの経路と前記Ｉ／Ｏスキャンパスのみの経路
とを選択するセレクタを有することを特徴する大規模集
積回路。 - 【請求項３】 Ｆ／Ｆをシリアルに接続したスキャンパ
スを有する構造の大規模集積回路において、前記スキャ
ンパスが、Ｉ／Ｏピン近傍のＦ／Ｆのみをシリアルに接
続したＩ／Ｏスキャンパスと、それ以外のＦ／Ｆをシリ
アルに接続した内部スキャンパスとに分かれており、一
方の入力がスキャンインおよび前記内部スキャンパスの
一端に接続され、他方の入力が前記内部スキャンパスの
他端に接続され、出力が前記Ｉ／Ｏスキャンパスの一端
に接続されており、テストモード信号に基づいて全スキ
ャンパスの経路と前記Ｉ／Ｏスキャンパスのみの経路と
を選択するセレクタを有することを特徴する大規模集積
回路。 - 【請求項４】 Ｆ／Ｆをシリアルに接続したスキャンパ
スを有する構造の大規模集積回路において、前記スキャ
ンパスが、Ｉ／Ｏピン近傍のＦ／Ｆのみをシリアルに接
続したＩ／Ｏスキャンパスと、それ以外のＦ／Ｆをシリ
アルに接続した第１および第２の内部スキャンパスとに
分かれており、一方の入力がスキャンインおよび前記第
１の内部スキャンパスの一端に接続され、他方の入力が
前記第１の内部スキャンパスの他端に接続され、出力が
前記Ｉ／Ｏスキャンパスの一端に接続された第１のセレ
クタと、一方の入力が前記Ｉ／Ｏスキャンパスの他端お
よび前記第２の内部スキャンパスの一端に接続され、他
方の入力が前記第２の内部スキャンパスの他端に接続さ
れ、出力がスキャンアウトに接続された第２のセレクタ
とを有し、テストモード信号に基づいて前記第１および
第２のセレクタを切り換えることにより全スキャンパス
の経路と前記Ｉ／Ｏスキャンパスのみの経路とを選択す
ることを特徴する大規模集積回路。 - 【請求項５】 Ｆ／Ｆをシリアルに接続したスキャンパ
スを有する構造の大規模集積回路において、前記スキャ
ンパスが、Ｉ／Ｏピン近傍のＦ／Ｆのみをシリアルに接
続した第１および第２のＩ／Ｏスキャンパスと、それ以
外のＦ／Ｆをシリアルに接続した内部スキャンパスとに
分かれており、一方の入力が前記第１のＩ／Ｏスキャン
パスの他端および前記内部スキャンパスの一端に接続さ
れ、他方の入力が前記内部スキャンパスの他端に接続さ
れ、出力が前記第２のＩ／Ｏスキャンパスの一端に接続
されており、テストモード信号に基づいて全スキャンパ
スの経路と前記Ｉ／Ｏスキャンパスのみの経路とを選択
するセレクタを有することを特徴する大規模集積回路。 - 【請求項６】 Ｆ／Ｆをシリアルに接続したスキャンパ
スを有する構造の大規模集積回路のボードテスト方法に
おいて、前記スキャンパスを、Ｉ／Ｏピン近傍のＦ／Ｆ
のみをシリアルに接続したＩ／Ｏスキャンパスと、それ
以外のＦ／Ｆをシリアルに接続した内部スキャンパスと
に分け、複数の大規模集積回路のＩ／Ｏピン間を接続す
るとともにセレクタによりＩ／Ｏスキャンパスのみの経
路を選択して、各大規模集積回路のＩ／Ｏスキャンパス
にテストデータをスキャンイン／スキャンアウトとさせ
てＩ／Ｏスキャンパス間でデータの送受を行うことによ
り、大規模集積回路間の接続確認を行うことを特徴とす
るボードテスト方法。 - 【請求項７】 Ｆ／Ｆをシリアルに接続したスキャンパ
スを有する構造の大規模集積回路のボードテスト方法に
おいて、前記スキャンパスを、Ｉ／Ｏピン近傍のＦ／Ｆ
のみをシリアルに接続したＩ／Ｏスキャンパスと、それ
以外のＦ／Ｆをシリアルに接続した内部スキャンパスと
に分け、複数の大規模集積回路のＩ／Ｏピン間を接続す
るとともに外部よりテストモード信号を与えることによ
りセレクタによってＩ／Ｏスキャンパスのみの経路を選
択して、各大規模集積回路のＩ／Ｏスキャンパスにテス
トデータをスキャンイン／スキャンアウトとさせてＩ／
Ｏスキャンパス間でデータの送受を行うことにより、大
規模集積回路間の接続確認を行うことを特徴とするボー
ドテスト方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10051524A JP3092704B2 (ja) | 1998-02-17 | 1998-02-17 | 大規模集積回路およびそのボードテスト方法 |
| US09/185,636 US6343365B1 (en) | 1998-02-17 | 1998-11-04 | Large-scale integrated circuit and method for testing a board of same |
| CA002253968A CA2253968C (en) | 1998-02-17 | 1998-11-12 | Large-scale integrated circuit and method for testing a board of same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10051524A JP3092704B2 (ja) | 1998-02-17 | 1998-02-17 | 大規模集積回路およびそのボードテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11231027A JPH11231027A (ja) | 1999-08-27 |
| JP3092704B2 true JP3092704B2 (ja) | 2000-09-25 |
Family
ID=12889410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10051524A Expired - Fee Related JP3092704B2 (ja) | 1998-02-17 | 1998-02-17 | 大規模集積回路およびそのボードテスト方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6343365B1 (ja) |
| JP (1) | JP3092704B2 (ja) |
| CA (1) | CA2253968C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7069486B2 (en) | 2000-12-28 | 2006-06-27 | Nec Electronics Corporation | Test circuit for logical integrated circuit and method for testing same |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11328947A (ja) * | 1998-05-18 | 1999-11-30 | Nec Corp | 大規模ｆｉｆｏ回路 |
| JP2000275303A (ja) * | 1999-03-23 | 2000-10-06 | Mitsubishi Electric Corp | バウンダリスキャンテスト方法及びバウンダリスキャンテスト装置 |
| US7058862B2 (en) * | 2000-05-26 | 2006-06-06 | Texas Instruments Incorporated | Selecting different 1149.1 TAP domains from update-IR state |
| US6728915B2 (en) * | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
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| Publication number | Publication date |
|---|---|
| JPH11231027A (ja) | 1999-08-27 |
| CA2253968A1 (en) | 1999-08-17 |
| US6343365B1 (en) | 2002-01-29 |
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