JP2002236142A - バウンダリスキャンテスト回路 - Google Patents

Abstract

(57)【要約】 【課題】従来のバウンダリスキャンテスト回路で検査で
きなかった内部ロジックの構成回路を、容易に検査する
ことができるバウンダリスキャンテスト回路を提供す
る。 【解決手段】信号入力用ピンＩＮ１，ＩＮ２及び信号出
力用ピンＯＵＴ１，ＯＵＴ２と、内部ロジック４１の入
力端子及び出力端子と、の間に、バウンダリスキャンセ
ル２１〜２４に構成されたシフトレジスタ２０、シフト
レジスタ２０を制御するＴＡＰコントローラ３１に備え
たバウンダリスキャンテスト回路を内蔵する半導体集積
回路１０１に、バウンダリスキャンセル２−１〜２−ｎ
によって構成されたシフトレジスタ５、選択回路である
セレクタ３、外部テスト用ピンＴＥＳＴ及びテスト信号
入力バッファ４を追加し、シフトレジスタ５は内部ロジ
ック４１の構成回路の端子に接続し、ＴＡＰコントロー
ラ３１によって、シフトレジスタ２０及びシフトレジス
タ５を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＪＴＡＧの規格に
準拠したバウンダリスキャンテスト回路に関する。

【０００２】

【従来の技術】近年、半導体集積回路（デバイスとも称
する。）の高機能化及びプリント配線基板の実装密度の
増加によって、デバイスのピン数が増加するとともに、
パッケージの小型化が進んでいる。そのため、デバイス
のピン間隔が、インサーキットテスト用のテストプロー
ブの直径を下回っているため、直接テストプローブをデ
バイスのピンに当接させることができなくなっている。
また、デバイスとして、例えばＢＧＡパッケ−ジを使用
した場合、ＢＧＡパッケ−ジのピンにテストプローブを
当接させることができない。このような場合、機能テス
ト用のテストパットに加えて、テストプローブ当接用の
テストパットを設けることも可能であるが、プリント配
線基板の高密度実装化の妨げとなる。このように、プリ
ント配線基板上にテストプローブを当接してインサーキ
ットテストを行うことは、困難な状況になってきてい
る。

【０００３】そこで、デバイスを実装したプリント基板
のボードテストを容易に行うための方法として、ＩＥＥ
Ｅ１１４９．１（以下、ＪＴＡＧと称する。）の規格に
準拠したテスト方法が作成されている。このＪＴＡＧテ
ストは、デバイスの入出力端子と内部ロジックとの間
に、バウンダリスキャンセルと呼ばれる多目的メモリデ
バイスを追加し、各バウンダリスキャンセルによって構
成したシフトレジスタであるバウンダリスキャンテスト
回路を用いることで実現される。すなわち、ＪＴＡＧテ
ストでは、デバイスのすべての外部入出力ピンを順次走
査して、テストデータの入出力を行うことにより、デバ
イスの内部機能やデバイスが実装されているプリント配
線基板のテストを行う。

【０００４】図２は、ＪＴＡＧの規格に準拠した方法を
用いた半導体集積回路の概略の構成回路図である。 図
３は、ＴＡＰコントローラの入出力信号を示した図であ
る。半導体集積回路１０１は、外部に外部信号入力ピン
である信号入力用ピンＩＮ１，ＩＮ２、外部信号出力ピ
ンである信号出力用ピンＯＵＴ１，ＯＵＴ２、テスト用
ピンＴＤＩ，ＴＣＫ，ＴＭＳ，ＴＲＳＴ，ＴＤＯを備え
ている。また、内部には、信号入力バッファ１１，１
２、信号出力バッファ１３，１４、テスト信号入力バッ
ファ１５〜１８、テスト信号出力バッファ１９、テスト
回路であるバウンダリスキャンセル２１〜２４、内部論
理回路である内部ロジック４１及びＴＡＰ制御回路であ
るＴＡＰ（Test Access Port）コントローラ（以下、Ｔ
ＡＰＣと称する。）３１を有している。

【０００５】信号入力バッファ１１，１２、信号出力バ
ッファ１３，１４、テスト信号入力バッファ１５〜１８
及びテスト信号出力バッファ１９は、それぞれ入力端子
及び出力端子を各１端子備えている。

【０００６】バウンダリスキャンセル２１〜２４は、そ
れぞれＩＮ＿Ａ端子、ＩＮ＿Ｂ端子、ＩＮ＿Ｃ端子、Ｉ
Ｎ＿Ｄ端子、ＩＮ＿Ｅ端子、ＩＮ＿Ｆ端子、ＯＵＴ＿Ｎ
端子及びＯＵＴ＿Ｓ端子を各１端子備えている（図２に
おいては、各端子をＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｎ，Ｓと
表示している。）。

【０００７】ＴＡＰＣ３１は、ＴＣＫ端子、ＴＭＳ端
子、ＴＲＳＴ端子、ＴＤＩ端子、ＴＤＯ端子、ＩＮ＿Ｃ
端子、ＩＮ＿Ｄ端子、ＩＮ＿Ｅ端子及びＩＮ＿Ｆ端子を
各１端子備えている。また、内部ロジック４１は、複数
の信号入力端子及び信号出力端子を備えている。

【０００８】なお、ＴＡＰＣ３１は、図２に示したＴＡ
ＰＣ３２、図外のインストラクションレジスタ、バイパ
スレジスタ及びオプションレジスタを備えた構成とす
る。ＴＡＰＣ３２は、ＴＣＫ端子、ＴＭＳ端子、ＴＲＳ
Ｔ端子、ＴＤＩ端子、ＩＮ＿Ｃ端子、ＩＮ＿Ｄ端子、Ｉ
Ｎ＿Ｅ端子及びＩＮ＿Ｆ端子を各１端子備えている。

【０００９】各部の接続は以下の通りである。ＩＣ入力
バッファ１１は、入力端子が外部入力用ピンＩＮ１に接
続され、出力端子がバウンダリスキャンセル２１のＩＮ
＿Ａ端子に接続される。同様に、ＩＣ入力バッファ１２
は、入力端子が外部入力用ピンＩＮ２に接続され、出力
端子がバウンダリスキャンセル２２のＩＮ＿Ａ端子に接
続される。

【００１０】ＩＣ出力バッファ１３は、入力端子がバウ
ンダリスキャンセル２３のＯＵＴ＿Ｓ端子に接続され、
出力端子が外部の信号出力用ピンＯＵＴ１に接続され
る。同様に、ＩＣ出力バッファ１４は、入力端子がバウ
ンダリスキャンセル２４のＯＵＴ＿Ｓ端子に接続され、
出力端子が外部の信号出力用ピンＯＵＴ２に接続され
る。

【００１１】テスト信号入力バッファ１５は、入力端子
がテスト用ピンＴＤＩに接続され、出力端子がバウンダ
リスキャンセル２１のＩＮ＿Ｂ端子及びＴＡＰＣ３１の
ＴＤＩ端子に接続される。テスト信号入力バッファ１６
は、入力端子がテスト用ピンＴＣＫに接続され、出力端
子がＴＡＰＣ３１のＴＣＫ端子に接続される。テスト信
号入力バッファ１７は、入力端子がテスト用ピンＴＭＳ
に接続され、出力端子がＴＡＰＣ３１のＴＭＳ端子に接
続される。テスト信号入力バッファ１８は、入力端子が
テスト用ピンＴＲＳＴに接続され、出力端子がＴＡＰＣ
３１のＴＲＳＴ端子に接続される。

【００１２】テスト信号出力バッファ１９は、入力端子
がバウンダリスキャンセル２４のＩＮ＿Ｎ端子に接続さ
れ、出力端子がテスト用ピンＴＤＯ端子に接続される。

【００１３】バウンダリスキャンセル２１は、ＩＮ＿Ａ
端子が信号入力バッファ１１の出力端子に接続され、Ｏ
ＵＴ＿Ｓ端子が内部ロジック４１の信号入力端子に接続
されＩＮ＿Ｂ端子がテスト信号入力バッファ１５の出力
端子及び外部テスト用ピンＴＤＩに接続され、ＯＵＴ＿
Ｎ端子がバウンダリスキャンセル２２のＩＮ＿Ｂ端子に
接続される。バウンダリスキャンセル２２は、ＩＮ＿Ａ
端子が信号入力バッファ１２の出力端子に接続され、Ｏ
ＵＴ＿Ｓ端子が内部ロジック４１の信号入力端子に接続
されＩＮ＿Ｂ端子がバウンダリスキャンセル２１のＯＵ
Ｔ＿Ｎ端子に接続され、ＯＵＴ＿Ｎ端子がバウンダリス
キャンセル２３のＩＮ＿Ｂ端子に接続される。バウンダ
リスキャンセル２３は、ＩＮ＿Ａ端子が内部ロジック４
１の信号出力端子に接続され、ＯＵＴ＿Ｓ端子が信号出
力バッファ１３の入力端子に接続され、ＩＮ＿Ｂ端子が
バウンダリスキャンセル２２のＯＵＴ＿Ｎ端子に接続さ
れ、ＯＵＴ＿Ｎ端子がバウンダリスキャンセル２４のＩ
Ｎ＿Ｂ端子に接続される。バウンダリスキャンセル２４
は、ＩＮ＿Ａ端子が内部ロジック４１の信号出力端子に
接続され、ＯＵＴ＿Ｓ端子が信号出力バッファ１４の入
力端子に接続され、ＩＮ＿Ｂ端子がバウンダリスキャン
セル２３のＯＵＴ＿Ｎ端子に接続され、ＯＵＴ＿Ｎ端子
が信号出力バッファ１４の入力端子に接続される。

【００１４】このように、バウンダリスキャンセル２１
〜２４は、それぞれ直列に接続されて、第１のシフトレ
ジスタ回路であるシフトレジスタ（バウンダリスキャン
レジスタ）２０を構成する。

【００１５】また、バウンダリスキャンセル２１〜２４
のＩＮ＿Ｃ端子、ＩＮ＿Ｄ端子、ＩＮ＿Ｅ端子及びＩＮ
＿Ｆ端子は、ＴＡＰＣ３１のＩＮ＿Ｃ端子、ＩＮ＿Ｄ端
子、ＩＮ＿Ｅ端子及びＩＮ＿Ｆ端子とそれぞれ接続され
る（図２においては、バウンダリスキャンセル２１〜２
４とＴＡＰＣ３１との接続を、簡易的に１ラインとして
表示している。）ＴＡＰＣ３１は、ＩＮ＿Ｃ端子、ＩＮ
＿Ｄ端子、ＩＮ＿Ｅ端子及びＩＮ＿Ｆ端子が、それぞれ
バウンダリスキャンセル２１〜２４のＩＮ＿Ｃ端子、Ｉ
Ｎ＿Ｄ端子、ＩＮ＿Ｅ端子及びＩＮ＿Ｆ端子に接続され
る。また、ＴＣＫ端子がテスト信号入力バッファ１６の
出力端子に接続され、ＴＭＳ端子がテスト信号入力バッ
ファ１７の出力端子に接続され、ＴＲＳＴ端子がテスト
信号入力バッファ１８の出力端子に接続される。さら
に、ＴＤＩ端子が信号入力バッファ１５の出力端子に接
続され、ＴＤＯ端子が信号出力バッファ１９の入力端子
に接続される。

【００１６】内部ロジック４１は、信号入力端子がバウ
ンダリスキャンセル２１，２２のＯＵＴ＿Ｓ端子に接続
され、信号出力端子がバウンダリスキャンセル２３，２
４のＩＮ＿Ａ端子に接続される。

【００１７】各部の機能は以下の通りである。信号入力
バッファ１１，１２、及びテスト信号入力バッファ１５
〜１８は、外部から入力された信号を波形整形し、内部
ロジック４１またはＴＡＰＣ３１に出力するためのもの
である。また、信号出力バッファ１３，１４、及びテス
ト信号出力バッファ１９は、内部ロジック４１またはシ
フトレジスタ２０から出力された信号のドライブ能力を
上げ、外部に出力するためのものである。

【００１８】バウンダリスキャンセル２１〜２４は、内
部ロジック４１の各入力端子と半導体集積回路１０１の
各外部信号入力用ピンとの間、及び内部ロジック４１の
各出力端子と半導体集積回路１０１の各外部信号出力用
ピンとの間に、テストプローブと等価な働きをするレジ
スタとして配置されたものである。また、前記のよう
に、バウンダリスキャンセル２１〜２４は直列に接続さ
れて、シフトレジスタ２０を構成する。

【００１９】ＴＡＰコントローラ３１は、シフトレジス
タ（第１のシフトレジスタ回路）２０を制御するための
ものであり、図３に示したように、半導体集積回路１０
１の外部テスト用ピンＴＤＩ，ＴＭＳ，ＴＣＫ及びＴＲ
ＳＴから入力される４つの信号に応じて、ＩＮ＿Ｃ端子
から制御信号ｓｈｉｆｔ、ＩＮ＿Ｄ端子からクロック信
号ｃｌｏｃｋ、ＩＮ＿Ｅ端子からクロック信号ｕｐｄａ
ｔｅ及びＩＮ＿Ｆ端子から制御信号ｍｏｄｅをバウンダ
リスキャンセル２１〜２４に出力して、シフトレジスタ
２０の制御を行う。 例えば、ＴＡＰＣ３１は、ＴＭＳ
端子から入力された信号によってテストモードの選択を
行い、ＴＣＫ端子から入力された信号によってデータ等
の遷移を行い、ＴＤＯ端子からテスト結果を出力する。
また、ＴＲＳＴ端子から入力された信号によってＴＡＰ
Ｃ３１の初期化を行う。

【００２０】内部ロジック４１は、半導体集積回路１０
１の内部論理回路であり、各種の信号処理を行う。

【００２１】次に、バウンダリスキャンセルの構成を説
明する。図４は、バウンダリスキャンセルの概略の構成
図である。なお、バウンダリスキャンセル２１〜２４
は、全て同じ構成であるため、バウンダリスキャンセル
２１を例に説明する。バウンダリスキャンセル２１は、
マルチプレクサ５１，５２、Ｄフリップフロップ５３，
５４によって構成される。各部の接続は以下の通りであ
る。マルチプレクサ５１，５２のＡ１端子は、バウンダ
リスキャンセル２１のＩＮ＿Ａ端子に接続される。マル
チプレクサ５１のＡ０端子は、バウンダリスキャンセル
２１のＩＮ＿Ｂ端子に接続され、Ｓ端子はバウンダリス
キャンセル２１のＩＮ＿Ｃ端子に接続される。マルチプ
レクサ５１のＹ端子は、Ｄフリップフロップ５３のＤ端
子に接続される。Ｄフリップフロップ５３のＣＫ端子
は、バウンダリスキャンセル２１のＩＮ＿Ｄ端子に接続
される。Ｄフリップフロップ５３のＱ端子及びＤフリッ
プフロップ５４のＤ端子は、バウンダリスキャンセル２
１のＯＵＴ＿Ｎ端子に接続される。Ｄフリップフロップ
５４のＣＫ端子は、バウンダリスキャンセル２１のＩＮ
＿Ｅ端子に接続される。Ｄフリップフロップ５４のＱ端
子は、マルチプレクサ５２のＡ０端子に接続される。マ
ルチプレクサ５２のＳ端子は、バウンダリスキャンセル
２１のＩＮ＿Ｆ端子に接続される。マルチプレクサ５２
のＹ端子は、バウンダリスキャンセル２１のＯＵＴ＿Ｓ
端子に接続される。

【００２２】次に、バウンダリスキャンセルの機能及び
動作を説明する。図２に示したＴＡＰＣ３１のＩＮ＿Ｃ
端子から出力される制御信号ｓｈｉｆｔが、各バウンダ
リスキャンセルに出力されると、図４に示したバウンダ
リスキャンセルのマルチプレクサ５１のＳ端子に入力さ
れる。マルチプレクサ５１は、この制御信号ｓｈｉｆｔ
によって、信号入力バッファ１１，１２または内部ロジ
ック４１からＩＮ＿Ａ端子に出力された信号と、外部制
御端子ＴＤＩからＩＮ＿Ｂ端子に入力された信号や他の
バウンダリスキャンセルからＩＮ＿Ｂ端子に出力された
信号と、を選択する。マルチプレクサ５１は、制御信号
ｓｈｉｆｔが”Ｌ”の時、ＩＮ＿Ｂ端子に入力された信
号を出力し、制御信号ｓｈｉｆｔが”Ｈ”の時、ＩＮ＿
Ａ端子に入力された信号を出力する。そして、マルチプ
レクサ５１は、選択した信号をＹ端子からＤフリップフ
ロップ５３のＤ端子に送付する。また、ＴＡＰＣ３１の
ＩＮ＿Ｄ端子から出力されるクロック信号ｃｌｏｃｋ
は、Ｄフリップフロップ５３のＣＫ端子から入力され
る。Ｄフリップフロップ５３は、このクロック信号ｃｌ
ｏｃｋによって、Ｄ端子から入力された信号をシフトし
てＱ端子から出力する。この信号は、バウンダリスキャ
ンセルのＯＵＴ＿Ｎ端子から出力信号ＯＵＴ＿Ｎとして
出力される。また、出力信号ＯＵＴ＿Ｎは、Ｄフリップ
フロップ５４のＤ端子にも出力される。Ｄフリップフロ
ップ５４は、出力信号ＯＵＴ＿Ｎのデータを保持するた
めに設けられている。ＴＡＰＣ３１のＩＮ＿Ｅ端子から
出力されるクロック信号ｕｐｄａｔｅがＤフリップフロ
ップ５４のＣＫ端子に入力される。このクロック信号ｕ
ｐｄａｔｅによって、Ｄフリップフロップ５４から入力
された出力信号ＯＵＴ＿Ｎがラッチされて、データが保
持される。

【００２３】さらに、ＴＡＰＣ３１のＩＮ＿Ｆ端子から
出力される制御信号ｍｏｄｅがマルチプレクサ５２のＳ
端子に入力される。この制御信号ｍｏｄｅによって、Ａ
０端子に入力されるＤフリップフロップ５４が保持した
データ、またはＡ１端子に入力される信号ＩＮ＿Ａを選
択する。制御信号ｍｏｄｅが”Ｌ”の時、マルチプレク
サ５２はＤフリップフロップ５４が保持したデータを出
力し、制御信号ｍｏｄｅが”Ｈ”の時、マルチプレクサ
５２は信号ＩＮ＿Ａを出力する。そして、マルチプレク
サ５２のＯＵＴ＿Ｓ端子から出力された信号は、信号出
力バッファ２３，２４または内部ロジック４１に入力さ
れる。

【００２４】

【発明が解決しようとする課題】上記のように、バウン
ダリスキャンテスト回路を用いることで、半導体集積回
路やプリント配線基板の内部ロジックを、インサーキッ
トテスタなどを用いずに確実に検査することができる。
しかしながら、ＪＴＡＧの規格に準拠した従来のバウン
ダリスキャンセルテスト方法では、デバイスの入出力ピ
ンと内部ロジックの入出力端子との間に、バウンダリス
キャンセルを追加して、予め作成したファンクションパ
ターンを入力することで検査を行うため、内部ロジック
を構成する回路が故障していた場合に、故障を検出する
ことが不可能な場合があった。例えば、複数のＤフリッ
プフロップによって構成されたリセット付きシフトレジ
スタを内部ロジックが備えていた場合である。また、双
方向バッファ、ハイインピーダンスを制御する切り替え
信号を有するトライステートバッファ、及び組み合わせ
回路などを内部ロジックが備えていた場合である。

【００２５】図５は、リセット付きシフトレジスタの概
略の構成図である。リセット付きシフトレジスタ６１
は、ｎ個のＤフリップフロップ６２−１〜６２−ｎによ
って構成される。各ＤフリップフロップのＣＫ端子は内
部ロジックのＣＫ端子に接続され、ＲＢ端子は内部ロジ
ックのＲＥＳＥＴ端子に接続され、Ｄフリップフロップ
６２−１のＤ端子は内部ロジックのＤ端子に接続され、
Ｄフリップフロップ６２−ｎのＱ端子は内部ロジックの
ＯＵＴ端子に接続される。また、Ｄフリップフロップ６
２−１〜６２−ｎのＱ端子とＤ端子とがそれぞれ接続さ
れて、Ｄフリップフロップ６２−１〜６２−ｎは直列に
接続される。

【００２６】リセット付きシフトレジスタ６１では、Ｒ
ＥＳＥＴ端子がアクティブになった時、Ｄフリップフロ
ップ６２−１〜６２−ｎのＱ端子の出力は全て”Ｌ”に
なる。よて、従来のバウンダリスキャンテスト回路を用
いた検査では、内部ロジックの出力端子から出力された
信号を観測するため、上記の場合において、Ｄフリップ
フロップ６２−１〜６２−ｎの各Ｑ端子の出力が全て”
Ｈ”から”Ｌ”へ変化するのを観測することはできなか
った。

【００２７】この場合、Ｄフリップフロップ６２−１〜
６２−ｎの各Ｑ端子の出力を検査するために、テスト出
力ピンを外部に設ける方法がある。しかし、内部ロジッ
クの構成が複雑になるほどピン数が増加して、パッケー
ジが大きくなるため、現実的ではない。

【００２８】そこで、本発明は、上記の課題を解決する
ために創作したものであり、その目的は、従来のバウン
ダリスキャンテスト回路で検査できなかった内部ロジッ
クの構成回路を、容易に検査することができるバウンダ
リスキャンテスト回路を提供することである。

【００２９】

【課題を解決するための手段】この発明は、前記の課題
を解決するための手段として、以下の構成を備えてい
る。

【００３０】(1) 外部信号入力ピンと内部論理回路の入
力端子との間、及び外部信号出力ピンと該内部論理回路
の出力端子との間にそれぞれ設けられた第１のバウンダ
リスキャンセルが、直列に接続された第１のシフトレジ
スタ回路と、該第１のバウンダリスキャンセルのそれぞ
れに接続され、該第１のシフトレジスタ回路を制御可能
なＴＡＰ制御回路と、を備えたバウンダリスキャンテス
ト回路において、該内部論理回路の構成回路の端子であ
って、該第１のバウンダリスキャンセルに接続された該
内部論理回路の入力端子及び出力端子以外の端子にそれ
ぞれ接続された第２のバウンダリスキャンセルが、直列
に接続された第２のシフトレジスタ回路と、該第１のシ
フトレジスタ回路の信号出力端子と、該第２のシフトレ
ジスタ回路の信号出力端子と、が接続され、何れかの信
号出力端子から出力されたデータ信号を選択してテスト
データ出力ピンに出力可能な選択回路と、を備え、該Ｔ
ＡＰ制御回路は、さらに該第２のバウンダリスキャンセ
ルのそれぞれに接続され、該第２のシフトレジスタ回路
を制御可能であることを特徴とする。

【００３１】この構成において、バウンダリスキャンテ
スト回路は、外部信号入力ピンと内部論理回路の入力端
子との間、及び外部信号出力ピンと内部論理回路の出力
端子との間にそれぞれ設けられた第１のバウンダリスキ
ャンセルが、直列に接続された第１のシフトレジスタ回
路と、内部論理回路の構成回路の端子であって、第１の
バウンダリスキャンセルに接続された内部論理回路の入
力端子及び出力端子以外の端子にそれぞれ接続された第
２のバウンダリスキャンセルが、直列に接続された第２
のシフトレジスタ回路と、をＴＡＰ制御回路で制御可能
であり、第１のシフトレジスタ回路の信号出力端子と、
該第２のシフトレジスタ回路の信号出力端子と、が接続
された選択回路によって、何れかの信号出力端子から出
力されたデータ信号を選択してテストデータ出力ピンに
出力可能である。

【００３２】したがって、ＴＡＰ制御回路で第２のシフ
トレジスタ回路を制御して、内部論理回路の入出力端子
以外の端子に信号を入出力可能となり、従来のバウンダ
リスキャンテスト回路では検査できなかった箇所につい
て検査することができ、故障検出率を向上させることが
可能となる。

【００３３】(2) 前記選択回路は、前記第１のシフトレ
ジスタ回路の信号出力端子と、前記第２のシフトレジス
タ回路の信号出力端子と、の何れか一方の出力信号を、
外部端子から入力された信号に応じて選択することを特
徴とする。

【００３４】この構成においては、第１のシフトレジス
タ回路の信号出力端子と、第２のシフトレジスタ回路の
信号出力端子と、の何れか一方の出力信号を、外部端子
から入力された信号に応じて選択回路によって選択す
る。したがって、バウンダリスキャンテスト回路が、第
１のシフトレジスタ回路及び第２のシフトレジスタ回路
へ同時に信号を入力する構成であっても、何れか一方の
出力信号を選択回路で選択可能であり、確実に出力信号
を評価することができる。

【００３５】(3) 前記第１のシフトレジスタ回路及び前
記第２のシフトレジスタ回路は、共通の信号入力端子を
備えたことを特徴とする。

【００３６】この構成においては、共通の信号入力端子
を第１のシフトレジスタ回路及び前記第２のシフトレジ
スタ回路は備えている。したがって、バウンダリスキャ
ンテスト回路の入力端子数を増加させることなく、従来
のバウンダリスキャンテストに加えて、第２のシフトレ
ジスタ回路によって従来のバウンダリスキャンテストで
検査できなかった内部論理回路のテストを行うことが可
能となる。

【００３７】

【発明の実施の形態】図１は、本発明の実施形態に係る
バウンダリスキャンテスト回路を備えた半導体集積回路
の概略構成を示した回路図である。半導体集積回路１
は、図２に示した半導体集積回路１０１に、第２のバウ
ンダリスキャンセルであるバウンダリスキャンセル２−
１〜２−ｎによって構成された第２のシフトレジスタ回
路であるシフトレジスタ５、選択回路であるセレクタ
３、外部テスト用ピンＴＥＳＴ及びテスト信号入力バッ
ファ４を追加し、ＴＡＰＣ３１によって、シフトレジス
タ２０に加えてシフトレジスタ５を制御するものであ
る。なお、セレクタ３は、バウンダリスキャンセル２４
とテスト信号出力バッファ１９との間に設けたものであ
る。

【００３８】この構成により、従来のバウンダリスキャ
ンセルテスト回路であるシフトレジスタ２０では検査で
きなかった内部ロジック４１の構成回路に対して、シフ
トレジスタ５を用いてバウンダリスキャンセルテストを
行うことができる。

【００３９】なお、図２に示した半導体集積回路１０１
と同一部分には、同一符号を付し、詳細な説明は省略
し、異なる部分を中心に説明する。また、半導体集積回
路１の内部ロジック４１は、構成回路の一例として図５
に示したリセット付きシフトレジスタ６１を備えるもの
とする。

【００４０】半導体集積回路１は、上記のように半導体
集積回路１０１の構成に加えて、内部に第２のバウンダ
リスキャンセルであるバウンダリスキャンセル２−１〜
２−ｎによって構成された第２のシフトレジスタ回路で
あるシフトレジスタ５、選択回路であるセレクタ３及び
テスト信号入力バッファ４を備える。また、外部にテス
トピンＴＥＳＴを備える。

【００４１】各部の構成は以下の通りである。バウンダ
リスキャンセル２−１〜２−ｎは、図４に示したバウン
ダリスキャンセル２１の構成において、マルチプレクサ
５１及びＤフリップフロップ５３を備えた構成である。
また、それぞれＩＮ＿Ａ端子、ＩＮ＿Ｂ端子、ＩＮ＿Ｃ
端子、ＩＮ＿Ｄ端子、ＯＵＴ＿Ｎ端子を各１端子備えて
いる。よって、図４において、点線で囲んだ部分のみを
備えた構成である（図１においては、図２と同様に、バ
ウンダリスキャンセルの各端子をＡ，Ｂ，Ｃ，Ｄ，Ｅ，
Ｆ，Ｎ，Ｓと表示している。）。

【００４２】セレクタ３は、信号入力端子ａ，ｂ、信号
出力端子ｃ及び信号選択端子ｄを備えている。また、テ
スト信号入力バッファ４は、他のバッファと同様に、入
力端子及び出力端子を各１端子備えている。

【００４３】内部ロジック４１を構成する回路の一つで
あるリセット付きシフトレジスタ６１は、図５を用いて
説明した構成に加えて、Ｄフリップフロップ６２−１〜
６２−ｎに、それぞれ信号出力端子Ｑ１〜Ｑｎを設けた
構成である。

【００４４】各部の接続は以下の通りである。バウンダ
リスキャンセル２−１は、ＩＮ＿Ａ端子が内部ロジック
４１を構成するリセット付きシフトレジスタ６１の信号
出力端子Ｑ１に接続され、ＩＮ＿Ｂ端子が信号入力バッ
ファ１５の出力端子に接続され、ＩＮ＿Ｎ端子がバウン
ダリスキャンセル２−２のＩＮ＿Ｂ端子に接続される。
よって、テスト用ピンＴＤＩは共通の信号入力端子とし
て、信号入力バッファ１５を介して、バウンダリスキャ
ンセル２１のＩＮ＿Ｂ端子、ＴＡＰＣ３１のＴＤＩ端
子、及びバウンダリスキャンセル２−１のＩＮ＿Ｂ端子
に接続された構成である。

【００４５】また、バウンダリスキャンセル２−２は、
ＩＮ＿Ａ端子が内部ロジック４１を構成するリセット付
きシフトレジスタ６１の備える信号出力端子Ｑ２に接続
され、ＩＮ＿Ｂ端子がバウンダリスキャンセル２−１の
ＩＮ＿Ｎ端子に接続され、ＩＮ＿Ｎ端子がバウンダリス
キャンセル２−３のＩＮ＿Ｂ端子に接続される。同様
に、バウンダリスキャンセル２−３〜２−（ｎ−１）で
あるバウンダリスキャンセル２−ｘは、ＩＮ＿Ａ端子が
内部ロジック４１を構成するリセット付きシフトレジス
タ６１の備える信号出力端子Ｑｘに接続され、ＩＮ＿Ｂ
端子がバウンダリスキャンセル２−（ｘ−１）のＩＮ＿
Ｎ端子に接続され、ＩＮ＿Ｎ端子がバウンダリスキャン
セル２−（ｘ＋１）のＩＮ＿Ｂ端子に接続される。バウ
ンダリスキャンセル２−ｎは、ＩＮ＿Ａ端子が内部ロジ
ック４１を構成するリセット付きシフトレジスタ６１の
備える信号出力端子Ｑｎに接続され、ＩＮ＿Ｂ端子がバ
ウンダリスキャンセル２−（ｎ−１）のＩＮ＿Ｎ端子に
接続され、ＩＮ＿Ｎ端子がセレクタ３の信号入力端子ｂ
に接続される。

【００４６】また、バウンダリスキャンセル２−１〜２
−ｎは、ＩＮ＿Ｃ端子及びＩＮ＿Ｄ端子がそれぞれＴＡ
ＰＣ３１のＩＮ＿Ｃ端子及びＩＮ＿Ｄ端子に接続される
（図１においては、図２と同様、バウンダリスキャンセ
ル２１〜２４とＴＡＰＣ３１との接続、及びバウンダリ
スキャンセル２−１〜２−ｎとＴＡＰＣ３１との接続
を、簡易的に１ラインとして表示している。）。

【００４７】セレクタ３は、信号入力端子ａがシフトレ
ジタ２０の信号出力端子であるバウンダリスキャンセル
２４のＩＮ＿Ｎ端子に接続され、信号入力端子ｂがシフ
トレジタ５の信号出力端子であるバウンダリスキャンセ
ル２−ｎのＩＮ＿Ｎ端子に接続され、信号出力端子ｃが
信号出力バッファ１９の入力端子に接続され、信号選択
端子ｄがテスト信号入力バッファ４の出力端子に接続さ
れる。

【００４８】テスト信号入力バッファ４の入力端子は、
外部端子であるテスト用ピンＴＥＳＴに接続され、出力
端子がセレクタ３の信号選択端子ｄに接続される。

【００４９】ＴＡＰＣ３１は、半導体集積回路１０１に
おけるＴＡＰＣ３１の接続に加えて、ＩＮ＿Ｃ端子及び
ＩＮ＿Ｄ端子が、それぞれバウンダリスキャンセル２−
１〜２−ｎのＩＮ＿Ｃ端子及びＩＮ＿Ｄ端子と接続され
る。また、ＴＤＯ端子がバウンダリスキャンセル２４と
セレクタ３の信号入力端子との間に接続される。

【００５０】各部の機能は以下の通りである。バウンダ
リスキャンセル２−１〜２−ｎは、シフトレジスタ２０
を用いたバウンダリスキャンセルテストでは検出できな
い故障を検出するためのものである。

【００５１】セレクタ３は、テスト用ピンＴＥＳＴから
信号入力バッファ４及び信号選択端子ｄを介して入力さ
れた信号に応じて、シフトレジスタ２０から出力され
て、信号入力端子ａから入力された信号と、シフトレジ
スタ５から出力されて、信号入力端子ｂから入力された
信号と、を選択して、信号出力端子ｃ及び信号出力バッ
ファ１９を介して、テストデータ出力ピンであるテスト
用ピンＴＤＯに出力するためのものである。なお、テス
ト用ピンＴＥＳＴからＨ信号を入力してアクティブな状
態にした際には、セレクタ３はシフトレジスタ５から出
力された信号を選択して、故障検出用モードとなる。ま
タ、テスト用ピンＴＥＳＴからＬ信号を入力して非アク
ティブな状態にした際には、シフトレジスタ２０から出
力された信号を選択して、通常検査モードとなる。

【００５２】テスト信号入力バッファ４は、外部から入
力された信号を波形整形し、セレクタ３に出力するため
のものである。

【００５３】ＴＡＰコントローラ３１は、シフトレジス
タ２０を制御するとともに、シフトレジスタ５を制御す
るためのものである。半導体集積回路１０１の外部テス
ト用ピンＴＤＩ，ＴＤＯ，ＴＭＳ，ＴＣＫ及びＴＲＳＴ
から入力される５つの信号に応じて、ＩＮ＿Ｃ端子から
制御信号ｓｈｉｆｔ、ＩＮ＿Ｄ端子からクロック信号ｃ
ｌｏｃｋ、ＩＮ＿Ｅ端子からクロック信号ｕｐｄａｔｅ
及びＩＮ＿Ｆ端子から制御信号ｍｏｄｅをバウンダリス
キャンセル２１〜２４及びバウンダリスキャンセル２−
１〜２−ｎに出力して、シフトレジスタ２０及びシフト
レジスタ５の制御を行う。次に、シフトレジスタ２０を
用いて検査できなかった内部ロジック４１の構成回路の
検査方法について説明する。図１において、半導体集積
回路１のテスト用ピンＴＥＳＴにＨ信号を入力して、故
障検出用モードに設定する。信号入力端子ＩＮ１，ＩＮ
２から入力した信号が内部ロジック４１にセットされる
ように、マルチプレクサ５２のＩＮ＿Ｆ端子に制御信号
ｍｏｄｅとして信号”Ｈ”を入力し、検出したい値が出
力されるように、内部ロジックを動作させる。

【００５４】次に、内部ロジック４１のリセット付きシ
フトレジスタ６１のＱ１〜Ｑｎ端子から出力された値
を、バウンダリスキャンセル２−１〜２−ｎがＤフリッ
プフロップ５３によりラッチするように、マルチプレク
サ５１にＩＮ＿Ｃ端子から制御信号ｓｈｉｆｔとして信
号”Ｈ”を入力する。また、Ｄフリップフロップ５３の
ＩＮ＿Ｄ端子からクロック信号ｃｌｏｃｋを入力するこ
とで、Ｄフリップフロップ５３によりラッチされた値
が、ＯＵＴ＿Ｎ端子から出力される。

【００５５】次いで、マルチプレクサ５１にＩＮ＿Ｃ端
子から制御信号ｓｈｉｆｔとして信号”Ｌ”を入力す
る。また、シフトレジスタ５を構成する各バウンダリス
キャンセル２−１〜２−ｎが保持する値をクロック信号
ｃｌｏｃｋによってシフトさせ、セレクタ３及び信号出
力バッファ１９を介してテスト用ピンＴＤＯから出力さ
せる。そして、このテスト用ピンＴＤＯから出力させた
信号を、パソコンなどのホストを用いて故障判定を行
う。

【００５６】上記の検査を行う場合、検査を行うために
必要なテストパターンをホストなどによって、予め自動
生成することも可能となり、検査のための準備工程を簡
略化することが可能となる。

【００５７】このように、バウンダリスキャンテスト回
路の構成を利用し、バウンダリスキャンセルを故障検出
不可能な箇所に接続し、テスト出力信号ＴＤＯの前段に
セレクタ回路を挿入することにより、従来のバウンダリ
スキャンテスト回路で検出不可能な箇所に対応するバウ
ンダリスキャンテストの実施が可能となり、故障検出率
の向上を図ることができる。

【００５８】また、故障検出率向上のために、出力ピン
を複数設ける必要がなく、デバイスのテストピンは、バ
ウンダリスキャンテスト用に従来から使用していたテス
ト用ピンＴＤＩ，ＴＤＯ，ＴＭＳ，ＴＣＫ及びＴＲＳＴ
に加えて、バウンダリスキャンテスト信号を切り替える
ためのテスト用ピンＴＥＳＴのみで良い。よって、ピン
数の増加によるデバイスの面積増加を防止できる。

【００５９】さらに、本発明をプリント配線基板に適用
した場合、テストパットを設ける必要がないため、高密
度実装をすることができる。

【００６０】なお、半導体集積回路１の内部ロジック回
路４１を構成する回路として、リセット付きシフトレジ
スタから出力された信号を検出するバウンダリスキャン
テスト回路を例に挙げて説明したが、これに限るもので
はない。例えば、内部ロジック回路に対して、本発明の
バウンダリスキャンテスト回路から信号を入力するとと
もに、出力された信号を検出する構成であっても良い。
この場合、バウンダリスキャンセルの構成は、図４に示
したバウンダリスキャンセル２１〜２４の構成であって
も良い。

【００６１】

【発明の効果】本発明によれば、以下の効果が得られ
る。

【００６２】(1) バウンダリスキャンテスト回路は、外
部信号入力ピンと内部論理回路の入力端子との間、及び
外部信号出力ピンと内部論理回路の出力端子との間にそ
れぞれ設けられた第１のバウンダリスキャンセルが、直
列に接続された第１のシフトレジスタ回路と、内部論理
回路の構成回路の端子であって、第１のバウンダリスキ
ャンセルに接続された内部論理回路の入力端子及び出力
端子以外の端子にそれぞれ接続された第２のバウンダリ
スキャンセルが、直列に接続された第２のシフトレジス
タ回路と、をＴＡＰ制御回路で制御可能であり、第１の
シフトレジスタ回路の信号出力端子と、該第２のシフト
レジスタ回路の信号出力端子と、が接続された選択回路
によって、何れかの信号出力端子から出力されたデータ
信号を選択してテストデータ出力ピンに出力可能である
ので、ＴＡＰ制御回路で第２のシフトレジスタ回路を制
御して、内部論理回路の入出力端子以外の端子に信号を
入出力可能となり、従来のバウンダリスキャンテスト回
路では検査できなかった箇所について検査することがで
き、故障検出率を向上させることができる。

【００６３】(2) 第１のシフトレジスタ回路の信号出力
端子と、第２のシフトレジスタ回路の信号出力端子と、
の何れか一方の出力信号を、外部端子から入力された信
号に応じて選択回路によって選択することによって、バ
ウンダリスキャンテスト回路が、第１のシフトレジスタ
回路及び第２のシフトレジスタ回路へ同時に信号を入力
する構成であっても、何れか一方の出力信号を選択回路
で選択可能であり、確実に出力信号を評価することがで
きる。

【００６４】(3) 共通の信号入力端子を第１のシフトレ
ジスタ回路及び前記第２のシフトレジスタ回路は備えて
いるので、バウンダリスキャンテスト回路の入力端子数
を増加させることなく、従来のバウンダリスキャンテス
トに加えて、第２のシフトレジスタ回路によって従来の
バウンダリスキャンテストで検査できなかった内部論理
回路のテストを行うことができる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るバウンダリスキャンテ
スト回路を備えた半導体集積回路の概略構成を示した回
路図である。

【図２】ＪＴＡＧの規格に準拠した方法を用いた半導体
集積回路の概略の構成回路図である。

【図３】ＴＡＰコントローラの入出力信号を示した図で
ある。

【図４】バウンダリスキャンセルの概略の構成図であ
る。

【図５】リセット付きシフトレジスタの概略の構成図で
ある。

【符号の説明】

１，１０１−半導体集積回路 ２−１〜２−ｎ、２１〜２４−バウンダリスキャンセル ３−セレクタ ４−テスト信号入力バッファ ５，２０−シフトレジスタ ３１−ＴＡＰコントローラ ４１−内部ロジック ＩＮ１，ＩＮ２−信号入力用ピン ＯＵＴ１，ＯＵＴ２−信号出力用ピン ＴＤＩ，ＴＣＫ，ＴＭＳ，ＴＲＳＴ，ＴＤＯ，ＴＥＳＴ
−テスト用ピン

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部信号入力ピンと内部論理回路の入力
   端子との間、及び外部信号出力ピンと該内部論理回路の
   出力端子との間にそれぞれ設けられた第１のバウンダリ
   スキャンセルが、直列に接続された第１のシフトレジス
   タ回路と、 該第１のバウンダリスキャンセルのそれぞれに接続さ
   れ、該第１のシフトレジスタ回路を制御可能なＴＡＰ制
   御回路と、を備えたバウンダリスキャンテスト回路にお
   いて、 該内部論理回路の構成回路の端子であって、該第１のバ
   ウンダリスキャンセルに接続された該内部論理回路の入
   力端子及び出力端子以外の端子にそれぞれ接続された第
   ２のバウンダリスキャンセルが、直列に接続された第２
   のシフトレジスタ回路と、 該第１のシフトレジスタ回路の信号出力端子と、該第２
   のシフトレジスタ回路の信号出力端子と、が接続され、
   何れかの信号出力端子から出力されたデータ信号を選択
   してテストデータ出力ピンに出力可能な選択回路と、を
   備え、 該ＴＡＰ制御回路は、さらに該第２のバウンダリスキャ
   ンセルのそれぞれに接続され、該第２のシフトレジスタ
   回路を制御可能であることを特徴とするバウンダリスキ
   ャンテスト回路。
2. 【請求項２】 前記選択回路は、前記第１のシフトレジ
   スタ回路の信号出力端子と、前記第２のシフトレジスタ
   回路の信号出力端子と、の何れか一方の出力信号を、外
   部端子から入力された信号に応じて選択することを特徴
   とする請求項１に記載のバウンダリスキャンテスト回
   路。
3. 【請求項３】 前記第１のシフトレジスタ回路及び前記
   第２のシフトレジスタ回路は、共通の信号入力端子を備
   えたことを特徴とする請求項１または２に記載のバウン
   ダリスキャンテスト回路。