JP2001051019A

JP2001051019A - バウンダリスキャンセル回路

Info

Publication number: JP2001051019A
Application number: JP11225780A
Authority: JP
Inventors: Tetsuya Okano; 哲也岡野
Original assignee: NEC Home Electronics Ltd; Nippon Electric Co Ltd
Current assignee: NEC Home Electronics Ltd; NEC Corp
Priority date: 1999-08-09
Filing date: 1999-08-09
Publication date: 2001-02-23

Abstract

(57)【要約】【課題】バウンダリスキャンテストの検査時間を短縮
し、また得られた検査結果の解析を容易にするバウンダ
リスキャンセル回路を提供する。【解決手段】予め制御信号を入力して、集積回路１１
０のバウンダリスキャンセル回路１００は、入力スキャ
ンデータＳＩＮを出力スキャンデータＳＯＵＴ及び出力
パラレルデータＤＯＵＴとして出力し、また集積回路１
２０のバウンダリスキャンセル回路１００は、入力スキ
ャンデータＳＩＮ及び入力パラレルデータＤＩＮの排他
的論理和データを出力スキャンデータＳＯＵＴとして出
力するようにし、前記集積回路１１０及び前記集積回路
１２０のバウンダリスキャンセル回路１００にクロック
信号ＣＬＫ１及びクロック信号ＣＬＫ２を順次加える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バウンダリスキャ
ンセル回路に関し、特にバウンダリスキャンテストの検
査時間を短縮し、また得られた検査結果の解析を容易に
するバウンダリスキャンセル回路に関する。

【０００２】

【従来の技術】従来、プリント基板上に実装した半導体
集積回路のオープン・ショートテスト法としては、プリ
ント基板のパターン面から複数のテストプローブ（針）
を押し当てて半導体集積回路とプリント基板のパターン
配線との断線等の検査を行うインサーキットテスト法が
広く用いられていた。しかし、半導体集積回路内部の高
集積化がピン数を増加させる一方、高密度化の需要から
パッケージの小型化も進んでおり、従来のテストプロー
ブの押し当てが物理的に不可能な状態となっている。そ
こで、プリント基板等に実装された半導体集積回路の内
部機能や実装状態の良否を判定する手法として、バウン
ダリスキャンセル回路によるバウンダリスキャンテスト
が近年用いられるようになってきている。そのバウンダ
リスキャンセル回路について、図面を参照して説明す
る。図４は、従来のバウンダリスキャンセル回路の構成
を示すブロック図である。図５は、バウンダリスキャン
回路を説明するための部分構成図である。図６は、出力
側バウンダリスキャンセル回路と入力側バウンダリスキ
ャンセル回路との接続関係を示す部分ブロック図であ
る。図７（ａ）及び（ｂ）は、従来のバウンダリスキャ
ン回路によるデバイス間のテストデータの入出力を示す
説明図である。

【０００３】従来のバウンダリスキャンセル回路２００
は、図４に示すように、入力パラレルデータＤＩＮ及び
入力スキャンデータＳＩＮを入力し、入力された制御信
号ＳＷ１に応じて前記入力スキャンデータＤＩＮまたは
前記入力スキャンデータＳＩＮのうち何れか一方を選択
して出力するマルチプレクサ（ＭＵＸ）５０と、入力さ
れたクロック信号ＣＬＫ１に応じて前記ＭＵＸ５０から
入力されたデータを出力スキャンデータＳＯＵＴとして
出力する入力用フリップフロップ（ＦＤ）５１と、入力
されたクロック信号ＣＬＫ２に応じて前記ＦＤ５１から
入力されたデータを出力する出力用フリップフロップ
（ＦＤ）５２と、入力された制御信号ＳＷ２に応じて前
記入力パラレルデータＤＩＮまたは前記ＦＤ５２から入
力されたデータのうち何れか一方を選択して出力パラレ
ルデータＤＯＵＴとして出力するマルチプレクサ（ＭＵ
Ｘ）５３とから構成される。

【０００４】図５は、複数の前記バウンダリスキャンセ
ル回路２００を有する集積回路２１０及び集積回路２２
０を説明するための構成図であって、その集積回路２１
０及び集積回路２２０は、プリント基板２０１上に実装
されている。前記集積回路２１０は、デバイス本来の機
能を行うための内部ロジック２１１と、バウンダリスキ
ャンセル回路２００を介して前記内部ロジック２１１に
接続され、前記プリント基板２０１の配線との間で信号
の授受を行う複数の接続端子２１２と、バウンダリスキ
ャンセル回路２００の動作を制御する図示しないＴＡＰ
コントローラとから構成されている。また、前記集積回
路２２０も、デバイス本来の機能を行うための内部ロジ
ック２２１と、バウンダリスキャンセル回路２００を介
して前記内部ロジック２２１に接続され、前記プリント
基板２０１の配線との間で信号の授受を行う複数の接続
端子２２２と、バウンダリスキャンセル回路２００の動
作を制御する図示しないＴＡＰコントローラとから構成
されている。

【０００５】また、プリント基板２０１には、そのプリ
ント基板２０１に実装されたデバイス間を接続して信号
の授受を行うパターン配線が配設されており、点線Ｗ内
には、そのパターン配線の一部として、通常動作時は、
集積回路２１０と集積回路２２０との間で信号の授受を
行う被テスト配線２５０乃至２５３が配設されている。

【０００６】また、同一集積回路内部及び各集積回路間
のバウンダリスキャンセル回路２００は直列に接続され
ており、前記被テスト配線２５０乃至２５３の検査時に
は、すべての集積回路間に跨るスキャンパス２６０が形
成される。さらに、前記スキャンパス２６０を形成する
前端のバウンダリスキャンセル回路２００の入力スキャ
ンデータＳＩＮの入力端はテストデータ入力端（ＴＤ
Ｉ）と、また後端のバウンダリスキャンセル回路２００
の出力スキャンデータＳＯＵＴの出力端はテストデータ
出力端（ＴＤＯ）に接続しており、前記ＴＤＩ及び前記
ＴＤＯは、プリント基板２０１にコネクタを介して接続
された図示しないホストコンピュータに接続されてい
る。

【０００７】また、制御信号ＳＷ１、制御信号ＳＷ２、
クロック信号ＣＬＫ１、及びクロック信号ＣＬＫ２は、
同一集積回路内のバウンダリスキャン回路を構成する各
々のバウンダリスキャンセル回路２００に共通に接続さ
れている。従って、集積回路２１０及び集積回路２２０
の各々のバウンダリスキャンセル回路２００において、
ＭＵＸ５０が入力された制御信号ＳＷ１に応じて入力ス
キャンデータＳＩＮを選択する場合は、前記集積回路２
１０及び集積回路２２０の各々のバウンダリスキャンセ
ル回路２００のＦＤ５１はすべて直列に接続された状態
となり、ＴＤＯから出力スキャンデータＳＯＵＴが出力
される。

【０００８】図６は、集積回路２１０側のバウンダリス
キャンセル回路２００と集積回路２２０側のバウンダリ
スキャンセル回路２００との信号の入出力関係を示す部
分ブロック図であって、集積回路２１０のバウンダリス
キャンセル回路２００ｂが出力側バウンダリスキャンセ
ル回路となり、入力側バウンダリスキャンセル回路であ
る集積回路２２０のバウンダリスキャンセル回路２００
ｆへ信号を入力している。集積回路２１０の出力側バウ
ンダリスキャンセル回路２００ｂは、内部ロジック２１
１から入力パラレルデータＤＩＮを入力し、接続端子２
１２ｂを介して被テスト配線２５１に出力パラレルデー
タＤＯＵＴを出力する。また集積回路２２０の入力側バ
ウンダリスキャンセル回路２００ｆは、接続端子２２２
ｂを介して被テスト配線２５１から入力パラレルデータ
ＤＩＮを入力し、内部ロジック２２１に出力パラレルデ
ータＤＯＵＴを出力する。

【０００９】次に、従来のバウンダリスキャンセル回路
２００により構成されたバウンダリスキャン回路による
デバイス間の相互接続テスト、すなわち、図５に示され
る被テスト配線２５０乃至２５３のオープン・ショート
テストについて説明する。

【００１０】図７（ａ）に示すように、集積回路２１０
の出力側バウンダリスキャンセル回路２００ａ乃至２０
０ｄには、プリント基板２０１にコネクタを介して接続
された図示しないホストコンピュータからの制御命令を
受けた図示しないＴＡＰコントローラによりＰＲＥＬＯ
ＡＤ命令が入力され、任意のデータ（１０１０）がセッ
トされる。すなわち、集積回路２１０のバウンダリスキ
ャンセル回路２００のＭＵＸ５０に図示しないＴＡＰコ
ントローラから制御信号ＳＷ１を入力して入力スキャン
データＳＩＮ出力に切り換え、さらにＦＤ５１に図示し
ないＴＡＰコントローラからクロック信号ＣＬＫ１を順
次加えることでＴＤＩからＴＤＯにデータを１ビット分
ずつシフト入力させ、集積回路２１０の出力側バウンダ
リスキャンセル回路２００ａ乃至２００ｄのＦＤ５１
に、任意のデータ（１０１０）を初期値としてセットす
る。また、この間、集積回路２１０のＦＤ５２及びＭＵ
Ｘ５３には図示しないＴＡＰコントローラからクロック
信号ＣＬＫ２及び制御信号ＳＷ２は入力されない。

【００１１】次に、集積回路２１０の出力側バウンダリ
スキャンセル回路２００ａ乃至２００ｄには、プリント
基板２０１にコネクタを介して接続された図示しないホ
ストコンピュータからの制御命令を受けた図示しないＴ
ＡＰコントローラによりＥＸＴＥＳＴ命令が入力され
る。すなわち、集積回路２１０のバウンダリスキャンセ
ル回路２００のＭＵＸ５３に図示しないＴＡＰコントロ
ーラから制御信号ＳＷ２を入力してＦＤ５２からの出力
に切り換え、さらにＦＤ５２に図示しないＴＡＰコント
ローラからクロック信号ＣＬＫ２を加えることで、バウ
ンダリスキャンセル回路２００ａ乃至２００ｄのＦＤ５
１に格納されていた任意のデータ（１０１０）をＦＤ５
２を介して接続端子２１２ａ乃至２１２ｄに出力する。

【００１２】次に、集積回路２２０側の入力側バウンダ
リスキャンセル回路２００ｅ乃至２００ｄにも、プリン
ト基板２０１にコネクタを介して接続された図示しない
ホストコンピュータからの制御命令を受けた図示しない
ＴＡＰコントローラによりＥＸＴＥＳＴ命令が入力さ
れ、図７（ｂ）に示すように、接続端子２２２ａ乃至２
２２ｄから入力されたデータ（０１０１）を入力側バウ
ンダリスキャンセル回路２００ｅ乃至２００ｈに取り込
む。すなわち、集積回路２２０のバウンダリスキャンセ
ル回路２００のＭＵＸ５０に図示しないＴＡＰコントロ
ーラから制御信号ＳＷ１を入力して入力パラレルデータ
ＤＩＮ出力に切り換え、さらにＦＤ５１に図示しないＴ
ＡＰコントローラからクロック信号ＣＬＫ１を加えるこ
とで接続端子２２２ａ乃至２２２ｄから入力されたデー
タ（０１０１）を集積回路２２０のバウンダリスキャン
セル回路２００ｅ乃至２００ｈのＦＤ５１に格納する。
また、この間、集積回路２１０のＭＵＸ５０及びＦＤ５
１には図示しないＴＡＰコントローラから制御信号ＳＷ
１及びクロック信号ＣＬＫ１は入力されず、また集積回
路２２０のＦＤ５２及びＭＵＸ５３にも図示しないＴＡ
Ｐコントローラからクロック信号ＣＬＫ２及び制御信号
ＳＷ２は入力されない。

【００１３】その後、前記集積回路２２０の入力側バウ
ンダリスキャンセル回路２００ｅ乃至２００ｈに入力さ
れたデータ（０１０１）は、ＭＵＸ５０に図示しないＴ
ＡＰコントローラから制御信号ＳＷ１を入力して入力ス
キャンデータＳＩＮ出力に切り換え、さらにＦＤ５１に
図示しないＴＡＰコントローラからクロック信号ＣＬＫ
１を順次加えることでＴＤＯから図示しないホストコン
ピュータに引き出され、前記集積回路２１０に与えられ
た任意のデータ（１０１０）と前記集積回路２２０に入
力されたデータ（０１０１）の比較が行われる。

【００１４】被テスト配線２５０乃至２５３を検査する
ために集積回路２１０に与えられた任意のデータは、集
積回路２２０にパラレルに入力された後、データ先頭を
後端にして図示しないホストコンピュータに引き出され
るので、例えば、初期値としてセットされた任意のデー
タ（１０１０）に対して取り出されたデータ（０１０
１）であれば正常と判断される。また、このテストは、
初期値としてセットされる任意のデータのビットパター
ンを反転させる等して複数回実施することで、被テスト
配線２５０乃至２５３の接続状態の良否の判定がなされ
る。

【００１５】このように、従来のバウンダリスキャン回
路２００は、被テスト配線２５０乃至２５３を挟んだ両
端の集積回路２１０内及び集積回路２２０内にデータの
授受を行うためのフリップフロップを備えたバウンダリ
スキャンセル回路２００を配置し、そのフリップフロッ
プを直列に接続してシフトレジスタを構成しておき、そ
のシフトレジスタにテストデータを１ビットづつシリア
ルに送り込み、送り込み終了後それらのデータを前記被
テスト配線２５０乃至２５３に平行に供給し、また、前
記被テスト配線２５０乃至２５３で生成された信号をそ
れらのフリップフロップに平行に取り込み、取り込み終
了後それらのデータを１ビットづつシリアルに送り出
し、これにより被テスト配線２５０乃至２５３の正常、
或いは異常を判定することで、高密度化された実装基板
のオープン・ショート等の検査を容易に行っていた。

【００１６】

【発明が解決しようとする課題】しかしながら、従来の
バウンダリスキャンセル回路には、次に列挙するような
課題があった。すなわち、従来のバウンダリスキャンセ
ル回路２００から構成されたバウンダリスキャン回路
は、被テスト配線２５０乃至２５３のテストを行う際
に、バウンダリスキャンセル回路２００のＦＤ５１に任
意のテストデータをシリアルに送り込んでセットした
後、そのテストデータを被テスト配線２５０乃至２５３
にパラレルに送り込み、得られた検査結果を再びシリア
ルに送出することで前記被テスト配線２５０乃至２５３
の正常、或いは異常を判定していたが、検査に際して、
集積回路２１０側ではデータの送出をシリアルからパラ
レルに、また、集積回路２２０側ではパラレルからシリ
アル切り換える必要があり、その都度制御信号を切り換
えなければならず、またテスト自体もデータを換えて複
数回実施する必要があるため検査には時間を要してい
た。さらに、得られた検査結果は、入力した際のデータ
の先頭が後端となって取り出されるため、異常箇所の解
析処理が煩雑なものとなっていた。

【００１７】よって、本発明の目的は、バウンダリスキ
ャンテストの検査時間を短縮し、また得られた検査結果
の解析を容易にするバウンダリスキャンセル回路を提供
することである。

【００１８】

【課題を解決するための手段】上述の課題を解決するた
めに、本発明のバウンダリスキャンセル回路は、入力パ
ラレルデータ及び入力スキャンデータを入力し、入力さ
れた制御信号に応じて前記入力パラレルデータまたは前
記入力スキャンデータのうち何れか一方を選択して出力
スキャンデータとして出力する選択手段を備えたバウン
ダリスキャンセル回路において、入力した前記入力パラ
レルデータ及び前記入力スキャンデータが一致、或いは
不一致の場合に予め指定された信号を入力スキャンデー
タとして前記選択手段に出力する論理信号生成手段を備
えたことを特徴とする。さらに、前記論理信号生成手段
は、排他的論理和生成回路であることを特徴とする。

【００１９】

【発明の実施の形態】次に、本発明の一実施の形態によ
るバウンダリスキャンセル回路について図面を参照して
説明する。

【００２０】図１は、本発明の一実施の形態によるバウ
ンダリスキャンセル回路の構成を示すブロック図であ
る。図２は、バウンダリスキャン回路を説明するための
部分構成図である。図３は、出力側バウンダリスキャン
セル回路と入力側バウンダリスキャンセル回路との接続
関係を示す部分ブロック図である。

【００２１】本発明の一実施の形態によるバウンダリス
キャンセル回路１００は、図１に示すように、入力パラ
レルデータＤＩＮ及び入力スキャンデータＳＩＮを入力
して排他的論理和データを生成して出力する排他的論理
和生成回路１と、前記入力スキャンデータＳＩＮ及び前
記排他的論理和生成回路１で生成される排他的論理和デ
ータを入力し、入力された制御信号ＳＷ３に応じて前記
入力スキャンデータＳＩＮまたは前記排他的論理和デー
タのうち何れか一方を選択して出力する選択手段の一例
として、マルチプレクサ（ＭＵＸ）２と、前記入力パラ
レルデータＤＩＮ及び前記ＭＵＸ２からのデータを入力
し、入力された制御信号ＳＷ１に応じて前記入力パラレ
ルデータＤＩＮまたは前記ＭＵＸ２からのデータのうち
何れか一方を選択して出力する選択手段の一例として、
マルチプレクサ（ＭＵＸ）３と、入力されたクロック信
号ＣＬＫ１に応じてＭＵＸ３から入力されたデータを出
力スキャンデータＳＯＵＴとして出力する入力用フリッ
プフロップ（ＦＤ）４と、入力されたクロック信号ＣＬ
Ｋ２に応じて前記ＦＤ４から入力されたデータを出力す
る出力用フリップフロップ（ＦＤ）５と、前記ＦＤ５か
ら入力されたデータ及び前記入力パラレルデータＤＩＮ
を入力し、入力された制御信号ＳＷ２に応じて前記ＦＤ
５から入力されたデータまたは前記入力パラレルデータ
ＤＩＮのうち何れか一方を選択して出力パラレルデータ
ＤＯＵＴとして出力する選択手段の一例として、マルチ
プレクサ（ＭＵＸ）６とを備えている。また、前記ＦＤ
４及び前記ＦＤ５には、格納したデータを初期化するリ
セット信号ＴＲＳＴが入力しており、例えばリセット信
号ＴＲＳＴとして“１”を入力することでＦＤ４及びＦ
Ｄ５に格納したデータを“０”とすることができる。

【００２２】図２は、複数の前記バウンダリスキャンセ
ル回路１００を有するＳＯＰ（ＳｍａｌｌＯｕｔｌｉ
ｎｅＰａｃｋａｇｅ）タイプの集積回路１１０及び集
積回路１２０を説明するための構成図であって、その集
積回路１１０及び集積回路１２０は、プリント基板上１
０１上に実装されている。前記集積回路１１０は、デバ
イス本来の機能を行うための内部ロジック１１１と、バ
ウンダリスキャンセル回路１００を介して前記内部ロジ
ック１１１に接続され、前記プリント基板１０１の配線
との間で信号の授受を行う複数の接続端子１１２と、前
記バウンダリスキャンセル回路１００の動作を制御する
図示しないＴＡＰコントローラとから主に構成されてい
る。また、前記集積回路１２０も、デバイス本来の機能
を行うための内部ロジック１２１と、バウンダリスキャ
ンセル回路１００を介して前記内部ロジック１２１に接
続され、前記プリント基板１０１の配線との間で信号の
授受を行う複数の接続端子１２２と、バウンダリスキャ
ンセル回路１００の動作を制御する図示しないＴＡＰコ
ントローラとから主に構成されている。

【００２３】また、プリント基板１０１には、そのプリ
ント基板１０１に実装されたデバイス間を接続して信号
の授受を行うパターン配線が配設されており、点線Ｗ内
には、そのパターン配線の一部として、通常動作時は、
集積回路１１０と集積回路１２０との間で信号の授受を
行う被テスト配線１５０乃至１５３が配設されている。

【００２４】また、同一集積回路内部及び各集積回路間
のバウンダリスキャンセル回路１００は直列に接続され
ており、前記被テスト配線１５０乃至１５３の検査時に
は、すべての集積回路間に跨るスキャンパス１６０が形
成される。さらに、前記スキャンパス１６０を形成する
前端のバウンダリスキャンセル回路１００の入力スキャ
ンデータＳＩＮの入力端はテストデータ入力端（ＴＤ
Ｉ）と、また後端のバウンダリスキャンセル回路１００
の出力スキャンデータＳＯＵＴの出力端はテストデータ
出力端（ＴＤＯ）と接続しており、前記ＴＤＩ及び前記
ＴＤＯは、プリント基板１０１にコネクタを介して接続
された図示しないホストコンピュータに接続されてい
る。

【００２５】また、制御信号ＳＷ１、制御信号ＳＷ２、
制御信号ＳＷ３、クロック信号ＣＬＫ１、クロック信号
ＣＬＫ２、及びリセット信号ＴＲＳＴは、同一集積回路
内のバウンダリスキャン回路を構成する各々のバウンダ
リスキャンセル回路１００に共通に接続されている。従
って、例えば、集積回路１１０及び集積回路１２０の各
々のバウンダリスキャンセル回路１００において、ＭＵ
Ｘ２が入力された制御信号ＳＷ３に応じて入力スキャン
データＳＩＮを選択し、かつＭＵＸ３が入力された制御
信号ＳＷ１に応じて前記ＭＵＸ２から入力されたデータ
を選択する場合は、集積回路１１０及び集積回路１２０
の各々のバウンダリスキャンセル回路１００のＦＤ４は
すべて直列に接続された状態となり、ＴＤＯから出力ス
キャンデータＳＯＵＴが出力される。

【００２６】図３は、集積回路１１０側のバウンダリス
キャンセル回路１００と集積回路１２０側のバウンダリ
スキャンセル回路２００との信号の入出力関係を示す部
分ブロック図であって、集積回路１１０のバウンダリス
キャンセル回路１００ｂが出力側バウンダリスキャンセ
ル回路となり、入力側バウンダリスキャンセル回路であ
る集積回路１２０のバウンダリスキャンセル回路１００
ｇへ信号を入力している。集積回路１１０の出力側バウ
ンダリスキャンセル回路１００ｂは、内部ロジック１１
１から入力パラレルデータＤＩＮを入力し、接続端子１
１２ｂを介して被テスト配線１５３に出力パラレルデー
タＤＯＵＴを出力する。また集積回路１２０の入力側バ
ウンダリスキャンセル回路１００ｇは、接続端子１２２
ｇを介して被テスト配線１５３から入力パラレルデータ
ＤＩＮを入力し、内部ロジック１２１に出力パラレルデ
ータＤＯＵＴを出力する。

【００２７】次に、本発明の一実施の形態によるバウン
ダリスキャンセル回路１００により構成されたバウンダ
リスキャン回路によるデバイス間の相互接続テスト、す
なわち、図２で示される被テスト配線１５０乃至１５３
のオープン・ショートテストについて説明する。

【００２８】集積回路１１０及び集積回路１２０の各バ
ウンダリスキャンセル回路１００は、図示しないＴＡＰ
コントローラを介する図示しないホストコンピュータか
らのリセット信号ＴＲＳＴとして“１”の入力を受けて
ＦＤ４及びＦＤ５が初期化され、格納データが“０”に
される。

【００２９】次に、プリント基板１０１にコネクタを介
して接続された図示しないホストコンピュータからの制
御命令を集積回路１１０及び集積回路１２０のＴＡＰコ
ントローラを介してバウンダリスキャンセル回路１００
に入力し、集積回路１１０のバウンダリスキャンセル回
路１００は、入力スキャンデータＳＩＮを出力スキャン
データＳＯＵＴ及び出力パラレルデータＤＯＵＴとして
出力し、また集積回路１２０のバウンダリスキャンセル
回路１００は、入力スキャンデータＳＩＮ及び入力パラ
レルデータＤＩＮの排他的論理和データを出力スキャン
データＳＯＵＴとして出力するようにした上で、テスト
データ“１”を順次送り込んで行く。

【００３０】すなわち、集積回路１１０のバウンダリス
キャンセル回路１００のＭＵＸ２に図示しないＴＡＰコ
ントローラから制御信号ＳＷ３を入力して入力スキャン
データＳＩＮ出力に切り換え、かつＭＵＸ３にも図示し
ないＴＡＰコントローラから制御信号ＳＷ１を入力して
前記ＭＵＸ２から入力されたデータの出力に切り換え、
さらにＭＵＸ６にも図示しないＴＡＰコントローラから
制御信号ＳＷ２を入力してＦＤ５から入力されたデータ
の出力に切り換える。また集積回路１２０のバウンダリ
スキャンセル回路１００のＭＵＸ２に図示しないＴＡＰ
コントローラから制御信号ＳＷ３を入力して排他的論理
和回路１で生成された排他的論理和データ出力に切り換
え、かつＭＵＸ３にも図示しないＴＡＰコントローラか
ら制御信号ＳＷ１を入力して前記ＭＵＸ２から入力され
たデータの出力に切り換える。

【００３１】次に、集積回路１１０及び集積回路１２０
のバウンダリスキャンセル回路１００のＦＤ４に図示し
ないＴＡＰコントローラからクロック信号ＣＬＫ１を加
えることで、ＴＤＩからＴＤＯにデータを１ビットシフ
トさせ、さらに、集積回路１１０のバウンダリスキャン
セル回路１００のＦＤ５に図示しないＴＡＰコントロー
ラからクロック信号ＣＬＫ２を加えることで、前記集積
回路１１０の前記ＦＤ４に格納されたデータを出力パラ
レルデータＤＯＵＴとして出力する。

【００３２】上述の集積回路１１０及び集積回路１２０
のバウンダリスキャンセル回路１００へのクロック信号
ＣＬＫ１の入力、及び集積回路１１０のバウンダリスキ
ャンセル回路１００へのクロック信号ＣＬＫ２の入力を
１サイクル（ｔ）として、集積回路１１０及び集積回路
１２０のバウンダリスキャンセル回路１００にクロック
信号ＣＬＫ１及びクロック信号ＣＬＫ２を順次加えるこ
とで、集積回路１１０のバウンダリスキャンセル回路１
００では、入力スキャンデータＳＩＮを出力スキャンデ
ータＳＯＵＴとして出力することでＴＤＩからＴＤＯに
データを１ビット分ずつシフト入力し、かつ入力スキャ
ンデータＳＩＮを出力パラレルデータＤＯＵＴとして出
力する。また、集積回路１２０のバウンダリスキャンセ
ル回路１００では、入力スキャンデータＳＩＮ及び入力
パラレルデータＤＩＮを入力して排他的論理和データを
生成して出力スキャンデータＳＯＵＴとして出力するこ
とでＴＤＩからＴＤＯにデータを１ビット分ずつシフト
入力させていく。

【００３３】表１は、集積回路１１０及び集積回路１２
０のバウンダリスキャンセル回路１００ａ乃至１００ｈ
に入力するＳＩＮをそれぞれＳＩＮ０乃至ＳＩＮ７、集
積回路１１０のバウンダリスキャンセル回路１００ａ乃
至１００ｄから出力されて集積回路１２０のバウンダリ
スキャンセル回路１００ｈ、１００ｇ、１００ｆ、及び
１００ｅに入力するＤＩＮをそれぞれＤＩＮ０乃至ＤＩ
Ｎ３、集積回路１２０のバウンダリスキャンセル回路１
００ｈから出力するＳＯＵＴをＳＯＵＴＲとし、被テス
ト配線１５０乃至１５３に断線等の異常がない場合の、
前記集積回路１１０及び前記集積回路１２０のバウンダ
リスキャンセル回路１００へのクロック信号ＣＬＫ１及
びクロック信号ＣＬＫ２の入力のサイクル（ｔ）におい
て、ＴＲＳＴとして“１”を入力した後、ｔ＝４乃至ｔ
＝１４の各入出力データ表である。

【表１】

【００３４】集積回路１１０のバウンダリスキャンセル
回路１００ａ乃至１００ｄでは、入力スキャンデータＳ
ＩＮとして“１”を入力して、出力スキャンデータＳＯ
ＵＴとして“１”を出力することでＴＤＩからＴＤＯに
データを１ビット分ずつシフト入力し、かつ出力パラレ
ルデータＤＯＵＴとして“１”を出力する。また、集積
回路１２０のバウンダリスキャンセル回路１００ｈ、１
００ｇ、１００ｆ、及び１００ｅでは、入力スキャンデ
ータＳＩＮとして“１”を入力し、また入力パラレルデ
ータＤＩＮとして、前記集積回路１１０のバウンダリス
キャンセル回路１００ａの至１００ｄから出力パラレル
データＤＯＵＴとして出力された“１”、或いは前記被
テスト配線１５０乃至１５３で生成されたデータを入力
して排他的論理和データを生成して出力スキャンデータ
ＳＯＵＴとして出力することでＴＤＩからＴＤＯにデー
タを１ビット分ずつシフト入力させていく。従って、被
テスト配線１５０乃至１５３に断線等の異常がなけれ
ば、ＳＯＵＴＲは、データ（０、０、０、１、１、０、
０、１、０、１、１）を出力する。

【００３５】表２乃至表９は、被テスト配線１５０乃至
１５３に断線等の異常がある場合の、集積回路１１０及
び集積回路１２０のバウンダリスキャンセル回路１００
ａ乃至１００ｈに入出力するＳＩＮ０乃至ＳＩＮ７、Ｄ
ＩＮ０乃至ＤＩＮ３、及びＳＯＵＴＲのｔ＝４乃至ｔ＝
１４の各入出力データ表である。被テスト配線１５０乃
至１５３に断線等が生じることで、ＤＩＮ０乃至ＤＩＮ
３は、固定値として“１”または“０”を出力する。

【表２】

【表３】

【表４】

【表５】

【表６】

【表７】

【表８】

【表９】

【００３６】例えば、ＳＯＵＴＲとして、表３に示すよ
うにＳＯＵＴＲ（１、１、１、０、０、０、０、１、
０、１、１）を得た場合、被テスト配線１５０乃至１５
３に異常がない場合と比べて、ｔ＝８までのＳＯＵＴＲ
が正常な場合の値と異なり、ｔ＝９以降のＳＯＵＴＲが
正常な場合の値となっている。従って、集積回路１１０
のＴＤＩからｔ＝８でＳＯＵＴＲを出力する被テスト配
線１５１において、固定値として“１”を出力する異常
があると判定される。また、例えば、ＳＯＵＴＲとし
て、表７に示すようにＳＯＵＴＲ（０、０、０、１、
１、１、１、０、１、０、０）を得た場合、被テスト配
線１５０乃至１５３に異常がない場合と比べて、ｔ＝８
までのＳＯＵＴＲが正常な場合の値となり、ｔ＝９以降
のＳＯＵＴＲが正常な場合の値と異なっている。従っ
て、集積回路１１０のＴＤＩからｔ＝８でＳＯＵＴＲを
出力する被テスト配線１５１において、固定値として
“０”を出力する異常があると判定される。

【００３７】表１０は、上述のように、時間（ｔ）のど
の時点で正常値から異常値に、或いは異常値から正常値
に反転したかにより、被テスト配線１５０乃至１５３の
断線等の異常箇所及び固定値として“１”或いは“０”
を出力しているのかを容易に判定するため、被テスト配
線１５０乃至１５３に断線等の異常がない場合のＳＯＵ
ＴＲと、被テスト配線１５０乃至１５３に断線等の異常
があり、ＤＩＮ０乃至ＤＩＮ３が固定値を出力した場合
のＳＯＵＴＲとの排他的理論和の計算結果である。

【表１０】

【００３８】表１０の中で“１”になっている部分が通
常と違う動作をした部分であり、“１”から“０”また
は“０”から“１”への変化点にあたる時間でＳＯＵＴ
Ｒに出力する被テスト配線に断線等が生じている。

【００３９】表１１乃至表１３は、被テスト配線１５０
乃至１５３のうちの隣接する任意の２本が短絡している
場合の、集積回路１１０及び集積回路１２０のバウンダ
リスキャンセル回路１００ａ乃至１００ｈに入出力する
ＳＩＮ０乃至ＳＩＮ７、ＤＩＮ０乃至ＤＩＮ３、及びＳ
ＯＵＴＲのｔ＝４乃至ｔ＝１４の各入出力データ表であ
る。被テスト配線１５０乃至１５３の隣接する任意の２
本が短絡していることで、前記任意の２本のうちの１本
に入力されたデータ“１”が、短絡している他の１本に
も出力される。

【表１１】

【表１２】

【表１３】

【００４０】例えば、ＳＯＵＴＲとして、表１２に示す
ようにＳＯＵＴＲ（０、０、０、１、１、０、１、１、
０、１、１）を得た場合、被テスト配線１５０乃至１５
３に異常がない場合と比べて、ｔ＝１０のＳＯＵＴＲの
値が異なっている。従って、集積回路１１０のＴＤＩか
らｔ＝１０でＳＯＵＴＲを出力する被テスト配線１５１
が被テスト配線１５２と短絡していると判定される。

【００４１】このように、本発明の一実施の形態による
バウンダリスキャンセル回路１００から構成されるバウ
ンダリスキャン回路によれば、集積回路１１０のバウン
ダリスキャンセル回路１００は、制御信号ＳＷ１、ＳＷ
２、及びＳＷ３を入力して、入力スキャンデータＳＩＮ
を出力スキャンデータＳＯＵＴ及び出力パラレルデータ
ＤＯＵＴとして出力し、また集積回路１２０のバウンダ
リスキャンセル回路１００は、制御信号ＳＷ１及びＳＷ
３を入力して、入力スキャンデータＳＩＮ及び入力パラ
レルデータＤＩＮの排他的論理和データを出力スキャン
データＳＯＵＴとして出力する。従って、前記集積回路
１１０及び前記集積回路１２０のバウンダリスキャンセ
ル回路１００にクロック信号ＣＬＫ１を、また前記集積
回路１１０のバウンダリスキャンセル回路１００にクロ
ック信号ＣＬＫ２を順次加えるだけで、前記集積回路１
１０のバウンダリスキャンセル回路１００では、入力ス
キャンデータＳＩＮとしての“１”が出力スキャンデー
タＳＯＵＴとしてシリアルに接続された次のバウンダリ
スキャンセル回路１００に、また出力パラレルデータＤ
ＯＵＴとして被テスト配線に出力され、一方、前記集積
回路１２０のバウンダリスキャンセル回路１００では、
入力スキャンデータＳＩＮとしてシリアルに送り込まれ
たデータ及び入力パラレルデータＤＩＮとして前記被テ
スト配線を通過したデータの排他的論理和データが出力
スキャンデータＳＯＵＴとして出力されるデータから被
テスト配線１５０乃至１５３の良否を判定するので、検
査に際して被テスト配線に接続するバウンダリスキャン
セル回路に任意のテストデータをセットし、制御命令を
切り換えて前記被テスト配線の検査を行い、さらに制御
命令を切り換えて検査結果を取り出すといった処理は必
要なく、またテストデータを換えて複数回実施する必要
もないので検査を短時間で行うことができる。また、得
られた検査結果の解析は、正常値との排他的理論和によ
り異常箇所の特定まで容易に行うことができる。また、
被テスト配線の隣接する任意の２本が短絡しているよう
な場合であっても、異常箇所を検出することができる。

【００４２】以上、本発明の一実施の形態について説明
したが、本発明は様々な変更が可能である。例えば、バ
ウンダリスキャンセル回路１００が組み込まれた半導体
集積回路は、ＳＯＰタイプの集積回路に限定されず、Ｑ
ＦＰやＧＢＡタイプ等の半導体集積回路であっても良
い。

【００４３】

【発明の効果】以上説明したように、本発明のバウンダ
リスキャンセル回路から構成されるバウンダリスキャン
回路によれば、半導体デバイス間の相互接続テストにお
いて、予め制御信号を入力することで、出力側バウンダ
リスキャンセル回路は、入力スキャンデータを出力スキ
ャンデータ及び出力パラレルデータとして出力し、入力
側バウンダリスキャンセル回路は、入力スキャンデータ
及び入力パラレルデータが一致、或いは不一致の場合に
予め指定された信号を出力スキャンデータとして出力す
るようにしたので、テストデータとして“１”を順次シ
フト入力するだけで被テスト配線の検査を行うことがで
き、検査に際して被テスト配線に接続するバウンダリス
キャンセル回路に任意のテストデータをセットし、制御
命令を切り換えて前記被テスト配線の検査を行い、さら
に制御命令を切り換えて検査結果を取り出すといった処
理は必要なく、またテストデータを換えて複数回実施す
る必要もないので検査を短時間で行うことができるとい
った効果を奏する。さらに、得られた検査結果は、正常
状態における出力値との排他的理論和により異常箇所の
特定まで容易に行うことができるので、解析処理を容易
に行うことができるといった効果を奏する。さらに、得
られた検査結果は、正常状態における出力値との比較に
より、被テスト配線の隣接する任意の２本が短絡してい
るような場合であっても、異常箇所を検出することがで
きるといった効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるバウンダリスキャ
ンセル回路の構成を示すブロック図である。

【図２】バウンダリスキャン回路を説明するための部分
構成図である。

【図３】出力側バウンダリスキャンセル回路と入力側バ
ウンダリスキャンセル回路との接続関係を示す部分ブロ
ック図である。

【図４】従来のバウンダリスキャンセル回路の構成を示
すブロック図である。

【図５】バウンダリスキャン回路を説明するための部分
構成図である。

【図６】出力側バウンダリスキャンセル回路と入力側バ
ウンダリスキャンセル回路との接続関係を示す部分ブロ
ック図である。

【図７】（ａ）及び（ｂ）は、バウンダリスキャン回路
によるデバイス間のテストデータの入出力を示す説明図
である。

【符号の説明】

１排他的論理和回路２、３、６マルチプレクサ４入力用フリップフロップ５出力用フリップフロップ１００バウンダリスキャンセル回路

Claims

【特許請求の範囲】

【請求項１】入力パラレルデータ及び入力スキャンデ
ータを入力し、入力された制御信号に応じて前記入力パ
ラレルデータまたは前記入力スキャンデータのうち何れ
か一方を選択して出力スキャンデータとして出力する選
択手段を備えたバウンダリスキャンセル回路において、
入力した前記入力パラレルデータ及び前記入力スキャン
データが一致、或いは不一致の場合に予め指定された信
号を入力スキャンデータとして前記選択手段に出力する
論理信号生成手段を備えたことを特徴とするバウンダリ
スキャンセル回路。
【請求項２】前記論理信号生成手段は、排他的論理和
生成回路であることを特徴とする請求項１記載のバウン
ダリスキャンセル回路。