JPH06213964A - 自動テスト装置のデジタルテスターの拡張装置 - Google Patents

自動テスト装置のデジタルテスターの拡張装置

Info

Publication number
JPH06213964A
JPH06213964A JP5323360A JP32336093A JPH06213964A JP H06213964 A JPH06213964 A JP H06213964A JP 5323360 A JP5323360 A JP 5323360A JP 32336093 A JP32336093 A JP 32336093A JP H06213964 A JPH06213964 A JP H06213964A
Authority
JP
Japan
Prior art keywords
test
tester
scan
computer
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5323360A
Other languages
English (en)
Other versions
JP3510911B2 (ja
Inventor
J Gerhard Kevin
ジェイ．ギアハート ケヴィン
L Prousner Darrell
エル．プルースナー ダーレル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NCR International Inc
Original Assignee
NCR International Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NCR International Inc filed Critical NCR International Inc
Publication of JPH06213964A publication Critical patent/JPH06213964A/ja
Application granted granted Critical
Publication of JP3510911B2 publication Critical patent/JP3510911B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【目的】自動テスト装置デジタルテスターに使用するス
キャン方式論理テスト装置を与える。 【構成】本テスト装置はコンピューターのバススロット
中に差し込み可能なテストカードの形で実施される。テ
ストカードはＩ／Ｏインターフェース制御器を含み、こ
れがコンピューターの永久メモリからのスキャン方式パ
ターンデータの取り出しと、テスターがテストカードに
制御信号を与えることを可能にするため、これら両者に
対しインターフェースを行なう。テストカードはさらに
ＳＲＡＭメモリを含み、Ｉ／Ｏインターフェース制御が
永久メモリからスキャン方式パターンデータを受信する
と、そのＳＲＡＭメモリにこれを格納する。テストカー
ドは又、テストするＩＣデバイスをＳＲＡＭメモリ及び
Ｉ／Ｏインターフェース制御に結合するためのＩＣデバ
イスインターフェースを含む。この応答シリアル出力パ
ターンデータは予想シリアル出力パターンデータと比較
されて当該ＩＣデバイスについて合格／不合格の決定を
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は自動テスト装置（Automa
ted Test Equipment）に関し、特にかかる自動テスト装
置の能力及び容量を拡張する装置に関する。
【０００２】
【従来の技術】集積回路は益々大きくかつ複雑化してお
り、それと共にそれらをテストすることが益々困難にな
っている。多くの近代的な大集積回路（ＬＳＩ）及び超
大集積回路（ＶＬＳＩ）は非常に高密度の半導体デバイ
スを含むので、そのような集積回路（ＩＣ）又はそれに
関連して接続されている回路の正常な動作を観察するこ
とによって完全にテストを行なうことはもはや不可能で
ある。
【０００３】そのようなＩＣが非常に高密度になったと
はいえ、非常に競争の激しい市場を前にして品質管理を
確保するためにはそれらデバイスを広範囲にテストする
ことが依然として必要である。非常に重要なテストに付
随するこの問題を解決する一つの方法は、自動テスト装
置に設けられているいわゆる「境界スキャンテスト手順
（boundary scan test procedrues）」と呼ばれる手順
を利用することである。ＩＥＥＥ標準1149.1 は、ＩＣ
内の各コンポーネントがＩＣ又はそれに接続された回路
の正常な動作を観察することによっては評価することが
できないほどに多数の素子又はコンポーネントを含む一
個以上のＩＣに対する境界スキャンテスト手順を定めて
いる。
【０００４】境界スキャンテストでは、一つ又は複数の
集積回路のピンもしくは外部端子が、設計した回路の周
辺にシフトレジスタテェイン（shift register chain）
を構成するように相互接続される。相互接続されたその
線路にはシリアル入力及びシリアル出力が設けられ、適
当なクロック信号と制御信号が与えられる。この相互接
続線路を使って当該ＩＣ又は接続された回路にテスト指
令及び関連のテストデータが印加される。これらの指令
を実行した結果が、やはり相互接続線路を介して各々の
回路から読み出される。もしも回路を構成するのに使用
されたすべてのコンポーネントが境界スキャンテストレ
ジスタをもっていれば、すべての当該コンポーネント出
力ピンに関連した境界スキャンレジスタセルにテストデ
ータがシフトされ、コンポーネント相互接続を介してこ
れら入力ピンに関連するこれらセル中に並列にロードさ
れる。
【０００５】境界スキャンテストレジスタを使用する
と、内部的自己テストを行ないながらも周辺のコンポー
ネントから受信する刺激からオンチップシステム論理回
路を孤立させることができる。もしも境界スキャンテス
トレジスタが適切に設計されていれば、遅く限定した速
度でオンチップシステム論理回路の静的テストを行なう
ことができる。その理由は、境界スキャンテスト手順に
よればテストデータをコンポーネントに送り、そのテス
ト結果を検査することが可能であるからである。
【０００６】境界スキャンテストは、すべてのコンポー
ネントまたはＩＣの端子に広範囲に接続せずに、現在回
路内テスターが目標としている欠陥の多くを検出可能に
する。そのようなテストは非常に好ましく、ＶＬＳＩで
は特に好ましい。というのはＶＬＳＩではコンポーネン
ト数が非常に多く、任意の具体的なＩＣの出力ピン数が
非常に大きく、したがって実質上回路の各機能をテスト
することができないからである。
【０００７】前記ＩＥＥＥ標準1149.1 に示されている
ような境界スキャン装置はマルチプレクサ回路を含む
が、この回路は境界スキャン入力信号又は正規のデータ
ソースから与えられる在来のデータ信号のいずれかを当
該ＩＣが選択することができるようにするものである。
このようにして境界スキャンに対応できるＩＣはテスト
モードあるいは正規動作モードのいずれかに使用するこ
とができる。
【０００８】一般的に自動テスト装置と呼称されている
デジタルテスターは、実際には上記のＩＣテストを行な
うものである。そのような自動テスト装置（Automated
TestEquipment, ATE）がＩＣのスキャン方式によるテス
ト（scan-based testing ofICs、以下、スキャン方式テ
ストと言う）を行なうことができるためには、試験する
当該ＩＣ又はデバイスはもちろんＩＥＥＥ1149.1 標準
その他の注文設計スキャン論理回路仕様に従うテストを
許容するように設計されていなければならない。図１に
は自動テスト装置（ＡＴＥ）デバイスでテストしている
そのようなＩＣが示されている。
【０００９】境界スキャニングを使用する在来のＡＴＥ
デジタルテスターは通常、テスト用ＩＣへの入力データ
として使用されるテストパターンを発生する。このテス
トパターンは当該ＩＣの境界周辺のシフトレジスタチェ
ーン（test register chain）を構成するフリップフロ
ップを既知の状態に設定するのに使用される。次いでそ
のＩＣを動作させ、その結果が出力テストデータとして
与えられる。そのテストデータは予想テストデータと比
較される。もしも実際の出力テストデータが予想テスト
データと一致しないならば、そのＩＣは不合格である。
スキャン方式に論理回路設計すると非常に高度な欠陥発
見率を実現できるが、これに符合してそのような設計は
非常に複雑なパターン依存性を有する。典型的なパター
ンサイズは数十万ないし数百万テストベクトルになりえ
る。
【００１０】境界スキャンテスト方法は上述したとおり
であるが、ＩＥＥＥ1149.1 は又、ＡＴＥテスターによ
るＩＣの内部的スキャニングも規定している。すなわ
ち、ＩＣに完全に内部的なスキャンまたは一部内部的な
スキャンを行なって試験的に動作させ、ＩＣ中のコンポ
ーネントをテストする。前述したものと同様、１と０の
組み合わせからなるテストパターンが発生される。その
テストパターンがシリアルデータとして試験中のＩＣに
印加される。テスト中のＩＣから出力される１及び０は
シリアル出力データを形成する。そのシリアルデータは
予想結果と比較され、テスト中のＩＣデバイスの合格／
不合格を決定するのに使用される。「ベクトル」という
用語は、一入力テストパターンの一ライン又は一サイク
ルを意味する。一ベクトルはある特定のテスト中のデバ
イスの各信号ピンにテスト信号を与えるための十分な数
のビットを含んでいる。一テストパターンは非常に多数
のベクトルから成り、それらのベクトルを合わせたもの
は、試験中のデバイスの内部コンポーネントを完全に試
験的動作をさせるシリアルデータセットを形成する。
【００１１】「パターンメモリ」とも呼ばれるテストメ
モリは、しばしばかなり小さい。ＡＴＥパターンメモリ
はテスター内に配置されており、通常、深さ５１２Ｋな
いし１Ｍの範囲にある。このような能力のＡＴＥデジタ
ルテスターがＬＳＩ及びＶＬＳＩ集積回路の完全な又は
部分的な内部テストに必要とされる大きなシリアルベク
トル及びテストパターンを処理することは、しばしば困
難である。ＡＴＥテスターに上記のメモリ限界があるた
め、一時に二つのチップを受容できる二つのテストヘッ
ドを物理的に備えたＡＴＥデジタルテスターが、しばし
ば二つのＬＳＩ及びＶＬＳＩチップを同時にテストする
ことができない事情に遭遇する。
【００１２】
【発明が解決しようとする課題】したがって本発明の課
題は、ＡＴＥデジタルテスターに拡張されたメモリ能力
を与えることである。
【００１３】本発明のもう一つの課題はＡＴＥデジタル
テスターに二つのＬＳＩ又はＶＬＳＩ集積回路の同時テ
スト能力を与えることである。
【００１４】本発明のさらに別の課題は、在来のパーソ
ナルコンピューターがＡＴＥデジタルテスターに付加的
テスト能力を与えることができるように適合させるため
の装置を与えることである。
【００１５】
【課題を解決するための手段】本発明の一実施例に基づ
き、スキャン方式論理ＩＣデバイスをテストする自動テ
スト装置（ＡＴＥ）のデジタルテスターに使用するスキ
ャン方式論理テスト装置が与えられる。このテスト装置
は第一永久メモリを含むコンピューターのバススロット
中に差し込まれる。このテスト装置は上記第一永久メモ
リに格納されているスキャン方式パターンデータにアク
セスするため、コンピューターに結合するカプラーを含
んでいる。スキャン方式パターンデータはシリアル入力
パターンと予想シリアル出力パターンデータとを含む。
このテスト装置はさらに、前記第一永久メモリからスキ
ャン方式パターンデータを取り出すことができるように
するため、又制御信号を当該装置に与えることができる
ようにするため、コンピューターとこの装置との間のイ
ンターフェースを果たすカプラーに結合される。スキャ
ン方式パターンデータはシリアル入力パターンデータお
よび予想シリアル出力パターンデータを含んでいる。こ
のテスト装置はさらに、カプラーに結合されたＩ／Ｏイ
ンターフェース制御回路を含む。このカプラーはコンピ
ューターが上記第一永久メモリからスキャン方式パター
ンデータを取り出すことができるようにこの装置をコン
ピューターに対してインターフェースするためのもので
あり、又テスターが制御信号を本装置に与えることがで
きるようにするためのものである。本テスト装置は又、
上記Ｉ／Ｏインターフェース制御回路に結合されたＳＲ
ＡＭ（static RAM）を含む。このＳＲＡＭはＩ／Ｏイン
ターフェース制御回路が第一永久メモリからシリアル入
力パターンデータ及び予想シリアル出力パターンデータ
を含むスキャン方式パターンデータを受信したとき、こ
れを格納するためのものである。本テスト装置はさらに
当該ＩＣをＳＲＡＭメモリおよびＩ／Ｏインターフェー
ス制御回路に結合するためのＩＣデバイスインターフェ
ースを含むが、これは、シリアル入力パターンデータが
ＩＣデバイスに与えられ、実際のシリアル出力パターン
データをＩＣから集めてこれを予想シリアル出力パター
ンデータと比較してそのＩＣデバイスの合格／不合格を
決定することができるようにするためである。
【００１６】本発明のもう一つの実施例では、スキャン
方式論理ＩＣデバイスをテストするためのスキャン方式
論理テストシステムが与える。本テストシステムは、ア
ダプターカードを受承するためのバススロットを有する
コンピューターを含む。このコンピューターはさらにシ
リアル入力パターンデータ及び予想シリアル出力パター
ンデータを含むスキャン方式パターンデータを格納する
ための第一永久メモリを含む。本テストシステムは又、
第二永久メモリを有するＡＴＥデジタルテスターを含
む。本システムはさらに、バススロット内に置かれるス
キャン方式論理テストカードを含む。本テストカードは
該バススロットに結合されたＩ／Ｏインターフェース制
御回路を含むが、このインターフェース回路はコンピュ
ーターが該第一永久メモリからスキャン方式パターンデ
ータを取り出すことができるようにするため該カードへ
のインターフェースを成し、また該テスターが制御信号
を本装置に与えることができるようにするため本装置を
デジタルテスターにインターフェースするためのもので
ある。このテストカードは又、Ｉ／Ｏインターフェース
制御回路に結合されたＳＲＡＭメモリを含むが、このＳ
ＲＡＭはＩ／Ｏインターフェース制御回路が第一永久メ
モリからシリアル入力パターンデータ及び予想シリアル
出力パターンデータを含むスキャン方式パターンデータ
を受信したとき、これを格納するためのものである。こ
のテストカードはさらに当該ＩＣをＳＲＡＭメモリおよ
びＩ／Ｏインターフェース制御回路に結合するためのＩ
Ｃデバイスインターフェースを含むが、これは、シリア
ル入力パターンデータがＩＣデバイスに与えられ、実際
のシリアル出力パターンデータをＩＣから集めてこれを
予想シリアル出力パターンデータと比較してそのＩＣデ
バイスの合格／不合格を決定することができるようにす
るためである。
【００１７】
【実施例】新規であると信ぜられる本発明の特徴は前記
特許請求の範囲に記載してある。しかし、本発明の構成
のみならずオペレーションの方法は以下の説明および添
付の図面からよく理解されよう。
【００１８】
【一般的ブロック線図の説明】図２は本発明に基づくス
キャンテスト装置１０を表している。スキャンテスト装
置１０は在来のパーソナルコンピューター２０のスロッ
ト１５中に差し込まれて、やはりスキャンテスト装置１
０に結合されているＡＴＥテスター２５のテスト能力を
拡張する。本発明の好ましい実施例ではスキャンテスト
装置１０は工業標準アーキテクチャー（Industry Stand
ard Architecture, ISA）に準拠したバススロット１５
に差し込まれる。しかしながら当業者は本発明が拡張工
業標準アーキテクチャー（Extended Industry Standard
Ardhitecture, EISA）、マイクロチャンネルアーキテ
クチャーその他のバスアーキテクチャーに従うコンピュ
ーターに直ちに本発明を適合させることができることを
了解できよう。（マイクロチャンネル（MICRO CHANNE
L）はＩＢＭコーポレーションの商標名である。）コン
ピューター２０はマイクロプロせッサ２６、コンピュー
ターマイクロコードを格納するための読み取り専用メモ
リ（ROM）２７、主システムメモリＲＡＭ２８、および
ハードディスク２９を含む。
【００１９】スキャンテスト装置１０は、スロット１５
に結合されているコンピューターバス３５に対し装置１
０をインターフェースする比較／制御論理回路３０を含
む。比較／制御論理回路３０は在来の標準ＩＳＡ入力／
出力（Ｉ／Ｏ）オペレーションを使用して装置１０とパ
ーソナルコンピューター２０との間のオペレーションを
演算する。
【００２０】スキャンテスト装置１０は、スキャン方式
論理設計されたＩＣデバイスをテストすることができる
ＡＴＥデジタルテスター２５に結合される。さらに特定
すると、装置１０の比較／制御論理回路３０はロード
（LOAD）線４０、データ（DATA）線４５、シフトクロッ
ク（SHIFTCLK）線５０、不合格（FAIL）線５５、及びリ
セット（RESET）線６０によってＡＴＥテスター２５に
結合される。これらの線の実際のオペレーション及び機
能は後で詳しく述べる。
【００２１】スキャンテスト装置１０は、ＤＵＴインタ
ーフェース７０により試験中のデバイス（device under
test, DUT）６５に結合される。ＤＵＴ６５は実際にテ
スト中のデバイス、すなわち一つまたは二つのＬＳＩも
しくはＶＬＳＩ集積回路等である。
【００２２】比較／制御論理回路３０はｎ-ビットアド
レスジェネレーター７５に結合され、ｎ-ビットアドレ
スジェネレーター７５の出力はＳＲＡＭ（static RAM）
メモリ８０の入力に結合される。本発明の一実施例では
ＳＲＡＭメモリ８０は２ｎ×３ビット高速ＳＲＡＭメモ
リである。ここにｎは約１メガバイトないし約４ギガバ
イトのアドレス空間に対して約２０ないし約３２の間に
あるものと定義される数である。ＳＲＡＭメモリ８０は
駆動データ（DRIVE DATA）ブロック８５、コンピュータ
ーデータ（COMP DATA）ブロック９０、マスクデータ（M
ASK DATA）ブロック９５を含む。ＳＲＡＭメモリ８０の
出力はＤＵＴインターフェース７０の入力に結合され
る。この特定の実施例では、ＳＲＡＭメモリ８０として
１ＭのＳＲＡＭが使用される。ただしさらにメモリの拡
張をするためにもっと大きなＳＲＡＭを使用することも
できる。
【００２３】スキャンテスト装置１０は在来のＡＴＥデ
ジタルテスター内に配置されている正規テストパターン
に対する拡張もしくは拡大を与える。既に述べたように
ＡＴＥテスター２５の様なデジタルテスター内に通常含
まれている５１２Ｋないし１Ｍのメモリは、非常にパタ
ーン性の高いテストパターンのためにはしばしば不十分
である。スキャンテスト装置として使用するためのシリ
アルテストメモリとして実質上制約のないメモリ量をテ
スター１０に与えるため、スキャンテスト装置１０はＡ
ＴＥテスター２５とタンデムとなって作業を行なう。
【００２４】
【一般的オペレーション】スキャンテスト装置１０は、
インテリジェン（Intelligen）とか特注のＡＴＰＧソフ
トウェアツール等の市販のＡＴＰＧソフトウェアツール
からシリアルスキャンテストベクトルを受容できる。こ
れらのスキャンテストベクトルは次いで正規ＡＴＥテス
トベクトル（ATE test vectors）とＰＣ準拠シリアルテ
ストベクトル（PC-based serial test vectors）とに分
割する。このＡＴＥテストベクトルはこれらが制御ベク
トルと並列である点でＰＣ準拠ベクトルと区別できる。
ＤＵＴ６５を実際にテストするときはＰＣ準拠シリアル
テストベクトルは後で使用するためにハードディスク２
９に永久的に格納される。ＡＴＥテストベクトルはＡＴ
Ｅデジタルテスター２５のデータ線DATA４５に結合され
たハードディスク１００に格納される。ハードディスク
１００はＡＴＥテストベクトルに用いる永久的メモリを
与える。
【００２５】ある特定のＤＵＴ６５をテストするときは
常に、ＳＲＡＭメモリ８０内にＰＣ準拠シリアルテスト
ベクトルを格納するため、ロードユーティリティープロ
グラムが使用される。これらのＰＣ準拠シリアルテスト
ベクトルはシリアル入力データ（例えばＪＴＡＧ-ＴＤ
Ｉ用のもの）およびシリアル出力データ（例えばＪＴＡ
Ｇ-ＴＤＯ用のもの）を含む。ＪＴＡＧとは、結合テス
トアクショングループ（Joint Test Action Group）の
呼称で、ＩＥＥＥ1149.1 に詳細に規定されているスキ
ャン方式論理テスト標準を定めているテスト標準機関で
ある。ＪＴＡＧ-ＴＤＩはＪＴＡＧ-テストデータ入力
（JTAG-Test Data Input）を指し、ＪＴＡＧ-ＴＤＯは
ＪＴＡＧ-テストデータ出力（JTAG-Test Data Output）
を指す。このシリアル出力データは比較データ及び非決
定的スキャンチェーン（non-deterministic scan chain
s）が許容されるようにするためのマスクデータを含
む。このシリアルデータはＳＲＡＭメモリ８０内で一ス
キャンチェーンとして使用される３ビット幅のＳＲＡＭ
ブロックを要求する。ＡＴＥに二つのスキャンチェーン
を処理させたいときは、ＳＲＡＭメモリ８０は二つの３
ビット幅ＳＲＡＭブロックに構成する。ＳＲＡＭメモリ
８０は比較／制御論理回路３０を介してコンピューター
２０によって制御される。他方、シリアル入力テストパ
ターンはハードディスク２９からＳＲＡＭメモリ８０に
ロードされる。しかし、ＤＵＴ６５の実際のテスト期間
中はＳＲＡＭメモリ８０はｎ-ビットアドレスジェネレ
ーターｎ-ビットアドレスジェネレーター７５により制
御される。すなわちテスター２５から与えられるシフト
クロック信号SHIFTCLK及びリセット制御信号RESET に応
答して、比較／制御論理回路がＳＲＡＭメモリ８０にビ
ットシーケンスの形で格納されているシリアルテストパ
ターンデータのアドレスをアドレス指定することをｎ-
ビットアドレスジェネレーター７５に指令する。そのア
ドレスにより当該シリアルテストパターンデータがＳＲ
ＡＭメモリ８０から読み出され、ＤＵＴ６５に与えられ
る。
【００２６】ＡＴＥテスター２５は、ｎ-ビットアドレ
スジェネレーター７５をリセットしてクロック（調時）
するに必要な制御信号を与える。さらに特定すると、Ａ
ＴＥテスター２５は RESET 線６０を介してリセット信
号を与え、さらに、ハードディスク２９からＳＲＡＭメ
モリ８０へのシリアルテストパターンの転送及びＳＲＡ
Ｍメモリ８０からＤＵＴ６５への転送を制御するため、
SHIFTCLK 線５０を介してクロック信号を与える。
【００２７】スキャンテスト装置１０はＤＵＴインター
フェースブロック７０を介してＳＲＡＭメモリ８０から
ＤＵＴ６５に適当なシリアル入力データ（シリアルテス
トパターン）を与える。このシリアル入力データは図示
するように実際には DRV_TDI線１０５を介してＤＵＴ６
５に与えられる。このシリアル入力データに応答して、
ＤＵＴ６５はシリアル出力データを発生し、その出力デ
ータが CMP_TDO 線１１０を介してＤＵＴインターフェ
ース７０に与えらる。スキャンテスト装置１０はハード
ディスク２９から比較／制御論理回路３０に予想シリア
ル比較データを与える。比較／制御論理回路３０は次い
で（上記シリアル入力データに応答して）ＤＵＴ６５か
ら受信されるシリアル出力データをこの予想シリアル比
較データと比較してそのＤＵＴ６５に関する合格／不合
格決定を行なう。ＰＣ準拠シリアルテストベクトルを実
際のＤＵＴシリアル出力データに比較した結果として F
AIL 線５５上に合格／不合格信号が与えられる。ＡＴＥ
テスター２５は次いでＡＴＥテストベクトルで FAIL 線
５５をストローブ作動させ、実際のＤＵＴ合格／不合格
決定を行なう。
【００２８】製造時のＡＴＥテスター２５の小さなメモ
リが本来処理しようと試みる大きなシリアルテストベク
トルはコンピューター２０にロードされるので、ＡＴＥ
テスター２５はそのタスクから開放される。ＡＴＥテス
ター２５はスキャンテスト装置１０との間でリセット、
クロック及び不合格解析を行なうための制御ベクトルに
のみ対処すれば足りる。このようにして、２５は以前よ
りも著しく大きなテストベクトル及びシリアルテストパ
ターンを許容することにより、ＡＴＥテスター２５の解
析能力は著しく拡大される。
【００２９】
【オペレーション及び流れ図の詳細】装置１０に使用す
ることのできるＡＴＥデジタルテスターの一例は、トリ
ウムインコーポレーテッド（Trillium, Inc.）で製造さ
れている商品名 LTX-Trillium というデジタルテスター
である。しかし、装置１０は例示の目的で言及した上記
特定のテスター以外のテスターと使用することもでき
る。
【００３０】スキャンテスト装置１０のオペレーション
を詳細に議論する前に次のことを再度述べておく。すな
わち、入力線 DRV_TDI１０５は、ＤＵＴ６５にシリアル
入力スキャンテストパターンを与えるための、ＤＵＴ６
５への入力線であり、また出力線 CMP_TDO １１０は応
答としてシリアル出力パターンを出すための、ＤＵＴ６
５からの出力線である。言い換えると、出力 CMP_TDO
はスキャン論理設計されたＤＵＴ６５のスキャンチェー
ン出力である。
【００３１】図３は、スキャンテスト装置１０がＤＵＴ
６５をテストすべく標準のもしくは特注のＡＴＥデジタ
ルテスター２５を使って動作するときのスキャンテスト
オペレーションの流れをステップごとに説明する流れ図
である。ステップ３００に示すとおり、準備的セットア
ップ過程の一部として、テスト中の特定ＩＣであるＤＵ
Ｔ６５に特有のテストパターンが在来のインテリジェン
ト自動テストパターンジェネレーター（ＡＴＰＧ）ツー
ルを使って発生される。このテストパターンは次いでブ
ロック３０５で制御ベクトルであるシリアル入力パター
ン（これはＤＵＴ６５に与えられる）と予想シリアル出
力パターン（これはＤＵＴ６５の応答として予想される
もの）とに分離される。実際には適当なコンピューター
補助デザイン（Computer Aided Design）テストソフト
ウェアを走らせているコンピューターがこの分離を行な
う。ブロック３１０に述べるように、これらの制御ベク
トルはＡＴＥテスター２５内のハードディスク１００に
永久的に格納される。シリアル入力パターン及び予想結
果シリアル出力パターンはブロック３１５に示すように
コンピューター２０のハードディスク２９に永久的に格
納される。ハードディスク２９に格納されたパターンデ
ータはこのシリアル入力データに含まれるドライブデー
タを含むと共にさらに、予想シリアル出力データに格納
されている比較データ及びマスクデータを含む。
【００３２】次いでブロック３２０に記載するようにテ
スト中のＩＣＤＵＴ６５に対する特定のテストプログラ
ムがＡＴＥテスター２５にロードされる。コンピュータ
ー２０上に常駐するソフトウェアが次いでブロック３２
５及び３３０にそれぞれ記載するように、ハードディス
ク２９に格納されているシリアル入力パターンデータ及
びシリアル出力パターンデータをＳＲＡＭメモリ８０中
にロードする。ハードディスク２９からシリアル入力パ
ターンデータ及びシリアル出力パターンデータが取り出
されて格納のためＳＲＡＭメモリ８０に送られるとき
は、このデータ転送を達成するための標準ＩＳＡコンパ
チブルＩ／Ｏ読み取り／書き込みオペレーションが比較
／制御論理回路３０内に用意されることに留意された
い。ＳＲＡＭメモリ８０にシリアル入力パターン及び予
想シリアル出力パターンがロードされるシーケンスのこ
の時点で、コンピューター２０上に駐在する前記のプロ
グラムがブロック３３５に示すようにその制御を放棄
し、ブロック３４０に示すように制御はスキャンテスト
装置１０からＡＴＥテスター２５に引き渡される。
【００３３】次いでブロック３４５に示すようにユーザ
ーがＡＴＥテスター２５のテストプログラムを開始す
る。この時点で、ＡＴＥテスター２５はブロック３５０
に示すようにＤＵＴ６５に標準デバイステストを行な
う。そのような標準デバイステストは通常、連続性テス
ト、機能テスト、スピードテスト、ＤＣパラメトリック
テスト等から成る。ＤＵＴ６５のスキャン方式テストは
未だ開始されていなかったことに注目されたい。
【００３４】ブロック３５０で標準テストを完了する
と、ブロック３５５に示すようにＡＴＥテスター２５は
次いでコンピューター２０及びスキャンテスト装置１０
に制御ベクトルを送り、ＳＲＡＭメモリ８０に格納され
ているシリアル入力テストパターンをＤＵＴ６５中にロ
ードさせる。テスター２５は SHIFTCLK 線５０及び RES
ET 線６０を介してスキャンテスト装置１０にクロック
信号およびリセット信号を送る。このアクションはＳＲ
ＡＭメモリ８０内に格納されているシリアル入力データ
パターンをクロック信号 SHIFTCLK のクロック速度でシ
リアルにＤＵＴ６５中にクロック入力させる。
【００３５】さらに特定すると、テスター２５は LOAD
線、 DATA 線、 SHIFTCLK 線、および RESET 線を介し
てスキャンテスト装置１０のオペレーションを制御す
る。 LOAD 線４０がアクティブ高であるとき、DATA 線
４５からのデータが SHIFTCLK 線５０によりＡＴＥテス
ター２５からスキャンテスト装置１０中にシリアル的に
送られる。ＡＴＥテスター２５によりスキャンテスト装
置１０に与えられるこのシリアルデータは、スキャンテ
スト装置１０に対する内部ＳＲＡＭアドレス、すなわち
ＳＲＡＭメモリ８０内に格納されているシリアル入力パ
ターンデータのアドレスであってＤＵＴ６５に与えられ
るべきアドレス、を形成する。 LOAD 線４０がアクティ
ブ低となると、テスター２５からのシリアルアドレスデ
ータはアドレスジェネレーター７５中にラッチ留めされ
る。このシリアルデータは次いでＳＲＡＭメモリ８０に
至るアドレス線上に出現し、ＳＲＡＭメモリ８０が所望
のシリアル入力テストパターンをＤＵＴ６５に与えるよ
うにさせる。
【００３６】ＤＵＴ６５をテストしている間、標準ＡＴ
Ｅデジタルテスター並列パターンが並列ＤＵＴピン（そ
れは標準的なので図示してなし）を制御する。テスター
２５は SHIFTCLK 線５０を制御してＳＲＡＭメモリ８０
から送られるシリアル入力テストパターンをＤＵＴ６５
の DRV_TDI 線１０５に送る。ＤＵＴ６５から送られる
シリアルスキャン出力データは、ＳＲＡＭメモリ８０内
に格納されている予想シリアル出力パターンと比較する
ため、出力 CMP_TDO を介してＤＵＴ６５からスキャン
テスト装置１０に送り返される。ＤＵＴ６５から得られ
る実際のシリアル出力パターンデータはブロック３６０
に示すように実時間で予想シリアル出力パターンデータ
と比較される。比較／制御論理回路３０により行なわれ
るこの比較の結果、ブロック３６５に示すように FAIL
線５５上に合格／不合格信号が発生される。
【００３７】装置１０の FAIL 線５５は、ブロック３７
０に示すようにＡＴＥテスター２５がＤＵＴ６５に対し
て実際に合格／不合格の決定をなしえるようにＤＵＴ６
５の合格／不合格ステータスを監視するため、ＡＴＥテ
スター２５により常時ストローブ作動されている。ＡＴ
ＥＡＴＥテスター２５の並列パターンが常時ストローブ
作動できるように、シリアルデータマスキングはスキャ
ンテスト装置１０内で処理される。ＡＴＥテスター２５
は、ブロック３７５に示すように、 FAIL 線５５上に不
合格信号が出現するか否かを決定する。もしも不合格が
FAIL 線５５上に示されると、ブロック３８０に示すよ
うにＡＴＥテスター２５によるテストは停止する。もし
もブロック３７５で不合格が発見されないと、ブロック
３８５に示すようにテストは続行する。ＡＴＥテスター
２５が RESET 線６０上にリセット信号 RESET を発行す
る（これはテストのためスキャンテスト装置１０に新た
なＤＵＴ６５が接続されている場合であろう）と、上記
プロセスは再び初めから始められる。言い換えると、ブ
ロック３９０に示すようにテストのためスキャンテスト
装置１０に新たなＤＵＴ６５が接続されると、ブロック
３９５に示すようにＡＴＥテスター２５は RESET 線６
０上にリセット信号 RESET を発行する。スキャンテス
ト装置１０はリセットされ、ＡＴＥテスター２５が図３
に示す別のテストシーケンスを開始するブロック３５０
までオペレーションが戻る。
【００３８】上記の説明ではスキャン方式ＩＣテスト装
置及びテストシステムについて説明したが、上記の開示
はスキャン方式論理ＩＣデバイスをテストする自動テス
ト装置（ＡＴＥ）のデジタルテスターに付加的パターン
メモリを与える方法を記載していることが明らかであ
る。この方法は、第一永久メモリ及びスキャン方式論理
テストカードを備えたコンピューターを与えるステップ
を含む。このテストカードはその中にスキャン方式パタ
ーンを格納するためのＳＲＡＭパターンメモリを含む。
このテストカードはスキャン方式論理ＩＣデバイスに結
合される。本方法はさらに、コンピューターの上記第一
永久メモリ内にシリアル入力パターンデータ及び予想シ
リアル出力パターンデータを格納するステップを含む。
この方法は又、そのカードから与えられるシリアル入力
パターンデータを前記ＩＣデバイスへの転送を開始し、
制御するため、デジタルテスターの第二永久メモリ内に
制御ベクトルを格納するステップを含む。本方法はさら
に、前記第一永久メモリ内のシリアル入力パターンデー
タ及び予想シリアル出力パターンデータをＳＲＡＭパタ
ーンメモリへ転送するステップを含む。本方法は又、上
記ＡＴＥデジタルテスターから得られる制御ベクトルに
応答して前記ＳＲＡＭメモリからＩＣデバイスへシリア
ル入力パターンデータをカード入力するステップを含
む。本方法はさらに、上記シリアル入力パターンデータ
に応答してＩＣデバイスから出されるシリアル出力デー
タをカードに受信してその応答シリアル出力データを予
想シリアル出力パターンデータに比較し、当該ＩＣデバ
イスに関して合格／不合格の決定をなすステップを含
む。
【００３９】
【効果】上記の通り、本発明のテスト装置はＡＴＥデジ
タルテスターに使用してそのメモリ能力を拡大すること
ができる。このため二つのＬＳＩ又はＶＬＳＩを同時的
にテストすることができる。
【００４０】さらに、本発明によれば、既存のＡＴＥデ
ジタルテスターに付加的テスト能力を与えるように在来
のパソコンを適合させるテスト装置を与えることができ
る。
【図面の簡単な説明】
【図１】テスト中のデバイスに結合された従来の自動テ
スト装置デジタルテスターのブロック線図である。
【図２】本発明に基づくスキャンテスト装置のブロック
線図である。
【図３】ＡＴＥデジタルテスター及び従来のパーソナル
コンピューターに係わる、図２のスキャンテスト装置の
動作の流れを示す流れ図である。
【符号の説明】
１０ スキャンテスト装置 １５ バススロット ２０ パーソナルコンピューター ２５ ＡＴＥテスター ２６ マイクロプロせッサ ３５ コンピューターバス ６５ ＤＵＴ（試験中のデバイス）

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】スキャン方式論理ＩＣデバイスをテストす
    る自動テスト装置（ＡＴＥ）デジタルテスターに使用す
    べく、第一永久メモリを含むコンピューター内のバスス
    ロット中に差し込みできるスキャン方式論理テスト装置
    であって、 該装置を該コンピューターに結合して該コンピューター
    の該第一永久メモリに格納されているスキャン方式パタ
    ーン出たにアクセスすることを可能にするための結合手
    段と、 該第一永久メモリから該スキャン方式パターン出たの取
    り出しを可能にするため該コンピューターに対し該装置
    をインターフェースすべく、かつ該テスターが該装置に
    制御信号を与えることができるようにするため該デジタ
    ルテスターに対して該装置をインターフェースすべく、
    該結合手段に結合されたＩ／Ｏインターフェース制御手
    段と、 シリアル入力パターンデータと該第一永久メモリから予
    想シリアル出力パターンデータとを含む該スキャン方式
    パターンデータを、該Ｉ／Ｏインターフェース制御手段
    が該スキャン方式パターンデータを受信したときに格納
    するための、該Ｉ／Ｏインターフェース制御手段に結合
    されたＳＲＡＭメモリと、 該シリアル入力パターンデータが該ＩＣ出張に与えられ
    ると共に、実際のシリアル出力パターンデータが該予想
    シリアル出力パターンデータとの比較のため該ＩＣ出張
    から集められたて当該ＩＣデバイスに関する合格／不合
    格の決定をなすことができるよう、該ＩＣデバイスを該
    ＳＲＡＭメモリ及び該Ｉ／Ｏインターフェース制御手段
    に結合させるＩＣデバイスインターフェース手段とを含
    むスキャン方式論理テスト装置。
  2. 【請求項２】スキャン方式論理集積回路をテストするシ
    ステムであって、 テストするデバイス（テストデバイスと言う））の少な
    くとも数個の外部端子に信号線を接続するコネクタを有
    すると共に制御ベクトルを格納する手段を含むデジタル
    テスターと、 該テスターと該テストデバイスの少なくとも一外部端子
    とに結合されると共に、スキャンテストベクトルを格納
    する手段を含むスキャンテスト装置と、 該スキャンテスト装置が該テストベクトルを該デバイス
    中にダウンロードすることができるようにさせるため該
    テスター内で動作することができる手段とを含むシステ
    ム。
  3. 【請求項３】自動テスター上でスキャン方式集積回路を
    テストする方法であって、 テスト信号を制御信号と予定通りに選択されたデータ信
    号とに分離するステップと、 該テスターと別個のコンピューター内に該データ信号を
    格納するステップと、 該テスターから該コンピューターにコマンド信号を転送
    するため、かつっでた信号を該コンピューターと該テス
    ターとの間で転送するため、データリンクを介して該テ
    スターを該コンピューターに結合するステップと、 テストスキャン羃デバイスを該テスターに接続するステ
    ップと、 該デバイスをテストモードに置くべく制御信号を発生す
    るステップと、 該データ信号に応答して該デバイスにより発生された出
    力信号を該データリンクを介して該デバイスから該コン
    ピューターに転送するステップと、 該コンピューター内で該出力信号を予定の理想的出力信
    号に比較するステップと、 該比較ステップに応答して該コンピューターから該テス
    ターにステップ信号を与えるステップとゐ含むテスト方
    法。
JP32336093A 1992-12-02 1993-11-30 スキャン方式論理デジタルテストシステム Expired - Lifetime JP3510911B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/984,645 US5701309A (en) 1992-12-02 1992-12-02 Automated test equipment digital tester expansion apparatus
US984645 1992-12-02

Publications (2)

Publication Number Publication Date
JPH06213964A true JPH06213964A (ja) 1994-08-05
JP3510911B2 JP3510911B2 (ja) 2004-03-29

Family

ID=25530731

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32336093A Expired - Lifetime JP3510911B2 (ja) 1992-12-02 1993-11-30 スキャン方式論理デジタルテストシステム

Country Status (2)

Country Link
US (1) US5701309A (ja)
JP (1) JP3510911B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6480016B1 (en) 2000-03-01 2002-11-12 Mitsubishi Denki Kabushiki Kaisha Tester, a test system, and a testing method for a semiconductor integrated circuit
JP2005517189A (ja) * 2002-01-16 2005-06-09 シンテスト・テクノロジーズ・インコーポレーテッド スキャンベースの集積回路でスキャンパターンをブロードキャストする方法および装置

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5938779A (en) * 1997-02-27 1999-08-17 Alcatel Alsthom Compagnie Generale D'electricite Asic control and data retrieval method and apparatus having an internal collateral test interface function
US5951705A (en) * 1997-10-31 1999-09-14 Credence Systems Corporation Integrated circuit tester having pattern generator controlled data bus
US6070259A (en) * 1998-01-15 2000-05-30 Lsi Logic Corporation Dynamic logic element having non-invasive scan chain insertion
US6170071B1 (en) 1998-07-27 2001-01-02 Lucent Technologies, Inc. Method for optimizing test fixtures to minimize vector load time for automated test equipment
US6308292B1 (en) * 1998-12-08 2001-10-23 Lsi Logic Corporation File driven mask insertion for automatic test equipment test pattern generation
US6324485B1 (en) 1999-01-26 2001-11-27 Newmillennia Solutions, Inc. Application specific automated test equipment system for testing integrated circuit devices in a native environment
KR100363080B1 (ko) * 1999-06-15 2002-11-30 삼성전자 주식회사 단일 칩 병렬 테스팅 장치 및 방법
JP2001004713A (ja) * 1999-06-22 2001-01-12 Mitsubishi Electric Corp 半導体集積回路のテスト回路
US6684358B1 (en) * 1999-11-23 2004-01-27 Janusz Rajski Decompressor/PRPG for applying pseudo-random and deterministic test patterns
US6353842B1 (en) 1999-11-23 2002-03-05 Janusz Rajski Method for synthesizing linear finite state machines
US8533547B2 (en) 1999-11-23 2013-09-10 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US9134370B2 (en) 1999-11-23 2015-09-15 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US6557129B1 (en) 1999-11-23 2003-04-29 Janusz Rajski Method and apparatus for selectively compacting test responses
US6327687B1 (en) * 1999-11-23 2001-12-04 Janusz Rajski Test pattern compression for an integrated circuit test environment
JP3845016B2 (ja) 1999-11-23 2006-11-15 メンター・グラフィクス・コーポレーション テスト中回路技術分野へのテストパターンの連続的な適用およびデコンプレッション
US6874109B1 (en) 1999-11-23 2005-03-29 Janusz Rajski Phase shifter with reduced linear dependency
US7493540B1 (en) 1999-11-23 2009-02-17 Jansuz Rajski Continuous application and decompression of test patterns to a circuit-under-test
US9664739B2 (en) 1999-11-23 2017-05-30 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
WO2001054001A1 (en) * 2000-01-18 2001-07-26 Cadence Design Systems, Inc. Adaptable circuit blocks for use in multi-block chip design
US7181705B2 (en) * 2000-01-18 2007-02-20 Cadence Design Systems, Inc. Hierarchical test circuit structure for chips with multiple circuit blocks
JP4274672B2 (ja) * 2000-03-30 2009-06-10 株式会社ルネサステクノロジ 半導体装置
US6618827B1 (en) * 2000-04-13 2003-09-09 Hewlett-Packard Development Company, L.P. System and method for parallel testing of IEEE 1149.1 compliant integrated circuits
EP1473573B1 (en) * 2000-06-28 2007-04-18 Cadence Design Systems, Inc. Intelligent test adapter
US6851076B1 (en) * 2000-09-28 2005-02-01 Agilent Technologies, Inc. Memory tester has memory sets configurable for use as error catch RAM, Tag RAM's, buffer memories and stimulus log RAM
US6748564B1 (en) * 2000-10-24 2004-06-08 Nptest, Llc Scan stream sequencing for testing integrated circuits
US6591213B1 (en) * 2001-02-27 2003-07-08 Inovys Corporation Systems for providing zero latency, non-modulo looping and branching of test pattern data for automatic test equipment
US6880118B2 (en) * 2001-10-25 2005-04-12 Sun Microsystems, Inc. System and method for testing operational transmissions of an integrated circuit
US7412672B1 (en) 2002-01-16 2008-08-12 Syntest Technologies, Inc. Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit
US7412637B2 (en) * 2003-01-10 2008-08-12 Syntest Technologies, Inc. Method and apparatus for broadcasting test patterns in a scan based integrated circuit
US9062710B2 (en) 2013-02-05 2015-06-23 Schaeffler Technologies AG & Co. KG Combined load rolling bearing
US7554347B2 (en) * 2002-03-19 2009-06-30 Georgia Tech Research Corporation High input/output density optoelectronic probe card for wafer-level test of electrical and optical interconnect components, methods of fabrication, and methods of use
US7721173B2 (en) * 2003-01-10 2010-05-18 Syntest Technologies, Inc. Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit
US20050229064A1 (en) * 2004-04-12 2005-10-13 Guidry David W Methods and systems for digital testing on automatic test equipment (ATE)
US7225416B1 (en) * 2004-06-15 2007-05-29 Altera Corporation Methods and apparatus for automatic test component generation and inclusion into simulation testbench
TWM317575U (en) * 2007-02-14 2007-08-21 Princeton Technology Corp Circuit testing apparatus
US8310385B2 (en) * 2009-05-13 2012-11-13 Qualcomm, Incorporated Systems and methods for vector-based analog-to-digital converter sequential testing
KR20120073434A (ko) * 2010-12-27 2012-07-05 삼성전자주식회사 스마트 카드를 테스트하는 집적 회로 및 그 구동 방법
CN104678279A (zh) * 2013-11-29 2015-06-03 英业达科技有限公司 使用测试向量测试连接插槽的系统及其方法
US20170082687A1 (en) * 2015-09-23 2017-03-23 Roland W. Klinger De-bugging environment with smart card
US10677818B1 (en) * 2017-06-19 2020-06-09 Cardell Damian Webster Dual circuit current loading analysis apparatus
US10768232B2 (en) * 2017-07-14 2020-09-08 International Business Machines Corporation ATE compatible high-efficient functional test

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5618766A (en) * 1979-07-26 1981-02-21 Fujitsu Ltd Testing apparatus for logic circuit
EP0104293B1 (fr) * 1982-09-28 1986-12-30 International Business Machines Corporation Dispositif pour le chargement et la lecture de différentes chaînes de bascules dans un système de traitement de données
US4519078A (en) * 1982-09-29 1985-05-21 Storage Technology Corporation LSI self-test method
US4597080A (en) * 1983-11-14 1986-06-24 Texas Instruments Incorporated Architecture and method for testing VLSI processors
US4658400A (en) * 1984-06-07 1987-04-14 Trilogy Computer Development Partners, Ltd. WSI tester
US5032783A (en) * 1985-10-23 1991-07-16 Texas Instruments Incorporated Test circuit and scan tested logic device with isolated data lines during testing
US4791357A (en) * 1987-02-27 1988-12-13 Hyduke Stanley M Electronic Circuit board testing system and method
US4894829A (en) * 1988-04-21 1990-01-16 Honeywell Inc. Comprehensive design and maintenance environment for test program sets
US4996691A (en) * 1988-09-21 1991-02-26 Northern Telecom Limited Integrated circuit testing method and apparatus and integrated circuit devices for use therewith
US5001714A (en) * 1989-11-07 1991-03-19 Array Analysis, Inc. Unpredictable fault detection using adaptive inference testing techniques
US5164663A (en) * 1990-12-05 1992-11-17 Hewlett-Packard Company Active distributed programmable line termination for in-circuit automatic test receivers
US5132635A (en) * 1991-03-05 1992-07-21 Ast Research, Inc. Serial testing of removable circuit boards on a backplane bus

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6480016B1 (en) 2000-03-01 2002-11-12 Mitsubishi Denki Kabushiki Kaisha Tester, a test system, and a testing method for a semiconductor integrated circuit
JP2005517189A (ja) * 2002-01-16 2005-06-09 シンテスト・テクノロジーズ・インコーポレーテッド スキャンベースの集積回路でスキャンパターンをブロードキャストする方法および装置
JP2010107516A (ja) * 2002-01-16 2010-05-13 Syntest Technologies Inc スキャンベースの集積回路でスキャンパターンをブロードキャストする方法および装置

Also Published As

Publication number Publication date
JP3510911B2 (ja) 2004-03-29
US5701309A (en) 1997-12-23

Similar Documents

Publication Publication Date Title
JP3510911B2 (ja) スキャン方式論理デジタルテストシステム
US6000051A (en) Method and apparatus for high-speed interconnect testing
Bleeker et al. Boundary-scan test: a practical approach
US6681359B1 (en) Semiconductor memory self-test controllable at board level using standard interface
US6256760B1 (en) Automatic test equipment scan test enhancement
Wagner Interconnect testing with boundary scan
US6122762A (en) Memory interface device and method for supporting debugging
US4669081A (en) LSI fault insertion
US4963824A (en) Diagnostics of a board containing a plurality of hybrid electronic components
US20040001432A1 (en) Embedding a JTAG host controller into an FPGA design
US20020035442A1 (en) Hierarchical test circuit structure for chips with multiple circuit blocks
US7269770B1 (en) AC coupled line testing using boundary scan test methodology
JP2004522169A (ja) 電子回路最適並列検査アクセス方法及び装置
US6721923B2 (en) System and method for generating integrated circuit boundary register description data
US5640402A (en) Fast flush load of LSSD SRL chains
US7406641B2 (en) Selective control of test-access ports in integrated circuits
US4742293A (en) Pseudo-memory circuit for testing for stuck open faults
US20050039095A1 (en) Scan testing mode control of gated clock signals for memory devices
EP0849678B1 (en) A system and method for testing electronic devices
JP2004510989A (ja) 内部中間スキャンテスト故障をデバッグするテストアクセスポート（ｔａｐ）コントローラシステムおよび方法
US20030046625A1 (en) Method and apparatus for efficient control of multiple tap controllers
US6662324B1 (en) Global transition scan based AC method
US7607057B2 (en) Test wrapper including integrated scan chain for testing embedded hard macro in an integrated circuit chip
Whetsel A proposed standard test bus and boundary scan architecture
CN115639463A (zh) 一种基于边界扫描jtag测试系统

Legal Events

Date Code Title Description
A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040105

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

S633 Written request for registration of reclamation of name

Free format text: JAPANESE INTERMEDIATE CODE: R313633

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080109

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090109

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090109

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100109

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110109

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120109

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130109

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130109

Year of fee payment: 9

EXPY Cancellation because of completion of term