JP3510911B2 - スキャン方式論理デジタルテストシステム - Google Patents
スキャン方式論理デジタルテストシステムInfo
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
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- G—PHYSICS
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣデバイスをテスト
するためのスキャン方式論理デジタルテスト装置（Auto
mated Test Equipment：ＡＴＥ）及びその方法に関し、
特に該デジタルテスト装置の能力及び容量を拡張するた
めの装置に関する。
するためのスキャン方式論理デジタルテスト装置（Auto
mated Test Equipment：ＡＴＥ）及びその方法に関し、
特に該デジタルテスト装置の能力及び容量を拡張するた
めの装置に関する。
【０００２】
【従来の技術】集積回路（ＩＣデバイス）は、その回路
構成が益々大きくかつ複雑化しており、それと共にそれ
らをテストすることが益々困難になっている。多くの近
代的な大集積回路（ＬＳＩ）及び超大集積回路（ＶＬＳ
Ｉ）は非常に高密度の半導体デバイスを含むので、その
ような集積回路（ＩＣ）又はそれに関連して接続されて
いる回路の正常な動作を観察することによって完全にテ
ストを行なうことは不可能である。
構成が益々大きくかつ複雑化しており、それと共にそれ
らをテストすることが益々困難になっている。多くの近
代的な大集積回路（ＬＳＩ）及び超大集積回路（ＶＬＳ
Ｉ）は非常に高密度の半導体デバイスを含むので、その
ような集積回路（ＩＣ）又はそれに関連して接続されて
いる回路の正常な動作を観察することによって完全にテ
ストを行なうことは不可能である。
【０００３】そのようなＩＣが非常に高密度になったと
はいえ、非常に競争の激しい市場を前にして品質管理を
確保するためにはそれらデバイスを広範囲にテストする
ことが依然として必要である。非常に重要なテストに付
随するこの問題を解決する一つの方法は、自動テスト装
置に設けられているいわゆる「境界スキャンテスト手順
（boundary scan test procedures）」と呼ばれる手順
を利用することである。ＩＥＥＥ標準1149.1 は、ＩＣ
内の各コンポーネントがＩＣ又はそれに接続された回路
の正常な動作を観察することによっては評価することが
できないほどに多数の素子又はコンポーネントを含む一
個以上のＩＣに対する境界スキャンテスト手順を定めて
いる。
はいえ、非常に競争の激しい市場を前にして品質管理を
確保するためにはそれらデバイスを広範囲にテストする
ことが依然として必要である。非常に重要なテストに付
随するこの問題を解決する一つの方法は、自動テスト装
置に設けられているいわゆる「境界スキャンテスト手順
（boundary scan test procedures）」と呼ばれる手順
を利用することである。ＩＥＥＥ標準1149.1 は、ＩＣ
内の各コンポーネントがＩＣ又はそれに接続された回路
の正常な動作を観察することによっては評価することが
できないほどに多数の素子又はコンポーネントを含む一
個以上のＩＣに対する境界スキャンテスト手順を定めて
いる。
【０００４】境界スキャンテストでは、一つ又は複数の
集積回路のピンもしくは外部端子が、設計した回路の周
辺にシフトレジスタチェーン（shift register chain）
を構成するように相互接続される。相互接続されたその
線路にはシリアル入力及びシリアル出力が設けられ、適
当なクロック信号と制御信号が与えられる。この相互接
続線路を使って当該ＩＣ又は接続された回路にテスト指
令及び関連のテストデータが印加される。これらの指令
を実行した結果が、やはり相互接続線路を介して各々の
回路から読み出される。もしも回路を構成するのに使用
されたすべてのコンポーネントが境界スキャンテストレ
ジスタをもっていれば、すべての当該コンポーネント出
力ピンに関連した境界スキャンレジスタセルにテストデ
ータがシフトされ、コンポーネント相互接続を介してこ
れら入力ピンに関連するこれらセル中に並列にロードさ
れる。
集積回路のピンもしくは外部端子が、設計した回路の周
辺にシフトレジスタチェーン（shift register chain）
を構成するように相互接続される。相互接続されたその
線路にはシリアル入力及びシリアル出力が設けられ、適
当なクロック信号と制御信号が与えられる。この相互接
続線路を使って当該ＩＣ又は接続された回路にテスト指
令及び関連のテストデータが印加される。これらの指令
を実行した結果が、やはり相互接続線路を介して各々の
回路から読み出される。もしも回路を構成するのに使用
されたすべてのコンポーネントが境界スキャンテストレ
ジスタをもっていれば、すべての当該コンポーネント出
力ピンに関連した境界スキャンレジスタセルにテストデ
ータがシフトされ、コンポーネント相互接続を介してこ
れら入力ピンに関連するこれらセル中に並列にロードさ
れる。
【０００５】境界スキャンテストレジスタを使用する
と、内部的自己テストを行ないながらも周辺のコンポー
ネントから受信する刺激からオンチップシステム論理回
路を孤立させることができる。もしも境界スキャンテス
トレジスタが適切に設計されていれば、遅く限定した速
度でオンチップシステム論理回路の静的テストを行なう
ことができる。その理由は、境界スキャンテスト手順に
よればテストデータをコンポーネントに送り、そのテス
ト結果を検査することが可能であるからである。
と、内部的自己テストを行ないながらも周辺のコンポー
ネントから受信する刺激からオンチップシステム論理回
路を孤立させることができる。もしも境界スキャンテス
トレジスタが適切に設計されていれば、遅く限定した速
度でオンチップシステム論理回路の静的テストを行なう
ことができる。その理由は、境界スキャンテスト手順に
よればテストデータをコンポーネントに送り、そのテス
ト結果を検査することが可能であるからである。
【０００６】境界スキャンテストは、すべてのコンポー
ネントまたはＩＣの端子に広範囲に接続せずに、現在回
路内テスターが目標としている欠陥の多くを検出可能に
する。そのようなテストは非常に好ましく、ＶＬＳＩで
は特に好ましい。というのはＶＬＳＩではコンポーネン
ト数が非常に多く、任意の具体的なＩＣの出力ピン数が
非常に大きく、したがって実質上回路の各機能をテスト
することができないからである。
ネントまたはＩＣの端子に広範囲に接続せずに、現在回
路内テスターが目標としている欠陥の多くを検出可能に
する。そのようなテストは非常に好ましく、ＶＬＳＩで
は特に好ましい。というのはＶＬＳＩではコンポーネン
ト数が非常に多く、任意の具体的なＩＣの出力ピン数が
非常に大きく、したがって実質上回路の各機能をテスト
することができないからである。
【０００７】前記ＩＥＥＥ標準1149.1 に示されている
ような境界スキャン装置はマルチプレクサ回路を含む
が、この回路は境界スキャン入力信号又は正規のデータ
ソースから与えられる在来のデータ信号のいずれかを当
該ＩＣが選択することができるようにするものである。
このようにして境界スキャンに対応できるＩＣはテスト
モードあるいは正規動作モードのいずれかに使用するこ
とができる。
ような境界スキャン装置はマルチプレクサ回路を含む
が、この回路は境界スキャン入力信号又は正規のデータ
ソースから与えられる在来のデータ信号のいずれかを当
該ＩＣが選択することができるようにするものである。
このようにして境界スキャンに対応できるＩＣはテスト
モードあるいは正規動作モードのいずれかに使用するこ
とができる。
【０００８】一般的に自動テスト装置と呼称されている
デジタルテスターは、実際には上記のＩＣテストを行な
うものである。そのような自動テスト装置（Automated
TestEquipment, ATE）がＩＣのスキャン方式によるテス
ト（scan-based testing ofICs、以下、スキャン方式テ
ストと言う）を行なうことができるためには、試験する
当該ＩＣ又はデバイスはもちろんＩＥＥＥ1149.1 標準
その他の注文設計スキャン論理回路仕様に従うテストを
許容するように設計されていなければならない。図１に
は自動テスト装置（ＡＴＥ）デバイスでテストしている
そのようなＩＣが示されている。
デジタルテスターは、実際には上記のＩＣテストを行な
うものである。そのような自動テスト装置（Automated
TestEquipment, ATE）がＩＣのスキャン方式によるテス
ト（scan-based testing ofICs、以下、スキャン方式テ
ストと言う）を行なうことができるためには、試験する
当該ＩＣ又はデバイスはもちろんＩＥＥＥ1149.1 標準
その他の注文設計スキャン論理回路仕様に従うテストを
許容するように設計されていなければならない。図１に
は自動テスト装置（ＡＴＥ）デバイスでテストしている
そのようなＩＣが示されている。
【０００９】境界スキャニングを使用する在来のＡＴＥ
デジタルテスターは通常、テスト用ＩＣへの入力データ
として使用されるテストパターンを発生する。このテス
トパターンは当該ＩＣの境界周辺のシフトレジスタチェ
ーン（test register chain）を構成するフリップフロ
ップを既知の状態に設定するのに使用される。次いでそ
のＩＣを動作させ、その結果が出力テストデータとして
与えられる。そのテストデータは予想テストデータと比
較される。もしも実際の出力テストデータが予想テスト
データと一致しないならば、そのＩＣは不合格である。
スキャン方式に論理回路設計すると非常に高度な欠陥発
見率を実現できるが、これに符合してそのような設計は
非常に複雑なパターン依存性を有する。典型的なパター
ンサイズは数十万ないし数百万テストベクトルになりえ
る。
デジタルテスターは通常、テスト用ＩＣへの入力データ
として使用されるテストパターンを発生する。このテス
トパターンは当該ＩＣの境界周辺のシフトレジスタチェ
ーン（test register chain）を構成するフリップフロ
ップを既知の状態に設定するのに使用される。次いでそ
のＩＣを動作させ、その結果が出力テストデータとして
与えられる。そのテストデータは予想テストデータと比
較される。もしも実際の出力テストデータが予想テスト
データと一致しないならば、そのＩＣは不合格である。
スキャン方式に論理回路設計すると非常に高度な欠陥発
見率を実現できるが、これに符合してそのような設計は
非常に複雑なパターン依存性を有する。典型的なパター
ンサイズは数十万ないし数百万テストベクトルになりえ
る。
【００１０】境界スキャンテスト方法は上述したとおり
であるが、ＩＥＥＥ1149.1 は、更に、ＡＴＥテスター
によるＩＣの内部的スキャニングも規定している。すな
わち、ＩＣに完全に内部的なスキャンまたは一部内部的
なスキャンを行なって試験的に動作させ、ＩＣ中のコン
ポーネントをテストする。前述したものと同様、１と０
の組み合わせからなるテストパターンが発生される。そ
のテストパターンがシリアルデータとして試験中のＩＣ
に印加される。テスト中のＩＣから出力される１及び０
はシリアル出力データを形成する。そのシリアルデータ
は予想結果と比較され、テスト中のＩＣデバイスの合格
／不合格を決定するのに使用される。「ベクトル」とい
う用語は、一入力テストパターンの一ライン又は一サイ
クルを意味する。一ベクトルはある特定のテスト中のデ
バイスの各信号ピンにテスト信号を与えるための十分な
数のビットを含んでいる。一テストパターンは非常に多
数のベクトルから成り、それらのベクトルを合わせたも
のは、試験中のデバイスの内部コンポーネントを完全に
試験的動作をさせるシリアルデータセットを形成する。
であるが、ＩＥＥＥ1149.1 は、更に、ＡＴＥテスター
によるＩＣの内部的スキャニングも規定している。すな
わち、ＩＣに完全に内部的なスキャンまたは一部内部的
なスキャンを行なって試験的に動作させ、ＩＣ中のコン
ポーネントをテストする。前述したものと同様、１と０
の組み合わせからなるテストパターンが発生される。そ
のテストパターンがシリアルデータとして試験中のＩＣ
に印加される。テスト中のＩＣから出力される１及び０
はシリアル出力データを形成する。そのシリアルデータ
は予想結果と比較され、テスト中のＩＣデバイスの合格
／不合格を決定するのに使用される。「ベクトル」とい
う用語は、一入力テストパターンの一ライン又は一サイ
クルを意味する。一ベクトルはある特定のテスト中のデ
バイスの各信号ピンにテスト信号を与えるための十分な
数のビットを含んでいる。一テストパターンは非常に多
数のベクトルから成り、それらのベクトルを合わせたも
のは、試験中のデバイスの内部コンポーネントを完全に
試験的動作をさせるシリアルデータセットを形成する。
【００１１】「パターンメモリ」とも呼ばれるテストメ
モリは、しばしばかなり小さい。ＡＴＥパターンメモリ
はテスター内に配置されており、通常、深さ５１２Ｋな
いし１Ｍの範囲にある。このような能力のＡＴＥデジタ
ルテスターがＬＳＩ及びＶＬＳＩ集積回路の完全な又は
部分的な内部テストに必要とされる大きなシリアルベク
トル及びテストパターンを処理することは、しばしば困
難である。ＡＴＥテスターに上記のメモリ限界があるた
め、一時に二つのチップを受容できる二つのテストヘッ
ドを物理的に備えたＡＴＥデジタルテスターが、しばし
ば二つのＬＳＩ及びＶＬＳＩチップを同時にテストする
ことができない事情に遭遇する。
モリは、しばしばかなり小さい。ＡＴＥパターンメモリ
はテスター内に配置されており、通常、深さ５１２Ｋな
いし１Ｍの範囲にある。このような能力のＡＴＥデジタ
ルテスターがＬＳＩ及びＶＬＳＩ集積回路の完全な又は
部分的な内部テストに必要とされる大きなシリアルベク
トル及びテストパターンを処理することは、しばしば困
難である。ＡＴＥテスターに上記のメモリ限界があるた
め、一時に二つのチップを受容できる二つのテストヘッ
ドを物理的に備えたＡＴＥデジタルテスターが、しばし
ば二つのＬＳＩ及びＶＬＳＩチップを同時にテストする
ことができない事情に遭遇する。
【００１２】
【発明が解決しようとする課題】したがって本発明の課
題は、ＡＴＥデジタルテスターに拡張されたメモリ能力
を与えることである。
題は、ＡＴＥデジタルテスターに拡張されたメモリ能力
を与えることである。
【００１３】本発明のもう一つの課題はＡＴＥデジタル
テスターに二つのＬＳＩ又はＶＬＳＩ集積回路の同時テ
スト能力を与えることである。
テスターに二つのＬＳＩ又はＶＬＳＩ集積回路の同時テ
スト能力を与えることである。
【００１４】本発明のさらに別の課題は、在来のパーソ
ナルコンピューターがＡＴＥデジタルテスターに付加的
テスト能力を与えることができるように適合させるため
の装置を与えることである。
ナルコンピューターがＡＴＥデジタルテスターに付加的
テスト能力を与えることができるように適合させるため
の装置を与えることである。
【００１５】
【課題を解決するための手段】このため、本発明は、そ
の一実施形態として、スキャン方式論理ＩＣデバイスを
テストする自動テスターに使用するべく、第１のメモリ
を含むコンピューター内のバススロット中に差し込み可
能なスキャン方式論理デジタルテスト装置であって、該
テスト装置を該コンピューターに結合し、該コンピュー
ターの該第１のメモリに格納されたシリアル入力パター
ンデータと予想シリアル出力パターンデータを含むスキ
ャン方式パターンデータにアクセス可能な結合手段と、
該結合手段に接続され、該第１のメモリから該スキャン
方式パターンデータの取り出しを可能にするために該コ
ンピューターに対して該テスト装置をインターフェース
すると共に、該テスターが該テスト装置に制御信号を与
えることを可能にするために該テスタ−に対して該テス
ト装置をインターフェースするＩ／Ｏインターフェース
制御手段と、該Ｉ／Ｏインターフェース制御手段に接続
され、該Ｉ／Ｏインターフェース制御手段によって該ス
キャン方式パターンデータが受信されたときに該第一の
メモリから該シリアル入力パターンデータと該予想シリ
アル出力パターンデータを含む該スキャン方式パターン
データを格納するＳＲＡＭメモリと、該シリアル入力パ
ターンデータが該ＩＣデバイスに与えられると共に、実
際のシリアル出力パターンデータが該予想シリアル出力
パターンデータとの比較のため該ＩＣデバイスから読み
出され比較されることにより当該ＩＣデバイスに関する
合格／不合格の決定を行うことができるよう、該ＩＣデ
バイスを該ＳＲＡＭメモリと該Ｉ／Ｏインターフェース
制御手段に結合させるＩＣデバイスインターフェース手
段と、該テスト装置が該テスター内に配置された第２の
メモリに格納された制御ベクトルを受信することを可能
にするために該テスターと該テスト装置間を接続するた
めのＤＡＴＡ線と、を具備することを特徴とするスキャ
ン方式論理デジタルテスト装置を提供するものである。
の一実施形態として、スキャン方式論理ＩＣデバイスを
テストする自動テスターに使用するべく、第１のメモリ
を含むコンピューター内のバススロット中に差し込み可
能なスキャン方式論理デジタルテスト装置であって、該
テスト装置を該コンピューターに結合し、該コンピュー
ターの該第１のメモリに格納されたシリアル入力パター
ンデータと予想シリアル出力パターンデータを含むスキ
ャン方式パターンデータにアクセス可能な結合手段と、
該結合手段に接続され、該第１のメモリから該スキャン
方式パターンデータの取り出しを可能にするために該コ
ンピューターに対して該テスト装置をインターフェース
すると共に、該テスターが該テスト装置に制御信号を与
えることを可能にするために該テスタ−に対して該テス
ト装置をインターフェースするＩ／Ｏインターフェース
制御手段と、該Ｉ／Ｏインターフェース制御手段に接続
され、該Ｉ／Ｏインターフェース制御手段によって該ス
キャン方式パターンデータが受信されたときに該第一の
メモリから該シリアル入力パターンデータと該予想シリ
アル出力パターンデータを含む該スキャン方式パターン
データを格納するＳＲＡＭメモリと、該シリアル入力パ
ターンデータが該ＩＣデバイスに与えられると共に、実
際のシリアル出力パターンデータが該予想シリアル出力
パターンデータとの比較のため該ＩＣデバイスから読み
出され比較されることにより当該ＩＣデバイスに関する
合格／不合格の決定を行うことができるよう、該ＩＣデ
バイスを該ＳＲＡＭメモリと該Ｉ／Ｏインターフェース
制御手段に結合させるＩＣデバイスインターフェース手
段と、該テスト装置が該テスター内に配置された第２の
メモリに格納された制御ベクトルを受信することを可能
にするために該テスターと該テスト装置間を接続するた
めのＤＡＴＡ線と、を具備することを特徴とするスキャ
ン方式論理デジタルテスト装置を提供するものである。
【００１６】本発明は、他の実施形態として、スキャン
方式論理ＩＣデバイスをテストするためのスキャン方式
論理テストシステムであって、アダプターカードを受け
入れるためのバススロットとシリアル入力パターンデー
タと予想シリアル出力パターンデータを含むスキャン方
式パターンデータを格納するための第１のメモリを有す
るコンピューターと、第２のメモリを有するテスター
と、該バススロット内に配置されたスキャン方式論理Ｉ
Ｃテストカードと、を有し、該スキャン方式論理ＩＣテ
ストカードは、該バススロットと該テスターに接続さ
れ、該第一のメモリから該スキャン方式パターンデータ
の取り出しを可能にするために該コンピューターに対し
て該テストカードをインターフェースすると共に、該テ
スターが該テストカードに制御信号を与えることを可能
にするために該テスターに対して該テストカードをイン
ターフェースするＩ／Ｏインターフェース制御手段と、
該Ｉ／Ｏインターフェース制御手段に接続され、該Ｉ／
Ｏインターフェース制御手段が該第一のメモリから受信
した該シリアル入力パターンデータと該予想シリアル出
力パターンデータを含む該スキャン方式パターンデータ
を格納するＳＲＡＭメモリと、該シリアル入力パターン
データが該ＩＣデバイスに与えられると共に、実際のシ
リアル出力パターンデータが該予想シリアル出力パター
ンデータとの比較のため該ＩＣデバイスから読み出され
比較されることにより当該ＩＣデバイスに関する合格／
不合格の決定をなすことができるよう、該ＩＣデバイス
を該ＳＲＡＭメモリと該Ｉ／Ｏインターフェース制御手
段に結合させるＩＣデバイスインターフェース手段と、
を具備し、該第２のメモリが、該テストカードによるＩ
Ｃデバイスのテストを制御するための制御ベクトルを格
納することを特徴とするスキャン方式論理テストシステ
ムを提供するものである。
方式論理ＩＣデバイスをテストするためのスキャン方式
論理テストシステムであって、アダプターカードを受け
入れるためのバススロットとシリアル入力パターンデー
タと予想シリアル出力パターンデータを含むスキャン方
式パターンデータを格納するための第１のメモリを有す
るコンピューターと、第２のメモリを有するテスター
と、該バススロット内に配置されたスキャン方式論理Ｉ
Ｃテストカードと、を有し、該スキャン方式論理ＩＣテ
ストカードは、該バススロットと該テスターに接続さ
れ、該第一のメモリから該スキャン方式パターンデータ
の取り出しを可能にするために該コンピューターに対し
て該テストカードをインターフェースすると共に、該テ
スターが該テストカードに制御信号を与えることを可能
にするために該テスターに対して該テストカードをイン
ターフェースするＩ／Ｏインターフェース制御手段と、
該Ｉ／Ｏインターフェース制御手段に接続され、該Ｉ／
Ｏインターフェース制御手段が該第一のメモリから受信
した該シリアル入力パターンデータと該予想シリアル出
力パターンデータを含む該スキャン方式パターンデータ
を格納するＳＲＡＭメモリと、該シリアル入力パターン
データが該ＩＣデバイスに与えられると共に、実際のシ
リアル出力パターンデータが該予想シリアル出力パター
ンデータとの比較のため該ＩＣデバイスから読み出され
比較されることにより当該ＩＣデバイスに関する合格／
不合格の決定をなすことができるよう、該ＩＣデバイス
を該ＳＲＡＭメモリと該Ｉ／Ｏインターフェース制御手
段に結合させるＩＣデバイスインターフェース手段と、
を具備し、該第２のメモリが、該テストカードによるＩ
Ｃデバイスのテストを制御するための制御ベクトルを格
納することを特徴とするスキャン方式論理テストシステ
ムを提供するものである。
【００１７】
【実施例】以下、本発明に係るスキャン方式論理テスト
装置及びその方法の詳細を説明する。本発明の構成のみ
ならずオペレーションの方法は、以下の説明および添付
の図面からよく理解されよう。
装置及びその方法の詳細を説明する。本発明の構成のみ
ならずオペレーションの方法は、以下の説明および添付
の図面からよく理解されよう。
【００１８】「一般的ブロック線図の説明」
図２は本発明に基づくスキャンテスト装置１０を表して
いる。スキャンテスト装置１０は在来のパーソナルコン
ピューター２０のスロット１５中に差し込まれて、やは
りスキャンテスト装置１０に結合されているＡＴＥテス
ター２５のテスト能力を拡張する。本発明の好ましい実
施例ではスキャンテスト装置１０は工業標準アーキテク
チャー（Industry Standard Architecture, ISA）に準
拠したバススロット１５に差し込まれる。しかしながら
当業者は本発明が拡張工業標準アーキテクチャー（Exte
nded Industry Standard Architecture, EISA）、マイ
クロチャンネルアーキテクチャーその他のバスアーキテ
クチャーに従うコンピューターに直ちに本発明を適合さ
せることができることを了解できよう。（マイクロチャ
ンネル（MICRO CHANNEL）はＩＢＭコーポレーションの
商標名である。）コンピューター２０はマイクロプロセ
ッサ２６、コンピューターマイクロコードを格納するた
めの読み取り専用メモリ（ROM）２７、主システムメモ
リＲＡＭ２８、およびハードディスク２９を含む。
いる。スキャンテスト装置１０は在来のパーソナルコン
ピューター２０のスロット１５中に差し込まれて、やは
りスキャンテスト装置１０に結合されているＡＴＥテス
ター２５のテスト能力を拡張する。本発明の好ましい実
施例ではスキャンテスト装置１０は工業標準アーキテク
チャー（Industry Standard Architecture, ISA）に準
拠したバススロット１５に差し込まれる。しかしながら
当業者は本発明が拡張工業標準アーキテクチャー（Exte
nded Industry Standard Architecture, EISA）、マイ
クロチャンネルアーキテクチャーその他のバスアーキテ
クチャーに従うコンピューターに直ちに本発明を適合さ
せることができることを了解できよう。（マイクロチャ
ンネル（MICRO CHANNEL）はＩＢＭコーポレーションの
商標名である。）コンピューター２０はマイクロプロセ
ッサ２６、コンピューターマイクロコードを格納するた
めの読み取り専用メモリ（ROM）２７、主システムメモ
リＲＡＭ２８、およびハードディスク２９を含む。
【００１９】スキャンテスト装置１０は、スロット１５
に結合されているコンピューターバス３５に対し装置１
０をインターフェースする比較／制御論理回路３０を含
む。比較／制御論理回路３０は在来の標準ＩＳＡ入力／
出力（Ｉ／Ｏ）オペレーションを使用して装置１０とパ
ーソナルコンピューター２０との間のオペレーションを
演算する。
に結合されているコンピューターバス３５に対し装置１
０をインターフェースする比較／制御論理回路３０を含
む。比較／制御論理回路３０は在来の標準ＩＳＡ入力／
出力（Ｉ／Ｏ）オペレーションを使用して装置１０とパ
ーソナルコンピューター２０との間のオペレーションを
演算する。
【００２０】スキャンテスト装置１０は、スキャン方式
論理設計されたＩＣデバイスをテストすることができる
ＡＴＥデジタルテスター２５に結合される。さらに特定
すると、装置１０の比較／制御論理回路３０はロード
（LOAD）線４０、データ（DATA）線４５、シフトクロッ
ク（SHIFTCLK）線５０、不合格（FAIL）線５５、及びリ
セット（RESET）線６０によってＡＴＥテスター２５に
結合される。これらの線の実際のオペレーション及び機
能は後で詳しく述べる。
論理設計されたＩＣデバイスをテストすることができる
ＡＴＥデジタルテスター２５に結合される。さらに特定
すると、装置１０の比較／制御論理回路３０はロード
（LOAD）線４０、データ（DATA）線４５、シフトクロッ
ク（SHIFTCLK）線５０、不合格（FAIL）線５５、及びリ
セット（RESET）線６０によってＡＴＥテスター２５に
結合される。これらの線の実際のオペレーション及び機
能は後で詳しく述べる。
【００２１】スキャンテスト装置１０は、ＤＵＴインタ
ーフェース７０により試験中のデバイス（device under
test, DUT）６５に結合される。ＤＵＴ６５は実際にテ
スト中のデバイス、すなわち一つまたは二つのＬＳＩも
しくはＶＬＳＩ集積回路等である。
ーフェース７０により試験中のデバイス（device under
test, DUT）６５に結合される。ＤＵＴ６５は実際にテ
スト中のデバイス、すなわち一つまたは二つのＬＳＩも
しくはＶＬＳＩ集積回路等である。
【００２２】比較／制御論理回路３０はｎ-ビットアド
レスジェネレーター７５に結合され、ｎ-ビットアドレ
スジェネレーター７５の出力はＳＲＡＭ（static RAM）
メモリ８０の入力に結合される。本発明の一実施例では
ＳＲＡＭメモリ８０は２ｎ×３ビット高速ＳＲＡＭメモ
リである。ここにｎは約１メガバイトないし約４ギガバ
イトのアドレス空間に対して約２０ないし約３２の間に
あるものと定義される数である。ＳＲＡＭメモリ８０
は、駆動データ（DRIVE DATA）ブロック８５、コンピュ
ーターデータ（COMP DATA）ブロック９０、マスクデー
タ（MASK DATA）ブロック９５を含む。ＳＲＡＭメモリ
８０の出力はＤＵＴインターフェース７０の入力に結合
される。ここで、コンピューターデータ（COMP DATA）
ブロック９０は、スキャンテスト装置１０とコンピュー
タ２０間で転送されるシリアル入力パターンデータと予
想シリアル出力パターンデータを含むスキャン方式パタ
ーンデータを格納するためのものである。この特定の実
施例では、ＳＲＡＭメモリ８０として１ＭのＳＲＡＭが
使用される。ただしさらにメモリの拡張をするためにも
っと大きなＳＲＡＭを使用することもできる。
レスジェネレーター７５に結合され、ｎ-ビットアドレ
スジェネレーター７５の出力はＳＲＡＭ（static RAM）
メモリ８０の入力に結合される。本発明の一実施例では
ＳＲＡＭメモリ８０は２ｎ×３ビット高速ＳＲＡＭメモ
リである。ここにｎは約１メガバイトないし約４ギガバ
イトのアドレス空間に対して約２０ないし約３２の間に
あるものと定義される数である。ＳＲＡＭメモリ８０
は、駆動データ（DRIVE DATA）ブロック８５、コンピュ
ーターデータ（COMP DATA）ブロック９０、マスクデー
タ（MASK DATA）ブロック９５を含む。ＳＲＡＭメモリ
８０の出力はＤＵＴインターフェース７０の入力に結合
される。ここで、コンピューターデータ（COMP DATA）
ブロック９０は、スキャンテスト装置１０とコンピュー
タ２０間で転送されるシリアル入力パターンデータと予
想シリアル出力パターンデータを含むスキャン方式パタ
ーンデータを格納するためのものである。この特定の実
施例では、ＳＲＡＭメモリ８０として１ＭのＳＲＡＭが
使用される。ただしさらにメモリの拡張をするためにも
っと大きなＳＲＡＭを使用することもできる。
【００２３】スキャンテスト装置１０は、在来のＡＴＥ
デジタルテスター内に配置されている正規テストパター
ンに対する拡張もしくは拡大を与える。既に述べたよう
に、ＡＴＥテスター２５のような通常のデジタルテスタ
ー内に通常含まれている５１２Ｋないし１Ｍのメモリ
は、非常に多くのテストパターンを格納するには不十分
である。スキャンテスト装置として使用するためのシリ
アルテストメモリとして実質上制約のないメモリ量をテ
スター１０に与えるため、スキャンテスト装置１０はＡ
ＴＥテスター２５とタンデムとなって作業を行なう。
デジタルテスター内に配置されている正規テストパター
ンに対する拡張もしくは拡大を与える。既に述べたよう
に、ＡＴＥテスター２５のような通常のデジタルテスタ
ー内に通常含まれている５１２Ｋないし１Ｍのメモリ
は、非常に多くのテストパターンを格納するには不十分
である。スキャンテスト装置として使用するためのシリ
アルテストメモリとして実質上制約のないメモリ量をテ
スター１０に与えるため、スキャンテスト装置１０はＡ
ＴＥテスター２５とタンデムとなって作業を行なう。
【００２４】「一般的オペレーション」
スキャンテスト装置１０は、インテリジェン（商品名
「Intelligen」）とか特注のＡＴＰＧソフトウェアツー
ル等の市販のＡＴＰＧソフトウェアツールを用い、シリ
アルスキャンテストベクトルを受信する。次いで、これ
らのスキャンテストベクトルを、正規ＡＴＥテストベク
トル（ATE test vectors）とＰＣ準拠シリアルテストベ
クトル（PC-based serial test vectors）とに分割す
る。この正規ＡＴＥテストベクトルは、パラレル制御ベ
クトルであることから、シリアル制御ベクトルであるＰ
Ｃ準拠シリアルテストベクトルと区別できる。ＤＵＴ６
５を実際にテストするときはＰＣ準拠シリアルテストベ
クトルは後で使用するためにハードディスク２９に永久
的に格納される。ＡＴＥテストベクトルはＡＴＥデジタ
ルテスター２５のデータ線DATA４５に結合されたハード
ディスク１００に格納される。ハードディスク１００は
ＡＴＥテストベクトルに用いるメモリを与える。
「Intelligen」）とか特注のＡＴＰＧソフトウェアツー
ル等の市販のＡＴＰＧソフトウェアツールを用い、シリ
アルスキャンテストベクトルを受信する。次いで、これ
らのスキャンテストベクトルを、正規ＡＴＥテストベク
トル（ATE test vectors）とＰＣ準拠シリアルテストベ
クトル（PC-based serial test vectors）とに分割す
る。この正規ＡＴＥテストベクトルは、パラレル制御ベ
クトルであることから、シリアル制御ベクトルであるＰ
Ｃ準拠シリアルテストベクトルと区別できる。ＤＵＴ６
５を実際にテストするときはＰＣ準拠シリアルテストベ
クトルは後で使用するためにハードディスク２９に永久
的に格納される。ＡＴＥテストベクトルはＡＴＥデジタ
ルテスター２５のデータ線DATA４５に結合されたハード
ディスク１００に格納される。ハードディスク１００は
ＡＴＥテストベクトルに用いるメモリを与える。
【００２５】ある特定のＤＵＴ６５をテストするときは
常に、ＳＲＡＭメモリ８０内にＰＣ準拠シリアルテスト
ベクトルを格納するため、ロードユーティリティープロ
グラムが使用される。これらのＰＣ準拠シリアルテスト
ベクトルはシリアル入力データ（例えばＪＴＡＧ-ＴＤ
Ｉ用のもの）およびシリアル出力データ（例えばＪＴＡ
Ｇ-ＴＤＯ用のもの）を含む。ＪＴＡＧとは、結合テス
トアクショングループ（Joint Test Action Group）の
呼称で、ＩＥＥＥ1149.1 に詳細に規定されているスキ
ャン方式論理テスト標準を定めているテスト標準機関で
ある。ＪＴＡＧ-ＴＤＩはＪＴＡＧ-テストデータ入力
（JTAG-Test Data Input）を指し、ＪＴＡＧ-ＴＤＯは
ＪＴＡＧ-テストデータ出力（JTAG-Test Data Output）
を指す。このシリアル出力データは、比較データ及び非
決定性（現在状態と入力に対して遷移状態が一義的に定
まらない）スキャンチェーン（non-deterministic scan
chains）が許容されるようにするためのマスクデータ
を含む。このシリアルデータはＳＲＡＭメモリ８０内で
一スキャンチェーンとして使用される３ビット幅のＳＲ
ＡＭブロックを要求する。ＡＴＥに二つのスキャンチェ
ーンを処理させたいときは、ＳＲＡＭメモリ８０は二つ
の３ビット幅ＳＲＡＭブロックに構成する。ＳＲＡＭメ
モリ８０は比較／制御論理回路３０を介してコンピュー
ター２０によって制御される。他方、シリアル入力テス
トパターンはハードディスク２９からＳＲＡＭメモリ８
０にロードされる。しかし、ＤＵＴ６５の実際のテスト
期間中はＳＲＡＭメモリ８０は、ｎ-ビットアドレスジ
ェネレーター７５により制御される。すなわちテスター
２５から与えられるシフトクロック信号SHIFTCLK及びリ
セット制御信号RESET に応答して、比較／制御論理回路
がＳＲＡＭメモリ８０にビットシーケンスの形で格納さ
れているシリアルテストパターンデータのアドレスをア
ドレス指定することをｎ-ビットアドレスジェネレータ
ー７５に指令する。そのアドレスにより当該シリアルテ
ストパターンデータがＳＲＡＭメモリ８０から読み出さ
れ、ＤＵＴ６５に与えられる。
常に、ＳＲＡＭメモリ８０内にＰＣ準拠シリアルテスト
ベクトルを格納するため、ロードユーティリティープロ
グラムが使用される。これらのＰＣ準拠シリアルテスト
ベクトルはシリアル入力データ（例えばＪＴＡＧ-ＴＤ
Ｉ用のもの）およびシリアル出力データ（例えばＪＴＡ
Ｇ-ＴＤＯ用のもの）を含む。ＪＴＡＧとは、結合テス
トアクショングループ（Joint Test Action Group）の
呼称で、ＩＥＥＥ1149.1 に詳細に規定されているスキ
ャン方式論理テスト標準を定めているテスト標準機関で
ある。ＪＴＡＧ-ＴＤＩはＪＴＡＧ-テストデータ入力
（JTAG-Test Data Input）を指し、ＪＴＡＧ-ＴＤＯは
ＪＴＡＧ-テストデータ出力（JTAG-Test Data Output）
を指す。このシリアル出力データは、比較データ及び非
決定性（現在状態と入力に対して遷移状態が一義的に定
まらない）スキャンチェーン（non-deterministic scan
chains）が許容されるようにするためのマスクデータ
を含む。このシリアルデータはＳＲＡＭメモリ８０内で
一スキャンチェーンとして使用される３ビット幅のＳＲ
ＡＭブロックを要求する。ＡＴＥに二つのスキャンチェ
ーンを処理させたいときは、ＳＲＡＭメモリ８０は二つ
の３ビット幅ＳＲＡＭブロックに構成する。ＳＲＡＭメ
モリ８０は比較／制御論理回路３０を介してコンピュー
ター２０によって制御される。他方、シリアル入力テス
トパターンはハードディスク２９からＳＲＡＭメモリ８
０にロードされる。しかし、ＤＵＴ６５の実際のテスト
期間中はＳＲＡＭメモリ８０は、ｎ-ビットアドレスジ
ェネレーター７５により制御される。すなわちテスター
２５から与えられるシフトクロック信号SHIFTCLK及びリ
セット制御信号RESET に応答して、比較／制御論理回路
がＳＲＡＭメモリ８０にビットシーケンスの形で格納さ
れているシリアルテストパターンデータのアドレスをア
ドレス指定することをｎ-ビットアドレスジェネレータ
ー７５に指令する。そのアドレスにより当該シリアルテ
ストパターンデータがＳＲＡＭメモリ８０から読み出さ
れ、ＤＵＴ６５に与えられる。
【００２６】ＡＴＥテスター２５は、ｎ-ビットアドレ
スジェネレーター７５をリセットしてクロック（調時）
するに必要な制御信号を与える。さらに特定すると、Ａ
ＴＥテスター２５は RESET 線６０を介してリセット信
号を与え、さらに、ハードディスク２９からＳＲＡＭメ
モリ８０へのシリアルテストパターンの転送及びＳＲＡ
Ｍメモリ８０からＤＵＴ６５への転送を制御するため、
SHIFTCLK 線５０を介してクロック信号を与える。
スジェネレーター７５をリセットしてクロック（調時）
するに必要な制御信号を与える。さらに特定すると、Ａ
ＴＥテスター２５は RESET 線６０を介してリセット信
号を与え、さらに、ハードディスク２９からＳＲＡＭメ
モリ８０へのシリアルテストパターンの転送及びＳＲＡ
Ｍメモリ８０からＤＵＴ６５への転送を制御するため、
SHIFTCLK 線５０を介してクロック信号を与える。
【００２７】スキャンテスト装置１０はＤＵＴインター
フェースブロック７０を介してＳＲＡＭメモリ８０から
ＤＵＴ６５に適当なシリアル入力データ（シリアルテス
トパターン）を与える。このシリアル入力データは図示
するように実際には DRV_TDI線１０５を介してＤＵＴ６
５に与えられる。このシリアル入力データに応答して、
ＤＵＴ６５はシリアル出力データを発生し、その出力デ
ータが CMP_TDO 線１１０を介してＤＵＴインターフェ
ース７０に与えらる。スキャンテスト装置１０はハード
ディスク２９から比較／制御論理回路３０に予想シリア
ル比較データを与える。比較／制御論理回路３０は次い
で（上記シリアル入力データに応答して）ＤＵＴ６５か
ら受信されるシリアル出力データをこの予想シリアル比
較データと比較してそのＤＵＴ６５に関する合格／不合
格決定を行なう。ＰＣ準拠シリアルテストベクトルを実
際のＤＵＴシリアル出力データに比較した結果として F
AIL 線５５上に合格／不合格信号が与えられる。ＡＴＥ
テスター２５は次いでＡＴＥテストベクトルで FAIL 線
５５をストローブ作動させ、実際のＤＵＴ合格／不合格
決定を行なう。
フェースブロック７０を介してＳＲＡＭメモリ８０から
ＤＵＴ６５に適当なシリアル入力データ（シリアルテス
トパターン）を与える。このシリアル入力データは図示
するように実際には DRV_TDI線１０５を介してＤＵＴ６
５に与えられる。このシリアル入力データに応答して、
ＤＵＴ６５はシリアル出力データを発生し、その出力デ
ータが CMP_TDO 線１１０を介してＤＵＴインターフェ
ース７０に与えらる。スキャンテスト装置１０はハード
ディスク２９から比較／制御論理回路３０に予想シリア
ル比較データを与える。比較／制御論理回路３０は次い
で（上記シリアル入力データに応答して）ＤＵＴ６５か
ら受信されるシリアル出力データをこの予想シリアル比
較データと比較してそのＤＵＴ６５に関する合格／不合
格決定を行なう。ＰＣ準拠シリアルテストベクトルを実
際のＤＵＴシリアル出力データに比較した結果として F
AIL 線５５上に合格／不合格信号が与えられる。ＡＴＥ
テスター２５は次いでＡＴＥテストベクトルで FAIL 線
５５をストローブ作動させ、実際のＤＵＴ合格／不合格
決定を行なう。
【００２８】製造時のＡＴＥテスター２５の小さなメモ
リが本来処理しようと試みる大きなシリアルテストベク
トルはコンピューター２０にロードされるので、ＡＴＥ
テスター２５はそのタスクから開放される。ＡＴＥテス
ター２５はスキャンテスト装置１０との間でリセット、
クロック及び不合格解析を行なうための制御ベクトルに
のみ対処すれば足りる。このようにして、２５は以前よ
りも著しく大きなテストベクトル及びシリアルテストパ
ターンを許容することにより、ＡＴＥテスター２５の解
析能力は著しく拡大される。
リが本来処理しようと試みる大きなシリアルテストベク
トルはコンピューター２０にロードされるので、ＡＴＥ
テスター２５はそのタスクから開放される。ＡＴＥテス
ター２５はスキャンテスト装置１０との間でリセット、
クロック及び不合格解析を行なうための制御ベクトルに
のみ対処すれば足りる。このようにして、２５は以前よ
りも著しく大きなテストベクトル及びシリアルテストパ
ターンを許容することにより、ＡＴＥテスター２５の解
析能力は著しく拡大される。
【００２９】「オペレーション及び流れ図の詳細」装置
１０に使用することのできるＡＴＥデジタルテスターの
一例は、トリウムインコーポレーテッド（Trillium, In
c.）で製造されている商品名 LTX-Trillium というデジ
タルテスターである。しかし、装置１０は例示の目的で
言及した上記特定のテスター以外のテスターと使用する
こともできる。
１０に使用することのできるＡＴＥデジタルテスターの
一例は、トリウムインコーポレーテッド（Trillium, In
c.）で製造されている商品名 LTX-Trillium というデジ
タルテスターである。しかし、装置１０は例示の目的で
言及した上記特定のテスター以外のテスターと使用する
こともできる。
【００３０】スキャンテスト装置１０のオペレーション
を詳細に議論する前に次のことを再度述べておく。すな
わち、入力線 DRV_TDI１０５は、ＤＵＴ６５にシリアル
入力スキャンテストパターンを与えるための、ＤＵＴ６
５への入力線であり、また出力線 CMP_TDO １１０は応
答としてシリアル出力パターンを出すための、ＤＵＴ６
５からの出力線である。言い換えると、出力 CMP_TDO
はスキャン論理設計されたＤＵＴ６５のスキャンチェー
ン出力である。
を詳細に議論する前に次のことを再度述べておく。すな
わち、入力線 DRV_TDI１０５は、ＤＵＴ６５にシリアル
入力スキャンテストパターンを与えるための、ＤＵＴ６
５への入力線であり、また出力線 CMP_TDO １１０は応
答としてシリアル出力パターンを出すための、ＤＵＴ６
５からの出力線である。言い換えると、出力 CMP_TDO
はスキャン論理設計されたＤＵＴ６５のスキャンチェー
ン出力である。
【００３１】図３は、スキャンテスト装置１０がＤＵＴ
６５をテストすべく標準のもしくは特注のＡＴＥデジタ
ルテスター２５を使って動作するときのスキャンテスト
オペレーションの流れをステップごとに説明する流れ図
である。ステップ３００に示すとおり、準備的セットア
ップ過程の一部として、テスト中の特定ＩＣであるＤＵ
Ｔ６５に特有のテストパターンが在来のインテリジェン
ト自動テストパターンジェネレーター（ＡＴＰＧ）ツー
ルを使って発生される。このテストパターンは次いでブ
ロック３０５で制御ベクトルであるシリアル入力パター
ン（これはＤＵＴ６５に与えられる）と予想シリアル出
力パターン（これはＤＵＴ６５の応答として予想される
もの）とに分離される。実際には適当なコンピューター
補助デザイン（Computer Aided Design）テストソフト
ウェアを走らせているコンピューターがこの分離を行な
う。ブロック３１０に述べるように、これらの制御ベク
トルはＡＴＥテスター２５内のハードディスク１００に
永久的に格納される。シリアル入力パターン及び予想結
果シリアル出力パターンはブロック３１５に示すように
コンピューター２０のハードディスク２９に永久的に格
納される。ハードディスク２９に格納されたパターンデ
ータはこのシリアル入力データに含まれるドライブデー
タを含むと共にさらに、予想シリアル出力データに格納
されている比較データ及びマスクデータを含む。
６５をテストすべく標準のもしくは特注のＡＴＥデジタ
ルテスター２５を使って動作するときのスキャンテスト
オペレーションの流れをステップごとに説明する流れ図
である。ステップ３００に示すとおり、準備的セットア
ップ過程の一部として、テスト中の特定ＩＣであるＤＵ
Ｔ６５に特有のテストパターンが在来のインテリジェン
ト自動テストパターンジェネレーター（ＡＴＰＧ）ツー
ルを使って発生される。このテストパターンは次いでブ
ロック３０５で制御ベクトルであるシリアル入力パター
ン（これはＤＵＴ６５に与えられる）と予想シリアル出
力パターン（これはＤＵＴ６５の応答として予想される
もの）とに分離される。実際には適当なコンピューター
補助デザイン（Computer Aided Design）テストソフト
ウェアを走らせているコンピューターがこの分離を行な
う。ブロック３１０に述べるように、これらの制御ベク
トルはＡＴＥテスター２５内のハードディスク１００に
永久的に格納される。シリアル入力パターン及び予想結
果シリアル出力パターンはブロック３１５に示すように
コンピューター２０のハードディスク２９に永久的に格
納される。ハードディスク２９に格納されたパターンデ
ータはこのシリアル入力データに含まれるドライブデー
タを含むと共にさらに、予想シリアル出力データに格納
されている比較データ及びマスクデータを含む。
【００３２】次いでブロック３２０に記載するようにテ
スト中のＩＣＤＵＴ６５に対する特定のテストプログラ
ムがＡＴＥテスター２５にロードされる。コンピュータ
ー２０上に常駐するソフトウェアが次いでブロック３２
５及び３３０にそれぞれ記載するように、ハードディス
ク２９に格納されているシリアル入力パターンデータ及
びシリアル出力パターンデータをＳＲＡＭメモリ８０中
にロードする。ハードディスク２９からシリアル入力パ
ターンデータ及びシリアル出力パターンデータが取り出
されて格納のためＳＲＡＭメモリ８０に送られるとき
は、このデータ転送を達成するための標準ＩＳＡコンパ
チブルＩ／Ｏ読み取り／書き込みオペレーションが比較
／制御論理回路３０内に用意されることに留意された
い。ＳＲＡＭメモリ８０にシリアル入力パターン及び予
想シリアル出力パターンがロードされるシーケンスのこ
の時点で、コンピューター２０上に駐在する前記のプロ
グラムがブロック３３５に示すようにその制御を放棄
し、ブロック３４０に示すように制御はスキャンテスト
装置１０からＡＴＥテスター２５に引き渡される。
スト中のＩＣＤＵＴ６５に対する特定のテストプログラ
ムがＡＴＥテスター２５にロードされる。コンピュータ
ー２０上に常駐するソフトウェアが次いでブロック３２
５及び３３０にそれぞれ記載するように、ハードディス
ク２９に格納されているシリアル入力パターンデータ及
びシリアル出力パターンデータをＳＲＡＭメモリ８０中
にロードする。ハードディスク２９からシリアル入力パ
ターンデータ及びシリアル出力パターンデータが取り出
されて格納のためＳＲＡＭメモリ８０に送られるとき
は、このデータ転送を達成するための標準ＩＳＡコンパ
チブルＩ／Ｏ読み取り／書き込みオペレーションが比較
／制御論理回路３０内に用意されることに留意された
い。ＳＲＡＭメモリ８０にシリアル入力パターン及び予
想シリアル出力パターンがロードされるシーケンスのこ
の時点で、コンピューター２０上に駐在する前記のプロ
グラムがブロック３３５に示すようにその制御を放棄
し、ブロック３４０に示すように制御はスキャンテスト
装置１０からＡＴＥテスター２５に引き渡される。
【００３３】次いでブロック３４５に示すようにユーザ
ーがＡＴＥテスター２５のテストプログラムを開始す
る。この時点で、ＡＴＥテスター２５はブロック３５０
に示すようにＤＵＴ６５に標準デバイステストを行な
う。そのような標準デバイステストは通常、連続性テス
ト、機能テスト、スピードテスト、ＤＣパラメトリック
テスト等から成る。ＤＵＴ６５のスキャン方式テストは
未だ開始されていなかったことに注目されたい。
ーがＡＴＥテスター２５のテストプログラムを開始す
る。この時点で、ＡＴＥテスター２５はブロック３５０
に示すようにＤＵＴ６５に標準デバイステストを行な
う。そのような標準デバイステストは通常、連続性テス
ト、機能テスト、スピードテスト、ＤＣパラメトリック
テスト等から成る。ＤＵＴ６５のスキャン方式テストは
未だ開始されていなかったことに注目されたい。
【００３４】ブロック３５０で標準テストを完了する
と、ブロック３５５に示すようにＡＴＥテスター２５は
次いでコンピューター２０及びスキャンテスト装置１０
に制御ベクトルを送り、ＳＲＡＭメモリ８０に格納され
ているシリアル入力テストパターンをＤＵＴ６５中にロ
ードさせる。テスター２５は SHIFTCLK 線５０及び RES
ET 線６０を介してスキャンテスト装置１０にクロック
信号およびリセット信号を送る。このアクションはＳＲ
ＡＭメモリ８０内に格納されているシリアル入力データ
パターンをクロック信号 SHIFTCLK のクロック速度でシ
リアルにＤＵＴ６５中にクロック入力させる。
と、ブロック３５５に示すようにＡＴＥテスター２５は
次いでコンピューター２０及びスキャンテスト装置１０
に制御ベクトルを送り、ＳＲＡＭメモリ８０に格納され
ているシリアル入力テストパターンをＤＵＴ６５中にロ
ードさせる。テスター２５は SHIFTCLK 線５０及び RES
ET 線６０を介してスキャンテスト装置１０にクロック
信号およびリセット信号を送る。このアクションはＳＲ
ＡＭメモリ８０内に格納されているシリアル入力データ
パターンをクロック信号 SHIFTCLK のクロック速度でシ
リアルにＤＵＴ６５中にクロック入力させる。
【００３５】さらに特定すると、テスター２５は LOAD
線、 DATA 線、 SHIFTCLK 線、および RESET 線を介し
てスキャンテスト装置１０のオペレーションを制御す
る。LOAD 線４０がアクティブ高であるとき、DATA 線４
５からのデータが SHIFTCLK 線５０によりＡＴＥテスタ
ー２５からスキャンテスト装置１０中にシリアル的に送
られる。ＡＴＥテスター２５によりスキャンテスト装置
１０に与えられるこのシリアルデータは、スキャンテス
ト装置１０に対する内部ＳＲＡＭアドレス、すなわちＳ
ＲＡＭメモリ８０内に格納されているシリアル入力パタ
ーンデータのアドレスであってＤＵＴ６５に与えられる
べきアドレス、を形成する。 LOAD 線４０がアクティブ
低となると、テスター２５からのシリアルアドレスデー
タはアドレスジェネレーター７５中にラッチ留めされ
る。このシリアルデータは次いでＳＲＡＭメモリ８０に
至るアドレス線上に出現し、ＳＲＡＭメモリ８０が所望
のシリアル入力テストパターンをＤＵＴ６５に与えるよ
うにさせる。
線、 DATA 線、 SHIFTCLK 線、および RESET 線を介し
てスキャンテスト装置１０のオペレーションを制御す
る。LOAD 線４０がアクティブ高であるとき、DATA 線４
５からのデータが SHIFTCLK 線５０によりＡＴＥテスタ
ー２５からスキャンテスト装置１０中にシリアル的に送
られる。ＡＴＥテスター２５によりスキャンテスト装置
１０に与えられるこのシリアルデータは、スキャンテス
ト装置１０に対する内部ＳＲＡＭアドレス、すなわちＳ
ＲＡＭメモリ８０内に格納されているシリアル入力パタ
ーンデータのアドレスであってＤＵＴ６５に与えられる
べきアドレス、を形成する。 LOAD 線４０がアクティブ
低となると、テスター２５からのシリアルアドレスデー
タはアドレスジェネレーター７５中にラッチ留めされ
る。このシリアルデータは次いでＳＲＡＭメモリ８０に
至るアドレス線上に出現し、ＳＲＡＭメモリ８０が所望
のシリアル入力テストパターンをＤＵＴ６５に与えるよ
うにさせる。
【００３６】ＤＵＴ６５をテストしている間、標準ＡＴ
Ｅデジタルテスター並列パターンが並列ＤＵＴピン（図
示せず）を制御する。テスター２５は SHIFTCLK 線５０
を制御してＳＲＡＭメモリ８０から送られるシリアル入
力テストパターンをＤＵＴ６５の DRV_TDI 線１０５に
送る。ＤＵＴ６５から送られるシリアルスキャン出力デ
ータは、ＳＲＡＭメモリ８０内に格納されている予想シ
リアル出力パターンと比較するため、出力 CMP_TDO を
介してＤＵＴ６５からスキャンテスト装置１０に送り返
される。ＤＵＴ６５から得られる実際のシリアル出力パ
ターンデータはブロック３６０に示すように実時間で予
想シリアル出力パターンデータと比較される。比較／制
御論理回路３０により行なわれるこの比較の結果、ブロ
ック３６５に示すように FAIL 線５５上に合格／不合格
信号が発生される。
Ｅデジタルテスター並列パターンが並列ＤＵＴピン（図
示せず）を制御する。テスター２５は SHIFTCLK 線５０
を制御してＳＲＡＭメモリ８０から送られるシリアル入
力テストパターンをＤＵＴ６５の DRV_TDI 線１０５に
送る。ＤＵＴ６５から送られるシリアルスキャン出力デ
ータは、ＳＲＡＭメモリ８０内に格納されている予想シ
リアル出力パターンと比較するため、出力 CMP_TDO を
介してＤＵＴ６５からスキャンテスト装置１０に送り返
される。ＤＵＴ６５から得られる実際のシリアル出力パ
ターンデータはブロック３６０に示すように実時間で予
想シリアル出力パターンデータと比較される。比較／制
御論理回路３０により行なわれるこの比較の結果、ブロ
ック３６５に示すように FAIL 線５５上に合格／不合格
信号が発生される。
【００３７】装置１０の FAIL 線５５は、ブロック３７
０に示すようにＡＴＥテスター２５がＤＵＴ６５に対し
て実際に合格／不合格の決定をなしえるようにＤＵＴ６
５の合格／不合格ステータスを監視するため、ＡＴＥテ
スター２５により常時ストローブ作動されている。ＡＴ
ＥＡＴＥテスター２５の並列パターンが常時ストローブ
作動できるように、シリアルデータマスキングはスキャ
ンテスト装置１０内で処理される。ＡＴＥテスター２５
は、ブロック３７５に示すように、 FAIL 線５５上に不
合格信号が出現するか否かを決定する。もしも不合格が
FAIL 線５５上に示されると、ブロック３８０に示すよ
うにＡＴＥテスター２５によるテストは停止する。もし
もブロック３７５で不合格が発見されないと、ブロック
３８５に示すようにテストは続行する。ＡＴＥテスター
２５が RESET 線６０上にリセット信号 RESET を発行す
る（これはテストのためスキャンテスト装置１０に新た
なＤＵＴ６５が接続されている場合であろう）と、上記
プロセスは再び初めから始められる。言い換えると、ブ
ロック３９０に示すようにテストのためスキャンテスト
装置１０に新たなＤＵＴ６５が接続されると、ブロック
３９５に示すようにＡＴＥテスター２５は RESET 線６
０上にリセット信号 RESET を発行する。スキャンテス
ト装置１０はリセットされ、ＡＴＥテスター２５が図３
に示す別のテストシーケンスを開始するブロック３５０
までオペレーションが戻る。
０に示すようにＡＴＥテスター２５がＤＵＴ６５に対し
て実際に合格／不合格の決定をなしえるようにＤＵＴ６
５の合格／不合格ステータスを監視するため、ＡＴＥテ
スター２５により常時ストローブ作動されている。ＡＴ
ＥＡＴＥテスター２５の並列パターンが常時ストローブ
作動できるように、シリアルデータマスキングはスキャ
ンテスト装置１０内で処理される。ＡＴＥテスター２５
は、ブロック３７５に示すように、 FAIL 線５５上に不
合格信号が出現するか否かを決定する。もしも不合格が
FAIL 線５５上に示されると、ブロック３８０に示すよ
うにＡＴＥテスター２５によるテストは停止する。もし
もブロック３７５で不合格が発見されないと、ブロック
３８５に示すようにテストは続行する。ＡＴＥテスター
２５が RESET 線６０上にリセット信号 RESET を発行す
る（これはテストのためスキャンテスト装置１０に新た
なＤＵＴ６５が接続されている場合であろう）と、上記
プロセスは再び初めから始められる。言い換えると、ブ
ロック３９０に示すようにテストのためスキャンテスト
装置１０に新たなＤＵＴ６５が接続されると、ブロック
３９５に示すようにＡＴＥテスター２５は RESET 線６
０上にリセット信号 RESET を発行する。スキャンテス
ト装置１０はリセットされ、ＡＴＥテスター２５が図３
に示す別のテストシーケンスを開始するブロック３５０
までオペレーションが戻る。
【００３８】上記の説明ではスキャン方式ＩＣテスト装
置及びテストシステムについて説明したが、上記の開示
はスキャン方式論理ＩＣデバイスをテストする自動テス
ト装置（ＡＴＥ）のデジタルテスターに付加的パターン
メモリを与える方法を記載していることが明らかであ
る。この方法は、第一のメモリ及びスキャン方式論理テ
ストカードを備えたコンピューターを与えるステップを
含む。このテストカードはその中にスキャン方式パター
ンを格納するためのＳＲＡＭパターンメモリを含む。こ
のテストカードはスキャン方式論理ＩＣデバイスに結合
される。本方法はさらに、コンピューターの上記第一の
メモリ内にシリアル入力パターンデータ及び予想シリア
ル出力パターンデータを格納するステップを含む。この
方法は又、そのカードから与えられるシリアル入力パタ
ーンデータを前記ＩＣデバイスへの転送を開始し、制御
するため、デジタルテスターの第二のメモリ内に制御ベ
クトルを格納するステップを含む。本方法はさらに、前
記第一のメモリ内のシリアル入力パターンデータ及び予
想シリアル出力パターンデータをＳＲＡＭパターンメモ
リへ転送するステップを含む。本方法は又、上記ＡＴＥ
デジタルテスターから得られる制御ベクトルに応答して
前記ＳＲＡＭメモリからＩＣデバイスへシリアル入力パ
ターンデータをカード入力するステップを含む。本方法
はさらに、上記シリアル入力パターンデータに応答して
ＩＣデバイスから出されるシリアル出力データをカード
に受信してその応答シリアル出力データを予想シリアル
出力パターンデータに比較し、当該ＩＣデバイスに関し
て合格／不合格の決定をなすステップを含む。
置及びテストシステムについて説明したが、上記の開示
はスキャン方式論理ＩＣデバイスをテストする自動テス
ト装置（ＡＴＥ）のデジタルテスターに付加的パターン
メモリを与える方法を記載していることが明らかであ
る。この方法は、第一のメモリ及びスキャン方式論理テ
ストカードを備えたコンピューターを与えるステップを
含む。このテストカードはその中にスキャン方式パター
ンを格納するためのＳＲＡＭパターンメモリを含む。こ
のテストカードはスキャン方式論理ＩＣデバイスに結合
される。本方法はさらに、コンピューターの上記第一の
メモリ内にシリアル入力パターンデータ及び予想シリア
ル出力パターンデータを格納するステップを含む。この
方法は又、そのカードから与えられるシリアル入力パタ
ーンデータを前記ＩＣデバイスへの転送を開始し、制御
するため、デジタルテスターの第二のメモリ内に制御ベ
クトルを格納するステップを含む。本方法はさらに、前
記第一のメモリ内のシリアル入力パターンデータ及び予
想シリアル出力パターンデータをＳＲＡＭパターンメモ
リへ転送するステップを含む。本方法は又、上記ＡＴＥ
デジタルテスターから得られる制御ベクトルに応答して
前記ＳＲＡＭメモリからＩＣデバイスへシリアル入力パ
ターンデータをカード入力するステップを含む。本方法
はさらに、上記シリアル入力パターンデータに応答して
ＩＣデバイスから出されるシリアル出力データをカード
に受信してその応答シリアル出力データを予想シリアル
出力パターンデータに比較し、当該ＩＣデバイスに関し
て合格／不合格の決定をなすステップを含む。
【００３９】
【効果】上記の通り、本発明のテスト装置はＡＴＥデジ
タルテスターに使用してそのメモリ能力を拡大すること
を可能とし、その結果、二つのＬＳＩ又はＶＬＳＩを同
時的にテストすることを実現したのである。
タルテスターに使用してそのメモリ能力を拡大すること
を可能とし、その結果、二つのＬＳＩ又はＶＬＳＩを同
時的にテストすることを実現したのである。
【００４０】さらに、本発明によれば、既存のＡＴＥデ
ジタルテスターに付加的テスト能力を与えるように在来
のパソコンを適合させるテスト装置を与えることができ
る。
ジタルテスターに付加的テスト能力を与えるように在来
のパソコンを適合させるテスト装置を与えることができ
る。
【図１】 テスト中のデバイスに結合された従来の自動
テスト装置デジタルテスターのブロック線図である。
テスト装置デジタルテスターのブロック線図である。
【図２】 本発明に基づくスキャンテスト装置のブロッ
ク線図である。
ク線図である。
【図３】 ＡＴＥデジタルテスター及び従来のパーソナ
ルコンピューターに係わる、図２のスキャンテスト装置
の制御動作の流れを示すフローチャートである。
ルコンピューターに係わる、図２のスキャンテスト装置
の制御動作の流れを示すフローチャートである。
１０ スキャンテスト装置
１５ バススロット
２０ パーソナルコンピューター
２５ ＡＴＥテスター
２６ マイクロプロセッサ
３５ コンピューターバス
６５ ＤＵＴ（試験中のデバイス）
フロントページの続き
(73)特許権者 592089054
エヌシーアール インターナショナル
インコーポレイテッド
ＮＣＲ Ｉｎｔｅｒｎａｔｉｏｎａｌ,
Ｉｎｃ.
アメリカ合衆国 45479 オハイオ、デ
イトン サウス パターソン ブールバ
ード 1700
(73)特許権者 595026416
シンバイオス・インコーポレイテッド
アメリカ合衆国 コロラド州 80525
フォート コリンズ ダンフィールド
コート 2001
(72)発明者 ケヴィン ジェイ．ギアハート
アメリカ合衆国 80526 コロラド、フ
ォート コリンズ、ベンサーヴェン ス
トリート 731
(72)発明者 ダーレル エル．プルースナー
アメリカ合衆国 80512 コロラド、ベ
ルビュー、ポプラー コート 6025
(56)参考文献 特開 昭61−80073（ＪＰ，Ａ)
特開 昭63−47680（ＪＰ，Ａ)
特開 平１−205800（ＪＰ，Ａ)
実開 平３−60087（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28 - 31/3193
Claims (19)
- 【請求項１】 スキャン方式論理ＩＣデバイスをテスト
する自動テスター（以下、「テスター」という）に使用
するべく、第１のメモリを含むコンピューター内のバス
スロット中に差し込み可能なスキャン方式論理デジタル
テスト装置であって、 該テスト装置を該コンピューターに結合し、該コンピュ
ーターの該第１のメモリに格納されたシリアル入力パタ
ーンデータと予想シリアル出力パターンデータを含むス
キャン方式パターンデータにアクセス可能な結合手段
と、 該結合手段に接続され、該第１のメモリから該スキャン
方式パターンデータの取り出しを可能にするために該コ
ンピューターに対して該テスト装置をインターフェース
すると共に、該テスターが該テスト装置に制御信号を与
えることを可能にするために該テスターに対して該テス
ト装置をインターフェースするＩ／Ｏインターフェース
制御手段と、 該Ｉ／Ｏインターフェース制御手段に接続され、該Ｉ／
Ｏインターフェース制御手段によって該スキャン方式パ
ターンデータが受信されたときに該第一のメモリから該
シリアル入力パターンデータと該予想シリアル出力パタ
ーンデータを含む該スキャン方式パターンデータを格納
するＳＲＡＭメモリと、 該シリアル入力パターンデータが該ＩＣデバイスに与え
られると共に、実際のシリアル出力パターンデータが該
予想シリアル出力パターンデータとの比較のため該ＩＣ
デバイスから読み出され比較されることにより当該ＩＣ
デバイスに関する合格／不合格の決定を行うことができ
るよう、該ＩＣデバイスを該ＳＲＡＭメモリと該Ｉ／Ｏ
インターフェース制御手段に結合させるＩＣデバイスイ
ンターフェース手段と、 該テスト装置が該テスター内に配置された第２のメモリ
に格納された制御ベクトルを受信することを可能にする
ために該テスターと該テスト装置間を接続するためのＤ
ＡＴＡ線と、 を具備することを特徴とするスキャン方式論理デジタル
テスト装置。 - 【請求項２】 該比較において該ＩＣデバイスの欠陥が
示された時、該テスト装置が該テスターにＦＡＩＬ信号
を供給するためのＦＡＩＬ線を有する請求項１に記載の
スキャン方式論理テスト装置。 - 【請求項３】 スキャン方式論理ＩＣデバイスをテスト
するためのスキャン方式論理テストシステムであって、 アダプターカードを受け入れるためのバススロットとシ
リアル入力パターンデータと予想シリアル出力パターン
データを含むスキャン方式パターンデータを格納するた
めの第１のメモリを有するコンピューターと、 第２のメモリを有するテスターと、 該バススロット内に配置されたスキャン方式論理ＩＣテ
ストカードと、 を有し、 該スキャン方式論理ＩＣテストカードは、 該バススロットと該テスターに接続され、該第一のメモ
リから該スキャン方式パターンデータの取り出しを可能
にするために該コンピューターに対して該テストカード
をインターフェースすると共に、該テスターが該テスト
カードに制御信号を与えることを可能にするために該テ
スターに対して該テストカードをインターフェースする
Ｉ／Ｏインターフェース制御手段と、 該Ｉ／Ｏインターフェース制御手段に接続され、該Ｉ／
Ｏインターフェース制御手段が該第一のメモリから受信
した該シリアル入力パターンデータと該予想シリアル出
力パターンデータを含む該スキャン方式パターンデータ
を格納するＳＲＡＭメモリと、 該シリアル入力パターンデータが該ＩＣデバイスに与え
られると共に、実際のシリアル出力パターンデータが該
予想シリアル出力パターンデータとの比較のため該ＩＣ
デバイスから読み出され比較されることにより当該ＩＣ
デバイスに関する合格／不合格の決定をなすことができ
るよう、該ＩＣデバイスを該ＳＲＡＭメモリと該Ｉ／Ｏ
インターフェース制御手段に結合させるＩＣデバイスイ
ンターフェース手段と、を具備し、 該第２のメモリが、該テストカードによるＩＣデバイス
のテストを制御するための制御ベクトルを格納すること
を特徴とするスキャン方式論理テストシステム。 - 【請求項４】 該第１のメモリは、ハードディスクドラ
イブ装置により構成された請求項３に記載のスキャン方
式論理テストシステム。 - 【請求項５】 該第２のメモリは、ハードディスクドラ
イブ装置により構成された請求項３に記載のスキャン方
式論理テストシステム。 - 【請求項６】 該コンピューターは、ＩＳＡコンパチブ
ルバスアーキテクチュアのコンピューターである請求項
３に記載のスキャン方式論理テストシステム。 - 【請求項７】 第１のメモリと、テスト対象のＩＣデバ
イスに接続可能に構成されスキャン方式テストパターン
を格納するためのＳＲＡＭパターンメモリを含むスキャ
ン方式論理カードとを備えるコンピューターを用いて、
スキャン方式ＩＣデバイスをテストするテスターに対し
てパターンメモリを供給することにより該ＩＣデバイス
をテストする方法であって、 該コンピューター内の該第１のメモリ内に、シリアル入
力パターンデータと予想シリアル出力パターンデータと
を格納するステップと、 該カードから該ＩＣデバイスに対する該シリアル入力パ
ターンデータの転送を起動し制御するための制御ベクト
ルを該テスター内の第２のメモリに格納するステップ
と、 該第１のメモリ内のシリアル入力パターンデータと予想
シリアル出力パターンデータを該ＳＲＡＭパターンメモ
リに転送するステップと、 該テスターからの該制御ベクトルに応答して、該ＳＲＡ
Ｍパターンメモリからの該シリアル入力パターンデータ
を該カードが該ＩＣデバイスに対して入力するステップ
と、 該シリアル入力パターンデータに応答して、該ＩＣデバ
イスから返送されるシリアル出力パターンデータを該カ
ードが受信するステップと、 該ＩＣデバイスに関する合格／不合格の決定を行うため
に、該返送されたシリアル出力パターンデータと該予想
シリアル出力パターンデータを比較するステップと、 の各ステップを含むことを特徴とするスキャン方式ＩＣ
デバイスのテスト方法。 - 【請求項８】 最初に、該ＩＣデバイスのための該制御
ベクトルと該シリアル入力パターンデータと該予想シリ
アル出力パターンデータを含むテストパターンを発生さ
せるためのステップ、を有する請求項７に記載のスキャ
ン方式ＩＣデバイスのテスト方法。 - 【請求項９】 該テストパターンを発生させるためのス
テップの後に、該テストパターンから該制御ベクトル及
び該シリアル入力パターンデータと該予想シリアル出力
パターンデータを分離するステップ、を有する請求項８
に記載のスキャン方式ＩＣデバイスのテスト方法。 - 【請求項１０】 該コンピューターは、ＩＳＡコンパチ
ブルバスアーキテクチュアのコンピューターである請求
項７に記載のスキャン方式ＩＣデバイスのテスト方法。 - 【請求項１１】 該第１のメモリは、ハードディスクド
ライブである請求項７に記載のスキャン方式ＩＣデバイ
スのテスト方法。 - 【請求項１２】 該第２のメモリは、ハードディスクド
ライブである請求項７に記載のスキャン方式ＩＣデバイ
スのテスト方法。 - 【請求項１３】 第１のメモリと、テスト対象のＩＣデ
バイスに接続可能に構成されスキャン方式テストパター
ンを格納するためのＳＲＡＭパターンメモリを含むスキ
ャン方式論理カードとを備えるコンピューターを用い
て、スキャン方式ＩＣデバイスをテストするテスターに
対してパターンメモリを供給することにより該ＩＣデバ
イスをテストする方法であって、 該ＩＣデバイスをテストするための制御ベクトルとシリ
アル入力パターンデータと予想シリアル出力パターンデ
ータを含むテストパターンを発生させるためのステップ
と、 該テストパターンから該制御ベクトル及び該シリアル入
力パターンデータと該予想シリアル出力パターンデータ
を分離するステップと、 該テスター内の第２のメモリに該制御ベクトルを格納す
るステップと、 該コンピューター内の該第１のメモリ内に、該シリアル
入力パターンデータと該予想シリアル出力パターンデー
タとを格納するステップと、 該第１のメモリ内のシリアル入力パターンデータと予想
シリアル出力パターンデータを該ＳＲＡＭパターンメモ
リに転送するステップと、 該テスターからの該制御ベクトルに応答して、該ＳＲＡ
Ｍパターンメモリからの該シリアル入力パターンデータ
を該カードが該ＩＣデバイスに対して入力するステップ
と、 該シリアル入力パターンデータに応答して、該ＩＣデバ
イスから返送されるシリアル出力パターンデータを該カ
ードが受信するステップと、 該ＩＣデバイスに関する合格／不合格の決定を行うため
に、該返送されたシリアル出力パターンデータと該予想
シリアル出力パターンデータを比較するステップと、 の各ステップを含むことを特徴とするスキャン方式ＩＣ
デバイスのテスト方法。 - 【請求項１４】 該コンピューターは、ＩＳＡコンパチ
ブルバスアーキテクチュアのコンピューターである請求
項１３に記載のスキャン方式ＩＣデバイスのテスト方
法。 - 【請求項１５】 該第１のメモリは、ハードディスクド
ライブである請求項１３に記載のスキャン方式ＩＣデバ
イスのテスト方法。 - 【請求項１６】 該第２のメモリは、ハードディスクド
ライブである請求項１３に記載のスキャン方式ＩＣデバ
イスのテスト方法。 - 【請求項１７】 スキャン方式ＩＣデバイスをテストす
るシステムあって、 信号線をテスト対象のＩＣデバイスの複数の外部端子に
接続するコネクターと制御ベクトルを格納する手段とを
有するテスターと、 該テスターと該テスト対象のＩＣデバイスの少なくとも
一本の外部端子に接続され、スキャンテストベクトルを
格納する手段を有するスキャンテスターと、 該スキャンテスターが該スキャンテストベクトルを該Ｉ
Ｃデバイスにダウンロードさせることを可能にする該ス
キャンテスター内におけるダウンロード動作手段と、 該スキャンテストベクトルに応答して該ＩＣデバイスに
よって発生される入力データパターンと該入力データパ
ターンに対応する予想出力データパターンとを比較し
て、両者間の相関関係を表示する出力データを出力する
該スキャンテスター内における比較手段と、 を有することを特徴とするスキャン方式ＩＣデバイスを
テストするシステム。 - 【請求項１８】 該出力データに対応して、当該ＩＣデ
バイスに関する合格表示又は不合格表示の何れかを出力
する該スキャンテスター内における表示手段を有する請
求項１７に記載のスキャン方式ＩＣデバイスをテストす
るシステム。 - 【請求項１９】 スキャン方式ＩＣデバイスを自動テス
ターを使用してテストする方法であって、 テスト信号を制御信号と予め選択されたデータ信号に分
離するステップと、 該データ信号を該テスターから分離してコンピューター
に格納するステップと、 データリンクを介して、該テスターから該コンピュータ
ーにコマンド信号を転送し、該テスターと該コンピュー
ター間でデータ信号を転送するために該テスターを該コ
ンピューターに接続するステップと、 テスト対象の該ＩＣデバイスを該テスターに接続するス
テップと、 該ＩＣデバイスをテストモードに設定するために該テス
ターにおいて制御信号を発生させるステップと、 該データリンクを介して、該コンピューターから該ＩＣ
デバイスに対して該格納されたデータ信号を転送するス
テップと、 該データ信号に応答して、該ＩＣデバイスから該コンピ
ューターに対して該データリンクを介して出力信号を転
送するステップと、 該コンピューターにおいて、該出力信号と該データ信号
に対応する予想出力データパターンとを比較するステッ
プと、 該比較するステップにおける比較結果に係るステータス
信号を該コンピューターから該テスターに対して供給す
るステップと、 の各ステップを有することを特徴とするスキャン方式Ｉ
Ｃデバイスを自動テスターを使用してテストする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/984,645 US5701309A (en) | 1992-12-02 | 1992-12-02 | Automated test equipment digital tester expansion apparatus |
| US984645 | 1992-12-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06213964A JPH06213964A (ja) | 1994-08-05 |
| JP3510911B2 true JP3510911B2 (ja) | 2004-03-29 |
Family
ID=25530731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32336093A Expired - Lifetime JP3510911B2 (ja) | 1992-12-02 | 1993-11-30 | スキャン方式論理デジタルテストシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5701309A (ja) |
| JP (1) | JP3510911B2 (ja) |
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