JP4274672B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明はテスト容易化設計に向けた半導体装置に関し、特に、高速動作するLSIの試験に関するものである。
【0002】
図8は半導体装置(以下、LSIと称す)の試験実施時の構成を示す半導体試験装置(以下、LSIテスタと称す)の構成図である。
図において、1000はLSIテスタ、1001はタイミングジェネレータ、1002は波形フォーマッタ、1003は電源を備えたDC測定ユニット、1004はテスタ本体、1005は被試験LSIまたはDUT(Device Under Test)、1006はテストヘッド、1007はピンエレクトロニクス、1008はテスタドライバ、1016はテストコンパレータ、1017は期待値、1018はケーブルである。
【0003】
LSIテスタ1000は、テスタ本体1004とテストヘッド1006とから構成され、テスタ本体1004はLSI試験条件として必要なタイミング信号を発生するタイミングジェネレータ1001、波形形状を決定する波形フォーマッタ1002、およびデバイス用電源、デバイスのDC測定用DC測定ユニット1003を有している。テストヘッド1006はテスタ本体1004からのケーブル1018を介して与えられる制御信号で被試験LSI1005との間で信号の授受を直接行なう。
【0004】
次に動作について説明する。
被試験LSI1005の試験時には、テストヘッド1006内に格納されているピンエレクトロニクス1007のテスタドライバ1008からテスト信号が発生され、そのテスト信号はポゴピン1009、DUTボード1010の配線1011、ソケット1012の電極1013およびLSIパッケージ1014の配線1015を介して被試験LSI1005に印加される。逆に被試験LSI1005の動作後の反応信号は同様の経路を介してLSIテスタ1000のテストコンパレータ1016に伝達され、テストコンパレータ1016によって期待値1017との比較が行われることにより被試験LSI1005が設計通りに動作しているかどうかをLSIテスタ1000が判定する。
【0005】
【発明が解決しようとする課題】
従来のLSIテスタに供される半導体装置およびそのテスト方式は以上のように構成されているので、LSIのDC、AC、機能の試験に対して適用してきてはいるものの、被試験LSIの多ピンかつ高速化によりLSIテスタは一層の高周波数化、高精度化を必要とするため高価格化してきており経済的ではないといった課題がある。
また、被試験LSIの入出力ピンの仕様が特殊なためテストデータ波形形状が実仕様と異なることと、被試験LSIが必要とするタイミング精度に対してテスタのタイミング精度が追い付いてこないことから物理現象的にも高速テストが困難になっているなどの課題がある。
【0006】
この発明は上記のような課題を解決するためになされたもので、テストデータ生成器の外付け、もしくは内蔵により実機と同様のインタフェース仕様で自己テストおよび多ピンテストを実現し、かつ高速テストが容易にできる半導体装置を得ることを目的とする。
【0007】
【課題を解決するための手段】
この発明に係る半導体装置は、入力ピンと、入力ピンに接続されたレシーバを含む入力バッファ回路と、第1の出力ピンと、第1の出力ピンに接続されたドライバを含む出力バッファ回路と、内部ロジックと、入力バッファ回路の後段に接続され、入力ピンを経由して入力されたデータの圧縮もしくは比較またはその両方の機能を有するデータ圧縮回路と、データ圧縮回路に蓄積されたデータを外部に出力するための第2の出力ピンとを備えたものである。
【0009】
好ましくは、出力バッファ回路の入力部に接続され、第1の出力ピンを経由して外部にランダムデータを出力するランダムデータ生成回路を備える。
【0015】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1による半導体装置のテスト方式を示す回路図であり、テスト容易化に向けられている。図において、1〜5はLSIテスタ205に含まれるドライバ、10は半導体装置としての被試験LSIまたはDUT、11はDUT10の入力ピン群、12は入力バッファ回路に含まれ入力ピン群11と接続するレシーバ群、13はデータの圧縮もしくは比較またはその両方の機能を有する回路であるデータ圧縮回路またはDCC(Data Compaction Circuit)、14はテスト基板としてのDUTボード、15はLSIやディスクリート素子で構成されたモジュール等からなる信号発生器としてのランダムデータ発生器であって、モジュール以外に良品と判っているDUT(製品)でも構わないものであり、16はDUT10の出力ピン群、17はDUT10の出力バッファ回路に含まれるドライバ群、18,80はランダムデータ生成回路またはLFSR(Linear Feedback Shift Resistor)、19は出力データのタイミングを微調整可能なタイミング調整回路であって、遅延回路またはバーニア回路ともいう。
【0016】
また、20はランダムデータ発生器15の外部ピン(データピン)であり、21’は同じく外部ピンであるがバーニア回路19を経由したクロックのモニタを行うことができるクロックモニタピン(クロックピン)である。21はランダムデータ発生器15とDUT10を電気的に結線する接続線であり、例えば本図1では11ビットのビット線を示す。
【0017】
また、22はクロック回路、221はPLL、222はクロックドライバ、223は分周回路を成しているフリップフロップであり1段でクロックの1/2分周を示し、2段であれば1/4分周となる。このクロック回路22はフリップフロップ223の後段に設けられているセレクタを介してバーニア回路19と接続する。そして、23は試験データ出力用のTDOと略称されるDUT10の外部ピン、24はスキャンパス、205はLSIテスタ、26はコンパレータ、27は期待値、28はフリップフロップ、29はテストをできる環境にLSIチップの内部設定を行うテストモード信号ピン、33は試験データ入力用のTDIと略称されるDUT10の外部ピン、401はセレクタ、40はランダムデータ発生器15の出力ドライバ、501はDUT10の内部ロジックまたはユーザロジック、74はクロックピン、224はリセット信号ピンである。
【0018】
この実施の形態1によれば、DUT10の入力バッファ回路において入力ピン11と接続するレシーバ群12の後段にデータ圧縮回路13を設け、ランダムデータ発生器15の出力ドライバ40はランダムデータ生成回路18と接続するもので、DUT10の出力ピン16群に接続されている出力バッファ回路のドライバ17と同じ仕様である。なお、DUT10の入力ピン11群へのランダムなデータ印加はDUTボード14上に設けたランダムデータ発生器15から供給することにより行われる。
【0019】
このランダムデータ発生器15は出力データのタイミングを微調整可能なバーニア回路19を搭載し、データピン20およびクロックモニタピン21’におけるタイミングの位相を変化させることを可能としている。また、ランダムデータ発生器15に内蔵するクロック回路22はDUT10と同等であり、DUT10の実動作クロック速度でランダムなデータを出力することが可能である。
【0020】
次に動作について説明する。
ランダムデータ発生器15の出力ピンである外部ピン20、接続線21と電気的に接続されたDUT10の入力ピン11を経由して、ランダムデータ発生器15から出力されるテストデータを受信し、次々と供給されるランダムデータをデータ圧縮回路13でDUT10の実動作速度にて圧縮していく。このようなデータ圧縮動作の一連が完了した後、データ圧縮回路13に蓄積されたデータをDUT10の外部ピン23に出力して検証する必要があるため、DUT10のデータ圧縮回路13で圧縮したデータを例えばスキャンパス24を利用して外部ピン23からLSIテスタ205に引き出して、これをLSIテスタ205側のコンパレータ26で期待値27と照合し検証する。ここで、期待値27は例えば「H」レベルのしきい値Vthをあるレベル(例えば、1.3V以上)に設定しこれがでれば(例えば、1.5V)パスとする基準値である。
【0021】
図2はこの発明の実施の形態1による半導体装置のテスト方式の変形例を示す回路図であり、図において、30はセレクタ、31は外部ピンでありユーザが共用できるものである。なお、同一符号は同一または相当部分の構成要素に対応するものでその説明は省略し、以下においても同様とする。
【0022】
この回路構成を用いて、DUT10のデータ圧縮回路13で圧縮したデータ、例えば図1では11ビットの圧縮データを外部ピン31に出力するようにテストモード信号ピン29にテストモード信号を入力し、セレクタ30を経由して出力されたデータをLSIテスタ205のコンパレータ26にて期待値27と照合して検証する方法も考えられる。
【0023】
また、図3(a)はバーニア回路の部分拡大図であり、図において、51は抵抗、52はキャパシタ、53は10ビットD/Aコンバータ、54は差動アンプ、55はリファレンス入力、57はバッファである。このバーニア回路19は抵抗51、キャパシタ52、10ビットD/Aコンバータ53、差動アンプ54、およびスルーレート1V/1nsのバッファ57から構成されている。
【0024】
これにより、1V/1nsのスルーレートを1000段階のステップレベルで設定できるよう10ビットのデジタルコードで制御した電圧レベルを差動アンプ54のリファレンス入力55に印加し、スルーレート波形との差動動作させることにより1LSB=1psのレベルでのタイミング微調整が可能となる(図3(b)参照)。
【0025】
図4はこの実施の形態1による半導体装置のテスト方式の詳細を示す回路図であり、ランダムデータ生成回路18とデータ圧縮回路の接続関係の一例を示す。図において、13は入力側のデータ圧縮回路、18は出力側のランダムデータ生成回路、70,70’はn個(nは自然数)のラッチ回路としてのフリップフロップ、71,71’は論理ゲートとしてのEORゲート、72はリセット信号ピン、73は接続線、74はクロックピンである。このランダムデータ生成回路18は、nビットのデータピンすなわち外部ピン20に対応してn個のフリップフロップ70を用意し、一部のフリップフロップ70へのフィードバックループにおいてEORゲート71を挿入して回路構成する。
【0026】
次に動作について説明する。
テスト時には、先ずランダムデータ生成回路18がEORゲート71を介したフリップフロップ70へのフィードバックループによりn2−1個のランダムデータを発生させ、接続線73を介して伝播し、データ圧縮回路13は前段のフリップフロップ70とランダムデータをEORゲート71’にて演算処理し次段のフリップフロップ70’に結果データを格納していく。この一連の動作によりランダムデータの圧縮が実現できる。ここで、n2のうち、1種類のデータが生成できないためリセット信号ピン72からのリセット信号により初期データの不足分である1個が発生できるようにしておく。なお、信号nビットに対してn個のフリップフロップの数でなくても2nや任意の数でよい。なお、EORゲート71は他の論理ゲート、記憶装置においても代用できる。
【0027】
以上のように、この実施の形態1によれば、DUT10の入力バッファ回路の後段にデータ圧縮回路13を設けるとともに、ランダムデータ発生器15にランダムデータ生成回路18を設けてこれから供給されるランダムデータをデータ圧縮回路13がDUT10の実動作速度で圧縮し、この圧縮データを外部のLSIテスタ205に引き出してその中のコンパレータ26にて期待値27と照合して検証できるように半導体のテスト方式を構成したので、高速動作でかつ高精度なタイミング生成器をもつ高価なテスタを必要とせず、DUT10の動作周波数の1/2もしくは1/4の周波数テスタであればよいため、半導体装置すなわちデバイステストの品質を落とすことなく、経済的な量産テスト実施が可能となる効果が得られる。
【0028】
なお、図1に示しているが、DUT10自身で高速I/Oインタフェースを実動作速度で検証できるように、DUT10の出力バッファ回路側のドライバ17の前段にランダムデータ生成回路80を設けてこれからのランダムデータを出力させ、これを同一のDUT10の入力ピン11に伝達しランダムデータを圧縮するためデータ圧縮回路13に供給するように構成することによっても上記と同様な効果が得られる。
【0029】
実施の形態2.
図5はこの発明の実施の形態2による半導体装置のテスト方式を示す回路図であり、図において、81はテスト基板としてのDUTボード、82はJTAGピン、83はメインクロックピン、90は第1ソケット、91は第2ソケット、92は第1半導体装置としてのDUT、93は第2半導体装置としてのDUT、94はランダムデータ生成回路、95はデータ圧縮回路、96は出力ピン、97は入力ピン、98はDUT93の入力ピン97と出力ピン96をつなぐ配線である。
【0030】
上記実施の形態1で述べたDUT10は多ピンで構成され、しかも高速動作するLSIであるため、多ピンで高速動作するLSIテスタが必要である。しかしながら、これは非常に高価であるため経済的ではなく、前述のような高速パルスの伝播が物理的に懸念される。
【0031】
この対応として、図5に示すように、1枚のDUTボード81上に2個の第1ソケット90、第2ソケット91を設ける。1つめの第1ソケット90のピン全てをLSIテスタのピンに接続する。もう1つの第2ソケット91は高速I/Oインタフェースの自己テストに必要な信号ピンだけLSIテスタのピンと接続する。2つめの第2ソケット91の信号ピンは全ピンアサインした第1ソケット90と兼用できれば共用し、共用できなければ、例えば、LSIテスタドライバの駆動能力的に、もしくは、インピーダンスミスマッチによる波形歪みが懸念される場合には、単独にLSIテスタのピンにアサインする。
【0032】
全ピンアサインした第1ソケット90では、DUT92のDCテストやピン設定を必要とするファンクションテストに適用する。ここで良好と判断されたDUT92は高速I/Oインタフェースの自己テストを実施するためもう1つの第2ソケット91に入れ替えDUT93として試験を行う。このとき、違うDUT92とDUT93が同時刻に並列にテスト実行することができる。
【0033】
高速I/Oインタフェースの自己テストではDUT93に搭載しているランダムデータ生成回路94、データ圧縮回路95を使用して、高速動作する出力ピン96と入力ピン97の高速テストを実現させる。
【0034】
以上のように、この実施の形態2によれば、多ピンでかつ中速クラスの1台のLSIテスタで、全てのピンのテストおよび高速動作による入力および出力バッファ回路の実動作テストを可能となるため、テスタ導入台数を低減でき、かつ高速のテスタを必要とせず、テスト品質が落とすことがないため、経済的な量産テストが可能となる効果が得られる。
【0035】
実施の形態3.
図6はこの実施の形態3による半導体装置のレシーバ入力タイミング検証用の回路図であり、図において、33は試験データを入力するための外部ピン(TDI)、100はダミードライバセル、101はレシーバセル、102はセルエリア、103は位相をずらしたクロック波形、104はバーニア回路、106はセレクタ、107はダミードライバ回路、108はレシーバ回路、115はレシーバセル101側の第2ラッチ回路としてのフリップフロップ、115’はダミードライバセル100側の第1ラッチ回路としてのフリップフロップ、116は検証用の試験データを出力するための外部ピン(TDO)、117はクロックピン、118はバッファ、119はPLL、120はクロックドライバ、121は信号ピンである。
【0036】
この回路構成によれば、ダミードライバセル100を、図1に示したDUT10などの半導体装置の入力バッファ回路側のレシーバとしてのレシーバ12群に設け、レシーバセル101と同じセルエリア102内に搭載することにより、セットアップやホールドの入力タイミングを検証するものである。
【0037】
次に動作について説明する。
外部ピン33より入力された試験データはダミードライバセル100側のフリップフロップ115’に格納されており、クロックピン117より入力されたクロックCLKはPLL119などを経由してバーニア回路104により微妙に位相タイミングをずらされたクロック波形103となり、これがフリップフロップ115’をたたき格納されていた試験データを出力し、ダミードライバ回路107を介してダミードライバセル100よりレシーバセル101に向けて出力される。この位相を少しずらされた試験データをレシーバセル101のレシーバ回路108を介してフリップフロップ115が捕獲し、スキャンシフトして外部ピン(TDO)116よりテスタにてそのレシーバセル101のタイミング特性を検証する。
【0038】
以上のように、この実施の形態3によれば、半導体装置の入力ピン側に設けられたレシーバのセットアップやホールドタイムのタイミング検証として、ダミードライバ回路107をセルエリア102内に設けるように構成したので、ダミードライバセル100から出力する試験データの波形はダミードライバ回路107をたたくクロックと同期して出力される。このクロックはバーニア回路104により微妙にタイミング制御されるので、このタイミングをスイープさせることによりレシーバのタイミング検証が可能となる。これにより、高精度なタイミングを有する高価なテスタを必要とせず経済的な量産テストが実現できる効果が得られる。
【0039】
実施の形態4.
図7はこの実施の形態4による半導体装置の出力ピン側に設けられ、クロックから出力へ(CLK to Q)の出力タイミング検証用の回路図であり、図において、33は試験データを入力するための外部ピン(TDI)、110はダミーレシーバセル、111はドライバセル、112はセルエリア、113は位相をずらしたクロック波形、114はバーニア回路、106はセレクタ、127はドライバ回路、128はダミーレシーバ回路、115はドライバセル111側の第3ラッチ回路としてのフリップフロップ、115”はダミーレシーバ側の第4ラッチ回路としてのフリップフロップ、116は検証用の試験データを出力するための外部ピン(TDO)、117はクロックピン、118はバッファ、119はPLL、120はクロックドライバ、121は信号ピンである。
【0040】
この回路構成によれば、ダミーレシーバセル110を、図1に示したDUT10などの半導体装置の出力バッファ回路側のドライバとしてのドライバ群17に設け、ドライバセル111と同じセルエリア112内に搭載することにより、クロックから出力への出力タイミングを検証するものである。
【0041】
次に動作について説明する。
外部ピン33より入力された試験データはドライバセル111側のフリップフロップ115に格納されており、クロックピン117より入力されたクロックCLKがフリップフロップ115をたたき格納されていた試験データを出力しドライバ回路127を介してドライバセル111よりダミーレシーバセル110に向けて出力される。ここで、バーニア回路114により微妙に位相タイミングをずらされたクロック波形113が同様に試験データを格納しているフリップフロップ115”をたたき試験データを出力し、スキャンシフトして外部ピン(TDO)116よりテスタにてドライバセル111からでてきたデータのタイミング特性を検証する。
【0042】
以上のように、この実施の形態4によれば、半導体装置の出力ピン側に設けられたドライバの出力タイミング検証として、ダミーのフリップフロップ付きレシーバを設けることにより、ドライバから出力された信号をダミーレシーバで受信する際にフリップフロップのクロックをスイープさせ、捕獲できたタイミングで出力タイミングの検証を行うことが可能となる。これにより、高精度なタイミングを有する高価なテスタを必要とせず経済的な量産テストが実現できる効果が得られる。
【0043】
【発明の効果】
以上のように、この発明によれば、入力ピンと、入力ピンに接続されたレシーバを含む入力バッファ回路と、第1の出力ピンと、第1の出力ピンに接続されたドライバを含む出力バッファ回路と、内部ロジックと、入力バッファ回路の後段に接続され、入力ピンを経由して入力されたデータの圧縮もしくは比較またはその両方の機能を有するデータ圧縮回路と、データ圧縮回路に蓄積されたデータを外部に出力するための第2の出力ピンとを備えるように構成したので、外付けないしは内蔵のランダムデータ生成回路から次々に供給されるランダムデータをデータ圧縮回路が半導体装置の実動作速度で圧縮してデータを蓄積していき、その一連の動作が完了した後、外部テスタに出力してデータの検証を行うことができる。したがって、高速・高精度の高額テスタを必要としないで実使用状態での高速テスト、低コストテストを実現することができ、これにより、テスト品質を落とすことなく経済的なテスト生産が可能となる効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1による半導体装置のテスト方式の回路図である。
【図2】 この発明の実施の形態1による半導体装置のテスト方式の変形例を示す回路図である。
【図3】 この発明の実施の形態1によるバーニア回路の部分拡大図(a)と、タイミング波形図(b)である。
【図4】 この発明の実施の形態1による半導体装置のテスト方式の詳細を示す回路図である。
【図5】 この発明の実施の形態2による半導体装置のテスト方式を示す回路図である。
【図6】 この発明の実施の形態3による半導体装置のレシーバにおける入力タイミング検証用の回路図である。
【図7】 この発明の実施の形態4による半導体装置のドライバにおける出力タイミング検証用の回路図である。
【図8】 従来の試験実施時の半導体試験装置の構成図である。
【符号の説明】
1〜5 ドライバ、10,92,93 DUT(半導体装置、第1半導体装置、第2半導体装置)、11,97 入力ピン、12 レシーバ(入力バッファ回路)、13,95 データ圧縮回路、14,81 DUTボード(テスト基板)、15 ランダムデータ発生器、16,96 出力ピン、17 ドライバ(出力バッファ回路)、18,80,94 ランダムデータ生成回路、19 バーニア回路(遅延回路)、20 外部ピン(データピン)、21,73 接続線、21’,74,117 クロックピン、22 クロック回路、23,31 外部ピン、24 スキャンパス、26 コンパレータ、27 期待値、33 外部ピン(第1外部ピン)、51 抵抗、52 キャパシタ、53 D/Aコンバータ、54 差動アンプ、55 リファレンス入力、57 バッファ(ストレートバッファ)、70,70’ フリップフロップ(ラッチ回路)、71,71’ EORゲート(論理ゲート)、72,224 リセット信号ピン、82 JTAGピン、83 メインクロックピン、90 第1ソケット、91 第2ソケット、96出力ピン、97 入力ピン、98 配線(結線)、100 ダミードライバセル、101 レシーバセル、102 セルエリア、103 クロック波形(位相ずれクロック)、106 セレクタ、107 ダミードライバ回路、108 レシーバ回路、110 ダミーレシーバセル、111 ドライバセル、113 クロック波形(位相ずれクロック)、115 フリップフロップ(第2ラッチ回路、第3ラッチ回路)、115’ フリップフロップ(第1ラッチ回路)、115” フリップフロップ(第4ラッチ回路)、118 バッファ、119 PLL、120 クロックドライバ、121 信号ピン、205 LSIテスタ、223 フリップフロップ、501 ユーザロジック。
Claims (2)
- 入力ピンと、
前記入力ピンに接続されたレシーバを含む入力バッファ回路と、
第1の出力ピンと、
前記第1の出力ピンに接続されたドライバを含む出力バッファ回路と、
内部ロジックと、
前記入力バッファ回路の後段に接続され、前記入力ピンを経由して入力されたデータの圧縮もしくは比較またはその両方の機能を有するデータ圧縮回路と、
前記データ圧縮回路に蓄積されたデータを外部に出力するための第2の出力ピンとを備えたことを特徴とする、半導体装置。 - 前記出力バッファ回路の入力部に接続され、前記第1の出力ピンを経由して外部にランダムデータを出力するランダムデータ生成回路を備えたことを特徴とする、請求項1に記載の半導体装置。
Priority Applications (2)
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---|---|---|---|
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