JPH1138100A - 半導体試験装置 - Google Patents
半導体試験装置Info
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Abstract
てDUTに供給する半導体試験装置。 【解決手段】 これを解決する手段の構成として、半
導体試験装置の基準クロック発生器11からの基準クロ
ックを整形するフレーム・プロセッサ12と、フレー
ム・プロセッサ12からの整形された基準クロックを逓
倍するフェイズ・ロック・ループ20と、フェイズ・
ロック・ループ20で逓倍された高速クロック信号をD
UTに適する電圧の高速クロック信号に再生するドライ
バ14と、から構成して解決した。
Description
装置のDUT(半導体IC)に与えるクロック信号を発
生するDUT用クロック信号発生器に関し、特に高速で
低ジッタのクロック信号を発生させてDUTに与え、高
速で高精度にDUTを試験できる半導体IC試験装置に
関する。
いて説明する。図4に半導体試験装置の基本的な構成図
を示す。テスト・プロセッサ1は装置全体の制御を行
い、テスタ・バスにより各ユニットに制御信号を与え
る。パターン発生器2はDUT(被試験デバイス)9に
与える印加パターンとパターン比較器7に与える期待値
パターンを生成する。タイミング発生器3は装置全体の
テストタイミングを取るためにタイミング・パルス信号
を発生して波形整形器4やパターン比較器7等に与え、
テストのタイミングを取る。
加パターンを信号波形に整形しドライバ5を経て、DU
T9にテスト信号を与える。DUT9からの応答信号は
コンパレータ6で電圧比較され、その結果の論理信号を
パターン比較器7に与える。パターン比較器7はコンパ
レータ6からの試験結果の論理パターンとパターン発生
器2からの期待値パターンとを論理比較して一致・不一
致を検出し、DUT9の良否判定を行う。不良の場合に
はフェイルメモリ8に情報を与え、パターン発生器2か
らの情報と共に記憶させ、後に不良解析が行われる。
く、益々高度に集積化され、最近のLSI(大規模集積
回路)では組合せ回路と記憶素子が複雑な順序回路で構
成されるLSIも出てきた。これらの複雑なLSIをテ
ストするために、LSSD( Level Sensitive Scan Des
ign)技法が用いられている。このLSSDでは、内部の
記憶素子が外部ピンからアクセスできるようにスキャン
可能なフリップフロップを使用し、それらを直列接続す
ることによって限られた数の外部ピンより多数のフリッ
プフロップをアクセスすることができるようになってい
るスキャン設計技法であり、いわゆるスキャン・テスト
ができる。このLSIには、外部クロックの入力ピンも
付けられている。
導体試験装置も発展している。従来のシェアード・リソ
ース・テスタ(Shared Resource Tester)からVLSI用
ではパーピン・リソース・テスタ( Per-pin Resource T
ester)という高度なテスタも現れている。シェアード・
テスタとかパーピン・テスタともいう。ここで、シェア
ード・テスタとは複数のリソース(タイミング発生器、
リファレンス電圧等)を全てのテスタ・ピンで共有して
いるテスタのことをいい、パーピン・テスタとはDUT
に印加するテスト・パラメータが各ピン独立に設定でき
る機能を持つテスタをいう。パーピン・テスタはテスト
・パラメータを各ピン共通に使用するシェアード・テス
タに比べ、複雑なテスト・パターン及びタイミング等の
条件の発生が可能なために、高度化する論理ICのテス
トに向いている。
タイミング発生器3と波形整形器4とを各ピン毎にまと
めて割り当てている。この各ピン対応のタイミング発生
器3と波形整形器4等をまとめたものをフレーム・プロ
セッサ(FP: Frame Processor)という。つまり、F
Pとはピン信号生成部分をいい、従来のタイミング発生
器3、波形整形器4、パターン比較器7、キャリブレー
ションユニットをまとめたものを各ピンに割り付けてい
る。この機能により、従来のシェアード・テスタに比べ
て、各ピン毎に独立した自由なタイミング、波形を出力
できる。具体的にいうと、各ピンに対して、single fra
meと呼ばれる試験サイクル毎に波形を作ったフレームを
組み合わせることで、試験全体の波形を設定できる。こ
のときのフレーム数は機種によって異なるが、4種類か
ら32種類が用意されており、更に1種類のフレーム内
で8パターン分からの波形選択ができる。この発明は上
記のパーピン・テスタで考案されたが、シェアード・テ
スタでも当然適応できる。
準クロックの周波数に合わせて内部の回路や部品の最大
動作速度が設計されている。例えば、基準クロック周波
数が100MHzであると、フレーム・プロッセサ(F
P)の最大動作速度は100MHzを越える程度で設計
されている。基準クロック周波数が200MHzである
と、FPも200MHzでは充分に動作するように設計
されている。ところが、DUTであるLSIは高速化が
進み、クロック周波数が600MHzや800MHzの
ものから、1,200MHzのものまで開発されてい
る。そこで、半導体試験装置側ではインタリーブ(Inter
leave)方式を採用して、2倍速や3倍速と同等なテスト
速度を得ている。インタリーブとは、交互配置のことで
ある。DUT用クロック発生手段もインタリーブ方式で
数倍速のクロック信号を得ていた。
成図をパーピン・テスタで示す。図中、11は基準クロ
ック発生器、121 と12iはFP、13はPMUX
(ピン・マルチプレクサ)、14はドライバ、15は出
力端子、9はDUT、10はクロック入力端子である。
基準クロック発生器11で生成した出力波形は、図6の
ようにジッタ17を含んでいる。この出力された基準ク
ロックは、例えば100MHzとすると一周期は10n
sである。
00MHzのクロックパルスを出力する。FPを2つ設
けてFP121 のパルスはそのままに、FP122 のパ
ルスを5ns遅延させてピン・マルチプレクサ(PMU
X)13で論理和(オア)をとると、等価的に200M
Hzのクロック信号を出力できる。FPを3つ設け、そ
れぞれ(10/3)nsづつずらしてオアすると300
MHzの高速クロック信号得られる。従来のインタリー
ブ技法である。
プロセッサ(FP)を10個設けて、各FPに1nsづ
つ遅延させてPMUX13でオアすると、等価的に1,
000MHzの高速クロック信号が得られるはずであ
る。しかしながら、図6に示すジッタ17の発生幅が大
きいままなので、精度の高い試験が困難である。高速I
Cの高精度テストのためには高速で低ジッタの高速クロ
ック信号が必要なのである。
には多くのFP12iからの出力パルスをオアする必要
があり、膨大なハードウェア量となってしまい、コスト
ダウンすることができない。この発明は、低速でジッタ
の大きい基準クロックからでも高速でジッタをできる限
り少なくし、より安価なDUT用高速クロック信号の発
生手段を提供することにある。
に、この第1発明は低速でジッタの大きい入力波形より
フェイズ・ロック・ループを用いて、高速で低ジッタの
DUT用クロック信号を得るようにした。また第2発明
はDUTの発展による要求に従い、例えばスキャン・テ
ストの場合のように、DUTに必要な任意の高速クロッ
ク信号数を供給し、一定期間供給を中止し、再び任意の
高速クロック信号数を供給することができる同期式出力
制御回路を第1発明に付加したものである。第3発明は
第1発明と第2発明に用いるフェイズ・ロック・ループ
で、任意の逓倍率で逓倍した高速クロック信号を得るよ
うにしたものである。第4発明は従来のシェアード・テ
スタに適用したものである。
装置の基準クロック発生器からの基準クロックを整形す
るフレーム・プロセッサと、フレーム・プロセッサか
らの整形された基準クロックを逓倍するフェイズ・ロッ
ク・ループと、フェイズ・ロック・ループで逓倍され
た高速クロック信号をDUTに適する電圧の高速クロッ
ク信号に再生するドライバと、から構成される。
装置の基準クロック発生器の基準クロックを整形する第
1フレーム・プロセッサと、第1フレーム・プロセッ
サからの整形された基準クロックを逓倍するフェイズ・
ロック・ループと、基準クロック発生器からのゲート
信号を生成し出力する第2フレーム・プロセッサと、
第2フレーム・プロセッサからのゲート信号をフェイズ
・ロック・ループで逓倍された高速クロック信号に同期
させたゲート信号に再生し、フェイズ・ロック・ループ
からの高速クロック信号を1パルス単位で高速クロック
信号数の出力を制御する同期式出力制御回路と、同期
式出力制御回路からの高速クロック信号をDUTに適す
る電圧の高速クロック信号に再生するドライバと、から
構成される。
2発明でのフェイズ・ロック・ループ内にプログラマブ
ル・カウンタを設け、データ・バスからのデータをプロ
グラマブル・カウンタに与えて任意の逓倍率に変更でき
る構成とする。第4発明は上記第1、第2、第3発明の
フレーム・プロセッサを従来のシェアード・リソース・
テスタのタイミング発生器と波形整形器に置き換えて構
成したものである。
き図面を参照して説明する。図1に本発明の一実施例の
構成図を、図2に他の実施例の構成図を、図3に図2の
各点の波形図を示す。図4、図5と同一部分には同一符
号を付す。先ず、図1について第1発明と第3発明につ
いて説明する。
ロックはフレーム・プロセッサ12に与えられて整形さ
れる。ここで、基準クロック・パルスの繰り返し周波数
は、例えば100MHzとし、DUT9の与える高速ク
ロック信号を800MHzとする。フレーム・プロセッ
サ12で整形されたクロック信号には、ジッタを含んで
いる。そこで、整形されたクロック信号をフェーズ・ロ
ック・ループ20で8倍に逓倍して低ジッタの高速クロ
ック信号を生成する。この高速、低ジッタの高速クロッ
ク信号をドライバ14でDUT9に適する電圧のクロッ
ク信号に再生して出力端子15より、DUT9の外部ク
ロック入力端子に与える。
基本的には、入力周波数を低減率Rで低減するリファレ
ンス・カウンタ21と、2つの入力信号の位相差を比較
してその位相差に応じた補正パルスを出力する位相比較
器22と、補正パルスの高周波成分を除去し、直流成分
のみをVCOに与えるループ・フィルタ23と、入力電
圧で発振周波数を制御する電圧制御発振器24と、電圧
制御発振器24の発振周波数を受けて低減率Mで分周す
るプリスケーラ25で構成される。この場合のフェーズ
・ロック・ループ20の逓倍率は、Fout =(M/R)
×Fin となる。従って、8逓倍することは、M値をR
値の8倍し設定するとよい。
本構成は、逓倍数が一定である。それではDUT9のク
ロック周波数が異なるDUTには適用困難になる。そこ
で、この発明では可変逓倍機能を持たせた。プリスケー
ラ25の後にプログラマブル・カウンタ26を設け、デ
ータ・バス28より低減率を設定できるようにする。そ
のためにはNビットのラッチ回路27を設けると便利で
ある。プログラマブル・カウンタ26の設定低減率をN
とすると、フェーズ・ロック・ループ20の逓倍率は、
Fout =(N×M/R)×Fin となる。従って、R=
M とすると、Fout =N×Fin となる。プログラマ
ブル・カウンタ26への設定によって、1、2、…、
N、までの整数倍の逓倍を実現することができる。
ら出力される高速クロック信号を同期式出力制御回路3
0のゲート回路33に通過させることにより、任意の数
の高速クロック信号をDUT9に供給する第2発明の構
成図である。
クを、第1フレーム・プロセッサ121 で整形し(図3
A)、フェーズ・ロック・ループ20で3逓倍して(図
3B)、高速クロック信号を生成する。第1フレーム・
プロセッサ121 で整形したクロック信号の周波数は上
がるが、ジッタはそのままであってジッタの発生幅はT
jitterと大きい(図3A)が、フェーズ・ロック・ルー
プ20は基準クロックを3逓倍すると共にジッタを低減
する(図3B)。第2フレーム・プロセッサ122 から
のゲート制御信号のジッタはそのまま残っている(図3
C)。従って、このままでは高速クロック信号の出力制
御には使えない。そこで、同期式出力制御回路30のD
タイプ・フリップフロップ32のD端子に与え、クロッ
ク端子に高速クロック信号を与えてリタイミングをと
り、その出力信号(図3E)をゲート回路33の制御信
号とする。
クロック信号を遅延器31で遅延時間Tdだけ遅らせる
(図D)。この遅延させた高速クロック信号をDタイプ
・フリップフロップ32の出力信号(図3E)で制御さ
れたゲート回路33に与えると、その出力信号は3つの
高速クロック信号のみとなる(図3F)。よって、第2
フレーム・プロセッサ122 からのゲート制御信号のジ
ッタが大きくても、リタイミングをとることにより、正
確に高速クロック信号の出力を1パルス単位で制御可能
となった。ここで図3B及びCに示す高速クロック信号
のパルス幅Tpwとジッタの発生幅TjitterとTsetup の
時間関係を、Tjitter+Tsetup <2×Tpw になるよ
うに設計する必要がある。
は、半導体試験装置のフレーム・プロセッサ(FP)1
2から出力するクロック信号が低速でジッタの大きいも
のであっても、この発明を採用することにより高速で低
ジッタの高速クロック信号を生成し、DUTに供給する
ことができるようになった。
変逓倍機能を持たせたことにより、様々な倍率の高速で
低ジッタのクロック信号を発生することが可能になっ
た。更に、同期式出力制御回路30を設けることによ
り、必要な数の高速クロック信号を任意に出力できるよ
うになった。しかも、高倍率の高速クロック信号を発生
させてもハードウェアの量は非常に小さい。この発明の
技術的効果は大である。
1 の出力波形図、BはPLL20の出力波形図、Cは第
2FP122 の出力波形図、Dは遅延器31の出力波形
図、EはDタイプ・フリップフロップ32の出力波形
図、Fはドライバ14の出力波形図である。
る。
成図である。
サ(FP) 13 PMUX(ピン・マルチプレクサ) 14 ドライバ 15 出力端子 17 ジッタ 20 フェイズ・ロック・ループ(PLL) 21 リファレンス・カウンタ ( Reference Counte
r) 22 位相比較器( Phase Detector) 23 フィルタ ( Loop Filter) 24 VCO(電圧制御発振器) 25 プリスケーラ ( Prescaler) 26 プログラマブル・カウンタ ( Programable Cou
nter) 27 ラッチ回路 28 データ・バス 30 同期式出力制御回路( SOC:Synchronous Output
Control) 31 遅延器 32 Dタイプ・フリップフロップ 33 ゲート回路
Claims (4)
- 【請求項1】 半導体試験装置からDUTのクロック入
力端に与えるクロック信号の発生手段において、 半導体試験装置の基準クロック発生器からの基準クロッ
クを整形するフレーム・プロセッサと、 上記フレーム・プロセッサからの整形された基準クロッ
クを所定に逓倍するフェイズ・ロック・ループと、 上記フェイズ・ロック・ループで逓倍されたクロック信
号を所定の振幅に変換して出力するドライバと、 を具備することを特徴とする半導体試験装置。 - 【請求項2】 半導体試験装置からDUTのクロック入
力端に与えるクロック信号の発生手段において、 半導体試験装置の基準クロック発生器の基準クロックを
整形する第1フレーム・プロセッサと、 上記第1フレーム・プロセッサからの整形された基準ク
ロックを所定に逓倍するフェイズ・ロック・ループと、 基準クロック発生器からのゲート信号を生成し出力する
第2フレーム・プロセッサと、 上記第2フレーム・プロセッサからのゲート信号を上記
フェイズ・ロック・ループで逓倍されたクロック信号に
同期させたゲート信号に生成し、上記フェイズ・ロック
・ループからのクロック信号を該ゲート信号でクロック
信号の出力を制御する同期式出力制御回路と、 上記同期式出力制御回路からのクロック信号を所定の振
幅に変換して出力するドライバと、 を具備することを特徴とする半導体試験装置。 - 【請求項3】 フェイズ・ロック・ループは、ループ内
にプログラマブル・カウンタを設け、データ・バスから
のデータを上記プログラマブル・カウンタに与えて任意
の逓倍率に変更できるフェイズ・ロック・ループである
ことを特徴とする請求項1又は2記載の半導体試験装
置。 - 【請求項4】 フレーム・プロセッサをシェアード・リ
ソース・テスタのタイミング発生器と波形整形器に置き
換えたことを特徴とする請求項1、2又は3記載の半導
体試験装置。
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JP9194004A JPH1138100A (ja) | 1997-07-18 | 1997-07-18 | 半導体試験装置 |
Publications (1)
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JPH1138100A true JPH1138100A (ja) | 1999-02-12 |
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ID=16317377
Family Applications (1)
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JP9194004A Pending JPH1138100A (ja) | 1997-07-18 | 1997-07-18 | 半導体試験装置 |
Country Status (2)
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US (1) | US6275057B1 (ja) |
JP (1) | JPH1138100A (ja) |
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