JPH02157675A - ディジタル集積回路の試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタル集積回路の試験方法に関し、ディジ
タル集積回路を集積回路試験装置を用いて試験するディ
ジタル集積回路の試験方法に関する。

近年、半導体技術の進歩とシステムの＾連化の要求によ
って、より高速動作の可能なディジタル集積回路が開発
されており、このようなディジタル集積回路は製造時の
試験においても高速動作試験を行なう必要がある。

（従来の技術） 従来、ディジタル集積回路を試験すや場合には、第３図
に承り如き構成で行なっている。ディジタル集積回路１
０を汎用のディジタルｌ！積回路試験装置（ＬＳＩテス
タ）１１に接続し、ＬＳＩテスタ１１からディジタル集
積回路１０に基準クロック及びこれに同期したｖ１ｍ信
号、テストデータを供給してディジタル集積回路１０を
動作させ、これによってディジタル集積回路１０の出力
する応答信号、出力データはＬＳＩテスタ１１に基準ク
ロックに同期して取り込まれる。ＬＳＩテスタ１１は上
記テストデータに対応して予め設定されている期待値デ
ータとディジタル集積回路１０の出力データとを比較し
てディジタル集積回路１０が正常に動作しているかどう
かを判別する。

（発明が解決しようとする課題） ＬＳＩテスタ１１は装置ｊ１ｍに基準クロックの上限周
波数が決まっている。しかし、ディジタル集積回路１０
の動作速度が上記ＬＳＩテスタ１１の上限周波数を越え
てその差が年々増加してａ５す、従来からのＬＳＩテス
タ１１ではディジタル集積回路１０の高速動作試験を行
なうことができないという問題があった。勿論、高速動
作を行なうＬＳＩテスタも製品化されてはいるが、非常
に高価なため簡単に導入することはできない。

本発明は上記の点に鑑みなされたもので、低速動作のＬ
ＳＩテスタを用いて高速動作のディジタル集積回路の高
速動作試験を行なうディジタル集積回路の試験方法を提
供することを目的とする。

（課題を解決するための手段） 第１図は本発明方法の１ｆＡＭ１図を示す。

同図中、低速動作の試験部［１１の出力する基準クロッ
クに同期した出力信号は高速動作のディジタル集積回路
３０に供給され、該試験装置１１１は、ディジタル集積
回路３０の出力信号を取り込んでディジタル８ｉ＠回路
３０の動作試験を行なう。

フエーズロックトループ２０は、試験部Ｎ１１の出力す
る基準クロックを逓倍し、かつ基準クロックに同期した
高速基準クロックを生成してディジタル集積口路３０に
供給する。

〔作用〕

本発明方法においｔは、フエーズロックトループ２０で
低速動作の試Ｍ装置１１の出力する基準クロックを逓倍
して高速基準クロックとし高速動作のディジタル集積回
路３０に供給する。またディジタル集積回路３０の入出
力信号は高速動作時であっても基準クロックの周波数を
越えることがなく、この入出力信号を試＊’ａ装置１１
で基準クロックに同期して入出力することが可能である
ため、ディジタル集積回路３０の８速動作試験が可能と
なる。

（実施ｆｌＩ） 第２図は本発明方法の一実施例のブロック図を示す。

同図中、ＬＳＩテスタ１１は従来からの低速のものであ
り、基準クロックずＲ及びこれに同Ｉｌｌ　Ｌだ＆ｌＩ
御信号、テストデータを出力し、被試験デバイスである
ディジタル集積回路３０の出力する応答信号、出力デー
タを口準クロックｆＲに同期して取り込む。ＬＳＩテス
タ１１は取り込んだ出力データを内部に予め設定されて
いる期待値データと比較して被試験デバイス動作の正常
／異常を判別する。

ＬＳＩテスタ１１の出力する基準クロックｆ１１はフエ
ーズロックトループ（ＰＬＬ）２０の位相比較器２１に
供給され、ここで分周ｆ！！２２よりの信号を位相比較
される。位相比較器２１は両信号の位相誤差電圧を生成
し、この位相誤差電圧は低域フィルタ２３で不要低域成
分を除去されたＩ電圧制御型発振器（ＶＣＯ）２４に制
御部ＥＥとして供給される。

ＶＣＯ２４は制御電圧に応じて発振周波数を可変し、そ
の出力発振信号は分周器２２で１／Ｎ分周されて位相比
較器２１に供給される。このためＶＣＯ２４の出力発振
信号は基準クロック「Ｒに同期しこれをＮ逓倍した信号
となり、この出力発振信号は高速基準クロックｆ’ＮＲ
としてディジタル集積回路３０に供給される。

ディジタル集積回路３０は＾速つまり高周波数の基準ク
ロックを供給されると高速動作を行なうものであるが、
内部のｔＵａ部３１．演算部３２゜入出力８ＩＳ３３で
は基準クロックを分周して夫々適当な周波数のクロック
を得、このクロックに同期して動作する。このため、上
記の高速基準クロックｆＮＲはＵ胛部３１．演算部３２
．入出力部３３夫々に供給される。

ｕ＋ｍ部３１は＾速基準りロックｆＮｆｌを分周したク
ロックに同期してＬＳＩテスタ１１よりの制御信号を入
力し、このし制御信号に従って演算部３２及び入出力部
３３の動作＄１１ｔｌ！ｌを行ない、動作に応じた応答
信号を生成してＬＳＩテスタ１１に供給する。

入出力部３３は高速基準クロックｆＮＲを入円したりＯ
ツクに同期してＬＳｌｌｌよりのデス１〜データを取り
込んで演算部３２に供給し、演算部３２が演算して出力
するデータを上記りＯツクに同期して出力しＬＳＩテス
タ１１に供給する。

ディジタル集積回路３０が高速動作するには高速つまり
高周波数の基準クロックを供給されて高速動作を行ない
、この場合制御信号、応答信号、入出力データ夫々も基
準クロックに比例して高速となる。しかし、制御信号、
応答信号、入出力データは基準クロックを分周したクロ
ックに同期して制御部３１．入出力部３３に人出力又は
生成されるものであるため、Ｍ準りロックよりも低周波
数であり、！！準クりックｆＲより高周波数となること
はない。このため、従来からの低速のＬＳＩテスタ１１
でもディジタル集積回路３ｏに供給する高速動作用のυ
Ｊ１１１信月及びデストデータを生成することが可能ぐ
いまたディジタル集積回路３゜からの出力データ及び応
答信号を取り込むことが可能である。

従って、第２図の如＜ＰＬＬ２０で基準クロックｔ’Ｒ
を高速基準クロックｆＮＲを生成づることにより、ディ
ジタル集積回路３０の高速動作試験が可能となる。

（発明の効采） 上述の如く、本発明のディジタル集積回路の試験方法に
よれば、低速動作のＬＳＩテスタを用いて高速動作のデ
ィジタル集積回路の高速動作試験を行なうことが（゛き
、高速動作の高価なＬＳＩテスタを導入する必要がなく
、実用上きわめて有用である。

【図面の簡単な説明】

第１図は本発明方法の原理図、 第２図は本発明方法の一実施例のブロック図、第３図は
従来方法を示す図である。 図において、 １１はＬＳＩテスタ、 ２０は）Ｉ−ズロックトルーブ（ＰＬＬ）、２１は位相
比較器、 ２２は分周器、 ２３は低域フィルタ、 ２１ｔＶＣ０゜ ３０はディジタル集積回路、 ３１は制御部、 ３２は演＊７１１゜ ３３は入出力部 を示す。

Claims (1)

1. 【特許請求の範囲】 高速動作のディジタル集積回路（３０）を低速動作の試
   験装置（１１）に接続し、該試験装置（１１）の出力す
   る基準クロック及びこれに同期した出力信号を該ディジ
   タル集積回路（３０）に供給し、該ディジタル集積回路
   （３０）の出力信号を該試験装置（１１）に取り込んで
   該ディジタル集積回路（３０）の動作試験を行なうディ
   ジタル集積回路の試験方法において、 該試験装置（１１）の出力する基準クロックを逓倍し、
   かつ該基準クロックに同期した高速基準クロックを生成
   して該ディジタル集積回路（３０）に供給するフエーズ
   ロックトループ（２０）を有し、 該ディジタル集積回路（３０）の高速動作試験を行なう
   ことを特徴とするディジタル集積回路の試験方法。