JPH09196977A - スペクトラムアナライザ - Google Patents
スペクトラムアナライザInfo
- Publication number
- JPH09196977A JPH09196977A JP8005046A JP504696A JPH09196977A JP H09196977 A JPH09196977 A JP H09196977A JP 8005046 A JP8005046 A JP 8005046A JP 504696 A JP504696 A JP 504696A JP H09196977 A JPH09196977 A JP H09196977A
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- JP
- Japan
- Prior art keywords
- frequency
- signal
- output
- synthesizer
- input
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/16—Spectrum analysis; Fourier analysis
- G01R23/173—Wobbulating devices similar to swept panoramic receivers
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 電圧制御発振器の出力信号の周波数の掃引中
において周波数安定度及びＳＰＡＮ確度が低下したり、
掃引が終了した際に電圧制御発振器をロック状態にする
ためにセットリング・タイムが遅くなってしまったりす
る。 【解決手段】 ダイレクトデジタルシンセサイザ１６か
ら出力される周波数を基準周波数として電圧制御発振器
１１をロック状態とし、その後、位相比較器１３から出
力され、加算器１５においてランプ信号に加算された誤
差周波数、すなわちダイレクトデジタルシンセサイザ１
６から出力される基準周波数に基づいて、出力する信号
の周波数の掃引を行う。
において周波数安定度及びＳＰＡＮ確度が低下したり、
掃引が終了した際に電圧制御発振器をロック状態にする
ためにセットリング・タイムが遅くなってしまったりす
る。 【解決手段】 ダイレクトデジタルシンセサイザ１６か
ら出力される周波数を基準周波数として電圧制御発振器
１１をロック状態とし、その後、位相比較器１３から出
力され、加算器１５においてランプ信号に加算された誤
差周波数、すなわちダイレクトデジタルシンセサイザ１
６から出力される基準周波数に基づいて、出力する信号
の周波数の掃引を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、周波数の掃引が行
われるＰＬＬシンセサイザを有するスペクトラムアナラ
イザに関する。
われるＰＬＬシンセサイザを有するスペクトラムアナラ
イザに関する。
【０００２】
【従来の技術】図３は、従来のスペクトラムアナライザ
の一構成例を示すブロック図である。
の一構成例を示すブロック図である。
【０００３】本従来例は図３に示すように、外部から入
力される基準周波数に同期した信号を出力するＬＯＣＡ
ＬとしてのＰＬＬシンセサイザ１１０と、外部から入力
される被測定周波数信号とＰＬＬシンセサイザ１１０か
ら出力される信号とを乗算する乗算器１２０と、乗算器
１２０において乗算された信号を増幅する増幅器１３０
と、増幅器１３０において増幅された信号をデジタル信
号に変換するＡ／Ｄ変換器１４０と、Ａ／Ｄ変換器１４
０から出力されたデジタル信号の演算を行う演算装置１
５０と、演算装置１５０における演算結果を表示する表
示装置１６０とから構成されている。
力される基準周波数に同期した信号を出力するＬＯＣＡ
ＬとしてのＰＬＬシンセサイザ１１０と、外部から入力
される被測定周波数信号とＰＬＬシンセサイザ１１０か
ら出力される信号とを乗算する乗算器１２０と、乗算器
１２０において乗算された信号を増幅する増幅器１３０
と、増幅器１３０において増幅された信号をデジタル信
号に変換するＡ／Ｄ変換器１４０と、Ａ／Ｄ変換器１４
０から出力されたデジタル信号の演算を行う演算装置１
５０と、演算装置１５０における演算結果を表示する表
示装置１６０とから構成されている。
【０００４】図４は、図３に示したＰＬＬシンセサイザ
１１０の構成を示すブロック図である。
１１０の構成を示すブロック図である。
【０００５】本従来例におけるＰＬＬシンセサイザ１１
０は図４に示すように、入力される電圧値にしたがった
周波数を有する信号を出力する電圧制御発振器１１１
と、電圧制御発振器１１１から出力された信号の周波数
成分を分周する分周器１１２と、分周器１１２において
分周された周波数と外部から入力される基準周波数とを
比較し、誤差電圧を出力する位相比較器１１３と、位相
比較器１１３から出力された誤差電圧を読み込み、保持
出力するサンプル・ホールド回路１１４と、サンプル・
ホールド回路１１４から出力される誤差電圧に外部から
入力される掃引信号を加算する加算器１１５とから構成
されている。
０は図４に示すように、入力される電圧値にしたがった
周波数を有する信号を出力する電圧制御発振器１１１
と、電圧制御発振器１１１から出力された信号の周波数
成分を分周する分周器１１２と、分周器１１２において
分周された周波数と外部から入力される基準周波数とを
比較し、誤差電圧を出力する位相比較器１１３と、位相
比較器１１３から出力された誤差電圧を読み込み、保持
出力するサンプル・ホールド回路１１４と、サンプル・
ホールド回路１１４から出力される誤差電圧に外部から
入力される掃引信号を加算する加算器１１５とから構成
されている。
【０００６】以下に、上記のように構成されたＰＬＬシ
ンセサイザ１１０の動作について説明する。
ンセサイザ１１０の動作について説明する。
【０００７】まず、電圧制御発振器１１１から一定の周
波数を有する信号が出力される。
波数を有する信号が出力される。
【０００８】すると、分周器１１２において、電圧制御
発振器１１１から出力された信号の周波数成分が分周さ
れ、その後、位相比較器１１３において、分周器１１２
において分周された周波数と外部から入力される基準周
波数とが比較され、誤差電圧が出力される。
発振器１１１から出力された信号の周波数成分が分周さ
れ、その後、位相比較器１１３において、分周器１１２
において分周された周波数と外部から入力される基準周
波数とが比較され、誤差電圧が出力される。
【０００９】次に、サンプル・ホールド回路１１４にお
いて、位相比較器１１３から出力された誤差電圧が読み
込まれて保持出力される。
いて、位相比較器１１３から出力された誤差電圧が読み
込まれて保持出力される。
【００１０】次に、加算器１１５において、サンプル・
ホールド回路１１４から出力される誤差電圧に外部から
入力される掃引信号が加算され、加算された電圧値に基
づいて電圧制御発振器１１１から出力される信号の周波
数が制御される。
ホールド回路１１４から出力される誤差電圧に外部から
入力される掃引信号が加算され、加算された電圧値に基
づいて電圧制御発振器１１１から出力される信号の周波
数が制御される。
【００１１】ここで、電圧制御発振器１１１において
は、加算器１１５から出力された電圧が印加された際
に、印加された電圧に基づいて、出力する信号の周波数
が変えられ、その後、再度電圧が印加されるまでロック
状態となる。
は、加算器１１５から出力された電圧が印加された際
に、印加された電圧に基づいて、出力する信号の周波数
が変えられ、その後、再度電圧が印加されるまでロック
状態となる。
【００１２】そして、再度電圧が印加された際に、ロッ
ク状態が解除され、出力される信号の周波数が印加され
た電圧に基づいて掃引される。
ク状態が解除され、出力される信号の周波数が印加され
た電圧に基づいて掃引される。
【００１３】
【発明が解決しようとする課題】しかしながら、上述し
たような従来のスペクトラムアナライザにおいては、以
下に示すような問題点がある。
たような従来のスペクトラムアナライザにおいては、以
下に示すような問題点がある。
【００１４】（１）電圧制御発振器における出力信号の
周波数の掃引中はロック状態が解除されているため、電
圧制御発振器から出力される信号の周波数安定度及びＳ
ＰＡＮ確度が低下してしまう。
周波数の掃引中はロック状態が解除されているため、電
圧制御発振器から出力される信号の周波数安定度及びＳ
ＰＡＮ確度が低下してしまう。
【００１５】（２）電圧制御発振器における出力信号の
周波数の掃引中はロック状態が解除されているため、掃
引が終了して電圧制御発振器を再びロック状態にする際
に、引き込み時間が大きくなり、セットリング・タイム
が遅くなってしまう。
周波数の掃引中はロック状態が解除されているため、掃
引が終了して電圧制御発振器を再びロック状態にする際
に、引き込み時間が大きくなり、セットリング・タイム
が遅くなってしまう。
【００１６】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、周波数安定
度及びＳＰＡＮ確度の向上を図ることができるスペクト
ラムアナライザを提供することを目的とする。
する問題点に鑑みてなされたものであって、周波数安定
度及びＳＰＡＮ確度の向上を図ることができるスペクト
ラムアナライザを提供することを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に本発明は、外部から入力される同期信号に同期した周
波数信号を生成し、出力するＰＬＬシンセサイザと、入
力される被測定周波数信号と前記ＰＬＬシンセサイザか
ら出力される信号とを乗算する乗算器と、該乗算器にお
いて乗算された信号を増幅する増幅器と、該増幅器にお
いて増幅された信号をデジタル信号に変換するＡ／Ｄ変
換器と、該Ａ／Ｄ変換器から出力されたデジタル信号の
演算を行う演算装置と、該演算装置における演算結果を
表示する表示装置とを有してなるスペクトラムアナライ
ザにおいて、前記ＰＬＬシンセサイザは、入力される電
圧値にしたがった周波数を有する信号を出力する電圧制
御発振器と、該電圧制御発振器から出力された信号の周
波数成分を分周する分周器と、外部から入力される周波
数の掃引タイミングと同期した同期信号に基づいて任意
の周波数を生成し、基準周波数として出力するダイレク
トデジタルシンセサイザと、該ダイレクトデジタルシン
セサイザを制御するコントローラと、前記分周器におい
て分周された周波数と前記ダイレクトデジタルシンセサ
イザから出力される基準周波数とを比較し、周波数の誤
差を出力する位相比較器と、該位相比較器から出力され
た誤差周波数に外部から入力されるランプ信号を加算す
る加算器とを有し、前記電圧制御発振器は、前記加算器
においてランプ信号に加算された誤差周波数に基づい
て、出力する信号の周波数を変化させることを特徴とす
る。
に本発明は、外部から入力される同期信号に同期した周
波数信号を生成し、出力するＰＬＬシンセサイザと、入
力される被測定周波数信号と前記ＰＬＬシンセサイザか
ら出力される信号とを乗算する乗算器と、該乗算器にお
いて乗算された信号を増幅する増幅器と、該増幅器にお
いて増幅された信号をデジタル信号に変換するＡ／Ｄ変
換器と、該Ａ／Ｄ変換器から出力されたデジタル信号の
演算を行う演算装置と、該演算装置における演算結果を
表示する表示装置とを有してなるスペクトラムアナライ
ザにおいて、前記ＰＬＬシンセサイザは、入力される電
圧値にしたがった周波数を有する信号を出力する電圧制
御発振器と、該電圧制御発振器から出力された信号の周
波数成分を分周する分周器と、外部から入力される周波
数の掃引タイミングと同期した同期信号に基づいて任意
の周波数を生成し、基準周波数として出力するダイレク
トデジタルシンセサイザと、該ダイレクトデジタルシン
セサイザを制御するコントローラと、前記分周器におい
て分周された周波数と前記ダイレクトデジタルシンセサ
イザから出力される基準周波数とを比較し、周波数の誤
差を出力する位相比較器と、該位相比較器から出力され
た誤差周波数に外部から入力されるランプ信号を加算す
る加算器とを有し、前記電圧制御発振器は、前記加算器
においてランプ信号に加算された誤差周波数に基づい
て、出力する信号の周波数を変化させることを特徴とす
る。
【００１８】（作用）上記のように構成された本発明に
おいては、電圧制御発振器において、ダイレクトデジタ
ルシンセサイザから出力される周波数を基準周波数とし
てロック状態となり、その後は、位相比較器から出力さ
れ、加算器においてランプ信号に加算された誤差周波
数、すなわちダイレクトデジタルシンセサイザから出力
される基準周波数に基づいて、出力する信号の周波数の
掃引が行われるので、ロック状態のまま周波数の掃引が
行われる。
おいては、電圧制御発振器において、ダイレクトデジタ
ルシンセサイザから出力される周波数を基準周波数とし
てロック状態となり、その後は、位相比較器から出力さ
れ、加算器においてランプ信号に加算された誤差周波
数、すなわちダイレクトデジタルシンセサイザから出力
される基準周波数に基づいて、出力する信号の周波数の
掃引が行われるので、ロック状態のまま周波数の掃引が
行われる。
【００１９】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２０】図１は、本発明のスペクトラムアナライザ
の実施の一形態を示すブロック図である。
の実施の一形態を示すブロック図である。
【００２１】本形態は図１に示すように、外部から入力
される同期信号に同期した周波数信号を生成し、出力す
るＬＯＣＡＬとしてのＰＬＬシンセサイザ１０と、外部
から入力される被測定周波数信号とＰＬＬシンセサイザ
１０から出力される信号とを乗算する乗算器２０と、乗
算器２０において乗算された信号を増幅する増幅器３０
と、増幅器３０において増幅された信号をデジタル信号
に変換するＡ／Ｄ変換器４０と、Ａ／Ｄ変換器４０から
出力されたデジタル信号の演算を行う演算装置５０と、
演算装置５０における演算結果を表示する表示装置６０
とから構成されている。
される同期信号に同期した周波数信号を生成し、出力す
るＬＯＣＡＬとしてのＰＬＬシンセサイザ１０と、外部
から入力される被測定周波数信号とＰＬＬシンセサイザ
１０から出力される信号とを乗算する乗算器２０と、乗
算器２０において乗算された信号を増幅する増幅器３０
と、増幅器３０において増幅された信号をデジタル信号
に変換するＡ／Ｄ変換器４０と、Ａ／Ｄ変換器４０から
出力されたデジタル信号の演算を行う演算装置５０と、
演算装置５０における演算結果を表示する表示装置６０
とから構成されている。
【００２２】図２は、図１に示したＰＬＬシンセサイザ
１０の構成を示すブロック図である。
１０の構成を示すブロック図である。
【００２３】本形態におけるＰＬＬシンセサイザ１０は
図２に示すように、入力される電圧値にしたがった周波
数を有する信号を出力する電圧制御発振器１１と、電圧
制御発振器１１から出力された信号の周波数成分を分周
する分周器１２と、外部から入力される周波数の掃引タ
イミングと同期した同期信号に基づいて任意の周波数を
生成し、基準周波数として出力するダイレクトデジタル
シンセサイザ１６と、ダイレクトデジタルシンセサイザ
１６を制御するコントローラ１７と、分周器１２におい
て分周された周波数とダイレクトデジタルシンセサイザ
１６から出力される基準周波数とを比較し、周波数の誤
差を出力する位相比較器１３と、位相比較器１３から出
力された誤差周波数に外部から入力されるランプ信号を
加算する加算器１５とから構成されている。
図２に示すように、入力される電圧値にしたがった周波
数を有する信号を出力する電圧制御発振器１１と、電圧
制御発振器１１から出力された信号の周波数成分を分周
する分周器１２と、外部から入力される周波数の掃引タ
イミングと同期した同期信号に基づいて任意の周波数を
生成し、基準周波数として出力するダイレクトデジタル
シンセサイザ１６と、ダイレクトデジタルシンセサイザ
１６を制御するコントローラ１７と、分周器１２におい
て分周された周波数とダイレクトデジタルシンセサイザ
１６から出力される基準周波数とを比較し、周波数の誤
差を出力する位相比較器１３と、位相比較器１３から出
力された誤差周波数に外部から入力されるランプ信号を
加算する加算器１５とから構成されている。
【００２４】以下に、上記のように構成されたＰＬＬシ
ンセサイザ１０の動作について説明する。
ンセサイザ１０の動作について説明する。
【００２５】まず、電圧制御発振器１１から一定の周波
数を有する信号が出力される。
数を有する信号が出力される。
【００２６】すると、分周器１２において、電圧制御発
振器１１から出力された信号の周波数成分が分周され
る。
振器１１から出力された信号の周波数成分が分周され
る。
【００２７】一方、コントローラ１７に周波数の掃引タ
イミングと同期した同期信号が入力されると、ダイレク
トデジタルシンセサイザ１６において、コントローラ１
７に入力した同期信号に基づいて任意の周波数が生成さ
れ、基準周波数として出力される。
イミングと同期した同期信号が入力されると、ダイレク
トデジタルシンセサイザ１６において、コントローラ１
７に入力した同期信号に基づいて任意の周波数が生成さ
れ、基準周波数として出力される。
【００２８】その後、位相比較器１３において、分周器
１２において分周された周波数とダイレクトシンセサイ
ザ１６から出力された基準周波数とが比較され、周波数
の誤差が出力される。
１２において分周された周波数とダイレクトシンセサイ
ザ１６から出力された基準周波数とが比較され、周波数
の誤差が出力される。
【００２９】次に、加算器１５において、位相比較器１
３から出力される誤差分の周波数に外部から入力される
ランプ信号が加算され、加算された周波数に基づいて電
圧制御発振器１１１から出力される信号の周波数が制御
される。
３から出力される誤差分の周波数に外部から入力される
ランプ信号が加算され、加算された周波数に基づいて電
圧制御発振器１１１から出力される信号の周波数が制御
される。
【００３０】ここで、電圧制御発振器１１においては、
ダイレクトデジタルシンセサイザ１６から出力される周
波数を基準周波数としてロック状態となり、その後は、
位相比較器１３から出力され、加算器１５においてラン
プ信号に加算された誤差周波数、すなわちダイレクトデ
ジタルシンセサイザ１６から出力される基準周波数に基
づいて、出力する信号の周波数の掃引が行われるため、
ロック状態のまま周波数の掃引が行われる。
ダイレクトデジタルシンセサイザ１６から出力される周
波数を基準周波数としてロック状態となり、その後は、
位相比較器１３から出力され、加算器１５においてラン
プ信号に加算された誤差周波数、すなわちダイレクトデ
ジタルシンセサイザ１６から出力される基準周波数に基
づいて、出力する信号の周波数の掃引が行われるため、
ロック状態のまま周波数の掃引が行われる。
【００３１】また、同時にランプ信号を加えることによ
り、周波数誤差がなくなり、電圧制御発振器１１がダイ
レクトデジタルシンセサイザ１６に追従しやすくなる。
り、周波数誤差がなくなり、電圧制御発振器１１がダイ
レクトデジタルシンセサイザ１６に追従しやすくなる。
【００３２】なお、本発明は、上記形態において述べた
電圧制御発振器の周波数の掃引以外にも、デジタル掃引
可能なシグナル・ジェネレータの周波数の掃引にも適用
可能である。
電圧制御発振器の周波数の掃引以外にも、デジタル掃引
可能なシグナル・ジェネレータの周波数の掃引にも適用
可能である。
【００３３】
【発明の効果】以上説明したように本発明においては、
電圧制御発振器において、ダイレクトデジタルシンセサ
イザから出力される周波数を基準周波数としてロック状
態となり、その後は、位相比較器から出力され、加算器
においてランプ信号に加算された誤差周波数、すなわち
ダイレクトデジタルシンセサイザから出力される基準周
波数に基づいて、出力する信号の周波数の掃引が行われ
る構成としたため、ロック状態のまま周波数の掃引を行
うことができる。
電圧制御発振器において、ダイレクトデジタルシンセサ
イザから出力される周波数を基準周波数としてロック状
態となり、その後は、位相比較器から出力され、加算器
においてランプ信号に加算された誤差周波数、すなわち
ダイレクトデジタルシンセサイザから出力される基準周
波数に基づいて、出力する信号の周波数の掃引が行われ
る構成としたため、ロック状態のまま周波数の掃引を行
うことができる。
【００３４】それにより、電圧制御発振器の出力信号の
周波数の掃引中における周波数安定度及びＳＰＡＮ確度
の低下を防ぐことができ、また、掃引が終了した際に電
圧制御発振器をロック状態にするために生じる引き込み
時間を削除することができる。
周波数の掃引中における周波数安定度及びＳＰＡＮ確度
の低下を防ぐことができ、また、掃引が終了した際に電
圧制御発振器をロック状態にするために生じる引き込み
時間を削除することができる。
【図１】本発明のスペクトラムアナライザの実施の一形
態を示すブロック図である。
態を示すブロック図である。
【図２】図１に示したＰＬＬシンセサイザの構成を示す
ブロック図である。
ブロック図である。
【図３】従来のスペクトラムアナライザの一構成例を示
すブロック図である。
すブロック図である。
【図４】図３に示したＰＬＬシンセサイザの構成を示す
ブロック図である。
ブロック図である。
１０ ＰＬＬシンセサイザ １１ 電圧制御発振器 １２ 分周器 １３ 位相比較器 １５ 加算器 １６ ダイレクトデジタルシンセサイザ １７ コントローラ ２０ 乗算器 ３０ 増幅器 ４０ Ａ／Ｄ変換器 ５０ 演算装置 ６０ 表示装置
Claims (1)
- 【請求項１】 外部から入力される同期信号に同期した
周波数信号を生成し、出力するＰＬＬシンセサイザと、 入力される被測定周波数信号と前記ＰＬＬシンセサイザ
から出力される信号とを乗算する乗算器と、 該乗算器において乗算された信号を増幅する増幅器と、 該増幅器において増幅された信号をデジタル信号に変換
するＡ／Ｄ変換器と、 該Ａ／Ｄ変換器から出力されたデジタル信号の演算を行
う演算装置と、 該演算装置における演算結果を表示する表示装置とを有
してなるスペクトラムアナライザにおいて、 前記ＰＬＬシンセサイザは、 入力される電圧値にしたがった周波数を有する信号を出
力する電圧制御発振器と、 該電圧制御発振器から出力された信号の周波数成分を分
周する分周器と、 外部から入力される周波数の掃引タイミングと同期した
同期信号に基づいて任意の周波数を生成し、基準周波数
として出力するダイレクトデジタルシンセサイザと、 該ダイレクトデジタルシンセサイザを制御するコントロ
ーラと、 前記分周器において分周された周波数と前記ダイレクト
デジタルシンセサイザから出力される基準周波数とを比
較し、周波数の誤差を出力する位相比較器と、 該位相比較器から出力された誤差周波数に外部から入力
されるランプ信号を加算する加算器とを有し、 前記電圧制御発振器は、前記加算器においてランプ信号
に加算された誤差周波数に基づいて、出力する信号の周
波数を変化させることを特徴とするスペクトラムアナラ
イザ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005046A JPH09196977A (ja) | 1996-01-16 | 1996-01-16 | スペクトラムアナライザ |
| US08/775,307 US5777464A (en) | 1996-01-16 | 1996-12-31 | Spectrum analyzer |
| DE19701209A DE19701209C2 (de) | 1996-01-16 | 1997-01-15 | PLL-Synthesizer und Spektrumanalysator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005046A JPH09196977A (ja) | 1996-01-16 | 1996-01-16 | スペクトラムアナライザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09196977A true JPH09196977A (ja) | 1997-07-31 |
Family
ID=11600483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8005046A Pending JPH09196977A (ja) | 1996-01-16 | 1996-01-16 | スペクトラムアナライザ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5777464A (ja) |
| JP (1) | JPH09196977A (ja) |
| DE (1) | DE19701209C2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008193389A (ja) * | 2007-02-05 | 2008-08-21 | Nippon Dempa Kogyo Co Ltd | 同期掃引シンセサイザ |
| KR100918977B1 (ko) * | 2007-08-09 | 2009-09-25 | 엘아이지넥스원 주식회사 | 스위프 장치 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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