JP2551560B2 - Ｐｌｌ発振器 - Google Patents
Ｐｌｌ発振器Info
- Publication number
- JP2551560B2 JP2551560B2 JP61175501A JP17550186A JP2551560B2 JP 2551560 B2 JP2551560 B2 JP 2551560B2 JP 61175501 A JP61175501 A JP 61175501A JP 17550186 A JP17550186 A JP 17550186A JP 2551560 B2 JP2551560 B2 JP 2551560B2
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- JP
- Japan
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- oscillation
- output
- oscillator
- voltage
- controlled oscillator
- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、発振開始の時期を外部から与える信号によ
り制御することが可能なPLL発振器にかかわり、特に、
高い発振周波数精度を得るのに好適なPLL発振器に関す
る。
り制御することが可能なPLL発振器にかかわり、特に、
高い発振周波数精度を得るのに好適なPLL発振器に関す
る。
従来、発振開始時期を外部から制御可能なPLL発振器
は、例えばヒューレット パッカード社の5359A タイ
ムシンセサイザー、テンポラリー オペレーティング
アンド サービス マニュアル（1978年）、第８−45頁
から第８−49頁（HEWLETT PACKARD 5359A TIME SYNT
HESIZER、TEMPORARY OPERATING AND SERVICE MANUA
L（1978）、p8−45〜p8−46）に記載のように、第３図
に示す構成となっている。以下、第３図を用いて従来例
を説明する。従来の発振開始時期を外部から制御可能な
PLL発振器は、基準発振器１、入力パルス200によって発
振を開始する電圧制御発振器６、基準発振器１からの基
準発振出力201と電圧制御発振器６からの発振出力202の
差の周波数を検知して周波数信号203を出力する混合器1
0、発振出力203をＮ分周する分周器11、周波数信号203
と分周出力204との位相を比較する位相比較器２、位相
比較器２からの位相差信号205を検出・保持するデジタ
ル・サンプル・ホールド回路13、およびスイッチ14から
なる。
は、例えばヒューレット パッカード社の5359A タイ
ムシンセサイザー、テンポラリー オペレーティング
アンド サービス マニュアル（1978年）、第８−45頁
から第８−49頁（HEWLETT PACKARD 5359A TIME SYNT
HESIZER、TEMPORARY OPERATING AND SERVICE MANUA
L（1978）、p8−45〜p8−46）に記載のように、第３図
に示す構成となっている。以下、第３図を用いて従来例
を説明する。従来の発振開始時期を外部から制御可能な
PLL発振器は、基準発振器１、入力パルス200によって発
振を開始する電圧制御発振器６、基準発振器１からの基
準発振出力201と電圧制御発振器６からの発振出力202の
差の周波数を検知して周波数信号203を出力する混合器1
0、発振出力203をＮ分周する分周器11、周波数信号203
と分周出力204との位相を比較する位相比較器２、位相
比較器２からの位相差信号205を検出・保持するデジタ
ル・サンプル・ホールド回路13、およびスイッチ14から
なる。
上記構成の発振器の動作について、まずスイッチ14を
ａ側に切り換えた状態で説明する。基準発振器１の基準
発振出力201の周波数をf201、電圧制御発振器６の発振
出力202の周波数をf202、混合器10の周波数出力203の周
波数をf203、分周器11の分周出力204の周波数をf204、
分周数をＮとすると、次式の関係が成り立つ。
ａ側に切り換えた状態で説明する。基準発振器１の基準
発振出力201の周波数をf201、電圧制御発振器６の発振
出力202の周波数をf202、混合器10の周波数出力203の周
波数をf203、分周器11の分周出力204の周波数をf204、
分周数をＮとすると、次式の関係が成り立つ。
f203＝f201−f202 ……（１） f204＝f202/N ……（２） また、位相比較器２は、混合器10からの周波数信号20
3と分周器11からの分周出力204の位相を比較し、位相差
信号205をスイッチ14を介して電圧制御発振器６の制御
電圧207として帰還するPLL構成であるから、 f203＝f204 ∴f202＝f201・N/（Ｎ＋１） ……（３） となり、基準発振器１の周波数精度で決まる発振出力20
2を得ている。
3と分周器11からの分周出力204の位相を比較し、位相差
信号205をスイッチ14を介して電圧制御発振器６の制御
電圧207として帰還するPLL構成であるから、 f203＝f204 ∴f202＝f201・N/（Ｎ＋１） ……（３） となり、基準発振器１の周波数精度で決まる発振出力20
2を得ている。
電圧制御発振器６は、外部から与えるパルス200によ
り発振を開始する。このとき、分周器11と位相比較器２
は、制御回路12からの出力208により、その動作を停止
するので、発振器全体としては開ループ動作となり、電
圧制御発振器６は、その自走周波数で発振を継続する。
その後、発振出力202と基準発振出力201の位相が一致す
ると、混合器10の出力によって、制御回路12は分周器11
と位相比較器２を動作させ、発振出力202はPLLで制御さ
れる。
り発振を開始する。このとき、分周器11と位相比較器２
は、制御回路12からの出力208により、その動作を停止
するので、発振器全体としては開ループ動作となり、電
圧制御発振器６は、その自走周波数で発振を継続する。
その後、発振出力202と基準発振出力201の位相が一致す
ると、混合器10の出力によって、制御回路12は分周器11
と位相比較器２を動作させ、発振出力202はPLLで制御さ
れる。
しかし、位相比較器２は、 f203＝f204＝f202/N なる周波数で動作するため、これ以上の周波数でパルス
200を印加すると、PLLの動作が不可能となる。そこで、
このときには、スイッチ14をｂ側へ切り換えて、デジタ
ル・サンプル・ホールド回路13が位相比較器２の出力電
圧を検出・保持した、その保持電圧206を電圧制御発振
器６の制御電圧207として印加し、PLL制御を行わない開
ループ動作を行う。
200を印加すると、PLLの動作が不可能となる。そこで、
このときには、スイッチ14をｂ側へ切り換えて、デジタ
ル・サンプル・ホールド回路13が位相比較器２の出力電
圧を検出・保持した、その保持電圧206を電圧制御発振
器６の制御電圧207として印加し、PLL制御を行わない開
ループ動作を行う。
このように、従来は、開ループ動作となる時間が必ず
存在し、この期間の発振周波数精度については配慮され
ていなかった。
存在し、この期間の発振周波数精度については配慮され
ていなかった。
上記従来技術は、発振を開始してからPLL制御を行う
までの開ループ動作の時間が必ず存在し、また、発振開
始を指示するパルスを印加する周期がPLL内の位相比較
器の動作周期より小さくなると、PLL制御ができず、開
ループ動作に切り換える必要があるため、高精度な発振
出力が得られないという問題があった。
までの開ループ動作の時間が必ず存在し、また、発振開
始を指示するパルスを印加する周期がPLL内の位相比較
器の動作周期より小さくなると、PLL制御ができず、開
ループ動作に切り換える必要があるため、高精度な発振
出力が得られないという問題があった。
本発明の目的は、開ループ動作をする時間をなくして
常にPLL制御を行い、発振開始直後から高精度な発振出
力を得られるPLL発振器を提供することにある。
常にPLL制御を行い、発振開始直後から高精度な発振出
力を得られるPLL発振器を提供することにある。
上記目的は、PLL構成の発振器において、発振を開始
した直後に、基準発振器出力と電圧制御発振器出力の位
相差に比例して位相比較器が出力する位相差信号の初期
値をサンプル・ホールドし、その初期値を位相差信号か
ら減算して、電圧制御発振器の制御電圧を一定値に保つ
ことによって、達成される。
した直後に、基準発振器出力と電圧制御発振器出力の位
相差に比例して位相比較器が出力する位相差信号の初期
値をサンプル・ホールドし、その初期値を位相差信号か
ら減算して、電圧制御発振器の制御電圧を一定値に保つ
ことによって、達成される。
本発明は、基準発振器および電圧制御発振器と、この
両者の出力を比較する乗算型の位相比較器と、発振の制
御を行うパルス幅を基準発振出力の周期の整数倍に整形
する波形整形器とからなるPLL発振器において、発振開
始直後の位相比較器の出力信号を検出し保持する手段
と、その保持した信号を該位相比較器の出力信号から減
算する手段とを設けて構成したものである。
両者の出力を比較する乗算型の位相比較器と、発振の制
御を行うパルス幅を基準発振出力の周期の整数倍に整形
する波形整形器とからなるPLL発振器において、発振開
始直後の位相比較器の出力信号を検出し保持する手段
と、その保持した信号を該位相比較器の出力信号から減
算する手段とを設けて構成したものである。
上記構成により、波形整形器は、発振開始の制御を行
う信号のパルス幅を基準発振器出力の周期の整数倍に整
形し、電圧制御発振器は、波形整形器の出力パルスによ
り発振を停止し、そのパルスの立ち下がり時点から発振
を開始する。位相比較器には乗算型を用いることによ
り、発振停止期間中の位相比較器出力の直流成分は０と
なり、PLLの制御には影響を及ぼさない。サンプル・ホ
ールド回路は、電圧制御発振器が発振を開始した直後の
位相比較器の出力電圧を検出し保持する。減算回路は、
サンプル・ホールド回路の出力電圧を、位相比較器の出
力電圧から減算する。以上の動作によって、見かけ上、
誤差信号を高速に打ち消し、電圧制御発振器の制御電圧
が定常値を保ったままPLLの制御が行われるので、発振
開始時の位相を保った高精度発振出力が得られる。
う信号のパルス幅を基準発振器出力の周期の整数倍に整
形し、電圧制御発振器は、波形整形器の出力パルスによ
り発振を停止し、そのパルスの立ち下がり時点から発振
を開始する。位相比較器には乗算型を用いることによ
り、発振停止期間中の位相比較器出力の直流成分は０と
なり、PLLの制御には影響を及ぼさない。サンプル・ホ
ールド回路は、電圧制御発振器が発振を開始した直後の
位相比較器の出力電圧を検出し保持する。減算回路は、
サンプル・ホールド回路の出力電圧を、位相比較器の出
力電圧から減算する。以上の動作によって、見かけ上、
誤差信号を高速に打ち消し、電圧制御発振器の制御電圧
が定常値を保ったままPLLの制御が行われるので、発振
開始時の位相を保った高精度発振出力が得られる。
以下、本発明の一実施例を第１図、第２図を用いて説
明する。
明する。
第１図は本発明による発振開始時期を制御可能なPLL
発振器の一実施例の構成を示したものであり、第２図は
該実施例の動作波形を示したものである。第１図に示す
ごとく、該実施例の発振開始時期を制御可能なPLL発振
器は、基準発振器１、パルス105により発振・停止が指
示できる電圧制御発振器６、発振出力104と基準発振出
力100とを比較する乗算型の位相比較器２、位相差信号1
01をサンプルパルス106によって検出・保持するサンプ
ル・ホールド回路３、位相差信号101から保持電圧102を
引き算する減算回路４、低域濾波器５、パルス105を遅
延する遅延回路７、およびパルス幅を基準発振出力の周
期の整数倍に整形する波形整形器８からなる。
発振器の一実施例の構成を示したものであり、第２図は
該実施例の動作波形を示したものである。第１図に示す
ごとく、該実施例の発振開始時期を制御可能なPLL発振
器は、基準発振器１、パルス105により発振・停止が指
示できる電圧制御発振器６、発振出力104と基準発振出
力100とを比較する乗算型の位相比較器２、位相差信号1
01をサンプルパルス106によって検出・保持するサンプ
ル・ホールド回路３、位相差信号101から保持電圧102を
引き算する減算回路４、低域濾波器５、パルス105を遅
延する遅延回路７、およびパルス幅を基準発振出力の周
期の整数倍に整形する波形整形器８からなる。
次に、上記構成の発振器の動作を、第１図と第２図を
用いて説明する。発振開始を指示するパルス108aは、波
形整形器８によって、基準発振出力100の周期の整数倍
のパルス幅のパルス105aに整形される。電圧制御発振器
６は、パルス105aにより発振を停止する。このとき、位
相比較器２は、乗算型の用いることにより、その出力で
ある発振停止期間中の位相差信号101aの平均値は０とな
る。電圧制御発振器６は、パルス105aの立ち下がりから
発振を開始し、発振出力104bは、位相比較器２に入力さ
れる。位相比較器２は、発振出力104bと基準発振出力10
0の位相を比較し、位相差信号101bを出力する。サンプ
ル・ホールド回路３は、パルス105aを遅延回路７に印加
して得られるサンプルパルス106bによって、位相差信号
101bのパルス106b期間中の平均値を検出・保持し、その
保持電圧102bを減算回路４に入力する。位相差信号101b
は、減算回路４によって保持電圧102bだけ減算され、減
算出力103bは、低域濾波器５を介して、電圧制御発振器
６の制御電圧107として印加される。このようにして、
発振出力104bと基準発振出力100の位相が一致するよう
にPLL制御を行う。
用いて説明する。発振開始を指示するパルス108aは、波
形整形器８によって、基準発振出力100の周期の整数倍
のパルス幅のパルス105aに整形される。電圧制御発振器
６は、パルス105aにより発振を停止する。このとき、位
相比較器２は、乗算型の用いることにより、その出力で
ある発振停止期間中の位相差信号101aの平均値は０とな
る。電圧制御発振器６は、パルス105aの立ち下がりから
発振を開始し、発振出力104bは、位相比較器２に入力さ
れる。位相比較器２は、発振出力104bと基準発振出力10
0の位相を比較し、位相差信号101bを出力する。サンプ
ル・ホールド回路３は、パルス105aを遅延回路７に印加
して得られるサンプルパルス106bによって、位相差信号
101bのパルス106b期間中の平均値を検出・保持し、その
保持電圧102bを減算回路４に入力する。位相差信号101b
は、減算回路４によって保持電圧102bだけ減算され、減
算出力103bは、低域濾波器５を介して、電圧制御発振器
６の制御電圧107として印加される。このようにして、
発振出力104bと基準発振出力100の位相が一致するよう
にPLL制御を行う。
次に、以上の状態に連続してパルス108cを印加した場
合について説明する。上記と同様に、パルス108cは、波
形整形器８を介してパルス105cとなり、電圧制御発振器
６は、発振を停止する。発振停止期間中は位相比較器２
の出力101cの平均値は０であり、サンプル・ホールド回
路３はパルス105cによってリセットされているので、減
算回路４の出力103cの平均値も０である。次いで、パル
ス105cが立ち下がると、電圧制御発振器６は発振を開始
し、位相比較器２は、発振出力104dと基準発振出力100
の位相を比較し、位相差信号101dを出力する。以下、パ
ルス105aを入力したときと同様に、サンプル・ホールド
回路３は、パルス105cを遅延回路７に印加して得られた
サンプルパルス106dによって、位相差信号101dの平均値
を検出・保持し、その保持電圧102dを減算回路４に入力
する。位相差信号101dは、減算回路４によって保持電圧
102dだけ減算され、減算出力103dを得る。減算出力103d
は、低域濾波器５を介して、電圧制御発振器６の制御電
圧107dとして印加され、発振出力104dと基準発振出力10
0の位相が一致するようにPLL制御を行う。
合について説明する。上記と同様に、パルス108cは、波
形整形器８を介してパルス105cとなり、電圧制御発振器
６は、発振を停止する。発振停止期間中は位相比較器２
の出力101cの平均値は０であり、サンプル・ホールド回
路３はパルス105cによってリセットされているので、減
算回路４の出力103cの平均値も０である。次いで、パル
ス105cが立ち下がると、電圧制御発振器６は発振を開始
し、位相比較器２は、発振出力104dと基準発振出力100
の位相を比較し、位相差信号101dを出力する。以下、パ
ルス105aを入力したときと同様に、サンプル・ホールド
回路３は、パルス105cを遅延回路７に印加して得られた
サンプルパルス106dによって、位相差信号101dの平均値
を検出・保持し、その保持電圧102dを減算回路４に入力
する。位相差信号101dは、減算回路４によって保持電圧
102dだけ減算され、減算出力103dを得る。減算出力103d
は、低域濾波器５を介して、電圧制御発振器６の制御電
圧107dとして印加され、発振出力104dと基準発振出力10
0の位相が一致するようにPLL制御を行う。
以上説明したように、本実施例によれば、電圧制御発
振器６が発振を開始する時期に応じて変化する位相差信
号101の初期値を、サンプル・ホールド回路３および減
算回路４により減算することによって、電圧制御発振器
６の制御電圧107を常に一定値にすることができるの
で、発振開始時の位相を保持したまま、基準発振器１で
決まる周波数精度をもった発振出力104が得られる。
振器６が発振を開始する時期に応じて変化する位相差信
号101の初期値を、サンプル・ホールド回路３および減
算回路４により減算することによって、電圧制御発振器
６の制御電圧107を常に一定値にすることができるの
で、発振開始時の位相を保持したまま、基準発振器１で
決まる周波数精度をもった発振出力104が得られる。
本発明によれば、発振開始パルスを与えた直後、基準
発振器出力と電圧制御発振器出力の位相差に比例して位
相比較器が出力する位相差信号の初期値を検出・保持
し、その値を位相差信号から減算することによって、誤
差信号を高速に打ち消し、電圧制御発振器の制御電圧を
一定値に保つとともに、その他の外乱に対してはPLLの
制御を施すので、基準発振器で決まる周波数精度をもっ
た発振出力を得ることができる。
発振器出力と電圧制御発振器出力の位相差に比例して位
相比較器が出力する位相差信号の初期値を検出・保持
し、その値を位相差信号から減算することによって、誤
差信号を高速に打ち消し、電圧制御発振器の制御電圧を
一定値に保つとともに、その他の外乱に対してはPLLの
制御を施すので、基準発振器で決まる周波数精度をもっ
た発振出力を得ることができる。
第１図は本発明による発振開始時期を制御可能なPLL発
振器の一実施例の構成を示すブロック図、第２図は第１
図の実施例の動作波形を示す波形図、第３図は発振開始
時期を制御可能なPLL発振器の従来例を示すブロツク図
である。 符号の説明 １……基準発振器、２……位相比較器、 ３……サンプル・ホールド回路、 ４……減算回路、５……低域濾波器、 ６……電圧制御発振器、７……遅延回路、 ８……波形整形器、10……混合器、 11……分周器、12……制御回路、 13……デジタル・サンプル・ホールド回路、 14……スイッチ。
振器の一実施例の構成を示すブロック図、第２図は第１
図の実施例の動作波形を示す波形図、第３図は発振開始
時期を制御可能なPLL発振器の従来例を示すブロツク図
である。 符号の説明 １……基準発振器、２……位相比較器、 ３……サンプル・ホールド回路、 ４……減算回路、５……低域濾波器、 ６……電圧制御発振器、７……遅延回路、 ８……波形整形器、10……混合器、 11……分周器、12……制御回路、 13……デジタル・サンプル・ホールド回路、 14……スイッチ。
Claims (1)
- 【請求項１】基準発振器および電圧制御発振器と、この
両者の出力を比較する乗算型の位相比較器と、外部より
入力する発振開始時刻を指示するパルスを受けて基準発
振周期の整数倍の幅を持つパルスを発生する波形整形器
とからなり、前記位相比較器の出力を用いて前記電圧制
御発振器の電圧制御を行うPLL発振器であって、発振開
始後から前記基準発振周期の整数倍のパルス幅の期間だ
け前記位相比較器の信号を積分し、発振開始時の電圧制
御発振器出力と基準発振器出力の位相差に応じた信号を
保持する手段と、その保持した信号を該位相比較器の出
力信号から減算する手段とを設け、その減算結果の信号
を前記電圧制御発振器に入力して電圧制御を行い、該電
圧制御発振器の制御電圧の過渡的変化を抑制することに
よって、発振開始直後から高速にPLL制御を行うことを
特徴とするPLL発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175501A JP2551560B2 (ja) | 1986-07-28 | 1986-07-28 | Ｐｌｌ発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175501A JP2551560B2 (ja) | 1986-07-28 | 1986-07-28 | Ｐｌｌ発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6333011A JPS6333011A (ja) | 1988-02-12 |
| JP2551560B2 true JP2551560B2 (ja) | 1996-11-06 |
Family
ID=15997144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61175501A Expired - Lifetime JP2551560B2 (ja) | 1986-07-28 | 1986-07-28 | Ｐｌｌ発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551560B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007515120A (ja) * | 2003-12-19 | 2007-06-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電圧制御周波数発生器における妨害を補償する装置及び方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329304Y2 (ja) * | 1979-11-20 | 1988-08-08 |
-
1986
- 1986-07-28 JP JP61175501A patent/JP2551560B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6333011A (ja) | 1988-02-12 |
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