JP5052739B2

JP5052739B2 - Ｐｌｌ回路

Info

Publication number: JP5052739B2
Application number: JP2004072883A
Authority: JP
Inventors: 玄一藤原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-03-15
Filing date: 2004-03-15
Publication date: 2012-10-17
Anticipated expiration: 2024-03-15
Also published as: JP2005260834A

Description

この発明は、基準クロック信号に同期しているクロック信号を発振するＰＬＬ回路に関するものである。

従来のＰＬＬ回路は、一般的に、基準クロック信号と分周クロック信号の位相を比較し、その位相差を位相差検出信号として出力する位相比較器と、その位相比較器から出力された位相差検出信号に対して種々の特性変更を加え、特性変更後の信号を周波数制御電圧として出力するループフィルタと、そのループフィルタから出力された周波数制御電圧に応じた周波数のクロック信号を発振する電圧制御発振器（以下、ＶＣＯという）と、そのＶＣＯにより発振されたクロック信号を分周し、その分周クロック信号を位相比較器にフィードバックするクロック分周器とから構成されている（例えば、非特許文献１参照）。

従来のＰＬＬ回路は、次のようにして、基準クロック信号に同期しているクロック信号を発振する。
まず、位相比較器は、基準クロック信号入力端子から基準クロック信号ｆｒを入力するとともに、ＶＣＯにより発振されたクロック信号が、クロック分周器により周波数がＮ分の１に分周されたクロック信号（以下、分周クロック信号ｆｐという）を入力し、その基準クロック信号ｆｒと分周クロック信号ｆｐの位相をリアルタイムに比較する。
なお、位相比較器の比較結果は、基準クロック信号ｆｒと分周クロック信号ｆｐの位相差を示す位相差検出信号としてループフィルタに出力される。

ループフィルタは、位相比較器から位相差検出信号を受けると、その位相差検出信号に対して種々の特性変更を加え、特性変更後の信号を周波数制御電圧としてＶＣＯに出力する。
ＶＣＯは、ループフィルタから周波数制御電圧を受けると、その周波数制御電圧に応じた周波数のクロック信号を発振する。
なお、ＶＣＯから発振されたクロック信号は、ＰＬＬ回路の出力信号として外部に出力される他、位相比較器に与える分周クロック信号ｆｐを生成するためにクロック分周器に出力される。

ここで、従来のＰＬＬ回路の数式モデルは、自動制御理論に基づいた伝達関数で表現される。
この数式モデルは、ＶＣＯから発振されるクロック信号の位相が伝達関数で表現された自動制御系のブロック線図として扱われ、各構成要素も伝達関数で表現される。
即ち、基準クロック信号ｆｒは入力位相Ｘ（ｓ）、分周クロック信号ｆｐは出力位相Ｙ（ｓ）、位相比較器はＸ（ｓ）−Ｙ（ｓ）の演算結果を出力する減算器、ループフィルタは伝達関数Ｆ（ｓ）の構成要素、ＶＣＯとクロック分周器は併せて伝達関数Ｇ（ｓ）の構成要素で表現される。
ＶＣＯの比例定数をＫとすると、伝達関数Ｇ（ｓ）は、次の式（１）で表されるとされている。
Ｇ（ｓ）＝Ｋ（１／ｓ）／Ｎ（１）
ただし、比例定数Ｋは、ＶＣＯの特性により定まる値であり、Ｋ＝２ｄｆ／Ｖｃｃである。ｓはラプラス変換における複素角周波数、Ｖｃｃは電源電圧である。

したがって、従来のＰＬＬ回路の数式モデルは、次の式（２）で表される伝達関数となる。
Ｙ（ｓ）／Ｘ（ｓ）
＝Ｆ（ｓ）・Ｇ（ｓ）／（１＋Ｆ（ｓ）・Ｇ（ｓ））（２）
上記の式（２）において、設計の自由があるのはループフィルタの伝達関数Ｆ（ｓ）だけであり、例えば、ループフィルタが１次ループ型の場合、その伝達関数Ｆ（ｓ）は定数になる。
このように、従来のＰＬＬ回路では、ＶＣＯの電圧−周波数特性は、線形な特性でなければならない。

「実用ＰＬＬ周波数シンセサイザ」１９９５年３月１０日総合電子出版社発行（第８頁から第１３頁、図１．３）

従来のＰＬＬ回路は以上のように構成されているので、線形な電圧−周波数特性を有するＶＣＯを必要とするが、線形な電圧−周波数特性を有するＶＣＯは極めて高価であるため、ＶＣＯの特性を線形に近似して使用、あるいは、ほぼ線形となる一部の範囲のみを使用している。そのため、設計上のＶＣＯと実回路のＶＣＯではズレが大きく（設計上はＶＣＯの電圧−周波数特性が線形であっても、実回路のＶＣＯでは電圧−周波数特性が線形になっていない）、設計通りの位相同期動作が行われないことがあるなどの課題があった。
なお、従来のＰＬＬ回路は、伝達関数によって表現された数式モデルを用いて表現されるので、回路の応答解析が複雑であり、特に、非線形要素が含まれていると、解析的には解法できず、実際の回路動作とのズレが大きくなる。

この発明は上記のような課題を解決するためになされたもので、ＶＣＯが線形な電圧−周波数特性を有しているか否かに関わらず、設計通りの位相同期動作を行わせることができるＰＬＬ回路を得ることを目的とする。

この発明に係るＰＬＬ回路は、基準クロック信号の１周期毎に、その基準クロック信号と分周クロック信号の位相を比較し、その基準クロック信号と分周クロック信号の位相が一致していれば、高電圧レベルの時間幅と低電圧レベルの時間幅とが一致している矩形波信号を出力する一方、その基準クロック信号と分周クロック信号の位相が一致していなければ、高電圧レベルの時間幅と低電圧レベルの時間幅との差分が両信号間の位相差に比例している矩形波信号を出力する位相比較器と、その位相比較器から出力される矩形波信号が高電圧レベルである期間中は、クロック信号の周波数を高めるための第１の周波数制御電圧を出力し、その矩形波信号が低電圧レベルである期間中は、クロック信号の周波数を下げるための第２の周波数制御電圧を出力するスイッチを有するレベルシフタとを設け、電圧制御発振器がレベルシフタから第１の周波数制御電圧が出力されている期間中は、そのクロック信号の周波数ｆ０からΔｆだけ高めた出力クロック信号を発振し、レベルシフタから第２の周波数制御電圧が出力されている期間中は、そのクロック信号の周波数ｆ０からΔｆだけ下げた出力クロック信号を発振するようにしたものである。

この発明によれば、基準クロック信号の１周期毎に、その基準クロック信号と分周クロック信号の位相を比較し、その基準クロック信号と分周クロック信号の位相が一致していれば、高電圧レベルの時間幅と低電圧レベルの時間幅とが一致している矩形波信号を出力する一方、その基準クロック信号と分周クロック信号の位相が一致していなければ、高電圧レベルの時間幅と低電圧レベルの時間幅との差分が両信号間の位相差に比例している矩形波信号を出力する位相比較器と、その位相比較器から出力される矩形波信号が高電圧レベルである期間中は、クロック信号の周波数を高めるための第１の周波数制御電圧を出力し、その矩形波信号が低電圧レベルである期間中は、クロック信号の周波数を下げるための第２の周波数制御電圧を出力するスイッチを有するレベルシフタとを設け、電圧制御発振器がレベルシフタから第１の周波数制御電圧が出力されている期間中は、そのクロック信号の周波数ｆ０からΔｆだけ高めた出力クロック信号を発振し、レベルシフタから第２の周波数制御電圧が出力されている期間中は、そのクロック信号の周波数ｆ０からΔｆだけ下げた出力クロック信号を発振するように構成したので、電圧制御発振器が線形な電圧−周波数特性を有しているか否かに関わらず、設計通りの位相同期動作を行わせることができる効果がある。

実施の形態１．
図１はこの発明の実施の形態１によるＰＬＬ回路を示す構成図であり、図において、基準クロック信号入力端子１は外部から基準クロック信号ｆｒを入力する端子である。
位相比較器２は基準クロック信号ｆｒの１周期毎に、その基準クロック信号ｆｒとクロック分周器５から出力された分周クロックｆｐ信号との位相を比較し、その基準クロック信号ｆｒと分周クロック信号ｆｐの位相が一致していれば、高電圧レベル（以下、Ｈレベルという）の時間幅と低電圧レベル（以下、Ｌレベルという）の時間幅とが一致している矩形波信号を出力する一方、その基準クロック信号ｆｒと分周クロック信号ｆｐの位相が一致していなければ、Ｈレベルの時間幅とＬレベルの時間幅との差分が両信号間の位相差に比例している矩形波信号を出力する。
即ち、位相比較器２は、基準クロック信号ｆｒの位相が分周クロック信号ｆｐの位相より遅れていれば、Ｈレベルの時間幅がＬレベルの時間幅より短い矩形波信号を出力し、その基準クロック信号ｆｒの位相が分周クロック信号ｆｐの位相より進んでいれば、Ｈレベルの時間幅がＬレベルの時間幅より長い矩形波信号を出力する。

レベルシフタ３は位相比較器２から出力された矩形波信号を周波数制御電圧に変換し、その周波数制御電圧を電圧制御発振器４（以下、ＶＣＯという）に出力する。
即ち、レベルシフタ３は、位相比較器２から出力される矩形波信号がＨレベルである期間中は第１の周波数制御電圧をＶＣＯ４に出力し、その矩形波信号がＬレベルである期間中は第１の周波数制御電圧より低い第２の周波数制御電圧をＶＣＯ４に出力する。

ＶＣＯ４はレベルシフタ３により変換された周波数制御電圧に応じた周波数ｆｏのクロック信号ｃｌｋを発振する。
クロック分周器５はＶＣＯ４により発振されたクロック信号ｃｌｋの周波数ｆｏをＮ分の１に分周し、その分周クロック信号ｆｐを位相比較器２に出力する。
クロック信号出力端子６はＶＣＯ４により発振されたクロック信号ｃｌｋを外部に出力する端子である。

図２はこの発明の実施の形態１によるＰＬＬ回路のレベルシフタ３を示す構成図であり、図において、電源１１は電圧値Ｖｃｃの電圧を出力する。アナログスイッチ１２は位相比較器２から出力される矩形波信号がＨレベルである期間中はオフ状態になり、位相比較器２から出力される矩形波信号がＬレベルである期間中はオン状態になるスイッチである。
抵抗１３は抵抗値Ｒ１を有し、抵抗１４は抵抗値Ｒ２を有し、抵抗１５は抵抗値Ｒ３を有している。

図３はこの発明の実施の形態１によるＰＬＬ回路のＶＣＯ４における電圧−周波数特性を示すグラフ図である。
ＶＣＯ４から出力されるクロック信号ｃｌｋの周波数ｆｏからの変化分ｇは、レベルシフタ３から与えられる周波数制御電圧ｖの関数ｇ（ｖ）で表現すると、図３の電圧−周波数特性より次のようになる。
ｇ（ＶＨ）＝−ｇ（ＶＬ）＝Δｆ（３）
Δｆ＝定数Ｇ
なお、基準クロック信号ｆｒの１周期（Ｔ＝１／ｆｒ）を通してみれば、定常状態での周波数の関係は次の通りである。
ｆｏ＝Ｎ×ｆｒ
ｆｒ＝ｆｐ
図４は位相比較器２及びレベルシフタ３の基本動作を示す信号波形図である。

次に動作について説明する。
まず、位相比較器２は、基準クロック信号入力端子１が外部から基準クロック信号ｆｒを入力すると、基準クロック信号入力端子１より基準クロック信号ｆｒを入力する。また、クロック分周器５がＶＣＯ４により発振されたクロック信号ｃｌｋの周波数ｆｏをＮ分の１に分周すると、クロック分周器５よりその分周クロック信号ｆｐを入力する。

位相比較器２は、基準クロック信号ｆｒの１周期（Ｔ＝１／ｆｒ）毎に、その基準クロック信号ｆｒと分周クロックｆｐ信号の位相を比較し（図４を参照）、その基準クロック信号ｆｒと分周クロック信号ｆｐの位相が一致していれば、クロック信号ｃｌｋの位相を調整する必要がないので、Ｈレベルの時間幅とＬレベルの時間幅とが一致している矩形波信号を出力する。一方、その基準クロック信号ｆｒと分周クロック信号ｆｐの位相が一致していなければ、クロック信号ｃｌｋの位相を調整するため、Ｈレベルの時間幅とＬレベルの時間幅との差分が両信号間の位相差に比例している矩形波信号を出力する。

即ち、位相比較器２は、その基準クロック信号ｆｒの位相が分周クロック信号ｆｐの位相より遅れていれば、クロック信号ｃｌｋの位相を遅らせることにより、その基準クロック信号ｆｒと分周クロック信号ｆｐの位相を一致させるため、図５に示すように、Ｈレベルの時間幅がＬレベルの時間幅より短い矩形波信号を出力する。
図５では、基準クロック信号ｆｒの位相が分周クロック信号ｆｐの位相より、位相θだけ遅れている場合を示しており、Ｈレベルの時間幅が（Ｔ／２）−（θ／２π）Ｔとなり、Ｌレベルの時間幅が（Ｔ／２）＋（θ／２π）Ｔとなる。

逆に、その基準クロック信号ｆｒの位相が分周クロック信号ｆｐの位相より進んでいれば、クロック信号ｃｌｋの位相を進めることにより、その基準クロック信号ｆｒと分周クロック信号ｆｐの位相を一致させるため、Ｈレベルの時間幅がＬレベルの時間幅より長い矩形波信号を出力する。

レベルシフタ３は、位相比較器２から出力された矩形波信号を受けると、その矩形波信号のオーバシュートやアンダシュートを削り、その矩形波信号を周波数制御電圧に変換する。
即ち、レベルシフタ３のアナログスイッチ１２は、位相比較器２から出力される矩形波信号がＨレベルである期間中はオフ状態になるので、第１の周波数制御電圧ｖ１（＝ＶＨ）をＶＣＯ４に出力する（図３を参照）。
ｖ１＝Ｖｃｃ・（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）（４）
一方、位相比較器２から出力される矩形波信号がＬレベルである期間中はオン状態になるので、第２の周波数制御電圧ｖ２（＝ＶＬ）をＶＣＯ４に出力する（図３を参照）。
ｖ２＝Ｖｃｃ・Ｒ３／（Ｒ１＋Ｒ３）（５）

ＶＣＯ４は、レベルシフタ３から周波数制御電圧ｖを受けると、その周波数制御電圧ｖに応じた周波数ｆｏのクロック信号ｃｌｋを発振する。
即ち、ＶＣＯ４は、レベルシフタ３から第１の周波数制御電圧ｖ１（＝ＶＨ）を受けている間は、図３から明らかなように、クロック信号ｃｌｋの周波数をｆｏからΔｆ高めるように作用する。
一方、ＶＣＯ４は、レベルシフタ３から第２の周波数制御電圧ｖ２（＝ＶＬ）を受けている間は、図３から明らかなように、クロック信号ｃｌｋの周波数をｆｏからΔｆ下げるように作用する。

したがって、基準クロック信号ｆｒと分周クロック信号ｆｐの位相が一致しており、位相比較器２からＨレベルの時間幅とＬレベルの時間幅とが一致している矩形波信号が出力されているときは、ＶＣＯ４は、レベルシフタ３から第１の周波数制御電圧ｖ１（＝ＶＨ）を受けている期間と第２の周波数制御電圧ｖ２（＝ＶＬ）を受けている期間とが一致するので、基準クロック信号ｆｒの１周期（Ｔ＝１／ｆｒ）を通してみれば、クロック信号ｃｌｋの位相を調整していないことになる。

一方、基準クロック信号ｆｒの位相が分周クロック信号ｆｐの位相より遅れていれば、位相比較器２からＨレベルの時間幅がＬレベルの時間幅より短い矩形波信号が出力され、レベルシフタ３から第１の周波数制御電圧ｖ１（＝ＶＨ）を受けている期間が第２の周波数制御電圧ｖ２（＝ＶＬ）を受けている期間より短くなるので、ＶＣＯ４は、基準クロック信号ｆｒの１周期（Ｔ＝１／ｆｒ）を通してみれば、クロック信号ｃｌｋの位相を遅らせるように調整する。

逆に、基準クロック信号ｆｒの位相が分周クロック信号ｆｐの位相より進んでいれば、位相比較器２からＨレベルの時間幅がＬレベルの時間幅より長い矩形波信号が出力され、レベルシフタ３から第１の周波数制御電圧ｖ１（＝ＶＨ）を受けている期間が第２の周波数制御電圧ｖ２（＝ＶＬ）を受けている期間より長くなるので、ＶＣＯ４は、基準クロック信号ｆｒの１周期（Ｔ＝１／ｆｒ）を通してみれば、クロック信号ｃｌｋの位相を進めるように調整する。

ＶＣＯ４から出力されたクロック信号ｃｌｋは、クロック信号出力端子６から外部に出力され、また、クロック分周器５に入力される。
クロック分周器５は、ＶＣＯ４からクロック信号ｃｌｋを受けると、そのクロック信号ｃｌｋの周波数ｆｏをＮ分の１に分周し、その分周クロック信号ｆｐを位相比較器２にフィードバックする。

図１のＰＬＬ回路の動作は以上の通りであるが、図１のＰＬＬ回路の応答は、伝達関数によって表現された数式モデルの動作原理ではなく、数列によって表現された数式モデルの動作原理で記述することができる。即ち、基準クロック信号ｆｒの１周期分の位相調整量の数列として取り扱うことができる。

例えば、基準クロック信号ｆｒの位相が分周クロック信号ｆｐの位相より遅れている場合、位相比較器２から出力される矩形波信号は、上述したように図５の波形になる。
ここで、Ｖｎの位置を基準線として、この波形のＨレベル部分とＬレベル部分を見ると、図３のＶＣＯ特性より、Ｈレベル部分は位相を進める要素となり、Ｌレベル部分は位相を遅らせる要素となる。
図５から明らかなように、基準クロック信号ｆｒの位相が分周クロック信号ｆｐの位相より、θだけ位相が遅れている場合、基準クロック信号ｆｒの１周期（Ｔ＝１／ｆｒ）を通してみれば、位相遅れ要素の方が位相進め要素より大きく、Ｔ全体では位相進め要素との差引きで、クロック信号ｃｌｋを位相差θに比例した量だけ遅らせることになる。

これらの回路動作を定量的に記述する数式モデルは下記の通りとなる。
時刻ｔ＝０における基準クロック信号ｆｒと分周クロック信号ｆｐの位相差をθとすると、時刻ｔ＞０における位相差Ψ（ｔ）は次式で与えられる。

また、時刻ｔ＝（ｎ−１）Ｔにおける基準クロック信号ｆｒと分周クロック信号ｆｐの位相差をθ_ｎ−１とすると、（ｎ−１）Ｔ＜ｔ＜ｎＴの期間中にＶＣＯ４に入力される周波数制御電圧ｖ（ｔ）は、次のステップ関数Ｕ（ｔ）を用いて表すことができる。
ｔ＞０ → Ｕ（ｔ）＝１
ｔ＜０ → Ｕ（ｔ）＝０（７）
ｖ（ｔ）
＝ＶＨ・Ｕ（ｔ−（ｎ−１）Ｔ）−ＶＨ・Ｕ（ｔ−τ_ｎ）
＋ＶＬ・Ｕ（ｔ−τ_ｎ）−ＶＬ・Ｕ（ｔ−ｎＴ）（８）
ただし、τ_ｎ＝（ｎ−１）Ｔ＋（Ｔ／２）−（θ_ｎ−１／２π）Ｔ

式（８）は、下記の式（９）と同値である。
（ｎ−１）Ｔ＜ｔ≦τ_ｎ → ｖ（ｔ）＝ＶＨ
τ_ｎ＜ｔ≦ｎＴ → ｖ（ｔ）＝ＶＬ（９）

そして、周波数制御電圧ｖ（ｔ）を関数ｇ（ｖ）に代入して、関数ｇ（ｖ）を時間ｔの関数に変換すると、図５より、次のようになる。
（ｎ−１）Ｔ＜ｔ≦τ_ｎ → ｇ（ｔ）＝ｇ（ｖ）＝ｇ（ＶＨ）＝Δｆ＝Ｇ
τ_ｎ＜ｔ≦ｎＴ → ｇ（ｔ）＝ｇ（ｖ）＝ｇ（ＶＬ）＝−Δｆ＝−Ｇ
（１０）
したがって、（ｎ−１）Ｔ＜ｔ≦ｎＴにおける周波数変化量ｇ（ｔ）は、次のようになる。
ｇ（ｔ）＝Ｇ｛Ｕ（ｔ−（ｎ−１）Ｔ）−２Ｕ（ｔ−τ_ｎ）｝（１１）

ｔ＝ｎＴのときの位相差θ_ｎは、式（１１）のｇ（ｔ）を用いて、計算することができる。

式（１２）の定積分を計算すると、位相差θ_ｎは、下記に示すような等比数列を表す漸化式になる。
θ_ｎ＝（１−（Ｇ・Ｔ）／Ｎ・π）・θ_ｎ−１（１３）
したがって、下記の式（１４）が周期Ｔ毎の位相差変化を表す数式モデルとなる。
θ_ｎ＝（１−（Ｇ・Ｔ）／Ｎ・π）^ｎ（１４）

ところで、式（１４）が示す数列の収束条件が、図１のＰＬＬ回路のロックアップ条件となり、下記の条件を満足する必要がある。
０＜Ｇ・Ｔ／Ｎ・π ＜２（１５）
逆に、式（１５）の条件を満足すれば、初期（時刻ｔ＝０）の位相差θが如何なる値であっても、必ずロックアップすることを意味している。
また、Ｇ・Ｔ／Ｎ・π＝１の場合は、１周期で位相差が“０”となることが解る。
つまり、上記の数式モデルを用いれば、図１のＰＬＬ回路のステップ位相入力に対する応答動作を把握することができ、ロックアップ時間の設計も可能となる。

以上で明らかなように、この実施の形態１によれば、基準クロック信号ｆｒの１周期毎に、その基準クロック信号ｆｒと分周クロック信号ｆｐの位相を比較し、その基準クロック信号ｆｒと分周クロック信号ｆｐの位相が一致していれば、Ｈレベルの時間幅とＬレベルの時間幅とが一致している矩形波信号を出力する一方、その基準クロック信号ｆｒと分周クロック信号ｆｐの位相が一致していなければ、Ｈレベルの時間幅とＬレベルの時間幅との差分が両信号間の位相差θに比例している矩形波信号を出力する位相比較器２と、その位相比較器２から出力された矩形波信号を周波数制御電圧に変換するレベルシフタ３とを設け、そのレベルシフタ３により変換された周波数制御電圧に応じた周波数ｆｏのクロック信号ｃｌｋを発振するように構成したので、ＶＣＯ４が線形な電圧−周波数特性を有しているか否かに関わらず、設計通りの位相同期動作を行わせることができる効果を奏する。

また、この実施の形態１によれば、簡単な回路構成で、高速にロックアップ可能なＰＬＬ回路を得ることができる。しかも、ループフィルタを搭載する必要がないので、設計も簡単になり、設計コストも低減することができる効果を奏する。
また、位相収束条件｜θ_ｎ｜＜εのεの値が決まれば、この位相収束条件を満足するｎから収束速度ｎ×Ｔも直ちに算出することができる効果も奏する。
さらに、位相比較器２からレベルシフタ３、レベルシフタ３からＶＣＯ４の間では、信号がハイインピーダンス状態にならないので、ノイズの影響を受け難く、ノイズに強いＰＬＬ回路を得ることができる効果を奏する。

なお、この実施の形態１では、位相比較器２の出力をレベルシフタ３を通してからＶＣＯ４に入力しているが、レベルシフタ３には積分回路の要素が全くないので、レベルシフタ３の出力には残留成分も全く含まれない。したがって、基準クロック信号ｆｒの１周期毎の位相調整量は、他の周期の位相調整量と完全に独立に決定されて影響を受けることがない。このため、例えば、位相比較器２により位相差が一致していることが検出されると、直ちに位相調整量が“０”となり、ロックアップ時間が短くなる。

この発明の実施の形態１によるＰＬＬ回路を示す構成図である。この発明の実施の形態１によるＰＬＬ回路のレベルシフタを示す構成図である。この発明の実施の形態１によるＰＬＬ回路のＶＣＯにおける電圧−周波数特性を示すグラフ図である。位相比較器及びレベルシフタの基本動作を示す信号波形図である。位相比較器から出力される矩形波信号を示す説明図である。

符号の説明

１基準クロック信号入力端子、２位相比較器、３レベルシフタ、４ＶＣＯ（電圧制御発振器）、５クロック分周器、６クロック信号出力端子、１１電源、１２アナログスイッチ、１３抵抗、１４抵抗、１５抵抗。

Claims

基準クロック信号の１周期毎に、その基準クロック信号と分周クロック信号の位相を比較し、その基準クロック信号と分周クロック信号の位相が一致していれば、高電圧レベルの時間幅と低電圧レベルの時間幅とが一致している矩形波信号を出力する一方、その基準クロック信号と分周クロック信号の位相が一致していなければ、高電圧レベルの時間幅と低電圧レベルの時間幅との差分が両信号間の位相差に比例している矩形波信号を出力する位相比較器と、
上記位相比較器から出力される矩形波信号が高電圧レベルである期間中は、クロック信号の周波数を高めるための第１の周波数制御電圧を出力し、上記矩形波信号が低電圧レベルである期間中は、上記クロック信号の周波数を下げるための第２の周波数制御電圧を出力するスイッチを有するレベルシフタと、
上記レベルシフタから第１の周波数制御電圧が出力されている期間中は、上記クロック信号の周波数ｆ０からΔｆだけ高めた出力クロック信号を発振し、上記レベルシフタから第２の周波数制御電圧が出力されている期間中は、上記クロック信号の周波数ｆ０からΔｆだけ下げた出力クロック信号を発振する電圧制御発振器と、
上記電圧制御発振器により発振された出力クロック信号を分周し、分周後の出力クロック信号を上記分周クロック信号として上記位相比較器に出力するクロック分周器とを備えたＰＬＬ回路。
位相比較器は、基準クロック信号の位相が分周クロック信号の位相より遅れていれば、高電圧レベルの時間幅が低電圧レベルの時間幅より短い矩形波信号を出力し、その基準クロック信号の位相が分周クロック信号の位相より進んでいれば、高電圧レベルの時間幅が低電圧レベルの時間幅より長い矩形波信号を出力することを特徴とする請求項１記載のＰＬＬ回路。
請求項１記載のＰＬＬ回路のステップ位相入力に対する応答動作が、数列によって表現された下記の数式モデルで表現されていることを特徴とするＰＬＬ回路。
・数式モデル
θ_ｎ＝（１−（Ｇ・Ｔ）／Ｎ・π）^ｎ
ただし、Ｔは基準クロック信号の１周期、Ｇは定数、Ｎはクロック信号の分周数、θ_ｎは時刻ｔ＝ｎＴにおける基準クロック信号と分周クロック信号の位相差である。