JP5638376B2

JP5638376B2 - Ｐｌｌ回路

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Publication number: JP5638376B2
Application number: JP2010280210A
Authority: JP
Inventors: 藤原　玄一; 玄一藤原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2010-12-16
Filing date: 2010-12-16
Publication date: 2014-12-10
Anticipated expiration: 2030-12-16
Also published as: JP2012129841A

Description

本発明は、基準クロック信号と比較クロック信号との位相差に基づいて、出力クロック信号の周波数変動を抑制するＰＬＬ（Phase-Locked Loop）回路に関するものである。

従来、出力クロック信号の周波数を安定化させる回路として、ＰＬＬ回路が知られている。特許文献１には、平均化器と、電圧ラッチとを備えるＰＬＬ回路が開示されている。具体的には、平均化器が、基準クロック信号と比較クロック信号との位相比較に応じた出力信号を基準クロックの周期で平均して、その平均値電圧を基準クロックの周期毎に出力し、電圧ラッチが、基準クロック信号の１周期分の間、平均値電圧を出力し続ける。このＰＬＬ回路においては、平均化器が平均値電圧を出力するのに基準クロックの１周期分、遅延時間が必要であることを利用し、基準クロックの１周期分の位相差を計量単位とした数列として、システムに基準クロック信号の１周期分の遅延を含めた数式モデルを用いている。

特許４３２２９４７号公報

しかしながら、特許文献１に記載の平均化器は、前の基準クロック信号が後の基準クロック信号に切り替わる時点において、前の基準クロック周期における平均値電圧を算出しなければならず、高速な演算能力を要するという問題があった。

また、上述のＰＬＬ回路の数式モデルは、遅延時間が基準クロック１周期分である場合に特化されている。したがって、平均化器での位相平均値の算出時間を十分長く確保しようとしても、遅延時間を基準クロック１周期分より大きくすることができず、システムとしての安定性やシステムパラメータを設計することができないという問題があった。

そこで、本発明は、上記のような問題点を鑑みてなされたものであり、演算能力が比較的低い計算器を用いることが可能な技術を提供することを目的とする。

本発明に係るＰＬＬ回路は、基準クロック信号と比較クロック信号との位相比較を前記基準クロック信号の周期毎に実行し、高電圧レベルの第１パルス及び低電圧レベルの第２パルスを含む信号を、前記第１及び第２パルスの当該周期単位でのパルス幅の差が当該位相比較での位相差に対応するように生成する位相比較器と、前記位相比較器が生成した信号の電圧を前記基準クロック信号の周期毎に平均化する平均値計算器とを備える。そして、前記平均値計算器からの出力を前記基準クロック信号の１周期分よりも長く遅延させる周期遅延器と、前記周期遅延器の出力に応じた周波数の出力クロック信号を生成する電圧制御発振器と、前記電圧制御発振器により生成された前記出力クロック信号をＮ分周（Ｎは自然数を含む正の仮分数）し、前記比較クロック信号として前記位相比較器に帰還する分周器とを備える。

本発明によれば、周波数遅延器が、平均値計算器からの出力を基準クロック信号の１周期分よりも長く遅延させる。したがって、平均値計算器が平均値を計算するのにかかる時間を長くすることができることから、平均値計算器に、演算能力が比較的低い計算器を用いることができる。

実施の形態１に係るＰＬＬ回路の構成を示すブロック図である。実施の形態１に係るＶＣＯの電圧−周波数特性を示す図である。実施の形態１に係るＰＬＬ回路の動作を示すタイミングチャートである。実施の形態１に係るＰＬＬ回路の動作を示す図である。実施の形態２に係るＰＬＬ回路の動作を示すタイミングチャートである。実施の形態２に係るＰＬＬ回路の動作を示す図である。実施の形態３に係るＰＬＬ回路の構成を示すブロック図である。

＜実施の形態１＞
図１は本発明の実施の形態１に係るＰＬＬ回路の構成を示すブロック図である。本実施の形態に係るＰＬＬ回路は、位相比較器２と、平均値計算器３と、電圧対周波数感度調整器４と、周期遅延器であるｍ周期遅延器５と、電圧制御発振器であるＶＣＯ６と、分周器７とを備える。このＰＬＬ回路では、出力クロック信号が分周器７で分周されて、比較クロック信号ｆｐとして帰還されており、当該比較クロック信号ｆｐが、基準クロック信号入力端子１から入力される基準クロック信号ｆｒと同期するように調整されることによって、出力クロック信号の周波数を安定化している。次に、このＰＬＬ回路の構成要素について詳細に説明する。

位相比較器２には、基準クロック信号ｆｒと、比較クロック信号ｆｐとが入力されている。位相比較器２は、基準クロック信号ｆｒと比較クロック信号ｆｐとの位相比較を基準クロック信号ｆｒの周期毎に実行する。そして、位相比較器２は、高電圧レベルの第１パルス及び低電圧レベルの第２パルスを含む信号を、第１パルス及び第２パルスの当該周期単位でのパルス幅の差が当該位相比較での位相差に対応するように生成する。本実施の形態では、位相比較器２は、その信号として、高電圧レベルＶ_H、及び、低電圧レベルＶ_Lの２値からなる矩形波信号を生成する。そして、位相比較器２は、基準クロック信号ｆｒの周期単位における、高電圧レベルＶ_Hのパルス幅と低電圧レベルＶ_Lのパルス幅との差が、基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差に比例するように、当該矩形波信号を生成する。

位相比較器２は、生成した矩形波信号を平均値計算器３に出力する。つまり、位相比較器２は、基準クロック信号ｆｒと比較クロック信号ｆｐとの間に位相差がない場合には、高電圧レベルＶ_H及び低電圧レベルＶ_Lのパルス幅が互いに同一となる矩形波信号を出力し、基準クロック信号ｆｒと比較クロック信号ｆｐとの間に位相差がある場合には、高電圧レベルＶ_H及び低電圧レベルＶ_Lのパルス幅が互いに異なる矩形波信号を出力する。

平均値計算器３には、上述の基準クロック信号ｆｒが平均化タイミングとして入力されるともに、位相比較器２からの矩形波信号が入力される。平均値計算器３は、基準クロック信号ｆｒの周期ごとに、位相比較器２が生成した矩形波信号の電圧を基準クロック信号ｆｒの周期毎に平均化し、それによって得られる平均値を出力する。

電圧対周波数感度調整器４は、平均値計算器３の出力電圧を電圧調整し、調整後の電圧値（以下「調整電圧値」と呼ぶこともある）を、ｍ周期遅延器５に出力する。なお、電圧対周波数感度調整器４は、この電圧調整を行うことにより、後述するＶＣＯ６の電圧対周波数感度を調整している。

ｍ周期遅延器５には、上述の基準クロック信号ｆｒがロードとして入力されるとともに、電圧対周波数感度調整器４からの調整電圧値が入力される。ｍ周期遅延器５は、電圧対周波数感度調整器４からの出力（実質的には平均値計算器３からの平均値）を自身に一時的に格納した後、ロードが所定回数入力された場合に、当該調整電圧値をラッチ保持してＶＣＯ６に出力する。

ＶＣＯ６は、ｍ周期遅延器５からの出力（実質的には平均値計算器３からの平均値）に応じた周波数の出力クロック信号を生成する。ＶＣＯ６で生成された出力クロック信号は分岐されて、一方がクロック信号出力端子６から外部に出力され、他方が分周器７に出力される。分周器７は、ＶＣＯ６により生成された出力クロック信号をＮ分周（Ｎ：自然数を含む正の仮分数）し、それによって得られた信号を、比較クロック信号ｆｐとして位相比較器２に帰還（出力）する。

図２は、ＶＣＯ６の入力電圧−出力周波数特性を示す図である。図２に示されるように、本実施の形態では、ＶＣＯ６は、入力電圧−出力周波数特性が線形な特性を示す範囲で使用されるものとする。この図２において、出力周波数のｆ０からの変化分を示す周波数変化量ｇは入力電圧ｖの関数ｇ（ｖ）となるとすると、図２に示される特性より、次式（１）で示される関係が成り立つことは明らかである。

｜Ｖ_H−Ｖ_n｜＝｜Ｖ_L−Ｖ_n｜＝Ｅ（定数）
ｇ（Ｖ_H−Ｖ_n）＝−ｇ（Ｖ_L−Ｖ_n）＝ｄｆ，ｇ（０）＝０・・・（１）
したがって、
ｄｆ＝Ｇ（定数）・・・（２）
が成り立つ。

よって、ＶＣＯ６の電圧対周波数感度Ｋは
Ｋ＝Ｇ／Ｅ（定数）・・・（３）
となる。なお、ここでは、ＶＣＯ６に固有の電圧対周波数感度が電圧対周波数感度調整器４の電圧調整によって適正化されたものを、ＶＣＯ６の電圧対周波数感度Ｋと呼んでいる。つまり、電圧対周波数感度調整器４の電圧調整の影響は、ＶＣＯ６の電圧対周波数感度Ｋの値に取り込まれており、図２の横軸に示されるＶＣＯ６における入力電圧は、電圧調整が行われる前の電圧値、つまり平均値計算器３からの電圧値に換算されている。このように、電圧対周波数感度調整器４の電圧調整は、実質的にＶＣＯ６の電圧対周波数感度を変更するものでしかないことから、以下の説明においては、平均値計算器３の平均値の調整電圧値を、平均値計算器３の平均値と略して記すこともあり、また、平均値計算器３が電圧対周波数感度調整器４を介して平均値をｍ周期遅延器５に出力することを、平均値計算器３が平均値をｍ周期遅延器５に出力すると記すこともある。

このＫを用いると、ＶＣＯ６への入力が（Ｖ_n＋ｘ）であるときの出力クロック信号の周波数ｙは、
ｙ＝ｆ０＋ｇ（ｘ）＝ｆ０＋Ｋ×ｘ・・・（４）
と表せる。

なお、定常状態においては、基準クロック信号ｆｒと比較クロック信号ｆｐとは一致することからｆｒ＝ｆｐが成り立ち、また、ｆｒは分周器７においてｆ０をＮ分周（１／Ｎ逓倍）したものであるからｆ０＝Ｎ×ｆｒが成り立つ。

図３は、本実施の形態における位相比較器２に入力される基準クロック信号ｆｒ及び比較クロック信号ｆｐと、位相比較器２が出力する上述の矩形波信号（ＰＣＯＵＴ）と、ＶＣＯ６の入力信号（ＶＣＯＩＮ）とを示す図である。以下、この図３等を用いて、本実施の形態に係るＰＬＬ回路の動作について説明する。なお、以下の説明では、図３において、基準クロック信号ｆｒが立ち下がる時点を、基準クロック信号の「入力開始時点」と呼ぶ。

まず、基準クロック信号入力端子１からの基準クロック信号ｆｒと、分周器７からの比較クロック信号ｆｐとが、位相比較器２に入力される。位相比較器２では、入力された基準クロック信号ｆｒと比較クロック信号ｆｐとの位相比較を実行し、その位相差に応じた矩形波信号を出力する。本実施の形態では、比較クロック信号ｆｐが基準クロック信号ｆｒよりも進んでいる場合には、その進んだ位相に比例した値だけ高電圧レベルＶ_Hのパルス幅を減らし（低電圧レベルＶ_Lのパルス幅を増やし）、逆に比較クロック信号ｆｐが基準クロック信号ｆｒよりも遅れている場合には、その遅れた位相に比例した値だけ高電圧レベルＶ_Hのパルス幅を増やす（低電圧レベルＶ_Lのパルス幅を減らす）。

ここで、高電圧レベルＶ_Hは基準レベルＶ_nより低い電位であり、低電圧レベルＶ_Lは基準レベルＶ_nより高い電位であるものと仮定する。また、高電圧レベルＶ_H及び低電圧レベルＶ_Lは、各々と基準レベルＶ_nとの差の絶対値が等しく、当該差の符号が異なるものと仮定する。このように位相比較器２の出力を仮定した場合、次式（５）及び（６）が成り立つ。

Ｖ_H−Ｖ_n＝Ｅ・・・（５）
Ｖ_L−Ｖ_n＝−Ｅ・・・（６）
ただし、これらの式においてＥは定数であり、Ｅ＞０である。

平均値計算器３は、位相比較器２から出力される矩形波信号から、基準クロック信号ｆｒの１周期分の間に付加あるいは削減すべき位相量を読み取る。本実施の形態では、平均値計算器３は、基準クロック信号ｆｒの入力開始時点（立ち下がる時点）から次の入力開始時点（立ち下がる時点）までの矩形波信号の電圧を時間平均し、それによって得られる平均値を当該位相量として読み取る。そして、平均値計算器３は、平均値をｍ周期遅延器５に出力する。

ｍ周期遅延器５は、平均値計算器３からの出力（平均値）を、基準クロック信号の１周期分よりも長く遅延させる。本実施の形態では、ｍ周期遅延器５は、図３に示される区間Ｔ₀の矩形波信号の平均値を、それよりも基準クロック信号ｆｒのｍ周期分遅延させた区間Ｔ_mの間において継続して出力し続ける。なお、ｍの値（以下「遅延量」と呼ぶこともある）は、２以上の自然数であり、本実施の形態では、予め定められた一定値であるものとする。同様に、ｍ周期遅延器５は、区間Ｔ₁の矩形波信号の平均値を、それよりも基準クロック信号ｆｒのｍ周期分遅延させた区間Ｔ_m+1の間において継続して出力し続ける。ｍ周期遅延器５は、その後の区間においても同様の動作を行う。

ここで、従来のＰＬＬ回路においては、平均値計算器は、例えば、区間Ｔ₀の矩形波信号の平均値を区間Ｔ₀の開始時点から１周期遅延した時点、つまり、区間Ｔ₁の開始時点において出力しなければならず、高速な演算処理が必要であった。それに対して、本実施の形態に係るＰＬＬ回路では、ｍ周期遅延器５は、平均値計算器３からの出力を、基準クロック信号の１周期分よりも長く遅延させる。つまり、ｍ周期遅延器５は、区間Ｔ１の開始時点よりも後に平均値を出力する。したがって、本実施の形態では、平均値計算器３は、ｍ周期遅延器５が出力するまでに、当該ｍ周期遅延器５に平均値を出力すればよいことから、平均値計算器３が平均値を計算するのにかかる時間を延ばすことができる。

ｍ周期遅延器５からの出力を受けたＶＣＯ６の出力クロック信号は、一方はＰＬＬ回路からの出力としてクロック信号出力端子６から外部に出力され、他方は、分岐して分周器７に入力され、Ｎ分周された比較クロック信号ｆｐとして、再び位相比較器２にフィードバックされる。

本実施の形態に係るＰＬＬ回路においては、位相同期確立後、位相比較器２の出力信号での、高電圧レベルＶ_Hのパルス幅と、低電圧レベルＶ_Lのパルス幅とが一致し、これらのパルス幅同士の差が０となる。したがって、平均値計算器３による基準クロック信号ｆｒ周期分での時間平均は、基準レベルＶ_nとなり、これを受けたｍ周期遅延器は、上述のタイミングで、定常なＶＣＯ６の基準レベルＶ_nを出力する。よって、ＶＣＯ６からの出力周波数、即ち、ＰＬＬ回路の出力周波数の変動が抑制されることが予測できる。

さて、本実施の形態においては、ＰＬＬ回路としての動作を伝達関数で記述するのではなく、基準クロック信号ｆｒの１周期分の位相調整量の数列として扱う。例えば、位相比較器２において、比較クロック信号ｆｐが基準クロック信号ｆｒよりθだけ位相が進んでいることが検出された場合には、検出信号波形は図３の区間Ｔ₀に示されるＰＣＯＵＴの波形となり、比較クロック信号ｆｐが基準クロック信号ｆｒよりθだけ位相が遅れていることが検出された場合には、検出信号波形は図３の区間Ｔ₂に示されるＰＣＯＵＴの波形となる。ここで、Ｖ_nの位置を基準線として、この矩形波信号の高電圧レベルＶ_Hと低電圧レベルＶ_Lとを見たとき、図２に示されるＶＣＯ６の特性から、図４に示されるように、高電圧レベルＶ_Hは位相を進める要素となり、低電圧レベルＶ_Lは位相を遅らせる要素となる。

そして、基準クロック信号ｆｒに対して比較クロック信号ｆｐのθの位相進みを検出した場合、位相比較器２の出力は、図４の区間Ｔ₀に示されるように、基準クロック信号ｆｒの１周期分において位相を遅らせる要素が位相を進める要素より大きい状態になっており、これを平均値計算器３によって、基準クロック信号ｆｒの１周期分で時間平均値に変換する。次いでｍ周期遅延器５によって、この時間平均値を、図４の区間Ｔ_mの間中、ＶＣＯ６への制御電圧入力として保持する。このようにして、基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差θに比例した量だけ比較クロック信号ｆｐの位相を遅らせることができる。

また、基準クロック信号ｆｒに対して比較クロック信号ｆｐのθの位相遅れを検出した場合、位相比較器２の出力は、図４の区間Ｔ₂に示されるように、基準クロック信号ｆｒの１周期分において位相を遅らせる要素が位相を進める要素より小さい状態になっており、これを平均値計算器３によって、基準クロック信号ｆｒの１周期分で時間平均値に変換する。次いでｍ周期遅延器５によって、この時間平均値を、図４の区間Ｔ_m+2の間中、ＶＣＯ６への制御電圧入力として保持する。このようにして、基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差θに比例した量だけ比較クロック信号ｆｐの位相を進ませることができる。

次に、これらの回路動作を定量的に記述する数式モデルについて説明する。時刻ｔ＝０における基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差をθとすると、時刻ｔ＞０における位相差Ψ（ｔ）は、次式（７）で与えられる。

ここで、基準クロック信号ｆｒの周期をＴとする（即ち、基準クロック信号ｆｒの周波数がｆ０であるから、Ｔ＝１／ｆ０）。

ところで、時刻ｔ＝（ｎ−１）Ｔにおける基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差（基準クロック信号ｆｒの位相から比較クロック信号ｆｐの位相を引いたもの）をθ_n-1とし、時刻ｔ＝ｎＴにおける同位相差をθ_nとすると、ｎＴ＜ｔ＜（ｎ＋１）Ｔの間に、ＶＣＯ６に入力される制御電圧、つまり、入力電圧ｖ（ｔ）は、ステップ関数Ｕ（ｔ）

を用いると、比較クロック信号ｆｐが基準クロック信号ｆｒより位相が遅れている（θ_n-1＞０）場合、次式（９）となる。

これは、

と同値である。式（４）に示されるｇ（ｖ）のｖ（ｔ）に式（１０）を代入して、ｇを時間ｔの関数に変換すると、次式（１１）となる。

同様にして、比較クロック信号ｆｐが基準クロック信号ｆｒより位相が進んでいる（θ_n-1＜０）場合について、ｇと時間ｔとの関係を求めると、上式（１１）と全く同じになる。したがって、ｎＴ＜ｔ≦（ｎ＋１）Ｔにおける周波数変化量ｇ（ｔ）は、（θ_n-1＞０）と（θ_n-1＜０）との両方の場合を、上述のステップ関数Ｕ（ｔ）を用いて表現すると、次式（１２）となる。

上式（１２）等から、ｔ＝（ｎ＋１）Ｔのときの位相差θ_n+1は、

となり、この式（１３）から

という漸化式が得られる。これが、遅延時間がｍ×Ｔの場合の周期Ｔ毎の位相差変化を表す数式モデルとなる。また、上式より求まるθ_nを用いて、上記ｇ（ｔ）より、周期Ｔ毎の周波数変化も解る。

ところで、この数列の収束条件が、本実施の形態のＰＰＬ回路のロックアップ条件でもあり、

でなければならない。逆に、上式（１５）の条件を満足すれば、初期（時刻ｔ＝０）の位相差θが如何なる値であろうとも必ずロックアップすることを意味している。つまり、本実施の形態に係る数式モデルを用いれば、本実施の形態に係るＰＬＬ回路のステップ位相入力に対する応答動作が、位相差と周波数の変化を共に把握でき、さらに、ロックアップ時間の設計も可能となる。なお、本実施の形態では、上式（１５）の条件が満たされるように、Ｇ＝Ｋ×Ｅでの電圧対周波数感度Ｋが、電圧対周波数感度調整器４により調整されている。

以上のような本実施の形態に係るＰＬＬ回路によれば、ｍ周波数遅延器５が、平均値計算器３からの出力を、基準クロック信号の１周期分よりも長く遅延させる。したがって、平均値計算器３が平均値を計算するのにかかる時間を長くすることができることから、平均値計算器３に、演算能力が比較的低い計算器、つまり、低廉な計算器を用いることができる。よって、平均値計算器３のコストを低減することができる結果、ＰＬＬ回路全体での設計・製造のコストを低減することができる。さらに、平均値計算器３の演算動作によって発生するノイズも、平均値計算器３の演算速度低下に伴い低減することから、ノイズ対策にかかる設計・製造コストも低減することができる。

また、ｍ周期遅延器５の遅延量（ｍの値）と、ＶＣＯ６の電圧対周波数感度Ｋとが、数式モデルから得られる上式（１５）の収束条件を満たしている。したがって、初期位相差が如何なる値であろうともロックアップすることができ、また、ＰＬＬ回路のステップ位相入力に対する応答動作が、位相差及び周波数の変化について共に把握することができる。

また、電圧対周波数感度調整器４は、上式（１５）の収束条件が満たされるようにＶＣＯ６の電圧対周波数感度Ｋ（つまり上式（１５）のＧ）を調整する。したがって、ＶＣＯ６固有の電圧対周波数感度がどのような値であっても当該収束条件を満たすようにすることができる。つまり、適用可能なＶＣＯ６の種類を増やすことができることから、低廉なＶＣＯ６を適用することにより、ＰＬＬ回路全体でのコストを低減することが期待できる。なお、予め設定された遅延量（ｍの値）に対して、ＶＣＯ６固有の電圧対周波数感度が上式（１５）の収束条件を満たす場合には、電圧対周波数感度調整器４を省略することも可能である。

＜実施の形態２＞
以下、本発明の実施の形態２に係るＰＬＬ回路において、実施の形態１に係るＰＬＬ回路と同様の構成要素については同じ符号を付すものとし、実施の形態１に係るＰＬＬ回路と異なる部分を中心に説明する。

位相比較器２は、定常状態に達した場合、その出力の基準クロック１周期の時間積分が基準レベルＶ_nとなる特性を持ったものであれば、実施の形態１の位相比較器２に限ったものではない。例えば、一般に「位相周波数比較器」と呼ばれる機器を位相比較器２として使用してもよい。以下、この場合について説明する。

図５は、本実施の形態における位相比較器２に入力される基準クロック信号ｆｒ及び比較クロック信号ｆｐと、位相比較器２の出力信号（ＰＣＯＵＴ）と、ＶＣＯ６の入力信号（ＶＣＯＩＮ）とを示す図である。

この図に示されるように、本実施の形態においても、位相比較器２は、基準クロック信号ｆｒと比較クロック信号ｆｐとの位相比較を基準クロック信号ｆｒの周期毎に実行する。そして、位相比較器２は、高電圧レベルの第１パルス及び低電圧レベルの第２パルスを含む信号を、第１パルス及び第２パルスの当該周期単位でのパルス幅の差が当該位相比較での位相差に対応するように生成する。ただし、本実施の形態では、位相比較器２は、高電圧レベルＶ_H、基準レベルＶ_n、及び、低電圧レベルＶ_Lの３値からなる信号を生成する。より具体的には、位相比較器２は、位相比較において位相差がない場合には基準レベルＶ_nを生成し、当該位相差がある場合には、高電圧レベルＶ_H、または、低電圧レベルＶ_Lを生成する。そして、位相比較器２は、基準クロック信号ｆｒの周期単位における、高電圧レベルＶ_Hのパルス幅と低電圧レベルＶ_Lのパルス幅との差が、基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差に比例するように、当該信号を生成する。

このように構成された位相比較器２は、位相同期確立後、基準レベルＶ_nを定常的に示す信号を出力する。また、位相比較器２は、比較クロック信号ｆｐが基準クロック信号ｆｒよりθだけ位相が進んでいることを検出した場合には、検出信号波形は図３の区間Ｔ₀に示されるＰＣＯＵＴの波形の信号を出力し、比較クロック信号ｆｐが基準クロック信号ｆｒよりθだけ位相が遅れていることを検出した場合には、検出信号波形は図３の区間Ｔ₂に示されるＰＣＯＵＴの波形の信号を出力する。ここで、Ｖ_nの位置を基準線として、この出力信号の高電圧レベルＶ_Hと低電圧レベルＶ_Lとを見たとき、図２に示されるＶＣＯ６の特性から、図６に示されるように、高電圧レベルＶ_Hは位相を進める要素となり、低電圧レベルＶ_Lは位相を遅らせる要素となる。

そして、基準クロック信号ｆｒに対して比較クロック信号ｆｐのθの位相進みを検出した場合、位相比較器２の出力は、図６の区間Ｔ₀に示されるように、基準クロック信号ｆｒの１周期分において位相を遅らせる要素を持つ状態になっており、これを平均値計算器３によって、基準クロック信号ｆｒの１周期分で時間平均値に変換する。次いでｍ周期遅延器５によって、この時間平均値を、図４の区間Ｔ_mの間中、ＶＣＯ６への制御電圧入力として保持する。このようにして、基準クロック信号ｆｒと比較クロック信号ｆｐの位相差θに比例した量だけ比較クロック信号ｆｐの位相を遅らせることができる。

また、基準クロック信号ｆｒに対して比較クロック信号ｆｐのθの位相遅れを検出した場合、位相比較器２の出力は、図６の区間Ｔ₂に示されるように、基準クロック信号ｆｒの１周期分において位相を進める要素を持つ状態になっており、これを平均値計算器３によって、基準クロック信号ｆｒの１周期分で時間平均値に変換する。次いでｍ周期遅延器５によって、この時間平均値を、図４の区間Ｔ_m+2の間中、ＶＣＯ６への制御電圧入力として保持する。このようにして、基準クロック信号ｆｒと比較クロック信号ｆｐの位相差θに比例した量だけ比較クロック信号ｆｐの位相を進めることができる。

ここで、実施の形態１と同様にして、本実施の形態に係る数式モデルを求めると、

ところで、この数列の収束条件が、本実施の形態のＰＬＬ回路のロックアップ条件でもあり、

でなければならない。逆に、上式（１７）の条件を満足すれば、初期（時刻ｔ＝０）の位相差θが如何なる値であろうとも必ずロックアップすることを意味している。つまり、本実施の形態に係る数式モデルを用いれば、本実施の形態に係るＰＬＬ回路のステップ位相入力に対する応答動作が、位相差と周波数の変化を共に把握でき、さらに、ロックアップ時間の設計も可能となる。なお、本実施の形態では、上式（１７）の条件が満たされるように、Ｇ＝Ｋ×Ｅでの電圧対周波数感度Ｋが、電圧対周波数感度調整器４により調整されている。

本実施の形態の拡張として、位相比較器２が、「位相周波数比較器」でなくても、定常状態に達した場合に、その出力の基準クロック１周期の時間積分が基準レベルＶ_nとなる特性を持ったものであれば、そのときの数式モデルは、上式（１５）と上式（１７）との結果から予期されるように、

という漸化式が得られる。ここで、αは、位相比較器２の動作に対応する調整係数である。この数列の収束条件が、このＰＬＬ回路のロックアップ条件でもあり、

でなければならない。逆に、上式（１９）の条件を満足すれば、初期（時刻ｔ＝０）の位相差θが如何なる値であろうとも必ずロックアップすることを意味している。つまり、上述の数式モデルを用いれば、上述のＰＬＬ回路のステップ位相入力に対する応答動作が、位相差と周波数の変化を共に把握でき、さらに、ロックアップ時間の設計も可能となる。なお、ここでも、上式（１９）の条件が満たされるように、Ｇ＝Ｋ×Ｅでの電圧対周波数感度Ｋが、電圧対周波数感度調整器４により調整すればよい。

以上のような本実施の形態に係るＰＬＬ回路によれば、実施の形態１と同様の効果を有するとともに、適用可能な位相比較器２の種類を増やすことができる。よって、低廉な位相比較器２を適用することにより、ＰＬＬ回路全体でのコストを低減することが期待できる。

＜実施の形態３＞
図７は本発明の実施の形態３に係るＰＬＬ回路の構成を示すブロック図である。以下、本実施の形態に係るＰＬＬ回路において、実施の形態１に係るＰＬＬ回路と同様の構成要素については同じ符号を付すものとし、実施の形態１に係るＰＬＬ回路と異なる部分を中心に説明する。

図７に示されるように、本実施の形態に係るＰＬＬ回路は、実施の形態１に係るＰＬＬ回路に、遅延時間切替器９を加えたものとなっている。この遅延時間切替器９は、位相比較器２の出力信号が示す位相差に基づいて、ｍ周期遅延器５の遅延量（ｍの値）を変更し、変更した遅延量を、電圧対周波数感度調整器４及びｍ周期遅延器５に入力する。電圧対周波数感度調整器４は、遅延時間切替器９から遅延量を受け取ると、当該遅延量に対し、上式（１５），（１７），（１９）が満たされるように、電圧対周波数感度Ｋ（つまりＧ）を変更する。ｍ周期遅延器５は、遅延時間切替器９からの遅延量に基づいて、平均値をＶＣＯ６に出力するタイミングを変更する。

以上のような本実施の形態に係るＰＬＬ回路によれば、位相比較器２が検出した位相差が小さい場合には遅延時間を小さく、逆に位相差が大きい場合には遅延時間を大きくすることができる。したがって、遅延時間を短縮する可能性を高めることができることから、システムの高速化が期待できる。また、平均値計算器３の演算速度に合わせて遅延時間を変更することも可能となる。

２位相比較器、３平均値計算器、４電圧対周波数感度調整器、５ｍ周期遅延器、６ＶＣＯ。

Claims

基準クロック信号と比較クロック信号との位相比較を前記基準クロック信号の周期毎に実行し、高電圧レベルの第１パルス及び低電圧レベルの第２パルスを含む信号を、前記第１及び第２パルスの当該周期単位でのパルス幅の差が当該位相比較での位相差に対応するように生成する位相比較器と、
前記位相比較器が生成した信号の電圧を前記基準クロック信号の周期毎に平均化する平均値計算器と、
前記平均値計算器からの出力を前記基準クロック信号の１周期分よりも長く遅延させる周期遅延器と、
前記周期遅延器の出力に応じた周波数の出力クロック信号を生成する電圧制御発振器と、
前記電圧制御発振器により生成された前記出力クロック信号をＮ分周（Ｎは自然数を含む正の仮分数）し、前記比較クロック信号として前記位相比較器に帰還する分周器と
を備えるＰＬＬ回路。
請求項１に記載のＰＬＬ回路であって、
前記周期遅延器の遅延量と、前記電圧制御発振器の電圧対周波数感度とが、前記周期遅延器での前記遅延の時間が前記遅延量と前記周期との積で表される場合の前記周期毎の位相差変化を表す数式モデルから得られる収束条件を満たす、ＰＬＬ回路。
請求項２に記載のＰＬＬ回路であって、
前記収束条件が満たされるように、前記電圧対周波数感度を調整する電圧対周波数感度調整器をさらに備える、ＰＬＬ回路。
請求項２または請求項３に記載のＰＬＬ回路であって、
前記位相比較器が生成した信号が示す前記位相差に基づいて、前記周期遅延器の遅延量を変更する、ＰＬＬ回路。