KR20140082356A - 지연 고정 루프 및 반도체 장치 - Google Patents

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Abstract

지연 고정 루프는 가변 지연부, 지연 모델부, 연산 코드 생성부 및 지연 코드 생성부를 포함한다. 가변 지연부는 지연 코드에 응답하여 기준 클럭을 지연시켜 디엘엘 클럭을 생성한다. 지연 모델부는 상기 디엘엘 클럭을 모델 지연 값만큼 지연시켜 피드백 클럭으로 출력한다. 연산 코드 생성부는 상기 기준 클럭의 위상과 상기 피드백 클럭의 위상을 각각 제 1 코드 및 제 2 코드로 변환하고, 상기 제 1 코드 및 제 2 코드를 연산하여 연산 코드를 생성한다. 지연 코드 생성부는 상기 연산 코드에 응답하여 상기 지연 코드를 조절한다.

Description

지연 고정 루프 및 반도체 장치{DELAY LOCKED LOOP AND SEMICONDUCTOR APPARATUS}
본 발명은 반도체 집적 회로에 관한 것으로, 더 상세하게는 지연 고정 루프에 관한 것이다.
반도체 장치는 에러(error)없는 고속 동작을 보장하기 위해 클럭 동기 시스템에 의하여 작동한다. 이때 외부 클럭을 반도체 장치 내부에서 사용하면 출력되는 데이터에 내부 회로에 의한 시간 지연(clock skew)이 발생한다. 따라서 지연 고정 루프(Delay Locked Loop)를 두어 반도체 장치의 내부 회로, 즉 데이터가 출력되는 경로의 지연량을 모델링한 모델 지연 값(tREP)을 보상시킨 디엘엘(DLL) 클럭을 생성한다. 반도체 장치 내부에서는 상기 디엘엘 클럭을 사용함으로써, 데이터를 외부 클럭에 동기하여 외부로 출력할 수 있다.
도 1은 일반적인 지연 고정 루프의 블록도이다.
도 1의 지연 고정 루프는 가변 지연부(1), 지연 모델부(2), 위상 비교부(3) 및 지연 코드 생성부(4)를 포함한다.
상기 가변 지연부(1)는 지연 코드(D_CODE)에 응답하여 기준 클럭(REFCLK)의 지연량을 조절하여 디엘엘 클럭(DLLCLK)을 생성한다.
상기 지연 모델부(2)는 디엘엘 클럭(DLLCLK)을 모델 지연 값(tREP)만큼 지연시켜 피드백 클럭(FBCLK)을 생성한다.
상기 위상 비교부(3)는 피드백 클럭(FBCLK)과 기준 클럭(REFCLK)의 위상을 비교하여 그 비교 결과에 따라 위상 검출 신호(UP_DN)를 생성한다. 위상 검출 신호(UP_DN)는 피드백 클럭(FBCLK)과 기준 클럭(REFCLK)의 위상이 동일해 질 때까지 소정 주기로 업데이트된다. 피드백 클럭(FBCLK)과 기준 클럭(REFCLK)이 실질적으로 동일할 때 지연 고정 루프가 락킹(locking)된다.
상기 지연 코드 생성부(4)는 위상 검출 신호(UP_DN)에 응답하여 지연 코드(D_CODE)를 생성한다.
고속으로 동작하고, 파워 절감을 위해 파워 다운 모드가 빈번하게 실행되는 시스템에서, 반도체 장치의 정상 동작을 위해 지연 고정 루프가 빠른 시간 내에 락킹되는 것은 매우 중요한 이슈이다.
본 발명은 고속 동작하는 지연 고정 루프를 제공한다.
본 발명의 실시예에 따른 지연 고정 루프는 지연 코드에 응답하여 기준 클럭을 지연시켜 디엘엘 클럭을 생성하는 가변 지연부; 상기 디엘엘 클럭을 모델 지연 값만큼 지연시켜 피드백 클럭으로 출력하는 지연 모델부; 상기 기준 클럭의 위상을 제 1 코드로 생성하는 제 1 컨버터; 상기 피드백 클럭의 위상을 제 2 코드로 생성하는 제 2 컨버터; 상기 제 1 코드 및 제 2 코드의 차이를 연산하여 연산 코드를 생성하는 연산부; 및 상기 연산 코드에 응답하여 상기 지연 코드를 조절하는 지연 코드 생성부를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 지연 코드에 응답하여 기준 클럭을 지연시켜 디엘엘 클럭을 생성하는 가변 지연부; 상기 디엘엘 클럭을 모델 지연 값만큼 지연시켜 피드백 클럭으로 출력하는 지연 모델부; 상기 기준 클럭의 위상을 제 1 코드로 생성하는 제 1 컨버터; 상기 피드백 클럭의 위상을 제 2 코드로 생성하는 제 2 컨버터; 상기 제 1 코드 및 제 2 코드의 차이를 연산하여 연산 코드를 생성하는 연산부; 및 상기 연산 코드에 응답하여 상기 지연 코드를 조절하는 지연 코드 생성부를 포함한다.
본 기술에 의하면 반도체 장치의 에러 없는 고속 동작을 보장할 수 있다.
도 1은 일반적인 지연 고정 루프의 블록도,
도 2는 지연 고정 루프가 락킹된 경우의 파형도,
도 3은 본 발명의 실시예에 따른 지연 고정 루프의 블록도,
도 4는 도 3의 제 1 컨버터의 구체적인 실시예를 나타내는 회로도,
도 5는 도 3의 제 2 컨버터의 구체적인 실시예를 나타내는 회로도,
도 6은 도 3의 연산부의 구체적인 실시예를 나타내는 블록도,
도 7은 분주부를 더 포함하는 지연 고정 루프의 실시예를 나타내는 회로도,
도 8은 도 3의 지연 고정 루프에 따른 동작을 나타내는 파형도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2는 지연 고정 루프가 락킹된 경우의 파형도이다.
일반적으로, 지연 고정 루프는 기준 클럭(REFCLK)을 수신하여, 이를 지연시켜 디엘엘 클럭을 생성한다. 디엘엘 클럭을 모델 지연 값(tREP)만큼 더 지연시켜 피드백 클럭(FBCLK)을 생성하고, 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상이 실질적으로 동일해 질 때 지연 고정 루프는 락킹(locking)된다. 따라서, 지연 고정 루프의 락킹 시, 기준 클럭(REFCLK)과 반전 피드백 클럭(FBCLKB)의 위상은 반주기, 즉, 180도 차이가 나게 된다.
도 3은 본 발명의 실시예에 따른 지연 고정 루프의 블록도이다.
도 3의 지연 고정 루프는 가변 지연부(10), 지연 모델부(20), 연산 코드 생성부(30) 및 지연 코드 생성부(40)를 포함한다.
상기 가변 지연부(10)는 지연 코드(D_CODE)에 응답하여 기준 클럭(REFCLK)의 지연량을 조절하여 디엘엘 클럭(DLLCLK)을 생성한다.
상기 지연 모델부(20)는 디엘엘 클럭(DLLCLK)을 모델 지연 값(tREP)만큼 지연시켜 피드백 클럭(FBCLK)을 생성한다.
상기 연산 코드 생성부(30)는, 상기 기준 클럭(REFCLK)의 위상과 상기 피드백 클럭(FBCLK)의 위상을 코드로 변환하고, 그 코드들을 디지털 방식으로 연산함으로써 연산 코드(C_CODE)로 생성한다. 즉, 일반적인 지연 고정 루프에서의 기준 클럭과 피드백 클럭의 위상 차이를 아날로그 적으로 판별하는 구성과는 달리, 본 실시예의 지연 고정 루프는 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상을 디지털 코드로 변환하고, 상기 디지털 코드끼리 연산을 통해 연산 코드(C_CODE)를 생성한다. 이러한 디지털 동작으로 인해 본 실시예에 따른 지연 고정 루프는 일반적인 지연 고정 루프보다 동작이 빨라진다.
구체적인 실시예로써, 상기 연산 코드 생성부(30)는 제 1 컨버터(31), 제 2 컨버터(32) 및 연산부(33)를 포함한다.
제 1 컨버터(31)는 기준 클럭(REFCLK)의 위상을 제 1 코드(CODE1)로 생성한다. 제 2 컨버터(32)는 피드백 클럭(FBCLK)의 위상을 제 2 코드(CODE2)로 생성한다. 따라서, 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상 차이가 클수록 제 1 코드(CODE1) 및 제 2 코드(CODE2)의 값이 차이가 크게 난다.
연산부(33)는 제 1 코드(CODE1) 및 제 2 코드(CODE2)의 차이를 계산하여 연산 코드(C_CODE)를 생성한다. 예컨대, 180도를 기준으로, 기준 클럭(REFCLK)의 위상이 피드백 클럭(FBCLK)보다 빠르면 음(-)의 연산 코드(C_CODE)를 생성한다. 반면, 기준 클럭(REFCLK)의 위상이 피드백 클럭(FBCLK)보다 느리면 양(+)의 연산 코드(C_CODE)를 생성한다. 연산 코드(C_CODE)의 부호는, 이하에서 검토하겠지만 결국 가변 지연부(10) 지연량의 증가 또는 감소를 결정하게 된다.
지연 코드 생성부(40)는 연산 코드(C_CODE)에 응답하여 지연 코드(D_CODE)를 생성한다. 지연 코드 생성부(40)는, 예컨대 피드백 루프의 구조를 가질 수 있다. 즉, 종전의 지연 코드(D_CODE) 값을 저장하고 있고, 저장된 지연 코드(D_CODE)에 연산 코드(C_CODE) 값을 더하여 새로운 지연 코드(D_CODE) 값을 생성하는 방식이다. 새로운 지연 코드(D_CODE)가 지연 코드 생성부(40)에 저장된다. 이러한 과정이 지연 고정 루프가 락킹될 때까지 수행된다.
구체적으로, 양의 값을 갖는 연산 코드(C_CODE)가 인가되면, 지연 코드(D_CODE)는 증가된다. 연산 코드(C_CODE)의 크기에 따라서 지연 코드(D_CODE)의 증가량이 결정된다.
반면, 음의 값을 갖는 연산 코드(C_CODE)가 인가되면, 지연 코드(D_CODE)는 감소된다. 연산 코드(C_CODE)의 크기에 따라서 지연 코드(D_CODE)의 감소량이 결정된다.
지연 코드(D_CODE)에 응답하여 가변 지연부(10)는 기준 클럭(REFCLK)의 지연량을 조절한다. 예컨대, 지연 코드(D_CODE)가 증가되면 지연량을 증가시키고, 지연 코드(D_CODE)가 감소되면 지연량을 감소시킨다.
도 4는 상기 제 1 컨버터(31)의 구체적인 실시예를 나타내는 회로도이다.
상기 제 1 컨버터(31)는 기준 클럭(REFCLK)의 위상을 제 1 코드(CODE1)로 변환하기 위하여, 반전 피드백 클럭(FBCLKB)을 이용한다. 반전 피드백 클럭(FBCLKB)을 이용하여 기준 클럭(REFCLK)을 래치함으로써 기준 클럭(REFCLK)의 위상을 제 1 래치 코드(Q1[0]~Q1[2])로 변환한다.
구체적으로, 제 1 컨버터(31)는 버퍼(31_11), 인버터(IV1, 31_12), 복수의 제 1 지연기(31_21, 31_22), 복수의 제 2 지연기(31_31, 31_32) 및 복수의 제 1 플립플롭(31_41~31_43)을 포함한다.
인버터(IV1, 31_12)는 피드백 클럭(FBCLK)을 수신하여 반전 피드백 클럭(FBCLK)을 생성한다.
버퍼(31_11)는 기준 클럭(REFCLK)을 수신하여 상기 인버터(IV1, 31_12)가 갖는 지연량과 동일하게 기준 클럭(REFCLK)을 지연시킨다. 인버터(IV1, 31_12)에 의한 지연량을 보상하는 역할을 한다.
복수의 제 1 지연기(31_21, 31_22)는 각각 기준 클럭(REFCLK)을 순차적으로 제 1 지연량만큼 지연시킨다.
복수의 제 2 지연기(31_31, 31_32)는 각각 반전 피드백 클럭(FBCLK)을 순차적으로 제 2 지연량만큼 지연시킨다.
이때, 제 1 지연량은 제 2 지연량 보다 크게 설정될 수 있다.
복수의 제 1 플립플롭(31_41~31_43)은 기준 클럭(REFCLK) 및 복수의 제 1 지연기(31_21, 31_22)의 출력을, 반전 피드백 클럭(FBCLK) 및 복수의 제 2 지연기(31_31, 31_32)의 출력에 응답하여 각각 래치하고, 래치 결과를 제 1 래치 코드(Q1[0]~Q1[2])로 출력한다. 즉, 복수의 제 1 플립플롭(31_41~31_43)은, 반전 피드백 클럭(FBCLK)을 기준으로 기준 클럭(REFCLK)을 소정 위상 지연시키면서 그 때의 기준 클럭(REFCLK)의 레벨을 제 1 래치 코드(Q1[0]~Q1[2])로 출력한다. 따라서, 제 1 래치 코드(Q1[0]~Q1[2])에 기준 클럭(REFCLK)의 위상 정보가 나타나게 된다.
지연 고정 루프는 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상이 실질적으로 동일한 경우 락킹되고, 따라서 락킹 시 기준 클럭(REFCLK)과 반전 피드백 클럭(FBCLKB)의 위상 차이는 180도가 된다. 초기 피드백 클럭(FBCLK)의 위상이 기준 클럭(REFCLK)의 위상보다 늦는 경우, 즉, 반전 피드백 클럭(FBCLKB)의 위상 차이가 180도 보다 크고 360도 보다 작은 경우 제 1 래치 코드(Q1[0]~Q1[2])가 예컨대 8비트이면(기준 클럭(REFCLK)의 한 주기를 1/8로 나누어 래치한다고 보자) 상위 비트부터 00111100으로 생성될 수 있다. 이때, 0에서 1로 천이하였다가 다시 0의 값으로 변환되는 시점이, 반전 피드백 클럭(FBCLKB)의 라이징 시점 바로 이전의 기준 클럭(REFCLK)의 라이징 시점이 된다. 즉, 기준 클럭(REFCLK)이 라이징한 뒤 반전 피드백 클럭(FBCLKB)이 라이징할 때까지의 위상 정보가 나타난다. 제 1 컨버터(31)는 제 1 래치 코드(Q1[0]~Q1[2])가 1에서 0으로 레벨이 천이하는 시점을 기준으로 제 1 코드(CODE1)의 크기를 결정한다. 예컨대, 본 실시예에서 제 1 코드(CODE1)는 6의 크기를 가질 수 있다.
반면, 피드백 클럭(FBCLK)의 위상이 기준 클럭(REFCLK)의 위상보다 빠른 경우, 즉, 반전 피드백 클럭(FBCLKB)의 위상 차이가 0도 보다 크고 180도 보다 작은 경우 제 1 래치 코드(Q1[0]~Q1[2])가 예컨대 8비트이면 상위 비트부터 11000011으로 생성될 수 있다 이때, 1에서 0의 값으로 변환되는 시점이, 반전 피드백 클럭(FBCLKB)의 라이징 시점 바로 이전의 기준 클럭(REFCLK)의 라이징 시점이 된다. 즉, 기준 클럭(REFCLK)이 라이징한 뒤 반전 피드백 클럭(FBCLKB)이 라이징할 때까지의 위상 정보가 나타난다. 제 1 컨버터(31)는 제 1 래치 코드(Q1[0]~Q1[2])가 1에서 0으로 레벨이 천이하는 시점을 기준으로 제 1 코드(CODE1)의 크기를 결정한다. 예컨대, 본 실시예에서 제 1 코드(CODE1)는 2의 크기를 가질 수 있다.
도 5는 상기 제 2 컨버터(32)의 구체적인 실시예를 나타내는 회로도이다.
상기 제 2 컨버터(32)는 피드백 클럭(FBCLK)의 위상을 제 2 코드(CODE2)로 변환하기 위하여, 기준 클럭(REFCLK)을 이용한다. 기준 클럭(REFCLK)을 이용하여 피드백 클럭(FBCLK)을 래치함으로써 피드백 클럭(FBCLK)의 위상을 제 2 래치 코드(Q2[0]~Q2[2])로 변환한다.
구체적인 실시예로써, 제 2 컨버터(32)는 인버터(IV2, 32_11), 버퍼(32_12), 복수의 제 3 지연기(32_21, 32_22), 복수의 제 4 지연기(32_31, 32_32) 및 복수의 제 2 플립플롭(32_41~32_43)을 포함한다.
인버터(IV2, 32_11)는 피드백 클럭(FBCLK)을 수신하여 반전 피드백 클럭(FBCLKB)을 생성한다.
버퍼(32_12)는 기준 클럭(REFCLK)을 수신하여 상기 인버터(IV2, 32_12)가 갖는 지연량과 동일하게 기준 클럭(REFCLK)을 지연시킨다. 인버터(IV2, 32_12)에 의한 지연량을 보상하는 역할을 한다.
복수의 제 3 지연기(32_21, 32_22)는 각각 반전 피드백 클럭(FBCLKB)을 순차적으로 제 3 지연량 지연시킨다.
복수의 제 4 지연기(32_31, 32_32)는 각각 기준 클럭(REFCLK)을 순차적으로 제 4 지연량 지연시킨다.
이때, 제 3 지연량은 제 4 지연량 보다 크게 설정될 수 있고, 제 3 지연량은 제 1 지연량과 동일하며 제 4 지연량은 제 2 지연량과 동일하게 설정될 수 있다.
복수의 제 2 플립플롭(32_41~32_43)은 기준 클럭(REFCLK) 및 복수의 제 3 지연기(32_21, 32_22)의 출력을, 기준 클럭(REFCLK) 및 복수의 제 4 지연기(32_31, 32_32)의 출력에 응답하여 각각 래치하고, 래치 결과를 제 2 래치 코드(Q2[0]~Q2[2])로 출력한다. 즉, 복수의 제 2 플립플롭(32_41~32_43)은, 기준 클럭(REFCLK)을 기준으로 반전 피드백 클럭(FBCLKB)을 소정 위상 지연시키면서 그 때의 반전 피드백 클럭(FBCLKB)의 레벨을 제 2 래치 코드(Q2[0]~Q2[2])로 출력한다. 따라서, 제 2 래치 코드(Q2[0]~Q2[2])에 피드백 클럭(FBCLKB)의 위상 정보가 나타나게 된다.
지연 고정 루프는 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상이 실질적으로 동일한 경우 락킹되고, 따라서 락킹 시 기준 클럭(REFCLK)과 반전 피드백 클럭(FBCLKB)의 위상 차이는 180도가 된다. 피드백 클럭(FBCLK)의 위상이 기준 클럭(REFCLK)의 위상보다 늦는 경우, 즉, 반전 피드백 클럭(FBCLKB)의 위상 차이가 180도 보다 크고 360도 보다 작은 경우 제 2 래치 코드(Q2[0]~Q2[2])가 예컨대 8비트이면(기준 클럭(REFCLK)의 한 주기를 1/8로 나누어 래치한다고 보자) 상위 비트부터 11000011으로 생성될 수 있다. 이때, 1에서 0으로 천이되는 시점이, 반전 기준 클럭(REFCLK)의 라이징 시점 바로 이전의 반전 피드백 클럭(FBCLKB)의 라이징 시점이 된다. 즉, 반전 피드백 클럭(FBCLKB)이 라이징한 뒤 기준 클럭(REFCLK)이 라이징할 때까지의 위상 정보가 나타난다. 제 2 컨버터(32)는 제 2 래치 코드(Q2[0]~Q2[2])가 1에서 0으로 레벨이 천이하는 시점을 기준으로 제 2 코드(CODE2)의 크기를 결정한다. 예컨대, 본 실시예에서 제 2 코드(CODE2)는 2의 크기를 가질 수 있다.
반면, 피드백 클럭(FBCLK)의 위상이 기준 클럭(REFCLK)의 위상보다 빠른 경우, 즉, 반전 피드백 클럭(FBCLKB)의 위상 차이가 0도 보다 크고 180도 보다 작은 경우 제 2 래치 코드(Q2[0]~Q2[2])가 예컨대 8비트이면 상위 비트부터 00111100으로 생성될 수 있다. 마찬가지로, 초기에 0에서 1로 천이하고 이후 다시 1의 값으로 변화되는 시점이, 반전 기준 클럭(REFCLK)의 라이징 시점 바로 이전의 반전 피드백 클럭(FBCLKB)의 라이징 시점이 된다. 즉, 반전 피드백 클럭(FBCLKB)이 라이징한 뒤 기준 클럭(REFCLK)이 라이징할 때까지의 위상 정보가 나타난다. 제 2 컨버터(32)는 제 2 래치 코드(Q2[0]~Q2[2])가 1에서 0으로 레벨이 천이하는 시점을 기준으로 제 2 코드(CODE2)의 크기를 결정한다. 예컨대, 본 실시예에서 제 2 코드(CODE2)는 6의 크기를 가질 수 있다.
한편, 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상이 동일해지는 경우, 다시 말해 기준 클럭(REFCLK)과 반전 피드백 클럭(FBCLKB)의 위상이 180도 차이가 나는 경우는 제 1 코드(CODE1) 및 제 2 코드(CODE2)가 동일하게 된다.
도 6은 상기 연산부(33)의 구체적인 실시예를 나타내는 블록도이다.
상기 연산부(33)는 감산부(33_1) 및 이득 조절부(33_3)를 포함한다.
감산부(33_1)는 제 1 코드(CODE1) 및 제 2 코드(CODE2)를 감산하여 감산 결과 코드(R_CODE)를 생성한다. 예컨대, 제 2 코드(CODE2)에서 제 1 코드(CODE1)를 감산하여 감산 결과 코드(R_CODE)를 생성할 수 있다.
예컨대, 피드백 클럭(FBCLK)의 위상이 기준 클럭(REFCLK)의 위상보다 늦는 경우 음(-)의 감산 결과 코드(R_CODE)를 생성한다. 반면, 피드백 클럭(FBCLK)의 위상이 기준 클럭(REFCLK)의 위상보다 늦는 경우 양(+)의 감산 결과 코드(R_CODE)를 생성한다. 피드백 클럭(FBCLK)과 기준 클럭(REFCLK)의 위상 차이는 감산 결과 코드(R_CODE)의 크기에 반영된다.
이득 조절부(33_3)는 감산 결과 코드(R_CODE)에 이득 값(GAIN)을 곱하여 연산 코드(C_CODE)로 출력한다. 이득 값(GAIN)은 가변 지연부(10)의 지연량을 비교적 큰 단위로 조절할 것인지, 비교적 작은 단위로 세밀하게 조절할 것인지를 선택하는 변수이다. 이득 조절부(33_3)는 상기 감산 결과 코드(R_CODE)에 설정된 이득 값(GAIN)을 곱하여 연산 코드(C_CODE)의 크기를 조절한다.
연산부(33)는 상기 이득 값(GAIN)을 선택하는 이득 선택부(33_2)를 더 포함할 수 있다.
이득 선택부(33_2)는 감산 결과 코드(R_CODE)를 수신하여, 감산 결과 코드(R_CODE)의 크기에 따라 이득 값(GAIN)을 선택한다. 즉, 감산 결과 코드(R_CODE)의 크기가 크다는 것은 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상 차이가 크다는 것을 의미하기 때문에 보다 큰 이득 값(GAIN)을 선택하여 출력한다. 감산 결과 코드(R_CODE)의 크기가 작다는 것은 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상 차이가 작다는 것을 의미하기 때문에, 세밀한 지연량 조절을 위해 보다 작은 이득 값(GAIN)을 선택하여 출력한다.
도 7은 분주부(50)를 더 포함하는 지연 고정 루프의 실시예를 나타내는 회로도이다.
도 7의 지연 고정 루프는 가변 지연부(10), 지연 모델부(20), 연산 코드 생성부(30), 지연 코드 생성부(40) 및 분주부(50)를 포함한다.
가변 지연부(10), 지연 모델부(20) 및 연산 코드 생성부(30)는 도 3에 도시된 구성과 동일하게 실시될 수 있다.
한편, 지연 코드 생성부(40)는 저장되어 있던 지연 코드(D_CODE)에 인가되는 연산 코드(C_CODE)를 더하여 새로운 지연 코드(D_CODE)를 업데이트한다. 새롭게 생성된 지연 코드(D_CODE)에 응답하여 가변 지연부(10)는 지연량을 조절한다.
이때, 지연 코드 생성부(40)가 업데이트 주기를 빠르게 가져가게 되면, 인가되는 연산 코드(C_CODE)의 변화에 따라 지연 코드(D_CODE)의 크기도 순간적으로 변화하게 되고, 이는 결국, 가변 지연부(10)에서의 지터(jitter)를 유발하게 된다. 따라서, 지연 코드(D_CODE)의 업데이트 주기를 소정 시간을 두고 가져가는 것이 좋다. 분주부(50)는 기준 클럭(REFCLK)을 소정 배수 분주하여 분주 클럭(REFCLK_DVD)으로 출력하고, 지연 코드 생성부(40)는 분주 클럭(REFCLK_DVD)에 동기하여 지연 코드(D_CODE)를 업데이트 한다.
도 8은 본 실시예에 따른 지연 고정 루프에 따른 동작을 나타내는 파형도이다.
첫 번째 경우는, 피드백 클럭(FBCLK)의 위상이 기준 클럭(REFCLK)의 위상보다 늦는 경우, 즉, 반전 피드백 클럭(FBCLKB)의 위상 차이가 180도 보다 크고 360도 보다 작은 경우를 나타낸다. a구간에 상응하는 제 1 코드(CODE1)가 생성되고, b구간에 상응하는 제 2 코드(CODE2)가 생성된다. 본 실시예에서는 음의 연산 코드(C_CODE)가 생성되기 때문에, 가변 지연부(10)에서 기준 클럭(REFCLK)의 지연량을 감소시키고, 따라서 피드백 클럭(FBCLK)의 위상이 앞으로 이동하게 된다.
두 번째 경우는, 피드백 클럭(FBCLK)의 위상이 기준 클럭(REFCLK)의 위상보다 빠른 경우, 즉, 반전 피드백 클럭(FBCLKB)의 위상 차이가 0도 보다 크고 180도 보다 작은 경우를 나타낸다. c구간에 상응하는 제 1 코드(CODE1)가 생성되고, d구간에 상응하는 제 2 코드(CODE2)가 생성된다. 본 실시예에서는 양의 연산 코드(C_CODE)가 생성되기 때문에, 가변 지연부(10)에서 기준 클럭(REFCLK)의 지연량을 증가시키고, 따라서 피드백 클럭(FBCLK)의 위상이 뒤로 이동하게 된다.
기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상이 동일해지는 경우, 다시 말해 기준 클럭(REFCLK)과 반전 피드백 클럭(FBCLKB)의 위상이 180도 차이가 나는 경우는 제 1 코드(CODE1) 및 제 2 코드(CODE2)가 동일해지고, 이 때 지연 고정 루프가 락킹된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 가변 지연부 20 : 지연 모델부
30 : 연산 코드 생성부 31 : 제 1 컨버터
32 : 제 2 컨버터 33 : 연산부
40 : 지연 코드 생성부 33_1 : 감산부
33_2 : 이득 선택부 33_3 : 이득 조절부
50 : 분주부

Claims (20)

  1. 지연 코드에 응답하여 기준 클럭을 지연시켜 디엘엘 클럭을 생성하는 가변 지연부;
    상기 디엘엘 클럭을 모델 지연 값만큼 지연시켜 피드백 클럭으로 출력하는 지연 모델부;
    상기 기준 클럭의 위상과 상기 피드백 클럭의 위상을 각각 제 1 코드 및 제 2 코드로 변환하고, 상기 제 1 코드 및 제 2 코드를 연산하여 연산 코드를 생성하는 연산 코드 생성부; 및
    상기 연산 코드에 응답하여 상기 지연 코드를 조절하는 지연 코드 생성부를 포함하는 지연 고정 루프.
  2. 제 1 항에 있어서,
    상기 연산 코드 생성부는,
    상기 기준 클럭의 위상을 상기 제 1 코드로 생성하는 제 1 컨버터;
    상기 피드백 클럭의 위상을 상기 제 2 코드로 생성하는 제 2 컨버터; 및
    상기 제 1 코드 및 제 2 코드의 차이를 연산하여 상기 연산 코드를 생성하는 연산부를 포함하는 지연 고정 루프.
  3. 제 2 항에 있어서,
    상기 제 1 컨버터는,
    반전 피드백 클럭의 라이징 시점을 기준으로, 상기 반전 피드백 클럭의 라이징에 앞선 상기 기준 클럭의 라이징 시점을 상기 제 1 코드로 생성하는 지연 고정 루프.
  4. 제 2 항에 있어서,
    상기 제 1 컨버터는,
    상기 기준 클럭을 순차적으로 제 1 지연량 지연시키는 복수의 제 1 지연기;
    반전 피드백 클럭을 순차적으로 제 2 지연량 지연시키는 복수의 제 2 지연기; 및
    순차적으로, 각각의 제 1 지연기의 출력을 각각의 제 2 지연기의 출력으로 래치하여 제 1 래치 코드를 생성하는 복수의 제 1 플립플롭을 포함하는 지연 고정 루프.
  5. 제 4 항에 있어서,
    상기 제 1 지연량은 상기 제 2 지연량보다 크게 설정된 지연 고정 루프.
  6. 제 4 항에 있어서,
    상기 제 1 컨버터는,
    상기 제 1 래치 코드 값을 상기 제 1 코드로 변환하는 지연 고정 루프.
  7. 제 2 항에 있어서,
    상기 제 2 컨버터는,
    상기 기준 클럭의 라이징 시점을 기준으로, 상기 기준 클럭의 라이징에 앞선 반전 피드백 클럭의 라이징 시점을 상기 제 2 코드로 생성하는 지연 고정 루프.
  8. 제 2 항에 있어서,
    상기 제 2 컨버터는,
    반전 피드백 클럭을 순차적으로 제 3 지연량 지연시키는 복수의 제 3 지연기;
    상기 기준 클럭을 순차적으로 제 4 지연량 지연시키는 복수의 제 4 지연기; 및
    순차적으로, 각각의 제 3 지연기의 출력을 각각의 제 4 지연기의 출력으로 래치하여 제 2 래치 코드를 생성하는 복수의 제 2 플립플롭을 포함하는 지연 고정 루프.
  9. 제 8 항에 있어서,
    상기 제 3 지연량은 상기 제 4 지연량보다 크게 설정된 지연 고정 루프.
  10. 제 8 항에 있어서,
    상기 제 2 컨버터는,
    상기 제 2 래치 코드 값을 상기 제 2 코드로 변환하는 지연 고정 루프.
  11. 제 2 항에 있어서,
    상기 연산부는,
    상기 제 1 코드 및 제 2 코드를 감산하여 감산 결과 코드를 생성하는 감산부; 및
    상기 감산 결과 코드에 이득 값을 곱하여 상기 연산 코드로 출력하는 이득 조절부를 포함하는 지연 고정 루프.
  12. 제 11 항에 있어서,
    상기 연산부는,
    상기 감산 결과 코드에 응답하여 상기 이득 값을 조절하는 이득 선택부를 더 포함하는 지연 고정 루프.
  13. 지연 코드에 응답하여 기준 클럭을 지연시켜 디엘엘 클럭을 생성하는 가변 지연부;
    상기 디엘엘 클럭을 모델 지연 값만큼 지연시켜 피드백 클럭으로 출력하는 지연 모델부;
    상기 기준 클럭의 위상과 상기 피드백 클럭의 위상을 각각 제 1 코드 및 제 2 코드로 변환하고, 상기 제 1 코드 및 제 2 코드를 연산하여 연산 코드를 생성하는 연산 코드 생성부;
    상기 기준 클럭을 소정 배수 분주하여 분주 클럭을 생성하는 분주부; 및
    상기 분주 클럭에 동기하여, 상기 연산 코드를 수신하여 상기 지연 코드를 업데이트하는 지연 코드 생성부를 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 연산 코드 생성부는,
    상기 기준 클럭의 위상을 상기 제 1 코드로 생성하는 제 1 컨버터;
    상기 피드백 클럭의 위상을 상기 제 2 코드로 생성하는 제 2 컨버터; 및
    상기 제 1 코드 및 제 2 코드의 차이를 계산하여 연산 코드를 생성하는 연산부를 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 1 컨버터는,
    반전 피드백 클럭의 라이징 시점을 기준으로, 상기 반전 피드백 클럭의 라이징에 앞선 상기 기준 클럭의 라이징 시점을 상기 제 1 코드로 생성하는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 제 1 컨버터는,
    상기 기준 클럭을 순차적으로 제 1 지연량 지연시키는 복수의 제 1 지연기;
    반전 피드백 클럭을 순차적으로 제 2 지연량 지연시키는 복수의 제 2 지연기; 및
    순차적으로, 각각의 제 1 지연기의 출력을 각각의 제 2 지연기의 출력으로 래치하여 제 1 래치 코드를 생성하는 복수의 제 1 플립플롭을 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 1 지연량은 상기 제 2 지연량보다 크게 설정되고,
    상기 제 1 컨버터는,
    상기 제 1 래치 코드 값을 상기 제 1 코드로 변환하는 반도체 장치.
  18. 제 14 항에 있어서,
    상기 제 2 컨버터는,
    반전 피드백 클럭을 순차적으로 제 3 지연량 지연시키는 복수의 제 3 지연기;
    상기 기준 클럭을 순차적으로 제 4 지연량 지연시키는 복수의 제 4 지연기; 및
    순차적으로, 각각의 제 3 지연기의 출력을 각각의 제 4 지연기의 출력으로 래치하여 제 2 래치 코드를 생성하는 복수의 제 2 플립플롭을 포함하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제 3 지연량은 상기 제 4 지연량보다 크게 설정되고,
    상기 제 2 컨버터는,
    상기 제 2 래치 코드 값을 상기 제 2 코드로 변환하는 반도체 장치.
  20. 제 14 항에 있어서,
    상기 연산부는,
    상기 제 1 코드 및 제 2 코드를 감산하여 감산 결과 코드를 생성하는 감산부;
    상기 감산 결과 코드에 응답하여 이득 값을 조절하는 이득 선택부; 및
    상기 감산 결과 코드에 상기 이득 값을 곱하여 상기 연산 코드로 출력하는 이득 조절부를 포함하는 반도체 장치.
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