JP4536610B2 - 半導体試験装置 - Google Patents

Description

本発明は、被試験デバイスから出力されるデータに基づいてこの被試験デバイスの良否判定を行う半導体試験装置に関する。

半導体試験装置のピンエレクトロニクスには、被測定デバイスから出力される信号をストローブ信号に応じて取り込むコンパレータが含まれている。このコンパレータは、ストローブ信号の立ち上がり（あるいは立ち下がり）に同期して信号を取り込む動作を行っている。ところで、被測定デバイスの各入出力ピン毎の信号経路の時間長にばらつきがあるため、初期状態においては、コンパレータに入力されるストローブ信号の立ち上がりタイミングが期待するタイミングからずれてしまう。このため、被測定デバイスに対して各種の試験を実施する前に、タイミング・キャリブレーションが行われる（例えば、特許文献１参照。）。このようなタイミング・キャリブレーションを実施することにより、信号経路の時間長のばらつきによる影響を除去することが可能になる。
特開平２−６２９８３号公報（第３−５頁、図１−３）

最近では、受信したデータに埋め込まれたクロック信号を再生し、この再生したクロック信号に同期したデータ受信動作を行う高速シリアルインタフェース用の半導体デバイスが実用化されている。このようなクロック埋込方式の高速シリアルインタフェースのデータには、所定の大きさのタイミングの不確定幅（ジッタ）が許容されている。しかしながら、特許文献１等に開示された半導体試験装置では、データの出力タイミングが固定されていることを前提に信号経路の時間長のばらつきを調整しているため、このような半導体デバイスに対応することができない。すなわち、ジッタによってデータの出力タイミングがずれたときに、このジッタ分ストローブ信号の発生タイミングもずらす必要があるが、従来の半導体試験装置ではこのような調整を行うことはできなかった。

ところで、データから正確にクロック信号を抽出することができればこのクロック信号の発生タイミングに合わせて、このようなストローブ信号の発生タイミングを調整することは可能であると考えられる。しかし、実際にはデータからクロック信号を抽出するために用いられる信号線路の時間長についてもばらつきが発生するため、このばらつきを調整する機構が必要になる。しかも、この信号線路の時間長がクロック信号の１周期の整数倍の長さを超えるような場合には、この超えた分に相当する値を調整することになるが、この調整値はクロック信号の周波数が変更される毎に設定し直す必要があり、調整作業が繁雑になる。そこで、データから抽出するクロック信号の発生タイミングを調整する手間や調整に要する時間を低減することができる半導体試験装置が望まれていた。

本発明は、このような点に鑑みて創作されたものであり、その目的は、データから抽出するクロック信号の発生タイミングを調整する手間や調整に要する時間を低減することができる半導体試験装置を提供することにある。

上述した課題を解決するために、本発明の半導体試験装置は、被測定デバイスから出力されたデータを受信する受信手段と、被測定デバイスから出力されたデータに同期したクロック信号を生成するクロック生成手段と、被測定デバイスから受信手段までの第１の信号線路と、被測定デバイスからクロック生成手段までの第２の信号線路との差に対応する信号の伝搬時間を絶対遅延量として算出する絶対遅延量算出手段と、クロック生成手段によって生成するクロック信号の周波数あるいは周期に応じてこのクロック信号の１周期未満の遅延量を設定して、クロック生成手段によるクロック信号の発生タイミングの調整を指示する遅延量設定手段とを備えている。絶対遅延量を知ることができれば、クロック信号の周波数あるいは周期を変更した際にこのクロック信号の発生タイミングを調整するために必要な遅延量が計算によってわかるため、データから抽出するクロック信号の発生タイミングを調整する手間や調整に要する時間を大幅に低減することができる。

また、第１の周波数あるいは第１の周期を有する第１のクロック信号をクロック生成手段で生成したときに発生するデータの出力タイミングと第１のクロック信号の発生タイミングとの間の位相差を示す第１の位相差データＰ１と、第１の周波数あるいは第１の周期と異なる第２の周波数あるいは第２の周期を有する第２のクロック信号をクロック生成手段で生成したときに発生するデータの出力タイミングと第２のクロック信号の発生タイミングとの間の位相差を示す第２の位相差データＰ２とを取得する位相差データ取得手段をさらに備え、絶対遅延量算出手段は、位相差データ取得手段によって取得された第１および第２の位相差データＰ１、Ｐ２と、第１および第２の周波数あるいは第１および第２の周期とに基づいて絶対遅延量を算出することが望ましい。２種類のクロック信号を実際に発生して位相差データを取得するだけで絶対遅延量を算出することが可能になり、これ以後クロック信号の周波数や周期を変更する場合に、その都度実際にクロック信号を発生して遅延量を設定する手間および時間を低減することができる。

また、上述した絶対遅延量算出手段によって算出された絶対遅延量を不揮発性メモリによって構成される絶対遅延量格納手段に格納することが望ましい。これにより、一度算出した絶対遅延量のデータを保持しておいて毎回の遅延量設定に用いることができるため、遅延量を設定する手間および時間をさらに低減することができる。

また、上述した被測定デバイスから出力されるデータが一方の入力端子に、クロック生成手段によって生成される第１および第２のクロック信号が他方の入力端子にそれぞれ入力され、これら２つの入力端子に入力された信号の位相差を検出する位相比較手段と、位相比較手段によって検出された位相差に対応する値を出力する位相差出力手段とをさらに備えており、位相差データ取得手段は、位相差出力手段の出力値に基づいて第１および第２の位相差データを取得することが望ましい。具体的には、上述した位相差出力手段は、位相比較手段によって検出された位相差に応じたアップカウント動作あるいはダウンカウント動作を行うカウンタによって構成されており、位相差に応じたカウント値を出力することが望ましい。これにより、データとクロック信号との間の位相差に応じた値を、容易かつ確実に取得することができる
また、上述したクロック生成手段は、クロック信号を生成するＰＬＬシンセサイザと、位相差出力手段の出力値に応じた電圧をＰＬＬシンセサイザ内の電圧制御発振器に印加する制御電圧に重畳する加算手段とを備えることが望ましい。これにより、第１の信号線路と第２の信号線路との差に相当する位相差を維持するようにクロック信号の発生タイミングを設定することができるため、この位相差に応じた値を安定した状態で取得することが可能になる。

また、上述した絶対遅延量算出手段は、第１および第２の位相差データＰ１、Ｐ２の大小比較を行い、この比較結果に応じて絶対遅延量を算出することが望ましい。あるいは、上述した絶対遅延量算出手段は、第１および第２の位相差データＰ１、Ｐ２の大小比較を行い、この比較結果に応じて、絶対遅延量を第１あるいは第２のクロック信号の周期で割った商を求めることにより、絶対遅延量を算出することが望ましい。第１および第２の位相差データＰ１、Ｐ２の大小関係に応じた適切な算出式を用いることにより、絶対遅延量をこれらの位相差データＰ１、Ｐ２等を用いて容易かつ正確に算出することが可能になる。

以下、本発明を適用した一実施形態の半導体試験装置について、図面を参照しながら詳細に説明する。図１は、一実施形態の半導体試験装置の部分的な構成を示す図である。図１に示すように、本実施形態の半導体試験装置１００は、基準クロック源１１０、クロック生成回路１２０、レベルコンパレータ１５０、可変遅延回路１５２、タイミングコンパレータ１５４、論理比較器１５６、良否判定部１５８、遅延量設定回路１６０を備えている。なお、良否判定部１５８は、半導体試験装置１００が備えるＣＰＵがプログラムを実行することにより実現してもよいが、半導体試験装置１００の外部に設けられたワークステーション等の解析装置を用いて実現するようにしてもよい。

基準クロック源１１０は、被試験デバイス（以後、ＤＵＴと称する。）２００の動作を制御する基準クロック信号を発生する。例えば、２５０．２５ＭＨｚの基準クロック信号が基準クロック源１１０によって生成される。半導体試験装置１００には、タイミングジェネレータ、パターンジェネレータ、波形整形部等が備わっており（図示せず）、これらの構成によってＤＵＴ２００に入力するパターンデータが作成される。ＤＵＴ２００は、このパターンデータに対応する出力データを出力する。レベルコンパレータ１５０は、ＤＵＴ２００の出力データと予め設定された閾値電圧とを比較し、比較結果に応じた２値（ハイ／ロー）の信号を出力する。クロック生成回路１２０は、基準クロック源１１０から出力される基準クロック信号に同期する再生クロック信号を生成する。

可変遅延回路１５２は、クロック生成回路１２０によって生成された再生クロック信号を遅延させてストローブ信号を発生する。可変遅延回路１５２の遅延量は、ＤＵＴ２００の仕様に対応して設定される。例えば、可変遅延回路１５２の遅延量は、ＤＵＴ２００の出力データの半サイクル時間である。なお、ＤＵＴ２００からタイミングコンパレータ１５４までの信号線路の時間長のばらつきも可変遅延回路１５２を用いて予め調整されているものとする（この調整自体は、従来から行われているタイミング・キャリブレーションによって行うことができる）。

タイミングコンパレータ１５４は、可変遅延回路１５２を介して入力されたストローブ信号に基づいて、レベルコンパレータ１５０の出力値を取得する。論理比較器１５６は、例えば排他的論理和回路を用いて構成されており、タイミングコンパレータ１５４が取得した出力値と予め設定された期待値とを比較し、比較結果に対応するフェイルデータまたはパスデータを出力する。良否判定部１５８は、論理比較器１５６の比較結果（フェイル／パスデータ）に基づいてＤＵＴ２００の良否判定を行う。また、遅延量設定回路１６０は、クロック生成回路１２０に備わった可変遅延回路１４４の遅延量を設定する。この遅延量設定の詳細については後述する。

次に、クロック生成回路１２０の詳細について説明する。図１に示すように、クロック生成回路１２０は、位相比較器（ＰＤ）１２２、１３４、加算器１２４、１４０、ローパスフィルタ（ＬＰＦ）１２６、電圧制御型発振器（ＶＣＯ）１２８、分周器１３０、１３２、カウンタ１３６、アンド回路１３８、デジタル−アナログ変換器（Ｄ／Ａ）１４２、可変遅延回路１４４を備えている。

位相比較器１２２は、基準クロック源１１０から出力される基準クロック信号と、分周器１３２から出力される信号の位相比較を行い、位相差に応じたデューティを有する信号を出力する。加算器１２４は、位相比較器１２２の出力信号の電圧にデジタル−アナログ変換器１４２の出力電圧を加算する。例えば、デジタル−アナログ変換器１４２の出力値が−Ｖｍから＋Ｖｍの範囲で変化することが許容されているものとすると、位相比較器１２２の出力信号のハイ／ローレベルに対応する電圧値は、この±Ｖｍの値を考慮して予め電源電圧の範囲よりも狭く設定されている。その結果、加算器１２４による加算結果としての電圧値が電源電圧の範囲を超えないようになっている。

ローパスフィルタ１２６は、加算器１２４から出力される電圧を平滑して電圧制御型発振器１２８に印加する制御電圧を生成する。電圧制御型発振器１２８は、印加される制御電圧に対応する周波数で発振動作を行う。分周器１３０は、固定の分周比Ｎ１が設定されており、電圧制御型発振器１２８から出力される発振信号を分周比Ｎ１で分周する。分周器１３２は、可変の分周比Ｎ２が設定されており、分周器１３０から出力される信号をさらに分周比Ｎ２で分周して出力する。上述したように、この分周器１３２の出力信号は位相比較器１２２に入力される。

可変遅延回路１４４は、分周器１３０の出力信号を所定の遅延量だけ遅延させて出力する。位相比較器１３４は、可変遅延回路１４４を通した信号と、レベルコンパレータ１５０の出力信号の位相比較を行い、位相差に応じたデューティを有する信号を出力する。カウンタ１３６は、位相比較器１３４の出力信号に応じてアップカウント動作あるいはダウンカウント動作を行うアップ／ダウンカウンタである。例えば、位相比較器１３４の出力信号がハイレベルのときに、クロック信号ＣＬＫに同期したアップカウント動作が行われ、反対に、位相比較器１３４の出力信号がローレベルのときに、クロック信号ＣＬＫに同期したダウンカウント動作が行われる。この結果、カウンタ１３６からは、位相比較器１３４の出力信号のデューティ比に応じて、例えば−６４〜＋６４の範囲に含まれるカウント値が出力される。アンド回路１３８は、一方の入力端子にカウンタ１３６の出力信号（カウント値）が、他方の入力端子にはモード信号Ｍがそれぞれ入力されており、モード信号Ｍがローレベルのときにカウンタ１３６の出力値をマスクし、モード信号Ｍがハイレベルのときにカウンタ１３６の出力値をそのまま出力する。なお、このアンド回路１３８は、カウンタ１３６のパラレル出力端子の各ビットに対応して設けられている。

加算器１４０は、カウンタ１３８から出力されるカウント値とオフセットデータとを加算する。デジタル−アナログ変換器１４２は、加算器１４０から出力される加算結果としてのデータに対応するアナログ電圧を出力する。上述したように、この出力電圧は加算器１２４に入力される。

上述したタイミングコンパレータ１５４が受信手段に、クロック生成回路１２０がクロック生成手段に、絶対遅延量算出部１６６は絶対遅延量算出手段に、遅延量設定部１７０が遅延量設定手段に、位相差データ取得部１６４が位相差データ取得手段に、絶対遅延量格納部１６８が絶対遅延量格納手段に、位相比較器１３４が位相比較手段に、カウンタ１３６が位相差出力手段、加算器１２４が加算手段にそれぞれ対応する。また、位相比較器１２２、ローパスフィルタ１２６、電圧制御型発振器１２８、分周器１３０、１３２によってＰＬＬシンセサイザが構成されている。

本実施形態の半導体試験装置１００はこのような構成を有しており、次にその動作を説明する。

（１）クロック生成回路１２０の基本動作（その１）
最初に、位相比較器１２２、電圧制御型発振器１２８、分周器１３０、１３２によって構成される制御ループ（周波数シンセサイザ）を用いて再生クロック信号を生成する基本動作について説明する。例えば、モード信号Ｍがローレベルに設定されており、カウンタ１３６の出力値がアンド回路１３８によってマスクされているものとする。また、加算器１４０に入力されるオフセットデータも０の場合を考えるものとする。すなわち、デジタル−アナログ変換器１４２の出力電圧が０Ｖであって、加算器１２４では、位相比較器１２２の出力電圧がそのままローパスフィルタ１２６に入力されているものとする。

位相比較器１２２の一方の入力端子には、電圧制御型発振器１２８の出力電圧を分周比Ｎ１およびＮ２で分周した信号が入力されており、他方の入力端子には、基準クロック源１１０から出力される基準クロック信号が入力されている。この制御ループでは、位相比較器１２２の２つの入力信号の周波数および位相が一致するように制御される。このため、電圧制御型発振器１２８は、基準クロック信号と所定の位相関係にあり、基準クロック信号の周波数のＮ１×Ｎ２倍の周波数で発振動作を行う。分周器１３０は、この発振信号を分周比Ｎ１で分周し、分周された信号が再生クロック信号としてクロック生成回路１２０から出力される。

上述したように、この再生クロック信号は、可変遅延回路１５２を介してタイミングコンパレータ１５４にストローブ信号として入力されている。また、ストローブ信号の信号経路の時間長のばらつきは、可変遅延回路１５２の遅延量を可変することによって調整される。なお、ＤＵＴ２００に対する実際の試験動作では、ストローブ信号の入力タイミングを前後にずらすことにより、レベルコンパレータ１５０の出力信号のレベルが変化するタイミングを検出する必要がある。このような場合には、加算器１４０に入力されるオフセットデータの値を変化させればよい。オフセットデータを変化させると、デジタル−アナログ変換器１４２から出力される電圧値がこのオフセットデータに応じて変化する。したがって、電圧制御型発振器１２８の発振周波数を維持した状態で位相のみ、すなわち再生クロック信号の立ち上がり（あるいは立ち下がり）タイミングのみを変化させることができるため、ストローブ信号の発生タイミングをずらすことが可能になる。

（２）クロック生成回路１２０の基本動作（その２）
次に、ＤＵＴ２００から出力されるデータに同期した再生クロック信号を生成する動作について説明する。このような再生クロック信号を生成する場合には、モード信号Ｍがハイレベルに設定される。

レベルコンパレータ１５０の出力信号は、直接タイミングコンパレータ１５４に入力されるとともに、分岐してクロック生成回路１２０内の位相比較器１３４にも入力されている。これら２つの信号線路の時間長（信号の伝搬時間）をそれぞれＴ１、Ｔ２とする。これらの時間長Ｔ１、Ｔ２は通常は一致しないため、これらの時間差Ｔｄ（＝Ｔ２−Ｔ１）を調整するために可変遅延回路１４４が設けられている。なお、時間差Ｔｄが再生クロック信号の１周期よりも長い場合には、再生クロック信号の整数倍を超えた時間長に相当する値が可変遅延回路１４４に設定される。

可変遅延回路１４４の遅延量の設定は、以下の手順にしたがって行われる。まず、可変遅延回路１４４の遅延量が０に設定される。この状態では、分周器１３０から出力される再生クロック信号の発生タイミングと、レベルコンパレータ１５０の出力信号のタイミングとがずれていると（正確には、分周器１３０から出力された再生クロック信号が位相比較器１３４に入力されるタイミングと、レベルコンパレータ１５０から出力されたデータが位相比較器１３４に入力されるタイミングとがずれていると）、位相比較器１３４の出力信号のデューティ比がこのずれに対応する値になる。したがって、デューティ比が５０％からずれた分だけカウンタ１３６によるアップカウント動作あるいはダウンカウント動作が多くなり、カウント値が０から正側あるいは負側に変位する。このカウント値はデジタル−アナログ変換回路１４２によってアナログ電圧に変換されて加算器１２４に入力されており、このアナログ電圧に応じた位相差（データの出力タイミングと再生クロック信号の発生タイミングの差に相当する）を維持した状態で再生クロック信号の生成が継続される。

ところで、データの出力タイミングと再生クロック信号の発生タイミングの差は、カウンタ１３６のカウント値に対応しているため、遅延量設定回路１６０は、カウンタ１３６のカウント値を取得することにより、その時点でデータの出力タイミングに対して再生クロック信号の発生タイミングがどの程度ずれているかを知ることができる。遅延量設定回路１６０は、カウンタ１３６のカウント値に応じた遅延量を可変遅延回路１４４に設定することにより、データの出力タイミングに一致するように再生クロック信号の発生タイミングを設定する。これにより、２つの信号線路の時間差（２つの信号線路の時間長の差）Ｔｄに対応する遅延量を可変遅延回路１４４に設定することができる。以後、レベルコンパレータ１５０からデータが出力されるタイミングに合わせて再生クロック信号も生成されるため、データの出力タイミングが変動してもこの変動に追随して再生クロックの発生タイミングも変更される。

（３）絶対遅延量の測定結果に基づく設定動作
上述した可変遅延回路１４４の遅延量の設定は、再生クロック信号の周波数を変更する毎に行う必要がある。これは、２つの信号線路の時間差Ｔｄに対応する遅延量の設定を、再生クロック信号の周期の整数倍を超えた時間長に相当する値について行ったためである。すなわち、ある周波数ｆ１の再生クロック信号に対応する可変遅延回路１４４の遅延量ΔＴがわかっても、この周波数をｆ１からｆ２に変更してしまうと、この変更後の周波数ｆ２の再生クロック信号に対応する可変遅延回路１４４は、この遅延量ΔＴからは求まらないため、最初から設定動作をやり直す必要がある。これでは、再生クロック信号の周波数を頻繁に変えたい場合等においては、その都度可変遅延回路１４４の遅延量を設定するための動作（キャリブレーション動作）が必要になって再生クロック信号の発生タイミングを調整する手間やそのための時間がかかることになる。

そこで、最初に上述した時間差Ｔｄ（以後、このＴｄを絶対遅延量と称する。）を求めておいて、その後再生クロック信号の周波数を変更した際には、この求めた絶対遅延量Ｔｄに基づいて計算によって遅延量ΔＴを求め、可変遅延回路１４４の設定を行うことにより、上述した手間や時間を低減する手法について説明する。

図２は、絶対遅延量に基づいて可変遅延回路１４４の設定を行う遅延量設定回路１６０の詳細構成を示す図である。図２に示すように、遅延量設定回路１６０は、クロック可変部１６２、位相差データ取得部１６４、絶対遅延量算出部１６６、絶対遅延量格納部１６８、遅延量設定部１７０を備えている。

クロック可変部１６２は、クロック生成回路１２０によって生成する再生クロックの周波数、すなわち電圧制御型発振器１２８の発振周波数を可変に設定する。この周波数の可変設定は、分周器１３２の分周比Ｎ２を変更することにより行われる。位相差データ取得部１６４は、レベルコンパレータ１５０から出力されるデータの出力タイミングと再生クロック信号の発生タイミングの位相差データを取得する。この位相差データとは、可変遅延回路１４４の遅延量を０に設定したときのカウンタ１３６のカウント値から求めた遅延量であり、可変遅延回路１４４に設定すべき値である。この位相差データの取得は、複数の周波数の再生クロック信号のそれぞれについて行われる。絶対遅延量算出部１６６は、位相差データ取得部１６４によって取得された位相差データに基づいて絶対遅延量Ｔｄを算出する。算出された絶対遅延量Ｔｄは絶対遅延量格納部１６８に格納される。この絶対遅延量格納部１６８は、不揮発性メモリによって構成されている。遅延量設定部１７０は、絶対遅延量格納部１６８に格納されている絶対遅延量Ｔｄに基づいて、様々な周波数の再生クロック信号に対応する遅延量ΔＴを算出し、可変遅延回路１４４の遅延量の設定を行う。

図３は、遅延量設定回路１６０によって絶対遅延量を算出する動作手順を示す流れ図である。また、図４は絶対遅延量算出の概要を示す図である。図４において、「ＣＬＫ１」は周波数が低い（周期が短い）方の再生クロック信号を、「ＣＬＫ２」は周波数が高い（周期が長い）方の再生クロック信号をそれぞれ示している。また、「Ｔ_CL１」、「Ｔ_CL２」はそれぞれの再生クロック信号の周期を示している。「ｘ１」、「ｘ２」は絶対遅延量Ｔｄをそれぞれの再生クロック信号の周期で割ったときの商の値であり、「Ｐ１」、「Ｐ２」はそのときの余りの値である。「ＤＡＴＡ」はレベルコンパレータ１５０から出力されるデータを示している。

図４に示すように、絶対遅延量Ｔｄを２種類の再生クロック信号の周期と位相差データを用いて表すと以下のようになる。

Ｔｄ＝Ｔ_CL１・ｘ１＋Ｐ１ …（１）
Ｔｄ＝Ｔ_CL２・ｘ２＋Ｐ２ …（２）
前提条件として、
（ａ）ｘ２＝ｘ１またはｘ２＝ｘ１−１となるように再生クロック信号ＣＬＫ２の周波数を設定する。
（ｂ）Ｔ_CL２＞Ｔ_CL１かつＴ_CL２・（ｘ１−１）＜Ｔ_CL１・ｘ１となるように再生クロック信号ＣＬＫ２の周波数を設定する。
２つの信号線路の線路長の差である絶対遅延量Ｔｄはある程度設計時に決まるものであるため、これら２つの前提条件（ａ）、（ｂ）を満たすように再生クロック信号ＣＬＫ１、ＣＬＫ２を設定することは容易である。

いま、取得した２つの位相差データＰ１、Ｐ２の間に、Ｐ１≦Ｐ２の関係があるとき、 ｘ２＝ｘ１−１ …（３）
となる。（１）〜（３）式からｘ１を求めると、以下のようになる。

ｘ１＝（Ｐ２−Ｐ１−Ｔ_CL２）／（Ｔ_CL１−Ｔ_CL２） …（４）
また、取得した２つの位相差データＰ１、Ｐ２の間に、Ｐ１＞Ｐ２の関係があるとき、 ｘ２＝ｘ１ …（５）
となる。（１）、（２）、（５）式からｘ１を求めると、以下のようになる。

ｘ１＝（Ｐ２−Ｐ１）／（Ｔ_CL１−Ｔ_CL２） …（６）
このようにして、ｘ１が決まるため、（１）式を用いて絶対遅延量Ｔｄを算出することができる。

この算出を行うために、最初に、遅延量設定部１７０は、可変遅延回路１４４の遅延量を０に設定する（ステップ１００）。また、クロック可変部１６２は、分周器１３２の分周比Ｎ２を所定の値に設定する。これにより、一方の再生クロック信号ＣＬＫ１が生成される（ステップ１０１）。この状態において、位相差データ取得部１６４は、カウンタ１３６のカウント値を取り込んで、このカウント値に対応する位相差データＰ１を取得する（ステップ１０２）。

次に、クロック可変部１６２は、分周器１３２の分周比Ｎ２を変更する。これにより、他方の再生クロック信号ＣＬＫ２が生成される（ステップ１０３）。この状態において、位相差データ取得部１６４は、カウンタ１３６のカウント値を取り込んで、このカウント値に対応する位相差データＰ２を取得する（ステップ１０４）。

次に、絶対遅延量算出部１６６は、２つの位相差データＰ１、Ｐ２がＰ１≦Ｐ２の関係を満たすか否かを判定する（ステップ１０５）。満たす場合には肯定判断が行われ、絶対遅延量算出部１６６は（４）式を用いてｘ１を算出する（ステップ１０６）。また、満たさない場合にはステップ１０５の判定において否定判断が行われ、絶対遅延量算出部１６６は（６）式を用いてｘ１を算出する（ステップ１０７）。次に、絶対遅延量算出部１６６は、（１）式を用いて絶対遅延量Ｔｄを算出し（ステップ１０８）、絶対遅延量格納部１６８に格納する（ステップ１０９）。このようにして絶対遅延量Ｔｄを算出する一連の動作が終了する。なお、この絶対遅延量Ｔｄの算出動作は、実際の試験に先立って、あるいは信号線路の変更が行われた直後等に１回実施される。

図５は、半導体試験時に再生クロック信号の周波数が変更される際の遅延量設定の動作手順を示す流れ図である。遅延量設定部１７０は、再生クロック信号の周波数が変更されたか否かを判定している（ステップ２００）。変更されない場合には肯定判断が行われてこの判定が繰り返される。また、再生クロック信号の周波数が変更されるとステップ２００の判定において肯定判断が行われ、次に、遅延量設定部１７０は、絶対遅延量格納部１６８に格納されている絶対遅延量Ｔｄを読み出し（ステップ２０１）、絶対遅延量Ｔｄを変更後の再生クロック信号の周期Ｔ_CLで割ったときの余りを可変遅延回路１４４の遅延量として設定する（ステップ２０２）。その後、ステップ２００に戻って処理が繰り返される。

このように、本実施形態の半導体試験装置では、絶対遅延量Ｔｄを知ることができれば、再生クロック信号の周波数あるいは周期を変更した際にこの再生クロック信号の発生タイミングを調整するために必要な遅延量ΔＴが計算によってわかるため、データから抽出する再生クロック信号の発生タイミングを調整する手間や調整に要する時間を大幅に低減することができる。特に、２種類の再生クロック信号を実際に発生して位相差データを取得するだけで絶対遅延量Ｔｄを算出することが可能になり、これ以後再生クロック信号の周波数や周期を変更する場合に、その都度実際に再生クロック信号を発生して遅延量を設定する手間および時間を低減することができる。また、算出された絶対遅延量を不揮発性メモリによって構成される絶対遅延量格納部１６８に格納することにより、一度算出した絶対遅延量のデータを保持しておいて毎回の遅延量設定に用いることができるため、遅延量を設定する手間および時間をさらに低減することができる。

なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。上述した実施形態では、可変遅延回路１４４を位相比較器１３４と分周器１３０の間に設けたが、信号線路の長さ等によっては可変遅延回路１４４を位相比較器１３４とレベルコンパレータ１５０の間の設けるようにしてもよい。

一実施形態の半導体試験装置の部分的な構成を示す図である。 絶対遅延量に基づいて可変遅延回路の設定を行う遅延量設定回路の詳細構成を示す図である。 遅延量設定回路によって絶対遅延量を算出する動作手順を示す流れ図である。 絶対遅延量算出の概要を示す図である。 半導体試験時に再生クロック信号の周波数が変更される際の遅延量設定の動作手順を示す流れ図である。

符号の説明

１００ 半導体試験装置
１１０ 基準クロック源
１２０ クロック生成回路
１２２、１３４ 位相比較器（ＰＤ）
１２４、１４０ 加算器
１２６ ローパスフィルタ（ＬＰＦ）
１２８ 電圧制御型発振器（ＶＣＯ）
１３０、１３２ 分周器
１３６ カウンタ
１３８ アンド回路
１４２ デジタル−アナログ変換器（Ｄ／Ａ）
１４４、１５２ 可変遅延回路
１５０ レベルコンパレータ
１５４ タイミングコンパレータ
１５６ 論理比較器
１５８ 良否判定部
１６０ 遅延量設定回路
１６２ クロック可変部
１６４ 位相差データ取得部
１６６ 絶対遅延量算出部
１６８ 絶対遅延量格納部
１７０ 遅延量設定部

Claims (8)

1. 被測定デバイスから出力されたデータを受信する受信手段と、
   前記被測定デバイスから出力されたデータに同期したクロック信号を生成するクロック生成手段と、
   前記被測定デバイスから前記受信手段までの第１の信号線路と、前記被測定デバイスから前記クロック生成手段までの第２の信号線路との差に対応する信号の伝搬時間を絶対遅延量として算出する絶対遅延量算出手段と、
   前記クロック生成手段によって生成する前記クロック信号の周波数あるいは周期に応じてこのクロック信号の１周期未満の遅延量を設定して、前記クロック生成手段による前記クロック信号の発生タイミングの調整を指示する遅延量設定手段と、
   を備えることを特徴とする半導体試験装置。
2. 請求項１において、
   第１の周波数あるいは第１の周期を有する第１のクロック信号を前記クロック生成手段で生成したときに発生する前記データの出力タイミングと前記第１のクロック信号の発生タイミングとの間の位相差を示す第１の位相差データＰ１と、前記第１の周波数あるいは前記第１の周期と異なる第２の周波数あるいは第２の周期を有する第２のクロック信号を前記クロック生成手段で生成したときに発生する前記データの出力タイミングと前記第２のクロック信号の発生タイミングとの間の位相差を示す第２の位相差データＰ２とを取得する位相差データ取得手段をさらに備え、
   前記絶対遅延量算出手段は、前記位相差データ取得手段によって取得された前記第１および第２の位相差データＰ１、Ｐ２と、前記第１および第２の周波数あるいは前記第１および第２の周期とに基づいて前記絶対遅延量を算出することを特徴とする半導体試験装置。
3. 請求項１または２において、
   前記絶対遅延量算出手段によって算出された絶対遅延量を不揮発性メモリによって構成される絶対遅延量格納手段に格納することを特徴とする半導体試験装置。
4. 請求項２において、
   前記被測定デバイスから出力されるデータが一方の入力端子に、前記クロック生成手段によって生成される前記第１および第２のクロック信号が他方の入力端子にそれぞれ入力され、これら２つの入力端子に入力された信号の位相差を検出する位相比較手段と、
   前記位相比較手段によって検出された位相差に対応する値を出力する位相差出力手段と、
   をさらに備えており、前記位相差データ取得手段は、前記位相差出力手段の出力値に基づいて前記第１および第２の位相差データを取得することを特徴とする半導体試験装置。
5. 請求項４において、
   前記位相差出力手段は、前記位相比較手段によって検出された位相差に応じたアップカウント動作あるいはダウンカウント動作を行うカウンタによって構成されており、前記位相差に応じたカウント値を出力することを特徴とする半導体試験装置。
6. 請求項４または５において、
   前記クロック生成手段は、前記クロック信号を生成するＰＬＬシンセサイザと、前記位相差出力手段の出力値に応じた電圧を前記ＰＬＬシンセサイザ内の電圧制御発振器に印加する制御電圧に重畳する加算手段とを備えることを特徴とする半導体試験装置。
7. 請求項２において、
   前記絶対遅延量算出手段は、前記第１および第２の位相差データＰ１、Ｐ２の大小比較を行い、この比較結果に応じて前記絶対遅延量を算出することを特徴とする半導体試験装置。
8. 請求項２において、
   前記絶対遅延量算出手段は、前記第１および第２の位相差データＰ１、Ｐ２の大小比較を行い、この比較結果に応じて、前記絶対遅延量を前記第１あるいは第２のクロック信号の周期で割った商を求めることにより、前記絶対遅延量を算出することを特徴とする半導体試験装置。
   

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