KR102105139B1 - 클럭 지연 검출회로 및 이를 이용하는 반도체 장치 - Google Patents

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Abstract

클럭 지연 검출회로는 주기신호 생성부, 주기신호 분주부 및 카운팅부를 포함한다. 상기 주기신호 생성부는 카운팅 개시신호에 응답하여 소정 시간을 반 주기로 갖는 카운팅 제어신호를 생성한다. 상기 주기신호 분주부는 상기 카운팅 제어신호를 분주하여 카운팅 인에이블 신호를 생성한다. 상기 카운팅부는 상기 카운팅 인에이블 신호를 클럭으로 카운팅하여 지연 정보 신호를 출력한다.

Description

클럭 지연 검출회로 및 이를 이용하는 반도체 장치 {CLOCK DELAY DETECTING CIRCUIT AND SEMICONDUCTOR APPARATUS USING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 클럭에 동기하여 동작하는 반도체 장치에 관한 것이다.
일반적으로, 반도체 장치는 클럭에 동기하여 동작한다. 예를 들어, 메모리 장치는 호스트 또는 컨트롤러와 통신하기 위해 상기 호스트 또는 컨트롤러에서 제공되는 외부 클럭을 수신할 수 있다. 상기 메모리 장치는 상기 외부 클럭에 동기하여 데이터 및 기타 신호들을 수신하거나 출력할 수 있다.
그러나, 상기 외부 클럭은 상기 메모리 장치로 입력되고 상기 메모리 장치 내부 회로에 의해 지연되기 때문에, 상기 메모리 장치는 상기 내부 회로에 의한 외부 클럭의 지연량을 보상해줄 수 있는 회로를 구비하고 있다. 상기 외부 클럭의 지연량을 보상해줄 수 있는 회로는 잘 알려진 바와 같이 지연 고정 루프 및 위상 고정 루프 등이 있다.
도 1은 종래기술에 따른 반도체 장치의 개략적인 구성을 보여주는 블록도이다. 도 1에서, 상기 반도체 장치(10)는 지연 고정 루프 회로(DLL 회로, 11) 및 클럭 지연 검출회로(12)를 포함한다. 상기 DLL 회로(11)는 입력 클럭(ICLK)을 수신하여 지연 클럭(CLKDLL)을 생성한다. 상기 DLL 회로(11)는 상기 반도체 장치(10)의 내부에서 상기 입력 클럭(ICLK)이 지연되는 양을 보상하는 지연 고정 동작을 수행한다. 상기 DLL 회로(11)는 상기 지연 고정 동작이 완료되면 지연 고정 완료신호(DLLLOCK)를 생성한다.
상기 클럭 지연 검출회로(12)는 상기 지연 고정 완료신호(DLLLOCK) 및 지연 클럭(CLKDLL)을 수신한다. 상기 클럭 지연 검출회로(12)는 상기 지연 고정 완료신호(DLLLOCK)가 인에이블되면 상기 지연 클럭(CLKDLL)을 이용하여 상기 DLL 회로(11) 및 상기 반도체 장치(10)의 내부 회로에 의한 지연량을 검출하고, 검출된 결과(N)를 출력한다. 상기 검출된 결과(N)는 상기 반도체 장치(10)로부터 상기 반도체 장치(10)와 통신하는 다른 장치로 특정 신호를 출력할 때, 상기 특정 신호가 외부 클럭에 동기되어 출력될 수 있도록 하는데 사용될 수 있다.
본 발명의 실시예는 클럭이 지연되는 시간을 주기로 갖는 주기신호를 생성하고, 상기 주기신호를 분주하여 분주된 주기신호를 카운팅할 수 있는 클럭 지연 검출회로 및 이를 이용하는 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 클럭 지연 검출회로는 카운팅 개시신호에 응답하여 소정 시간을 반 주기로 갖는 카운팅 제어신호를 생성하는 주기신호 생성부; 상기 카운팅 제어신호를 분주하여 카운팅 인에이블 신호를 생성하는 주기신호 분주부; 및 상기 카운팅 인에이블 신호를 클럭으로 카운팅하여 지연 정보 신호를 출력하는 카운팅부를 포함한다.
본 발명의 일 실시예에 따른 클럭 지연 검출회로는 카운팅 개시신호 및 제 1 지연신호에 응답하여 소정 시간을 반 주기로 갖는 카운팅 제어신호를 생성하고, 상기 카운팅 제어신호에 기초하여 카운팅 인에이블 신호를 생성하는 카운팅 제어부; 상기 카운팅 제어신호를 지연시켜 상기 제 1 지연신호를 생성하는 제 1 지연부; 및 상기 카운팅 인에이블 신호를 클럭으로 카운팅하여 지연 정보 신호를 출력하는 카운팅부를 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 장치는 입력 클럭을 지연하여 지연 클럭을 생성하는 지연 고정 루프; 지연 고정 완료신호 및 지연 커맨드 신호에 응답하여 카운팅 제어신호를 생성하고, 상기 카운팅 제어신호에 기초하여 소정 시간의 2배의 시간 동안 인에이블되는 카운팅 인에이블 신호를 생성하는 카운팅 제어부; 상기 카운팅 제어신호를 지연하여 상기 지연 커맨드 신호를 생성하는 커맨드 지연라인; 상기 카운팅 인에이블 신호를 상기 지연 클럭으로 카운팅하여 지연 정보 신호를 생성하는 카운팅부; 및 상기 지연 커맨드 신호를 상기 지연 정보 신호 및 레이턴시에 기초하여 지연시켜 출력 제어신호를 생성하는 출력 제어부를 포함한다.
본 발명의 실시예는 카운팅되는 신호들 간의 마진이 부족한 경우에도 클럭이 지연되는 시간을 정확히 카운팅할 수 있다. 따라서, 클럭의 주파수가 높고 낮음에 무관하게 항상 정확한 지연 정보 신호를 생성할 수 있다.
도 1은 종래기술에 따른 반도체 장치? 구성을 개략적으로 보여주는 도면,
도 2는 본 발명의 일 실시예에 따른 클럭 지연 검출회로의 구성을 보여주는 블록도,
도 3은 도 2의 클럭 지연 검출회로의 보다 상세한 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 클럭 지연 검출회로의 동작을 보여주는 타이밍도,
도 5는 본 발명의 일 실시예에 따른 클럭 지연 검출회로의 구성을 보여주는 블록도,
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 보여주는 블록도,
도 7은 도6의 카운팅 제어부를 구성하는 트리거부의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 타이밍도이다.
도 2에서, 클럭 지연 검출회로(1)는 주기신호 생성부(110), 주기신호 분주부(120) 및 카운팅부(130)를 포함한다. 상기 주기신호 생성부(110)는 카운팅 개시신호(DLLLOCK)에 응답하여 카운팅 제어신호(OSC)를 생성한다. 상기 카운팅 제어신호(OSC)는 소정 시간을 반 주기로 가질 수 있다. 상기 주기신호 생성부(110)는 상기 소정 시간을 반 주기로 오실레이션하는 신호를 생성할 수 있다. 이하에서 더 상세하게 서술되겠지만, 상기 소정 시간은 클럭의 n (n은 1 이상의 정수)배에 해당하는 시간인 것이 바람직하다.
상기 주기신호 분주부(120)는 상기 카운팅 제어신호(OSC)를 수신한다. 상기 주기신호 분주부(120)는 상기 카운팅 제어신호(OSC)를 분주하여 카운팅 인에이블 신호(CNTEN)를 생성한다. 상기 주기신호 분주부(120)는, 예를 들어 상기 카운팅 제어신호(OSC)를 m (m은 2 이상의 정수)배 분주하여 상기 카운팅 인에이블 신호(CNTEN)를 생성할 수 있다. 따라서, 상기 카운팅 인에이블 신호(CNTEN)는 상기 소정 시간의 2배의 시간 동안 인에이블 될 수 있다.
상기 카운팅부(130)는 상기 카운팅 인에이블 신호(CNTEN) 및 클럭(CLK)을 수신한다. 상기 카운팅부(130)는 상기 클럭(CLK)으로 상기 카운팅 인에이블 신호(CNTEN)를 카운팅하여 지연 정보 신호(N)를 생성할 수 있다. 즉, 상기 카운팅부(130)는 상기 카운팅 인에이블 신호(CNTEN)가 인에이블된 구간을 상기 클럭(CLK)으로 카운팅하고, 카운팅된 결과를 상기 지연 정보 신호(N)로 출력할 수 있다. 상기 지연 정보 신호(N)는 카운팅 횟수에 관한 정보를 갖는 코드 신호일 수 있다.
상기 클럭 지연 검출회로(1)는 클럭 분주부(140)를 더 포함할 수 있다. 상기 클럭 분주부(140)는 상기 클럭(CLK)을 분주하여 분주된 클럭(CLK/m)을 생성할 수 있다. 상기 클럭 분주부(140)는 상기 클럭을 m (m은 2 이상의 정수)배 분주하여 상기 분주된 클럭(CLK/m)을 생성할 수 있다. 가장 바람직하게는, 상기 주기신호 분주부(120)가 상기 카운팅 제어신호(OSC)를 분주하는 배수와 상기 클럭 분주부(140)가 상기 클럭(CLK)을 분주하는 배수는 동일할 수 있다.
위와 같은 구성을 통해, 상기 클럭 지연 검출회로(1)는 상기 클럭(CLK)이 상기 소정 시간 동안 지연된 경우, 상기 소정 시간이 클럭 주기의 몇 배에 해당하는지를 정확하게 검출할 수 있다. 상기 클럭 지연 검출회로(1)는 상기 주기 신호 분주부(120) 및 클럭 분주부(140)를 구비하여 클럭이 지연된 양을 더욱 정확하게 검출할 수 있다.
도 3은 도 2의 클럭 지연 검출회로(1)의 구성을 보다 상게하게 보여주는 도면이다. 도 3에서, 상기 주기신호 생성부(110)는 제 1 지연부(111) 및 제 2 지연부(112)를 포함한다. 상기 제 1 지연부(111)는 상기 카운팅 제어신호(OSC)를 제 1 시간 지연하여 제 1 지연신호(CMDDLL)를 생성한다. 상기 제 2 지연부(112)는 상기 제 1 지연신호(CMDDLL)를 제 2 시간 지연하여 제 2 지연신호(ORST)를 생성한다. 상기 제 1 및 제 2 시간의 합은 상기 소정 시간과 동일할 수 있고, 따라서, 상기 제 1 및 제 2 시간의 합은 상기 클럭(CLK)의 n배에 해당할 수 있다. 상기 주기신호 생성부(110)는 상기 제 1 및 제 2 지연부(111, 112)를 통해 상기 소정 시간의 반 주기로 오실레이션하는 상기 카운팅 제어신호(OSC)를 생성할 수 있다.
상기 주기신호 생성부(110)는 트리거부(113)를 더 포함할 수 있다. 상기 트리거부(113)는 상기 카운팅 개시신호(DLLLOCK) 및 상기 제 2 지연신호(ORST)를 수신하여 상기 카운팅 제어신호(OSC)를 생성한다. 상기 제 2 지연신호(ORST)는 상기 카운팅 제어신호(OSC)의 위상을 반대로 바꿔서 상기 카운팅 제어신호(OSC)가 오실레이션하도록 하기 때문에 트리거 제어신호로 명명될 수 있다.
상기 트리거부(113)는 제 1 인버터(IV1), 제 1 낸드 게이트(ND1) 및 제 2 인버터(IV2)를 포함할 수 있다. 상기 제 1 인버터(IV1)는 상기 제 2 지연신호(ORST), 즉, 트리거 제어신호를 반전시킨다. 상기 제 1 낸드 게이트(ND1)는 상기 카운팅 개시신호(DLLLOCK) 및 상기 제 1 인버터(IV1)의 출력을 수신한다. 상기 제 2 인버터(IV2)는 상기 제 1 낸드 게이트(ND1)의 출력을 반전시켜 상기 카운팅 제어신호(OSC)를 생성한다. 따라서, 상기 트리거부(113)는 상기 카운팅 개시신호(DLLLOCK)가 하이 레벨로 인에이블되면 상기 카운팅 제어신호(OSC)가 하이 레벨을 갖도록 한다. 또한, 상기 트리거부(113)는 상기 하이 레벨의 카운팅 제어신호(OSC)가 상기 제 1 및 제 2 지연부(111, 112)를 통해 지연된 후 생성된 하이 레벨의 제 2 지연신호(ORST)를 수신하면 상기 카운팅 제어신호(OSC)가 로우 레벨을 갖도록 한다.
상기 주기신호 분주부(120)는 상기 카운팅 제어신호(OSC)를 m배로 분주하여 상기 카운팅 인에이블 신호(CNTEN)를 생성할 수 있고, 리셋 신호(RST)에 응답하여 리셋될 수 있다. 상기 주기신호 분주부(120) 및 상기 클럭 분주부(140)는 일반적인 분주회로를 이용할 수 있다. 또한, 상기 카운팅부(130)도 일반적인 카운터 회로를 이용할 수 있다.
도 4는 상기 클럭 지연 검출회로(1)의 동작을 보여주는 타이밍도이다. 도 2 내지 도 4를 참조하여 상기 클럭 지연 검출회로(1)의 동작을 설명하면 다음과 같다. 상기 주기신호 생성부(110)는 상기 카운팅 개시신호(DLLLOCK)가 하이 레벨로 인에이블 되면 상기 소정 시간(n*tCK)을 반 주기로 갖는 상기 카운팅 제어신호(OSC)를 생성한다. 상기 트리거부(113)는 상기 카운팅 개시신호(DLLLOCK)가 하이 레벨로 인에이블되면 상기 카운팅 제어신호(OSC)를 하이 레벨로 만든다. 상기 카운팅 제어신호(OSC)가 상기 제 1 및 제 2 지연부(111, 112)에 의해 지연되고 상기 제 2 지연신호(ORST)가 하이 레벨이 되면, 상기 트리거부(113)는 상기 제 2 지연신호(ORST)에 응답하여 상기 카운팅 제어신호(OSC)를 로우 레벨로 만든다.
상기 주기신호 분주부(120)는 상기 카운팅 제어신호(OSC)를 수신하고, 상기 카운팅 제어신호(OSC)를 2배 분주하여 상기 카운팅 인에이블 신호(CNTEN)를 생성한다. 도 4에서, 상기 주기신호 분주부(120) 및 클럭 분주부(140)는 각각 상기 카운팅 제어신호(OSC) 및 상기 클럭(CLK)을 2배 분주하는 것을 예시한다. 따라서, 상기 카운팅 인에이블 신호(CNTEN)는 상기 소정 시간의 2배(2n*tCK)에 해당하는 시간 동안 인에이블될 수 있다. 상기 소정 시간은 클럭의 n배일 수 있으므로, 상기 카운팅 인에이블 신호(CNTEN)는 클럭의 2n배에 해당하는 시간동안 인에이블될 수 있다. 상기 카운팅 인에이블 신호(CNTEN)가 디스에이블되면 상기 카운팅 제어신호(OSC)의 오실레이션을 중지시킬 수 있고, 이에 따라 상기 제 2 지연신호(ORST)의 오실레이션도 중지될 수 있다.
상기 클럭 분주부(140)는 상기 클럭(CLK)을 2배 분주하여 분주된 클럭(CLK/2)을 생성하고, 상기 카운팅부(130)는 상기 분주된 클럭(CLK/2)으로 상기 카운팅 인에이블 신호(CNTEN)를 카운팅하여 상기 지연 정보 신호(N)를 생성한다. 예를 들어, 상기 카운팅부(130)는 상기 분주된 클럭(CLK/2)의 라이징 에지에서 상기 카운팅 인에이블 신호(CNTEN)의 레벨을 카운팅할 수 있다. 도 4에서, 상기 카운팅 인에이블 신호(CNTEN)가 인에이블된 동안 상기 분주된 클럭(CLK/2)의 라이징 에지는 3개가 존재하므로, 상기 지연 정보 신호(N)는 3에 해당하는 정보를 갖는 코드 신호로서 출력될 수 있다.
도 5는 본 발명의 일 실시예에 따른 클럭 지연 검출회로(2)의 구성을 개략적으로 보여주는 블록도이다. 상기 클럭 지연 검출회로(2)는 카운팅 제어부(210), 제 1 지연부(220) 및 카운팅부(230)를 포함할 수 있다. 상기 카운팅 제어부(210)는 상기 카운팅 개시신호(DLLLOCK) 및 상기 제 1 지연신호(CMDDLL)에 응답하여 소정 시간을 반 주기로 갖는 카운팅 제어신호(OSC)를 생성하고, 상기 카운팅 제어신호(OSC)에 기초하여 카운팅 인에이블 신호(CNTEN)를 생성할 수 있다. 상기 제 1 지연부(220)는 상기 카운팅 제어신호(OSC)를 지연시켜 상기 제 1 지연신호(CMDDLL)를 생성할 수 있다. 상기 카운팅부(230)는 상기 클럭(CLK)으로 상기 카운팅 인에이블 신호(CNTEN)를 카운팅하여 상기 지연 정보 신호(N)를 생성할 수 있다. 상기 클럭 지연 검출회로(2)는 클럭 분주부(240)를 더 포함할 수 있다. 상기 클럭 분주부(240)는 상기 클럭을 m배 분주하여 분주된 클럭(CLK/m)을 생성할 수 있다. 또한, 상기 카운팅부(230)는 상기 분주된 클럭(CLK/m)으로 상기 카운팅 인에이블 신호(CNTEN)를 카운팅하여 상기 지연 정보 신호(N)를 생성할 수 있다.
상기 클럭 지연 검출회로(2)는 도 3에 도시된 클럭 지연 검출회로(1)의 구성과 동일한 구성을 가질 수 있다. 도 5에서, 상기 카운팅 제어부(210)는 도 3의 상기 트리거부(113), 주기신호 분주부(120) 및 제 2 지연부(112)를 포함하도록 구성되었다. 상기 클럭 지연 검출회로(2)의 동작은 상기 클럭 지연 검출회로(1)와 동일하므로 생략하기로 한다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치(3)의 구성을 보여주는 블록도이다. 상기 반도체 장치(3)는 지연 고정 루프(300), 클럭 지연 검출부(400) 및 출력 제어부(500)를 포함한다. 상기 지연 고정 루프(300)는 입력 클럭(ICLK)을 지연하여 지연 클럭(CLKDLL)을 생성한다. 상기 지연 고정 루프(ICLK)는 외부 클럭이 상기 반도체 장치(3)의 내부 회로들(도시하지 않음.)에서 지연되는 시간을 보상하기 위해서 상기 입력 클럭(ICLK)을 지연시킨다. 상기 입력 클럭(ICLK)은 상기 외부 클럭이 버퍼링된 클럭일 수 있다.
상기 지연 고정 루프(300)는 클럭 지연라인(310), 레플리카 지연부(320), 위상 비교기(330) 및 지연라인 제어부(340)를 포함할 수 있다. 상기 클럭 지연라인(310)은 상기 입력 클럭(ICLK)을 제 1 시간 지연하여 상기 지연 클럭(CLKDLL)을 출력한다. 상기 레플리카 지연부(320)는 상기 지연 클럭(CLKDLL)을 기설정된 지연량만큼 지연시켜 피드백 클럭(FCLK)을 생성한다. 상기 레플리카 지연부(320)의 기설정된 지연량은 상기 외부 클럭이 상기 반도체 장치(3)의 내부 회로들에서 지연되는 시간을 모델링한 시간이다.
상기 위상 비교기(330)는 상기 입력 클럭(ICLK)과 상기 피드백 클럭(FCLK)의 위상을 비교한다. 상기 지연라인 제어부(340)는 상기 위상 비교 결과에 기초하여 지연라인 제어신호(DLCRT)를 생성하여 상기 클럭 지연라인(310)으로 제공한다. 상기 클럭 지연라인(310)은 상기 지연 라인 제어신호(DLCRT)에 응답하여 자신의 지연량이 가변될 수 있다. 상기 위상 비교 결과에 따라 상기 입력 클럭(ICLK)과 상기 피드백 클럭(FCLK)의 위상이 일치하면 상기 지연라인 제어부(340)는 지연 고정 완료신호(DLLLOCK)를 생성한다. 상기 지연 고정 루프(300)는 상기 입력 클럭(ICLK)을 제 1 시간 지연시켜 상기 지연 클럭(CLKDLL)을 생성한다. 즉, 상기 제 1 시간은 상기 입력 클럭(ICLK)의 배수에서 상기 레플리카 지연부(320)의 지연량을 뺀 것에 해당하는 시간일 수 있다. 상기 레플리카 지연부(320)의 지연량은 제 2 시간일 수 있다. 상기 지연 고정 루프(300)는 상기 입력 클럭(ICLK)이 상기 제 1 시간만큼 지연된 상기 지연 클럭(CLKDLL)을 생성하고, 상기 지연 클럭(CLKDLL)은 상기 반도체 장치(3)의 내부 회로들에 의해 제 2 시간 지연됨으로써 상기 외부 클럭과 동기될 수 있다.
상기 클럭 지연 검출부(400)는 카운팅 제어부(410), 커맨드 지연라인(420) 및 카운팅부(430)를 포함하고, 상기 클럭 지연 검출부(400)의 구성은 도 5의 클럭 지연 검출회로(2)의 구성과 동일하다. 상기 카운팅 제어부(410)는 지연 고정 완료신호(DLLLOCK) 및 지연 커맨드 신호(CMDDLL)에 응답하여 카운팅 제어신호(OSC)를 생성하고, 상기 카운팅 제어신호(OSC)에 기초하여 소정 시간의 2배의 시간 동안 인에이블되는 카운팅 인에이블 신호(CNTEN)를 생성한다. 상기 카운팅 제어부(410)는 카운팅 개시신호로서 상기 지연 고정 완료신호(DLLLOCK)를 수신한다. 또한, 상기 카운팅 제어부(410)는 데이터 출력 커맨드(CMDRD)를 수신할 수 있다. 상기 지연 고정 완료신호(DLLLOCK)에 의해 상기 클럭 지연 검출 동작이 완료되면 상기 카운팅 제어부(410)는 상기 데이터 출력 커맨드(CMDRD)를 상기 카운팅 제어신호(OSC)로 출력한다.
상기 커맨드 지연라인(420)은 상기 카운팅 제어신호(OSC)를 지연하여 지연 커맨드 신호(CMDDLL)를 생성한다. 상기 커맨드 지연라인(420)은 상기 지연라인 제어부(340)로부터 생성되는 지연라인 제어신호(DLCRT)를 상기 클럭 지연라인(310)과 공통 수신한다. 또한, 상기 커맨드 지연라인(420)은 상기 클럭 지연라인(310)과 동일한 구성을 가질 수 있다. 따라서, 상기 커맨드 지연라인(420)은 상기 카운팅 제어신호(OSC)를 제 1 시간 지연하여 상기 지연 커맨드 신호(CMDDLL)를 생성할 수 있다. 상기 커맨드 지연라인(420)은 도 5의 제 1 지연부와 동일한 구성일 수 있다.
상기 카운팅부(430)는 상기 지연 클럭(CLKDLL)으로 상기 카운팅 제어부(410)로부터 생성된 카운팅 인에이블 신호(CNTEN)를 카운팅하여 상기 지연 정보 신호(N)를 생성할 수 있다. 상기 클럭 지연 검출부(400)는 클럭 분주부(440)를 더 포함할 수 있고, 상기 클럭 분주부(440)는 상기 지연 클럭(CLKDLL)을 m배 분주하여 분주된 클럭(CLKDLL/m)을 생성할 수 있다. 상기 카운팅부(430)는 상기 분주된 클럭(CLKDLL/m)으로 상기 카운팅 인에이블 신호(CNTEN)를 카운팅하여 상기 지연 정보 신호(N)를 생성할 수 있다.
상기 출력 제어부(500)는 레이턴시 제어부(510) 및 쉬프팅부(520)를 포함할 수 있다. 상기 레이턴시 제어부(510)는 레이턴시(CL) 및 상기 지연 정보 신호(N)를 수신한다. 상기 레이턴시(CL)는 코드 신호로서 제공될 수 있고, 상기 레이턴시 제어부(510)는 상기 레이턴시(CL) 및 상기 지연 정보 신호(N)에 기초하여 보정 레이턴시(CL-N)를 생성한다. 상기 레이턴시 제어부(510)는 상기 레이턴시(CL)에서 상기 지연 정보 신호(N)에 해당하는 코드 값을 감산하여 상기 보정 레이턴시(CL-N)를 생성한다. 상기 레이턴시(CL)는 상기 반도체 장치와 통신하는 호스트 또는 컨트롤러로부터 리드 커맨드가 입력된 경우 상기 리드 커맨드가 입력된 시점부터 실제로 데이터가 상기 반도체 장치로부터 출력되는 시점까지의 시간 간격을 정의하는 것으로서, 상기 반도체 장치와 상기 호스트 또는 컨트롤러가 원활한 통신을 하기 위해 요구되는 정보일 수 있다.
상기 쉬프팅부(520)는 상기 보정 레이턴시(CL-N) 및 상기 지연 커맨드 신호(CMDDLL)를 수신하여 출력 제어신호(OLAT)를 생성한다. 상기 쉬프팅부(520)는 상기 지연 클럭(CLKDLL)을 더 수신하고, 상기 지연 커맨드 신호(CMDDLL)를 상기 지연 클럭(CLKDLL)의 상기 보정 레이턴시에 해당하는 배수만큼 지연시켜 상기 출력 제어신호(OLAT)를 생성한다. 즉, 상기 쉬프팅부(520)의 지연량은 상기 보정 레이턴시(CL-N)에 의해 결정될 수 있다.
도 6에서, 상기 반도체 장치(6)는 데이터 출력부(600)를 더 포함할 수 있다. 상기 데이터 출력부(600)는 상기 지연 클럭(CLKDLL), 상기 출력 제어신호(OLAT) 및 내부 데이터(DQ)를 수신하여 데이터(DQ_OUT)를 출력할 수 있다. 상기 데이터 출력부(600)는 상기 반도체 장치(3)의 내부 회로에 해당하는 것일 수 있다. 상기 데이터 출력부(600)는 상기 지연 클럭(CLKDLL)과 상기 출력 제어신호(OLAT)에 기초하여 상기 내부 데이터(DQ)를 데이터(DQ_OUT)로서 출력할 수 있다. 상기 지연 클럭(CLKDLL) 및 상기 출력 제어신호(OLAT)는 상기 데이터 출력부(600)에서 제 2 시간 지연될 수 있고, 결과적으로 상기 데이터(DQ_OUT)는 외부 클럭에 동기되어 출력될 수 있을 것이다.
도 7은 도 6의 카운팅 제어부(410)를 구성하는 트리거부(413)의 구성을 보여주는 도면이다. 도 7에서, 상기 트리거부(413)는 제 1 인버터(IV1), 제 1 낸드 게이트(ND1) 및 제 2 인버터(IV2)로 구성되는 도 3의 트리거부(113)와 동일하고, 추가적으로 먹스회로(MUX)를 더 포함할 수 있다. 상기 먹스회로(MUX)는 제 2 인버터(IV2)의 출력과 데이터 출력 커맨드(CMDRD) 중 하나를 출력하도록 구성된다. 상기 먹스회로(MUX)는 먼저 상기 카운팅 개시신호(DLLLOCK)를 상기 카운팅 제어신호(OSC)로 제공하여 상기 지연 정보 신호(N)가 생성되도록 한다. 이 후, 상기 클럭 지연 검출동작이 완료되면, 상기 먹스회로(MUX)는 상기 데이터 출력 커맨드(CMDRD)를 상기 카운팅 제어신호(OSC)로 제공하여, 반도체 장치(3)의 데이터 출력 동작이 수행되도록 한다.
도 8은 본 발명의 실시예에 따른 반도체 장치(3)의 동작을 보여주는 타이밍도이다. 도 6 내지 도 8을 참조하여 본 발명의 실시예에 따른 반도체 장치(3)의 동작을 설명하면 다음과 같다. 먼저, 지연 고정 루프(300)는 입력 클럭(ICLK)을 제 1 시간(T1) 지연하여 지연 클럭(CLKDLL)을 생성한다. 상기 지연 고정 동작이 완료되면, 상기 지연 고정 완료신호(DLLLOCK)가 하이 레벨로 인에이블되고, 클럭 지연 검출회로(400)는 소정 시간(T1+T2)이 클럭 주기의 몇 배에 해당하는지를 검출한다. 도 8에서, 상기 소정 시간(T1+T2)은 클럭의 3주기에 해당하는 것을 예시하였다. 따라서, 상기 지연 정보 신호(N)는 3에 해당하는 코드 값으로 출력될 것이다.
이 후, 상기 반도체 장치(3)와 통신하는 호스트 또는 컨트롤러로부터 데이터 출력 커맨드(CMDRD)가 입력되면 상기 카운팅 제어부(410)의 트리거부(413)의 먹스회로(MUX)는 상기 데이터 출력 커맨드(CMDRD)를 출력한다. 상기 데이터 출력 커맨드(CMDRD)는 상기 커맨드 지연라인(420)에 의해 제 1 시간(T1) 지연되어 지연 커맨드 신호(CMDDLL)로서 출력된다. 상기 레이턴시 제어부(510)는 레이턴시(CL, 레이턴시는 6임을 예시한다.) 및 상기 지연 정보 신호(N)를 연산하여 보정 레이턴시 신호(CL-N)를 생성한다. 즉, 상기 레이턴시(CL)가 6이고, 상기 지연 정보 신호(N)는 3이므로, 상기 보정 레이턴시(CL-N)는 3에 해당하는 코드 값을 가질 것이다. 상기 쉬프팅부(520)는 상기 보정 레이턴시(CL-N)에 해당하는 클럭 주기만큼 상기 지연 커맨드 신호(CMDDLL)를 지연시켜 상기 출력 제어신호(OLAT)를 생성한다.
상기 출력 제어신호(OLAT)는 상기 반도체 장치(3)의 내부 지연시간인 제 2 시간(T2)만큼 지연되어 출력 인에이블 신호(OE)를 생성하고, 데이터(DQ_OUT)는 상기 출력 인에이블 신호(OE)가 인에이블된 동안 상기 입력 클럭(ICLK)에 동기되어 상기 호스트 또는 컨트롤러로 출력될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1/2/12: 클럭 지연 검출회로 3/10: 반도체 장치
11/300: 지연 고정 루프 110: 주기신호 생성부
111/220: 제 1 지연부 112: 제 2 지연부
113: 트리거부 120: 주기신호 분주부
130/230/430: 카운팅부 140/240/440: 클럭 분주부
210/410: 카운팅 제어부 310: 클럭 지연라인
320: 레플리카 지연부 330: 위상 비교기
340: 지연라인 제어부 420: 커맨드 지연라인
500: 출력 제어부 510: 레이턴시 제어부
520: 쉬프팅부 600: 데이터 출력부

Claims (21)

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  13. 입력 클럭을 지연하여 지연 클럭을 생성하는 지연 고정 루프;
    지연 고정 완료신호 및 지연 커맨드 신호에 응답하여 카운팅 제어신호를 생성하고, 상기 카운팅 제어신호에 기초하여 제 1 시간 및 제 2 시간의 합보다 긴 시간 동안 인에이블되는 카운팅 인에이블 신호를 생성하는 카운팅 제어부;
    상기 카운팅 제어신호를 상기 제 1 시간만큼 지연하여 상기 지연 커맨드 신호를 생성하는 커맨드 지연라인;
    상기 카운팅 인에이블 신호를 상기 지연 클럭으로 카운팅하여 지연 정보 신호를 생성하는 카운팅부; 및
    상기 지연 커맨드 신호를 상기 지연 정보 신호 및 레이턴시에 기초하여 지연시켜 출력 제어신호를 생성하는 출력 제어부를 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 지연 고정 루프는 상기 입력 클럭을 상기 제 1 시간만큼 지연시키는 클럭 지연라인을 포함하는 반도체 장치.
  15. 삭제
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제 1 시간은 상기 입력 클럭의 n (n은 1 이상)배의 시간에서 외부 클럭이 상기 반도체 장치 내부에서 지연되는 시간을 뺀 것인 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 카운팅 제어부는 상기 지연 커맨드 신호를 상기 제 2 시간만큼 지연시켜 트리거 제어 신호를 생성하는 레플리카 지연부;
    카운팅 개시신호 및 상기 트리거 제어신호에 응답하여 상기 카운팅 제어신호를 생성하는 트리거부; 및
    상기 카운팅 제어신호를 분주하여 상기 카운팅 인에이블 신호를 생성하는 주기신호 분주부를 더 포함하는 반도체 장치.
  18. 삭제
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 출력 제어부는 상기 레이턴시에서 상기 지연 정보 신호의 코드 값을 감산하여 보정 레이턴시를 생성하는 레이턴시 제어부; 및
    상기 지연 커맨드 신호를 상기 보정 레이턴시에 대응하는 클럭의 배수만큼 지연시켜 상기 출력 제어신호를 생성하는 쉬프팅부를 포함하는 반도체 장치.
  20. 지연 고정 완료신호에 기초하여 카운팅 제어신호를 생성하고, 상기 카운팅 제어신호에 기초하여 카운팅 인에이블 신호를 생성하며, 상기 카운팅 인에이블 신호는 제 1 시간 및 제 2 시간의 합보다 더 긴 시간동안 인에이블되는 카운팅 제어부;
    지연 클럭으로 상기 카운팅 인에이블 신호를 카운팅하여 지연 정보 신호를 생성하는 카운팅부;
    상기 카운팅 제어 신호를 상기 제 1 시간만큼 지연시켜 지연 커맨드 신호를 생성하는 커맨드 지연 라인; 및
    상기 지연 정보 신호 및 레이턴시에 기초하여 상기 지연 커맨드 신호를 지연시켜 출력 제어 신호를 생성하는 출력 제어부를 포함하는 반도체 장치.
  21. 지연 고정 완료신호에 기초하여 제 1 시간 및 제 2 시간의 합에 대응하는 시간을 주기로 오실레이팅하는 카운팅 제어 신호를 생성하고, 상기 제 1 및 제 2 시간의 합은 클럭 주기의 n배이며, n은 1 이상의 정수이고, 상기 카운팅 제어 신호에 기초하여 상기 제 1 및 제 2 시간의 합의 m배에 대응하는 시간 동안 카운팅 인에이블 신호를 인에이블시키며, m은 2 이상의 정수인 카운팅 제어 회로;
    지연 클럭으로 상기 카운팅 인에이블 신호를 카운팅하여 지연 정보 신호를 생성하는 카운팅부;
    상기 제 1 시간만큼 상기 카운팅 제어 신호를 지연시켜 지연 커맨드 신호를 생성하는 커맨드 지연 라인; 및
    상기 지연 정보 신호 및 레이턴시에 기초하여 상기 지연 커맨드 신호를 지연시켜 출력 제어 신호를 생성하는 출력 제어부를 포함하는 반도체 장치.
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