KR102491525B1 - 반도체 장치의 클럭 생성 회로 - Google Patents

반도체 장치의 클럭 생성 회로 Download PDF

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Abstract

제안 발명은 반도체 장치의 내부 클럭 생성 회로에 관한 것으로, 다수의 제 1 단위지연부를 이용하여 내부 클럭을 생성하고, 입력 클럭의 활성화 구간 동안 상기 내부 클럭의 토글링 수를 카운팅하여 카운팅 신호를 생성하는 주파수 검출부; 타겟 신호와 상기 카운팅 신호를 토대로 다수의 주기 제어 신호를 생성하는 제어 신호 생성부; 및 다수의 제 2 단위지연부를 이용하여 출력 클럭을 생성하며, 상기 다수의 주기 제어 신호에 따라 선택되는 제 2 단위지연부의 개수를 조절하는 주기 조절부를 포함할 수 있다.

Description

반도체 장치의 클럭 생성 회로 {SEMICONDUCTOR DEVICE INCLUDING CLOCK GENERATION CITCUIT}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 반도체 장치의 클럭 생성 회로에 관한 것이다.
반도체 장치의 동작 속도가 점점 더 높아져 감에 따라 반도체 장치의 테스트에 사용되는 테스터의 동작 속도가 반도체 장치의 동작 속도를 따라가지 못하는 경우가 발생한다. 예를 들어, 반도체 장치는 최대 400 MHz 주파수에서 동작하는데 반하여 테스터가 200 MHz 주파수를 초과하는 신호를 생성하지 못하는 경우가 있다. 이러한 경우에, 테스터가 200 MHz 주파수로 반도체 장치를 테스트하게 되면 테스트 수행시간이 오래 걸릴 뿐 아니라, 반도체 장치가 고속으로 동작하는 경우에 대한 적절한 테스트를 수행할 수가 없다.
따라서, 낮은 동작 속도의 테스터를 이용하여 고속 반도체 장치를 테스트하기 위해 반도체 장치는 내부에 주파수 체배 회로를 구비할 수 있다. 즉, 반도체 장치는, 주파수 체배 회로를 이용하여 테스터로부터 인가되는 외부 클럭의 주파수 보다 높은 주파수를 가지는 클럭을 생성함으로써 저속의 테스트 장비로 반도체 장치의 고속 동작을 테스트할 수 있다.
한편, 적은 지터 발생 및 PVT에 대해 안정적인 동작을 이유로 지연고정루프(Delay locked loop, DLL) 회로 혹은 위상고정루프(Phase locked loop, PLL) 회로를 이용하여 주파수 체배 회로를 구현하고 있다. DLL 혹은 PLL 회로를 이용한 주파수 체배 회로는, 듀티비는 보상되나 DLL 혹은 PLL 회로를 배치하기 위해 소모되는 면적이 커지며, 락킹 타임이 필요하고 구현이 복잡하다.
하지만, 내장 자체 시험 테스트(Built-in self-test, BIST) 등 내부 테스트를 수행할 때는 정확한 주파수를 가지는 클럭이 아니어도 테스트에는 문제가 없기 때문에 DLL 혹은 PLL 회로 보다 정확도가 떨어지더라도 락킹 타임이 짧고 간단한 회로가 필요하다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는, 외부 장비로부터 기준 클럭을 입력받아 원하는 출력 클럭을 생성할 수 있는 내부 클럭 생성 회로를 제공하는 데 있다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는, 주파수 체배 회로 및 주파수 분주 회로로 모두 활용될 수 있는 내부 클럭 생성 회로를 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 클럭 생성 회로는, 다수의 제 1 단위지연부를 이용하여 내부 클럭을 생성하고, 입력 클럭의 활성화 구간 동안 상기 내부 클럭의 토글링 수를 카운팅하여 카운팅 신호를 생성하는 주파수 검출부; 타겟 신호와 상기 카운팅 신호를 토대로 다수의 주기 제어 신호를 생성하는 제어 신호 생성부; 및 다수의 제 2 단위지연부를 이용하여 출력 클럭을 생성하며, 상기 다수의 주기 제어 신호에 따라 선택되는 제 2 단위지연부의 개수를 조절하는 주기 조절부를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 시스템은, 반도체 장치를 테스트하기 위해 기준 클럭을 제공하는 테스트 장치; 및 상기 기준 클럭을 입력받아 상기 반도체 장치의 동작에 요구되는 출력 클럭을 생성하는 반도체 장치를 포함하며, 상기 반도체 장치는, 다수의 제 1 단위지연부를 이용하여 내부 클럭을 생성하고, 상기 기준 클럭의 활성화 구간 동안 상기 내부 클럭의 토글링 수를 카운팅하여 카운팅 신호를 생성하는 주파수 검출부; 타겟 신호와 상기 카운팅 신호를 토대로 다수의 주기 제어 신호를 생성하는 제어 신호 생성부; 및 다수의 제 2 단위지연부를 이용하여 상기 출력 클럭을 생성하며, 상기 다수의 주기 제어 신호에 따라 선택되는 제 2 단위지연부의 개수를 조절하는 주기 조절부를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 클럭 생성 방법은, 직렬 연결되어 루프를 형성하는 다수의 제 1 단위지연부를 이용하여 내부 클럭을 생성하는 단계; 입력 클럭의 활성화 구간 동안 상기 내부 클럭의 토글링 수를 카운팅하여 카운팅 신호를 생성하는 단계; 상기 입력 클럭의 활성화 구간이 종료될 때, 타겟 신호와 상기 카운팅 신호를 토대로 다수의 주기 제어 신호를 생성하는 단계; 및 직렬 연결되어 루프를 형성하는 다수의 제 2 단위지연부를 이용하여 출력 클럭을 생성하되, 상기 다수의 주기 제어 신호에 따라 선택되는 제 2 단위지연부의 개수를 조절하는 단계를 포함할 수 있다.
제안된 실시예에 따른 반도체 장치는 하나의 클럭 생성 회로를 이용하여 주파수 체배 회로 및 주파수 분주 회로로 모두 활용할 수 있는 효과가 있다.
제안된 실시예에 따른 반도체 장치는 고속 테스트를 효율적으로 수행하고, 테스트를 위한 내부 클럭을 생성하는 내부 클럭 생성 회로가 차지하는 면적을 최소화할 수 있는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 클럭 생성 회로의 블록도이다.
도 2 는 도 1 에 도시된 주파수 검출부의 상세 블록도 이다.
도 3 은 도 1 에 도시된 주기 조절부의 블록도 이다.
도 4 는 도 3 의 주기 조절부의 동작을 설명하기 위한 블록도 이다.
도 5 는 도 3 의 제 2 단위지연부의 상세 회로도 이다.
도 6a 및 도 6b 는 도 1 의 클럭 생성 회로의 동작을 설명하기 위한 타이밍도 이다.
도 7 은 본 발명의 실시예에 따른 반도체 시스템의 블록 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1 은 본 발명의 실시예에 따른 클럭 생성 회로(100)의 블록도이다.
도 1 을 참조하면, 클럭 생성 회로(100)는, 주파수 검출부(120), 제어 신호 생성부(140) 및 주기 조절부(160)를 포함할 수 있다.
주파수 검출부(120)는, 다수의 제 1 단위지연부(D1)를 이용하여 내부 클럭(CLKI)을 생성하고, 입력 클럭(CLK_REF)의 활성화 구간 동안 내부 클럭(CLKI)의 토글링 수를 카운팅하여 카운팅 신호(CNT)를 생성할 수 있다. 카운팅 신호(CNT)는 다수 비트로 구성된 신호일 수 있다.
다수의 제 1 단위지연부(D1)는 직렬 연결되며, 다수의 제 1 단위지연부(D1) 중 마지막 단의 단위지연부로부터 내부 클럭(CLKI)이 출력될 수 있다. 이 때, 마지막 단의 단위지연부의 출력이 첫번째 단의 단위지연부의 입력으로 피드백됨으로써 다수의 제 1 단위지연부(D1)는 루프를 형성할 수 있다.
한편, 주파수 검출부(120)는, 입력 클럭(CLK_REF)의 활성화 구간이 종료될 때 활성화되는 업데이트 신호(UPDATE)를 생성할 수 있다.
제어 신호 생성부(140)는, 업데이트 신호(UPDATE)가 활성화되면 타겟 신호(TARGET)와 카운팅 신호(CNT)를 토대로 다수의 주기 제어 신호(PCTRL<L:1>)를 생성할 수 있다. 타겟 신호(TARGET)는 외부 테스트 장치(미도시) 혹은 컨트롤러(미도시)에서 입력되는 다수 비트로 구성된 신호로, 입력 클럭(CLK_REF)의 주파수 대비 출력 클럭(CLK_OUT)의 타겟 주파수를 의미한다. 바람직하게, 타겟 신호(TARGET)는, 0 보다는 큰 실수로 구성될 수 있다. 타겟 신호(TARGET)가 0 에서 1 사이의 값을 가질 때, 클럭 생성 회로(100)는 주파수 분주 회로로 동작할 수 있다. 반면, 타겟 신호(TARGET)가 1 이상의 값을 가질 때, 클럭 생성 회로(100)는 주파수 체배 회로로 동작할 수 있다. 예를 들어, 입력 클럭(CLK_REF)의 주파수의 8 배 주파수를 가지는 출력 클럭(CLK_OUT)을 생성하고자 할 때, 타겟 신호(TARGET)는 8로 설정될 수 있다. 예를 들어, 입력 클럭(CLK_REF)의 주파수의 1/2 배 주파수를 가지는 출력 클럭(CLK_OUT)을 생성하고자 할 때, 타겟 신호(TARGET)는 1/2(혹은 0.5)로 설정될 수 있다.
주기 조절부(160)는, 다수의 제 2 단위지연부(D2)를 이용하여 출력 클럭(CLK_OUT)을 생성하며, 다수의 주기 제어 신호(PCTRL<L:1>)에 따라 선택되는 제 2 단위지연부의 개수를 조절할 수 있다. 즉, 주기 조절부(160)는, 다수의 주기 제어 신호(PCTRL<L:1>)에 따라 출력 클럭(CLK_OUT)을 생성하는데 이용되는 제 2 단위지연부의 개수를 조절할 수 있다.
다수의 제 2 단위지연부(D2)는 직렬 연결되며, 다수의 제 2 단위지연부(D2) 중 마지막 단의 단위지연부로부터 출력 클럭(CLK_OUT)이 출력될 수 있다. 이 때, 마지막 단의 단위지연부의 출력이 첫번째 단의 단위지연부의 입력으로 피드백됨으로써 다수의 제 2 단위지연부(D2)는 루프를 형성할 수 있다. 다수의 제 2 단위 지연부(D2) 각각은, 다수의 주기 제어 신호(PCTRL<L:1>) 중 대응되는 주기 제어 신호를 입력받을 수 있다. 즉, 다수의 제 2 단위 지연부(D2)의 개수(예를 들어, L)는 다수의 주기 제어 신호(PCTRL<L:1>)의 수에 대응될 수 있다.
이 때, 다수의 제 1 단위지연부(D1) 각각의 지연량은 다수의 제 2 단위지연부(D2) 각각의 지연량과 실질적으로 동일할 수 있다. 또한, 제 2 단위지연부(D2)의 개수(L)는 다수의 제 1 단위지연부(D1)의 개수(K) 보다 많거나 같을 수 있다.
한편, 제어 신호 생성부(140)는, 업데이트 신호(UPDATE)가 활성화되면 다음 수학식 1에 따라 X 를 산출하고, 다수의 제 1 단위지연부(D1)의 개수(K)와 산출된 X를 곱한 값(K*X)에 대응되는 제 2 단위지연부의 개수를 선택하기 위한 주기 제어 신호(PCTRL<L:1>)를 생성할 수 있다.
Figure 112018019528200-pat00001
(CNT: 카운팅 신호, TARGET: 타겟 신호)
예를 들어, 제 1 단위지연부(D1)의 개수(K)가 16개이고, 타겟 신호(TARGET)가 4이고, 카운팅 신호(CNT)가 “10000” (즉, 16)일 때, 제어 신호 생성부(140)는 수학식 1에 따라 X를 16*2/4 = 8로 산출하고, 16*8(즉, 128)개의 제 2 단위지연부(D2)를 선택하기 위한 주기 제어 신호(PCTRL<L:1>)를 생성할 수 있다. 또한, 예를 들어, 제 1 단위지연부(D1)의 개수(K)가 16개이고, 타겟 신호(TARGET)가 1/2이고, 카운팅 신호(CNT)가 “10000” (즉, 16)일 때, 제어 신호 생성부(140)는 수학식 1에 따라 X를 16*2/0.5 = 64로 산출하고, 16*64(즉, 1024)개의 제 2 단위지연부(D2)를 선택하기 위한 주기 제어 신호(PCTRL<L:1>)를 생성할 수 있다.
상기와 같이, 제안 발명에 따른 클럭 생성 회로(100)는, K개의 제 1 단위지연부(D1)를 이용하여 소정 주기로 토글링하는 내부 클럭(CLKI)을 생성하고, 입력 클럭(CLK_REF)이 내부 클럭(CLKI)의 몇 배의 주기(즉, 주파수)를 가지는 지를 검출하여 카운팅 신호(CNT)를 생성하고, 카운팅 신호(CNT)와 타겟 신호(TARGET)에 따라 선택되는 제 2 단위지연부의 개수를 조절함으로써 타겟 신호(TARGET)에 따른 주파수를 가지는 출력 클럭(CLK_OUT)을 생성할 수 있다. 이 때, 클럭 생성 회로(100)는 정확한 주파수를 가지는 출력 클럭(CLK_OUT)을 생성하기는 어렵지만, 클럭 생성 회로(100)는 락킹 타임이 짧고 간단한 회로로 구현될 수 있어, 차지하는 면적을 최소화하면서도 고속 테스트를 효율적으로 수행할 수 있다. 또한, 클럭 생성 회로(100)는 낮은 주파수의 입력 클럭(CLK_REF)을 입력받아 높은 주파수의 출력 클럭(CLK_OUT)을 생성하는 주파수 체배 회로 및 높은 주파수의 입력 클럭(CLK_REF)을 입력받아 낮은 주파수의 출력 클럭(CLK_OUT)을 생성하는 주파수 분주 회로로 모두 활용이 가능하여 높은 효율성을 가진다.
도 2 는 도 1 에 도시된 주파수 검출부(120)의 상세 블록도 이다.
도 2 를 참조하면, 주파수 검출부(120)는, 분주기(DIVIDER, 210), 링 오실레이터(220), 리셋 신호 생성부(230), 카운팅 클럭 생성부(240), 카운터(250) 및 업데이트 신호 생성부(260)를 포함할 수 있다.
분주기(210)는, 입력 클럭(CLK_REF)을 소정 분주비(N)로 분주하여 입력 클럭(CLK_REF) 보다 낮거나 같은 주파수를 가지는 오실레이팅 클럭(OSC_EN)를 생성할 수 있다. 소정 분주비(N)는 1 이상의 정수로 설정될 수 있다. 분주기(210)를 이용하여 입력 클럭(CLK_REF) 보다 더 낮은 주파수를 가지는 오실레이팅 클럭(OSC_EN)를 생성함으로써, 내부 동작 마진을 확보할 수 있다. 하지만, 제안 발명에서, 분주기(210)는 필수 구성은 아니며 경우에 따라 생략 될 수 있다.
링 오실레이터(220)는, 직렬 연결되어 루프를 형성하며, 내부 클럭(CLKI)을 생성하는 다수의 제 1 단위지연부(220_1~220_K)를 포함할 수 있다.
리셋 신호 생성부(230)는, 오실레이팅 클럭(OSC_EN)의 활성화 구간이 종료된 후 소정 시간이 지난 후에 활성화되는 리셋 신호(CNT_RSTB)를 생성할 수 있다. 이하에서, 리셋 신호(CNT_RSTB)는, 비활성화될 때 로직 하이 레벨을 유지하고, 활성화될 때 로직 로우 레벨을 유지하는 신호로 정의할 수 있다.
카운팅 클럭 생성부(240)는, 오실레이팅 클럭(OSC_EN)의 활성화 구간 동안 내부 클럭(CLKI)을 카운팅 클럭(CLK_CNT)으로 출력할 수 있다. 바람직하게, 카운팅 클럭 생성부(240)는, 오실레이팅 클럭(OSC_EN)와 내부 클럭(CLKI)을 낸드 연산하는 로직 게이트로 구현될 수 있다.
카운터(250)는, 카운팅 클럭(CLK_CNT)의 토글링 수를 카운팅하여 카운팅 신호(CNT)를 생성하며, 리셋 신호(CNT_RSTB)에 따라 카운팅 신호(CNT)를 리셋할 수 있다. 바람직하게, 카운터(250)는, 리셋 신호(CNT_RSTB)가 로직 로우 레벨로 활성화될 때 카운팅 신호(CNT)를 리셋할 수 있다.
업데이트 신호 생성부(260)는, 오실레이팅 클럭(OSC_EN)를 반전하여 업데이트 신호(UPDATE)를 출력할 수 있다. 업데이트 신호 생성부(260)는, 하나 이상의 인버터로 구성될 수 있다.
한편, 주파수 검출부(120)에 분주기(210)가 구비되는 경우, 제어 신호 생성부(140)는, 업데이트 신호(UPDATE)가 활성화되면 다음 수학식 2에 따라 Y 를 산출하고, 다수의 제 1 단위지연부(220_1~220_K)의 개수(K)와 산출된 Y를 곱한 값(K*Y)에 대응되는 제 2 단위지연부의 개수를 선택하기 위한 주기 제어 신호(PCTRL<L:1>)를 생성할 수 있다.
Figure 112018019528200-pat00002
(CNT: 카운팅 신호, TARGET: 타겟 신호, N: 분주기의 분주비)
예를 들어, 제 1 단위지연부(D1)의 개수(K)가 16개이고, 타겟 신호(TARGET)가 4이고, 카운팅 신호(CNT)가 “10000” (즉, 16)일 때, 제어 신호 생성부(140)는 수학식 2에 따라 Y를 16*2/2*4 = 4로 산출하고, 16*4(즉, 64) 개의 제 2 단위지연부(D2)를 선택하기 위한 주기 제어 신호(PCTRL<L:1>)를 생성할 수 있다. 또한, 예를 들어, 제 1 단위지연부(D1)의 개수(K)가 16개이고, 타겟 신호(TARGET)가 1/2이고, 카운팅 신호(CNT)가 “10000” (즉, 16)일 때, 제어 신호 생성부(140)는 수학식 2에 따라 Y를 16*2/2*0.5 = 32로 산출하고, 16*32(즉, 512) 개의 제 2 단위지연부(D2)를 선택하기 위한 주기 제어 신호(PCTRL<L:1>)를 생성할 수 있다.
도 3 은 도 1 에 도시된 주기 조절부(160)의 블록도 이다. 도 4 는 도 3 의 주기 조절부(160)의 동작을 설명하기 위한 블록도 이다.
도 3 을 참조하면, 주기 조절부(160)는 직렬 연결되어 루프를 형성하는 다수의 제 2 단위지연부(310_1~310_L)를 포함할 수 있다.
도 2 의 제 1 단위지연부(220_1~220_K)와는 다르게, 모든 제 2 단위지연부(310_1~310_L)는 마지막 단의 단위지연부(310_L)로부터 출력되는 출력 클럭(CLK_OUT)을 피드백 받을 수 있다. 즉, 다수의 제 2 단위지연부(310_1~310_L)는, 다수의 주기 제어 신호(PCTRL<L:1>)에 따라, 제 1 입력(IN1)으로 입력되는 이전 단의 단위지연부의 출력 혹은 제 2 입력(IN2)으로 입력되는 출력 클럭(CLK_OUT)을 선택하고, 이를 소정 횟수 오실레이팅시켜 출력 클럭(CLK_OUT)을 생성할 수 있다. 참고로, 다수의 제 2 단위지연부(310_1~310_L) 중 첫번째 단의 단위지연부(310_1)는 출력 클럭(CLK_OUT)을 제 1 입력(IN1) 및 제 2 입력(IN2) 공통으로 입력받을 수 있다.
다수의 제 2 단위지연부(310_1~310_L) 각각은, 다수의 주기 제어 신호(PCTRL<L:1>) 중 대응되는 주기 제어 신호를 역순으로 입력받을 수 있다. 예를 들어, 도 3 에 도시된 바와 같이, 첫번째 단의 제 2 단위지연부(310_1)는 다수의 주기 제어 신호(PCTRL<L:1>) 중 L 번째 주기 제어 신호(PCTRL<L>)를 입력받고, 둘째 단의 제 2 단위지연부(310_2)는 다수의 주기 제어 신호(PCTRL<L:1>) 중 (L-1) 번째 주기 제어 신호(PCTRL<L-1>)를 입력받을 수 있다. 이러한 방식으로, 마지막 단의 단위지연부(310_L)는 다수의 주기 제어 신호(PCTRL<L:1>) 중 첫번째 주기 제어 신호(PCTRL<1>)를 입력받을 수 있다.
다수의 주기 제어 신호(PCTRL<L:1>) 중 활성화되는 주기 제어 신호에 따라, 출력 클럭(CLK_OUT)을 생성하는데 이용되는 제 2 단위지연부(310_1~310_L)의 개수가 결정될 수 있다. 예를 들어, 도 4 에 도시된 바와 같이, (L-1) 번째 주기 제어 신호(PCTRL<L-1>)가 활성화되는 경우, 둘째 단의 제 2 단위지연부(310_2)가 제 2 입력(IN2)으로 입력되는 출력 클럭(CLK_OUT)을 선택함으로써 출력 클럭(CLK_OUT)을 생성하는데 (L-1) 개의 제 2 단위지연부(310_2~310_L)가 이용될 수 있다.
도 5 는 도 3 의 두번째 단의 제 2 단위지연부(310_2)의 상세 회로도 이다. 나머지 제 2 단위지연부(310_1, 310_3~310_L)는 두번째 단의 제 2 단위지연부(310_2)와 실질적으로 동일한 구성을 가질 수 있다.
도 5 를 참조하면, 제 2 단위지연부(310_2)는, 멀티플렉서(MUX) 및 제 3 단위지연부(D3)를 포함할 수 있다.
멀티플렉서(MUX)는, (L-1) 번째 주기 제어 신호(PCTRL<L-1>)에 따라, 제 1 입력(IN1)으로 입력되는 이전 단, 즉, 첫번째 단의 단위지연부(310_1)의 출력 혹은 제 2 입력(IN2)으로 입력되는 출력 클럭(CLK_OUT)을 선택하여 출력(OUT)으로 출력할 수 있다. 이 때, 멀티플렉서(MUX)는, (L-1) 번째 주기 제어 신호(PCTRL<L-1>)가 활성화되면 제 2 입력(IN2)으로 입력되는 출력 클럭(CLK_OUT)을 선택할 수 있다.
제 3 단위지연부(D3)는, 멀티플렉서(MUX)의 출력을 소정 시간 지연하여 출력(OUT)할 수 있다. 이때, 제 3 단위지연부(D3)의 지연량은 다수의 제 1 단위지연부(220_1~220_K) 각각의 지연량과 실질적으로 동일하다.
이하, 도 1 내지 도 6b 를 참조하여 본 발명의 클럭 생성 회로의 동작을 설명하기로 한다.
도 6a 및 도 6b 는 도 1 의 클럭 생성 회로의 동작을 설명하기 위한 타이밍도 이다. 도 6a 및 도 6b 에서는, 클럭 생성 회로가 주파수 체배 회로로 동작하는 경우를 예로 들어 설명한다.
도 6a 는 입력 클럭(CLK_REF)의 주파수 대비 출력 클럭(CLK_OUT)의 타겟 주파수가 4배이고((즉, TARGET=4), 분주기(210)의 분주비(N)가 1인 경우를 도시하고 있다.
도 6a 를 참조하면, 분주비(N)가 1인 경우, 분주기(210)는, 입력 클럭(CLK_REF)과 동일한 주파수의 오실레이팅 클럭(OSC_EN)로 출력한다.
링 오실레이터(220)의 다수의 제 1 단위지연부(220_1~220_K)는 소정 주기로 토글링하는 내부 클럭(CLKI)을 생성한다. 카운팅 클럭 생성부(240)는, 오실레이팅 클럭(OSC_EN)의 활성화 구간 동안 내부 클럭(CLKI)을 카운팅 클럭(CLK_CNT)으로 출력하고, 카운터(250)는, 카운팅 클럭(CLK_CNT)의 토글링 수를 카운팅하여 카운팅 신호(CNT)를 생성한다.
리셋 신호 생성부(230)는, 오실레이팅 클럭(OSC_EN)의 활성화 구간이 종료된 후 소정 시간이 지난 후에 리셋 신호(CNT_RSTB)를 활성화시키고, 카운터(250)는, 리셋 신호(CNT_RSTB)에 따라 카운팅 신호(CNT)를 리셋할 수 있다.
업데이트 신호 생성부(260)는, 오실레이팅 클럭(OSC_EN)를 반전하여 업데이트 신호(UPDATE)를 출력한다.
업데이트 신호(UPDATE)가 활성화되면, 제어 신호 생성부(140)는, 수학식 2에 따라 Y 를 산출하고, 다수의 제 1 단위지연부(220_1~220_K)의 개수(K)와 산출된 Y를 곱한 값(K*Y)에 대응되는 제 2 단위지연부의 개수를 선택하기 위한 주기 제어 신호(PCTRL<L:1>)를 생성한다. 예를 들어, 제 1 단위지연부(220_1~220_K)의 개수(K)가 5개인 경우, 제어 신호 생성부(140)는 수학식 2에 따라 Y를 16*2/1*4 = 8로 산출하고, 5*8(즉, 40) 개의 제 2 단위지연부(310_1~310_L)를 선택하기 위한 주기 제어 신호(PCTRL<L:1>)를 생성할 수 있다.
다수의 주기 제어 신호(PCTRL<L:1>)에 따라, 주기 조절부(160)는 다수 개의 제 2 단위지연부(310_1~310_L) 중 40 개의 제 2 단위지연부(310_1~310_L)을 이용하여 출력 클럭(CLK_OUT)을 생성할 수 있다. 상기와 같은 과정을 통해, 업데이트 신호(UPDATE)가 활성화된 후, 입력 클럭(CLK_REF)의 4배 주파수를 가지는 출력 클럭(CLK_OUT)이 생성될 수 있다.
참고로, 각 제 2 단위지연부(310_1~310_L)가 인버터로 구성된 경우, 클럭을 생성하기 위해서는 홀수 개의 단위지연부가 필요하므로 짝수 개의 단위지연부가 선택되는 경우 하나의 단위 지연부를 더하거나 빼서 홀수 개의 단위지연부를 유지할 수 있도록 한다. 또한, 타겟 신호(TARGET)의 값에 따라, 다수의 제 1 단위지연부(220_1~220_K)의 개수(K)와 수학식 2에 따라 산출된 Y를 곱한 값(K*Y)이 정수가 아닐 수 있다. 이 때, 제어 신호 생성부(140)는, 결과 값(K*Y)에 근접한 정수를 어림하고, 이에 대응되는 제 2 단위지연부(310_1~310_L)의 개수를 선택하기 위한 주기 제어 신호(PCTRL<L:1>)를 생성할 수 있다.
도 6b 는 입력 클럭(CLK_REF)의 주파수 대비 출력 클럭(CLK_OUT)의 타겟 주파수가 4배이고((즉, TARGET=4), 분주기(210)의 분주비(N)가 2인 경우를 도시하고 있다.
도 6b 를 참조하면, 분주비(N)가 2인 경우, 분주기(210)는, 입력 클럭(CLK_REF)를 2분주하여 1/2 주파수(즉, 2 배 주기)의 오실레이팅 클럭(OSC_EN)을 생성한다.
링 오실레이터(220)의 다수의 제 1 단위지연부(220_1~220_K)는 소정 주기로 토글링하는 내부 클럭(CLKI)을 생성한다. 카운팅 클럭 생성부(240)는, 오실레이팅 클럭(OSC_EN)의 활성화 구간 동안 내부 클럭(CLKI)을 카운팅 클럭(CLK_CNT)으로 출력하고, 카운터(250)는, 카운팅 클럭(CLK_CNT)의 토글링 수를 카운팅하여 카운팅 신호(CNT)를 생성한다.
리셋 신호 생성부(230)는, 오실레이팅 클럭(OSC_EN)의 활성화 구간이 종료된 후 소정 시간이 지난 후에 리셋 신호(CNT_RSTB)를 활성화시키고, 카운터(250)는, 리셋 신호(CNT_RSTB)에 따라 카운팅 신호(CNT)를 리셋할 수 있다.
업데이트 신호 생성부(260)는, 오실레이팅 클럭(OSC_EN)를 반전하여 업데이트 신호(UPDATE)를 출력한다. 제어 신호 생성부(140)는, 업데이트 신호(UPDATE)가 활성화되면 수학식 2에 따라 Y 를 산출하고, 다수의 제 1 단위지연부(220_1~220_K)의 개수(K)와 산출된 Y를 곱한 값(K*Y)에 대응되는 제 2 단위지연부의 개수를 선택하기 위한 주기 제어 신호(PCTRL<L:1>)를 생성한다. 예를 들어, 제 1 단위지연부(220_1~220_K)의 개수(K)가 5 개인 경우, 제어 신호 생성부(140)는 수학식 2에 따라 Y를 16*2/2*4 = 4로 산출하고, 5*4(즉, 20) 개의 제 2 단위지연부(310_1~310_L)를 선택하기 위한 주기 제어 신호(PCTRL<L:1>)를 생성할 수 있다.
다수의 주기 제어 신호(PCTRL<L:1>)에 따라, 주기 조절부(160)는 다수 개의 제 2 단위지연부(310_1~310_L) 중 20 개의 제 2 단위지연부(310_1~310_L)을 이용하여 출력 클럭(CLK_OUT)을 생성할 수 있다. 상기와 같은 과정을 통해, 입력 클럭(CLK_REF)의 4배 주파수를 가지는 출력 클럭(CLK_OUT)이 생성될 수 있다.
한편, 도 6a 및 도 6b 에서는, 클럭 생성 회로가 주파수 체배 회로로 동작하는 경우를 예로 들어 설명하였지만, 동일한 원리로 클럭 생성 회로는 주파수 분주 회로로도 동작할 수 있다.
도 7 은 본 발명의 실시예에 따른 반도체 시스템(400)의 블록 구성도이다.
도 7 을 참조하면, 반도체 시스템(400)은 반도체 장치(410) 및 테스트 장치(420)를 포함할 수 있다.
테스트 장치(420)는, 반도체 장치(410)를 테스트하기 위해 필요한 데이터(DATA) 및 기준 클럭(CLK_REF)을 반도체 장치(410)로 제공할 수 있다. 반도체 장치(410)는, 데이터(DATA) 및 기준 클럭(CLK_REF)을 토대로 테스트 동작을 수행할 수 있다. 테스트 장치(420)는, 기준 클럭(CLK_REF)의 주파수 대비 출력 클럭(CLK_OUT)의 타겟 주파수를 의미하는 타겟 신호(TARGET)를 반도체 장치(410)로 제공할 수 있다.
테스트 장치(420)의 동작 속도와 반도체 장치(410)의 동작 속도가 서로 다르기 때문에, 테스트 장치(420)는, 기준 클럭(CLK_REF)의 주파수 대비 출력 클럭(CLK_OUT)의 타겟 주파수를 의미하는 타겟 신호(TARGET)를 반도체 장치(410)로 제공하고, 반도체 장치(410)는, 기준 클럭(CLK_REF) 및 타겟 신호(TARGET)를 토대로 반도체 장치(410)의 동작에 요구되는 출력 클럭(CLK_OUT)을 생성하기 위한 클럭 생성 회로(100)를 포함할 수 있다. 클럭 생성 회로(100)는, 낮은 주파수의 입력 클럭(CLK_REF)을 입력받아 높은 주파수의 출력 클럭(CLK_OUT)을 생성하는 주파수 체배 회로 또는 높은 주파수의 입력 클럭(CLK_REF)을 입력받아 낮은 주파수의 출력 클럭(CLK_OUT)을 생성하는 주파수 분주 회로로 동작할 수 있다. 클럭 생성 회로(100)는 도 1 의 클럭 생성 회로(100)와 실질적으로 동일한 구성을 가지므로 상세한 설명은 생략하기로 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
100: 클럭 생성 회로 120: 주파수 검출부
140: 제어 신호 생성부 160: 주기 조절부
210: 분주기 220: 링 오실레이터
230: 리셋 신호 생성부 240: 카운팅 클럭 생성부
250: 카운터 260: 업데이트 신호 생성부

Claims (20)

  1. 다수의 제 1 단위지연부를 이용하여 내부 클럭을 생성하고, 입력 클럭의 활성화 구간 동안 상기 내부 클럭의 토글링 수를 카운팅하여 카운팅 신호를 생성하는 주파수 검출부;
    타겟 신호와 상기 카운팅 신호를 토대로 다수의 주기 제어 신호를 생성하는 제어 신호 생성부; 및
    각 지연량이 상기 다수의 제 1 단위지연부의 각 지연량과 실질적으로 동일한 다수의 제 2 단위지연부를 이용하여 출력 클럭을 생성하며, 상기 다수의 주기 제어 신호에 따라 선택되는 제 2 단위지연부의 개수를 조절하는 주기 조절부
    를 포함하는 클럭 생성 회로.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 다수의 제 2 단위지연부의 개수는 상기 다수의 제 1 단위지연부 개수 보다 많거나 같은 클럭 생성 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 주파수 검출부는,
    상기 입력 클럭의 활성화 구간이 종료될 때 활성화되는 업데이트 신호를 생성하고,
    상기 제어 신호 생성부는,
    상기 업데이트 신호에 따라 상기 타겟 신호와 상기 카운팅 신호를 비교하는 클럭 생성 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 주파수 검출부는,
    직렬 연결되어 루프를 형성하며, 상기 내부 클럭을 생성하는 상기 다수의 제 1 단위지연부;
    상기 입력 클럭의 활성화 구간이 종료된 후 활성화되는 리셋 신호를 생성하는 리셋 신호 생성부; 및
    상기 입력 클럭의 활성화 구간 동안 상기 내부 클럭의 토글링 수를 카운팅하여 상기 카운팅 신호를 생성하며, 상기 리셋 신호에 따라 상기 카운팅 신호를 리셋하는 카운터
    를 포함하는 클럭 생성 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 주파수 검출부는,
    상기 입력 클럭을 분주하여 오실레이팅 클럭을 생성하고, 상기 오실레이팅 클럭을 상기 리셋 신호 생성부로 제공하는 분주부; 및
    상기 오실레이팅 클럭을 반전하여 상기 업데이트 신호를 출력하는 업데이트 신호 생성부
    를 더 포함하는 클럭 생성 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어 신호 생성부는,
    Figure 112018019528200-pat00003

    (CNT: 카운팅 신호, TARGET: 타겟 신호)
    상기 수식에 따라 X 를 산출하고,
    상기 다수의 제 1 단위지연부의 개수(K)와 X를 곱한 값(K*X)에 대응되는 제 2 단위지연부의 개수를 선택하기 위한 상기 주기 제어 신호를 생성하는 클럭 생성 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 다수의 제 2 단위지연부는,
    직렬 연결되어 루프를 형성하며, 상기 다수의 주기 제어 신호에 따라 이전 단의 단위지연부의 출력 혹은 상기 출력 클럭을 선택적으로 입력 받아 상기 출력 클럭을 생성하는 클럭 생성 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 다수의 제 2 단위지연부 각각은,
    상기 다수의 주기 제어 신호 중 대응하는 주기 제어 신호에 따라 이전 단의 단위지연부의 출력 혹은 상기 출력 클럭을 선택하여 출력하는 멀티플렉서; 및
    상기 멀티플렉서의 출력을 지연하여 출력하는 제 3 단위지연부
    를 포함하는 클럭 생성 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 제 3 단위지연부의 지연량은 상기 다수의 제 1 단위지연부 각각의 지연량과 실질적으로 동일한 클럭 생성 회로.
  11. 반도체 장치를 테스트하기 위해 기준 클럭을 제공하는 테스트 장치; 및
    상기 기준 클럭을 입력받아 상기 반도체 장치의 동작에 요구되는 출력 클럭을 생성하는 반도체 장치를 포함하며,
    상기 반도체 장치는,
    다수의 제 1 단위지연부를 이용하여 내부 클럭을 생성하고, 상기 기준 클럭의 활성화 구간 동안 상기 내부 클럭의 토글링 수를 카운팅하여 카운팅 신호를 생성하는 주파수 검출부;
    타겟 신호와 상기 카운팅 신호를 토대로 다수의 주기 제어 신호를 생성하는 제어 신호 생성부; 및
    각 지연량이 상기 다수의 제 1 단위지연부의 각 지연량과 실질적으로 동일한다수의 제 2 단위지연부를 이용하여 상기 출력 클럭을 생성하며, 상기 다수의 주기 제어 신호에 따라 선택되는 제 2 단위지연부의 개수를 조절하는 주기 조절부
    를 포함하는 반도체 시스템.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 주파수 검출부는,
    직렬 연결되어 루프를 형성하며, 상기 내부 클럭을 생성하는 상기 다수의 제 1 단위지연부;
    상기 기준 클럭의 활성화 구간이 종료된 후 활성화되는 리셋 신호를 생성하는 리셋 신호 생성부; 및
    상기 기준 클럭의 활성화 구간 동안 상기 내부 클럭의 토글링 수를 카운팅하여 상기 카운팅 신호를 생성하며, 상기 리셋 신호에 따라 상기 카운팅 신호를 리셋하는 카운터
    를 포함하는 반도체 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제어 신호 생성부는,
    Figure 112018019528200-pat00004

    (CNT: 카운팅 신호, TARGET: 타겟 신호)
    상기 수식에 따라 X 를 산출하고,
    상기 다수의 제 1 단위지연부의 개수(K)와 X를 곱한 값(K*X)에 대응되는 제 2 단위지연부의 개수를 선택하기 위한 상기 주기 제어 신호를 생성하는 반도체 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 다수의 제 2 단위지연부는 직렬 연결되어 루프를 형성하며,
    상기 다수의 제 2 단위지연부 각각은,
    상기 다수의 주기 제어 신호 중 대응하는 주기 제어 신호에 따라 이전 단의 단위지연부의 출력 혹은 상기 출력 클럭을 선택하여 출력하는 멀티플렉서; 및
    상기 멀티플렉서의 출력을 지연하여 출력하는 제 3 단위지연부
    를 포함하는 반도체 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 제 3 단위지연부의 지연량은 상기 다수의 제 1 단위지연부 각각의 지연량과 실질적으로 동일한 반도체 시스템.
  17. 직렬 연결되어 루프를 형성하는 다수의 제 1 단위지연부를 이용하여 내부 클럭을 생성하는 단계;
    입력 클럭의 활성화 구간 동안 상기 내부 클럭의 토글링 수를 카운팅하여 카운팅 신호를 생성하는 단계;
    상기 입력 클럭의 활성화 구간이 종료될 때, 타겟 신호와 상기 카운팅 신호를 토대로 다수의 주기 제어 신호를 생성하는 단계; 및
    직렬 연결되어 루프를 형성하고 각 지연량이 상기 다수의 제 1 단위지연부의 각 지연량과 실질적으로 동일한 다수의 제 2 단위지연부를 이용하여 출력 클럭을 생성하되, 상기 다수의 주기 제어 신호에 따라 선택되는 제 2 단위지연부의 개수를 조절하는 단계
    를 포함하는 클럭 생성 방법.
  18. 삭제
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 다수의 주기 제어 신호를 생성하는 단계는,
    Figure 112018019528200-pat00005

    (CNT: 카운팅 신호, TARGET: 타겟 신호)
    상기 수식에 따라 X 를 산출하는 단계; 및
    상기 다수의 제 1 단위지연부의 개수(K)와 X를 곱한 값(K*X)에 대응되는 제 2 단위지연부의 개수를 선택하기 위한 상기 주기 제어 신호를 생성하는 단계
    를 포함하는 클럭 생성 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 선택되는 제 2 단위지연부의 개수를 조절하는 단계는,
    상기 직렬 연결된 다수의 제 2 단위지연부 중, 활성화된 주기 제어 신호에 대응되는 제 2 단위 지연부를 선택하는 단계; 및
    상기 선택된 제 2 단위 지연부에 상기 출력 클럭을 입력하는 단계
    를 포함하는 클럭 생성 방법.
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