KR100541543B1 - 반도체 메모리 장치의 내부 클럭신호보다 느린 클럭신호를공급하는 테스터를 사용하여 테스트할 수 있는 반도체메모리 장치 - Google Patents

반도체 메모리 장치의 내부 클럭신호보다 느린 클럭신호를공급하는 테스터를 사용하여 테스트할 수 있는 반도체메모리 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 내부 클럭신호 발생회로를 포함하는 반도체 메모리 장치에 있어서, 내부 클럭신호 발생회로는 외부 클럭신호와 동기된 내부 클럭신호를 발생시키기 위한 지연동기루프, 테스트 모드에서 외부 클럭신호 주기의 1/2인 주기를 갖는 내부 클럭신호를 발생시키는 2 분주 회로, 및 테스트 모드에서 빠른 주기를 갖는 내부 클럭신호의 "하이"인 구간과 "로우"인 구간의 시간 간격이 동일해지도록 듀티를 보정하기 위한 듀티 보정회로를 구비하는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치는 반도체 메모리 장치의 내부 클럭신호보다 느린 클럭신호를 공급하는 테스터를 사용하여 테스트할 수 있으며, 모드 선택신호가 발생하지 않은 경우에 사용되는 핀의 고유한 동작을 모드 선택신호가 발생한 경우에 테스트할 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치의 내부 클럭신호 발생회로에 의하면, 테스트 모드에서 외부 클럭신호보다 빠르고 듀티가 일정한 내부 클럭신호를 발생시킬 수 있다.

Description

반도체 메모리 장치의 내부 클럭신호보다 느린 클럭신호를 공급하는 테스터를 사용하여 테스트할 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WHICH CAN BE TESTED USING A TESTER SUPPLYING A CLOCK SIGNAL SLOWER THAN AN INTERNAL CLOCK SIGNAL OF THE SEMICONDUCTOR DEVICE}
도 1은 종래의 반도체 메모리 장치의 내부 클럭신호 발생회로의 일례를 나타내는 블록도이다.
도 2는 도 1의 블록도에 대한 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 내부 클럭신호 발생회로를 나타내는 블록도이다.
도 4는 도 3에 있는 지연 체인, 제 1 선택회로, 및 제 2 선택회로를 구체적으로 나타낸 도면이다.
도 5는 도 3에 있는 2 분주 회로를 구체적으로 나타낸 도면이다.
도 6은 도 3에 있는 듀티 보정회로를 구체적으로 나타낸 도면이다.
도 7은 MRS 신호가 발생하지 않은 경우 도 3의 블록도에 대한 타이밍도이다.
도 8은 MRS 신호가 발생한 경우, 도 3의 블록도에 대한 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
220 : 지연 체인
230 : 제 1 선택회로
240 : 제 2 선택회로
250 : 위상 비교기
260 : 2 분주 회로
270 : 듀티 보정회로
280 : MRS 신호 발생회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 내부 클럭신호보다 느린 클럭신호를 공급하는 테스터를 사용하여 테스트할 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치의 내부 클럭신호 발생회로는 지연동기루프(DLL: Delay-Locked Loop)로 구성되며, 반도체 메모리 장치의 외부 클럭신호와 내부클럭신호의 위상을 동기시키는 기능을 한다. 도 1은 종래의 반도체 메모리 장치의 내부 클럭신호 발생회로의 일례를 나타내는 블록도이고, 도 2는 도 1의 블록도에 대한 타이밍도이다.
도 1을 참조하면, 종래의 반도체 메모리 장치의 내부 클럭신호 발생회로는 지연 체인(120), 선택회로(130), 및 위상검출기(140)를 구비한다. 도 1의 내부 클럭신호 발생회로를 사용하면 도 2에 도시된 바와 같이, 외부 클럭신호(ECLK)와 동 기된 내부 클럭신호(ICLK)가 발생된다.
일반적으로, 반도체 메모리 장치의 테스트를 수행할 때 테스터에서 공급하는 클럭신호의 주파수는 반도체 메모리 장치가 정상적으로 동작할 때 사용하는 클럭신호의 주파수보다 낮다. 따라서, 테스터를 사용하여 반도체 메모리 장치를 테스트하기 위해서는 반도체 메모리 장치 내에 외부 클럭신호보다 빠른 내부 클럭신호를 발생시키는 회로가 필요하다.
테스트 모드에서 외부 클럭신호보다 2 배 빠른 내부 클럭신호를 생성하여 테스트를 수행하는 방법이 미국 등록특허 6,175,534호에 개시되어 있다. 이 특허에서는, MRS(Mode Register Set) 신호가 발생하지 않은 경우, 즉 테스트 모드가 아닌 경우에 클럭신호(CLK) 핀과 외부선택 클럭신호(CSB) 핀에 선택신호가 발생하면, 위상이 반대인 클럭신호를 입력하고 이들 핀에 입력된 신호들로부터 펄스신호를 만든다. 이 두 개의 펄스신호를 논리 회로를 사용하여 합성하고 클럭신호(CLK) 핀에 입력된 클럭신호보다 두 배 빠른 내부 클럭신호를 발생시킨다. 그런데, 이 특허에서는 클럭신호(CLK) 핀과 외부선택 클럭신호(CSB) 핀에 입력된 클럭신호의 상승 에지에 동기하여 펄스신호를 만들고, 이 펄스신호의 폭은 내부 클럭신호 발생회로를 구성하는 지연 체인(delay chain)에 의해서 결정되므로 펄스신호의 하강 에지(falling edge)는 입력되는 클럭신호와는 무관하게 된다. 따라서, 핀에 입력되는 클럭신호의 주파수가 변화할 때, 논리 회로에 의해 합성된 내부 클럭신호의 "하이" 상태인 구간이 고정되므로 듀티(duty)를 맞추기 어렵다. 또한, 상기 미국 등록특허 6,175,534호에서는, 테스트 모드 선택신호가 발생하지 않은 경우에 사용되는 CSB 핀을 클럭신호 핀으로 사용하므로 항상 클럭신호를 인가해야 한다. 따라서, 테스트 모드 선택신호를 사용하여 반도체 메모리 장치를 테스트할 때 CSB 핀 고유의 동작을 검증하기 어렵다.
본 발명의 목적은 반도체 메모리 장치의 내부 클럭신호보다 느린 클럭신호를 공급하는 테스터를 사용하여 테스트할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 외부 클럭신호보다 빠르고 듀티가 일정한 내부 클럭신호를 발생시키는 내부 클럭신호 발생회로를 제공하는 것이다.
본 발명의 또 다른 목적은 모드 선택신호가 발생하지 않은 경우에 사용되는 핀의 고유한 동작을 모드 선택신호가 발생한 경우에 테스트를 할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명에 따른 반도체 메모리 장치는 내부 클럭신호 발생회로를 포함하는 반도체 메모리 장치에 있어서, 상기 내부 클럭신호 발생회로는 외부 클럭신호와 동기된 내부 클럭신호를 발생시키기 위한 지연동기루프, 테스트 모드에서 상기 외부 클럭신호 주기의 1/2인 주기를 갖는 내부 클럭신호를 발생시키는 2 분주 회로, 및 테스트 모드에서 빠른 주기를 갖는 내부 클럭신호의 "하이"인 구간과 "로우"인 구간의 시간 간격이 동일해지도록 듀티를 보정하기 위한 듀티 보정회로를 구비하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 메모리 장치의 내부 클럭신호 발생회로는 외부 클럭신호와 제 1 중간 클럭신호를 수신하고 이 두 신호를 서로 비교하여 디지털 출력신호를 출력하는 위상 비교기, 상기 위상 비교기의 출력신호를 수신하고 복수의 제 1 선택신호를 발생시키는 제 1 선택회로, 듀티 보정신호를 수신하고 복수의 제 2 선택신호를 발생시키는 제 2 선택회로, 상기 외부 클럭신호와 상기 복수의 제 1 선택신호와 상기 제 2 선택신호를 수신하고, 상기 제 1 중간 클럭신호와 상기 제 2 중간 클럭신호를 발생시키는 지연 체인, 상기 제 1 중간 클럭신호, 상기 제 2 중간 클럭신호 및 MRS 신호를 수신하고 내부 클럭신호를 발생시키는 2 분주 회로, 및 상기 MRS 신호와 상기 내부 클럭신호를 수신하고 상기 듀티 보정신호를 발생시키는 듀티 보정회로를 구비하는 내부 클럭신호 발생회로를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 내부 클럭신호는 반도체 메모리 장치가 테스트 모드에서 동작할 때, 외부 클럭신호 주기의 1/2 이 되는 주기를 갖는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 2 분주 회로는 상기 MRS 신호의 위상을 반전시키는 인버터, 상기 MRS 신호가 인가되는 제 1 제어단자와 상기 인버터의 출력신호가 인가되는 제 2 제어단자를 갖고 상기 MRS 신호의 제어하에 상기 제 2 중간 클럭신호를 수신하고 제 1 노드로 전달하는 전달 게이트, 상기 인버터의 출력신호가 인가되는 게이트와 상기 제 1 노드에 연결된 드레인과 접지에 연결된 소스를 갖는 NMOS 트랜지스터, 및 상기 제 1 중간 클럭신호와 상기 제 1 노드의 전압을 수신하고 배타적 논리합을 행하여 상기 내부 클럭신호를 발생시키는 EX-OR 회로를 구비하는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 듀티 보정회로는 상기 MRS 신호의 위상을 반전시키는 제 1 인버터, 상기 MRS 신호가 인가되는 제 1 제어단자와 상기 인버터의 출력신호가 인가되는 제 2 제어단자를 갖고 상기 MRS 신호의 제어하에 상기 내부 클럭신호를 수신하고 제 2 노드로 전달하는 전달 게이트, 상기 제 2 노드에 연결된 입력단자를 갖는 제 2 인버터, 상기 제 2 인버터의 출력단자에 연결된 입력단자와 제 3 노드에 연결된 출력단자를 갖는 제 3 인버터, 상기 제 3 노드와 접지 사이에 연결된 제 1 커패시터, 상기 제 2 노드에 연결된 입력단자와 제 4 노드에 연결된 출력단자를 갖는 제 4 인버터, 상기 제 4 노드와 접지 사이에 연결된 제 2 커패시터, 및 상기 제 3 노드의 전압과 상기 제 4 노드의 전압을 비교하여 상기 듀티 보정신호를 출력하는 비교기를 구비하는 것을 특징으로 한다.
상기 듀티 보정회로는 상기 제 1 인버터의 출력신호가 인가되는 게이트와 상기 제 2 노드에 연결된 드레인과 접지에 연결된 소스를 갖는 제 1 NMOS 트랜지스터를 더 구비하는 것을 특징으로 한다.
상기 듀티 보정회로는 상기 MRS 신호가 인가되는 게이트와 상기 제 2 인버터의 출력단자에 연결된 드레인과 전원전압에 연결된 소스를 갖는 제 1 PMOS 트랜지스터를 더 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치에 대해 설명한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 내부 클럭신호 발생회로를 나타내는 블록도이다.
도 3의 내부 클럭신호 발생회로는 위상 비교기(250), 제 1 선택회로(230), 제 2 선택회로(240), 지연 체인(220), 2 분주 회로(260), 듀티 보정회로(270), 및 MRS 신호 발생회로(280)를 구비한다.
도 4는 도 3에 있는 지연 체인(220), 제 1 선택회로(230), 및 제 2 선택회로(240)를 구체적으로 나타낸 도면이다.
도 4를 참조하면, 제 1 선택회로(230)는 n 개의 시프트 레지스터로 구성되어 있고, 위상 비교기(도 3의 250)의 출력신호(FDO)를 수신하고 제 1 선택신호들(SRA1 ~ SRAn)을 발생시킨다. 제 2 선택회로(240)는 n 개의 시프트 레지스터로 구성되어 있고, 듀티 보정신호(DCO)를 수신하고 제 2 선택신호들(SRB1 ~ SRBn)을 발생시킨다. 지연 체인(220)은 n 개의 인버터(INV1 ~ INVn), 인번터들(INV1 ~ INVn) 각각의 출력단자에 연결된 드레인 단자와 복수의 제 1 선택신호(SRA1 ~ SRAn) 중 하나를 수신하는 게이트 단자와 제 1 중간 클럭신호(MCLK1)가 출력되는 소스 단자를 갖는 복수의 NMOS 트랜지스터(MNA1 ~ MNAn), 및 인번터들(INV1 ~ INVn) 각각의 출력단자에 연결된 드레인과 복수의 제 2 선택신호(SRB1 ~ SRBn) 중 하나를 수신하는 게이트와 제 2 중간 클럭신호(MCLK2)가 출력되는 소스를 갖는 복수의 NMOS 트랜지스터(MNB1 ~ MNBn)를 구비한다.
도 5는 도 3에 있는 2 분주 회로를 구체적으로 나타낸 도면이다.
도 5를 참조하면, 2 분주 회로(260)는 MRS 신호(MRS)의 위상을 반전시키는 인버터(263), MRS 신호(MRS)가 인가되는 제 1 제어단자와 인버터(263)의 출력신호가 인가되는 제 2 제어단자를 갖고 MRS 신호(MRS)의 제어하에 제 2 중간 클럭신호(MCLK2)를 수신하고 노드(N1)로 전달하는 전달 게이트(262), 인버터(263)의 출력신호가 인가되는 게이트와 노드(N1)에 연결된 드레인과 접지에 연결된 소스를 갖는 NMOS 트랜지스터(MN1), 및 제 1 중간 클럭신호(MCLK1)와 노드(N1)의 전압(SMCLK2)을 수신하고 배타적 논리합을 행하여 내부 클럭신호(ICLK)를 발생시키는 EX-OR 회로(261)를 구비한다.
도 6은 도 3에 있는 듀티 보정회로를 구체적으로 나타낸 도면이다.
도 6을 참조하면, 듀티 보정회로(270)는 MRS 신호(MRS)의 위상을 반전시키는 인버터(273), MRS 신호(MRS)가 인가되는 제 1 제어단자와 인버터(273)의 출력신호가 인가되는 제 2 제어단자를 갖고 MRS 신호(MRS)의 제어하에 내부 클럭신호(ICLK)를 수신하고 노드(N2)로 전달하는 전달 게이트(272), 인버터(273)의 출력신호가 인가되는 게이트와 노드(N2)에 연결된 드레인과 접지에 연결된 소스를 갖는 NMOS 트랜지스터(MN4), 노드(N2)에 연결된 입력단자를 갖는 인버터(274), MRS 신호(MRS)가 인가되는 게이트와 인버터(274)의 출력단자에 연결된 드레인과 전원전압(VDD)에 연결된 소스를 갖는 PMOS 트랜지스터(MP1), 인버터(274)의 출력단자에 연결된 게이트와 노드(N3)에 연결된 드레인을 갖는 PMOS 트랜지스터(MP2), 전원전압(VDD)과 PMOS 트랜지스터(MP2)의 소스 사이에 연결되고 PMOS 트랜지스터(MP2)에 전류를 공급하는 전류원(IB1), 인버터(274)의 출력단자에 연결된 게이트와 노드(N3)에 연결된 드레인을 갖는 NMOS 트랜지스터(MN2), NMOS 트랜지스터(MN2)의 소스와 접지(GND) 사이 에 연결되고 NMOS 트랜지스터(MN2)의 전류를 싱크하는 전류원(IB2), 노드(N3)와 접지(GND) 사이에 연결된 커패시터(C1), 노드(N2)에 연결된 게이트와 노드(N4)에 연결된 드레인을 갖는 PMOS 트랜지스터(MP3), 전원전압(VDD)과 PMOS 트랜지스터(MP3)의 소스 사이에 연결되고 PMOS 트랜지스터(MP34)에 전류를 공급하는 전류원(IB3), 노드(N2)에 연결된 게이트와 노드(N4)에 연결된 드레인을 갖는 NMOS 트랜지스터(MN3), NMOS 트랜지스터(MN3)의 소스와 접지(GND) 사이에 연결되고 NMOS 트랜지스터(MN5)의 전류를 싱크하는 전류원(IB4), 노드(N4)와 접지(GND) 사이에 연결된 커패시터(C2), 및 노드(N3)의 전압과 노드(N4)의 전압을 비교하여 듀티 보정신호(DCO)를 출력하는 비교기(271)를 구비한다. PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2) 및 PMOS 트랜지스터(MP3)와 NMOS 트랜지스터(MN3)는 각각 인버터의 기능을 한다.
도 7은 MRS 신호가 발생하지 않은 경우 도 3의 블록도에 대한 타이밍도이고, 도 8은 MRS 신호가 발생한 경우, 도 3의 블록도에 대한 타이밍도이다.
이하, 도 3 내지 도 8을 참조하여 본 발명에 따른 반도체 장치의 내부 클럭신호 발생회로의 동작에 대해 설명한다.
위상 비교기(250)는 외부 클럭신호(ECLK)와 제 1 중간 클럭신호(MCLK1)를 수신하고 이 두 신호를 서로 비교하고 그 결과를 출력한다. 제 1 선택회로(230)는 위상 비교기(250)의 출력신호(FDO)를 수신하고 제 1 선택신호들(SRA1 ~ SRAn)을 발생시키고, 제 2 선택회로(240)는 듀티 보정신호(DCO)를 수신하고 제 2 선택신호들(SRB1 ~ SRBn)을 발생시킨다. 지연 체인(220)은 외부 클럭신호(ECLK)와 제 1 선택신호들(SRA1 ~ SRAn)과 제 2 선택신호들(SRB1 ~ SRBn)을 수신하고, 제 1 중간 클럭신호(MCLK1), 및 제 2 중간 클럭신호(MCLK2)를 발생시킨다. 2 분주 회로(260)는 제 1 중간 클럭신호(MCLK1), 제 2 중간 클럭신호(MCLK2), 및 MRS 신호를 수신하고 내부 클럭신호(ICLK)를 발생시킨다. 듀티 보정회로(270)는 MRS 신호와 내부 클럭신호(ICLK)를 수신하고 듀티 보정신호(DCO)를 발생시킨다. MRS 신호 발생회로(280)는 동작 모드를 결정하는 MRS 신호를 발생시킨다.
도 5에 도시된 2 분주 회로(260)의 동작은 다음과 같다.
제 1 중간 클럭신호(MCLK1)와 제 2 중간 클럭신호(MCLK2)는 주기는 서로 동일하고 위상은 서로 다른 신호들이다. 테스트 모드에서, MRS 신호(MRS)는 "하이" 상태이다. MRS 신호(MRS)가 "하이"이면 전달 게이트(262)는 온되고 NMOS 트랜지스터(MN1)는 오프된다. 이 때, 제 2 중간 클럭신호(MCLK2)는 노드(N1)로 전달되어 선택된 제 2 중간 클럭신호(SMCLK2)가 된다. 제 1 중간 클럭신호(MCLK1)와 선택된 제 2 중간 클럭신호(SMCLK2)는 EX-OR 회로(261)에 입력되고, 제 1 중간 클럭신호(MCLK1)의 주기의 1/2인 내부 클럭신호(ICLK)가 발생된다.
테스트 모드가 아닌 정상 동작모드에서, MRS 신호(MRS)는 "로우" 상태이다. MRS 신호(MRS)가 "로우"이면 전달 게이트(262)는 오프되고 NMOS 트랜지스터(MN1)는 온된다. 이 때, 제 2 중간 클럭신호(MCLK2)는 노드(N1)로 전달되지 않고, 노드(N1)는 NMOS 트랜지스터(MN1)에 의해 "로우" 상태를 유지한다. 따라서, 이 때는 제 1 중간 내부 클럭신호(MCLK1)가 그대로 내부 클럭신호(ICLK)가 된다.
도 6에 도시된 듀티 보정회로(270)의 동작은 다음과 같다.
듀티 보정회로(270)는 MRS 신호가 발생하여 테스트 모드가 진행되어, 외부 클럭신호(ICLK)보다 두 배 빠른 내부 클럭신호(ICLK1)가 발생되는 경우, 내부 클럭신호(ICLK)의 "하이" 상태인 구간과 "로우" 상태인 구간을 서로 같아지도록 하는 기능을 한다.
내부 클럭신호(ICLK)가 "하이" 상태인 구간에서는, PMOS 트랜지스터(MP2)는 온되고, NMOS 트랜지스터(MN2)는 오프되어 커패시터(C1)는 충전된다. 그런데, 이 구간에서 PMOS 트랜지스터(MP3)는 오프되고, NMOS 트랜지스터(MN3)는 온되므로 커패시터(C2)는 방전된다. 따라서, 내부 클럭신호(ICLK)가 "하이" 상태인 구간에서는, 노드(N3)의 전위가 노드(N4)의 전위보다 높으며 비교기(271)의 출력인 듀티 보정신호(DCO)는 "로우" 상태가 된다.
내부 클럭신호(ICLK)가 "로우" 상태인 구간에서는, PMOS 트랜지스터(MP2)는 오프되고, NMOS 트랜지스터(MN2)는 온되어 커패시터(C1)는 방전된다. 그런데, 이 구간에서 PMOS 트랜지스터(MP3)는 온되고, NMOS 트랜지스터(MN3)는 오프되므로 커패시터(C2)는 충전된다. 따라서, 따라서, 내부 클럭신호(ICLK)가 "로우" 상태인 구간에서는, 노드(N3)의 전위가 노드(N4)의 전위보다 낮으며 비교기(271)의 출력인 듀티 보정신호(DCO)는 "하이" 상태가 된다.
상기와 같이, 내부 클럭신호(ICLK)의 한 주기 중 "하이" 상태인 시간이 "로우" 상태인 시간보다 긴 경우에는 듀티 보정신호(DCO)는 "로우" 상태인 시간이 "하이" 상태인 시간보다 길다. 반대로, 내부 클럭신호(ICLK)의 한 주기 중 "하이" 상태인 시간이 "로우" 상태인 시간보다 짧은 경우에는 듀티 보정신호(DCO)는 "하이" 상태인 시간이 "로우" 상태인 시간보다 길다.
도 6에서 NMOS 트랜지스터(MN4)와 PMOS 트랜지스터(MP1)는 테스트 모드가 아닌 정상 동작모드일 경우 듀티 보정회로(270)의 출력인 듀티 보정신호(DCO)가 내부 클럭신호(ICLK)에 영향을 미치지 않도록 하는 기능을 한다. MRS 신호가 "로우" 상태일 경우, NMOS 트랜지스터(MN4)가 온되고 PMOS 트랜지스터(MP3)가 온되어 커패시터(C2)가 충전된다. 따라서, 비교기(271)의 정(+) 입력단자가 부(-) 입력단자에 비해 강한 "하이" 상태가 되므로 비교기(271)의 출력인 듀티 보정신호(DCO)는 "하이" 상태가 된다. 결국, 도 4의 제 2 선택회로(240) 내에 있는 맨 오른쪽 시프트 레지스터가 동작하여 제 2 중간 클럭신호(MCLK2)는 제 1 중간 클럭신호(MCLK1)에 영향을 미치지 않게 된다. MRS 신호가 "로우" 상태일 경우, PMOS 트랜지스터(MP1)가 온되고 NMOS 트랜지스터(MN2)가 온되어 커패시터(C1)에 저장되어 있던 전하가 방전된다. 따라서, 비교기(271)의 부(-) 입력단자가 정(+) 입력단자에 비해 강한 "로우" 상태가 되므로 비교기(271)의 출력인 듀티 보정신호(DCO)는 "하이" 상태가 된다. 결국, 도 4의 제 2 선택회로(240) 내에 있는 맨 오른쪽 시프트 레지스터가 동작하여 제 2 중간 클럭신호(MCLK2)는 제 1 중간 클럭신호(MCLK1)에 영향을 미치지 않게 된다.
도 7에서 알 수 있듯이, MRS 신호가 발생하지 않은 경우에는 선택된 제 2 중간 클럭신호(SMCLK2)는 "로우" 상태를 유지하므로, 내부 클럭신호(ICLK)는 외부 클럭신호(ECLK)와 동일하다. 도 8에서 알 수 있듯이, MRS 신호가 발생한 경우에는 선택된 제 2 중간 클럭신호(SMCLK2)는 제 1 중간 클럭신호(MCLK1)와 주기는 동일하고 위상이 차이가 있다. 이 때, 내부 클럭신호(ICLK)의 주기는 외부 클럭신호(ECLK)의 주기의 1/2 이 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 반도체 메모리 장치의 내부 클럭신호보다 느린 클럭신호를 공급하는 테스터를 사용하여 테스트할 수 있으며, 모드 선택신호가 발생하지 않은 경우에 사용되는 핀의 고유한 동작을 모드 선택신호가 발생한 경우에 테스트할 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치의 내부 클럭신호 발생회로에 의하면, 테스트 모드에서 외부 클럭신호보다 빠르고 듀티가 일정한 내부 클럭신호를 발생시킬 수 있다.

Claims (7)

  1. 내부 클럭신호 발생회로를 포함하는 반도체 메모리 장치에 있어서, 상기 내부 클럭신호 발생회로는
    외부 클럭신호와 동기된 내부 클럭신호를 발생시키기 위한 지연동기루프;
    테스트 모드에서, 상기 외부 클럭신호 주기의 1/2인 주기를 갖는 내부 클럭신호를 발생시키는 2 분주 회로; 및
    테스트 모드에서, 빠른 주기를 갖는 내부 클럭신호의 "하이"인 구간과 "로우"인 구간의 시간 간격이 동일해지도록 듀티를 보정하기 위한 듀티 보정회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 외부 클럭신호와 제 1 중간 클럭신호를 수신하고 이 두 신호를 서로 비교하여 디지털 출력신호를 출력하는 위상 비교기;
    상기 위상 비교기의 출력신호를 수신하고 복수의 제 1 선택신호를 발생시키는 제 1 선택회로;
    듀티 보정신호를 수신하고 복수의 제 2 선택신호를 발생시키는 제 2 선택회로;
    상기 외부 클럭신호와 상기 복수의 제 1 선택신호와 상기 제 2 선택신호를 수신하고, 상기 제 1 중간 클럭신호와 상기 제 2 중간 클럭신호를 발생시키는 지연 체인;
    상기 제 1 중간 클럭신호, 상기 제 2 중간 클럭신호, 및 MRS 신호를 수신하고 내부 클럭신호를 발생시키는 2 분주 회로; 및
    상기 MRS 신호와 상기 내부 클럭신호를 수신하고 상기 듀티 보정신호를 발생시키는 듀티 보정회로를 구비하는 내부 클럭신호 발생회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 내부 클럭신호는 상기 반도체 메모리 장치가 테스트 모드에서 동작할 때, 상기 외부 클럭신호 주기의 1/2 이 되는 주기를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2항에 있어서, 상기 2 분주 회로는
    상기 MRS 신호의 위상을 반전시키는 인버터;
    상기 MRS 신호가 인가되는 제 1 제어단자와 상기 인버터의 출력신호가 인가되는 제 2 제어단자를 갖고 상기 MRS 신호의 제어하에 상기 제 2 중간 클럭신호를 수신하고 제 1 노드로 전달하는 전달 게이트;
    상기 인버터의 출력신호가 인가되는 게이트와 상기 제 1 노드에 연결된 드레인과 접지에 연결된 소스를 갖는 NMOS 트랜지스터; 및
    상기 제 1 중간 클럭신호와 상기 제 1 노드의 전압을 수신하고 배타적 논리합을 행하여 상기 내부 클럭신호를 발생시키는 EX-OR 회로를 구비하는 것을 특징으 로 하는 반도체 메모리 장치.
  5. 제 2 항에 있어서, 상기 듀티 보정회로는
    상기 MRS 신호의 위상을 반전시키는 제 1 인버터;
    상기 MRS 신호가 인가되는 제 1 제어단자와 상기 인버터의 출력신호가 인가되는 제 2 제어단자를 갖고 상기 MRS 신호의 제어하에 상기 내부 클럭신호를 수신하고 제 2 노드로 전달하는 전달 게이트;
    상기 제 2 노드에 연결된 입력단자를 갖는 제 2 인버터;
    상기 제 2 인버터의 출력단자에 연결된 입력단자와 제 3 노드에 연결된 출력단자를 갖는 제 3 인버터;
    상기 제 3 노드와 접지 사이에 연결된 제 1 커패시터;
    상기 제 2 노드에 연결된 입력단자와 제 4 노드에 연결된 출력단자를 갖는 제 4 인버터;
    상기 제 4 노드와 접지 사이에 연결된 제 2 커패시터; 및
    상기 제 3 노드의 전압과 상기 제 4 노드의 전압을 비교하여 상기 듀티 보정신호를 출력하는 비교기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 듀티 보정회로는
    상기 제 1 인버터의 출력신호가 인가되는 게이트와 상기 제 2 노드에 연결된 드레인과 접지에 연결된 소스를 갖는 제 1 NMOS 트랜지스터를 더 구비하는 것을 특 징으로 하는 반도체 메모리 장치.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 듀티 보정회로는
    상기 MRS 신호가 인가되는 게이트와 상기 제 2 인버터의 출력단자에 연결된 드레인과 전원전압에 연결된 소스를 갖는 제 1 PMOS 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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