KR20100052079A - 듀티비 보정회로 및 그를 포함하는 지연고정루프회로 - Google Patents

듀티비 보정회로 및 그를 포함하는 지연고정루프회로 Download PDF

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Abstract

본 발명은 레이아웃 면적 및 전력소비가 감소된 듀티비 보정회로 및 그를 포함하는 지연고정루프회로에 관한 것으로서 본 발명에 따른 듀티비 보정회로를 포함하는 지연고정루프회로는 외부클럭과 내부클럭의 위상스큐를 보상하기 위해 입력클럭을 지연시켜 상기 내부클럭을 출력하는 지연고정부; 제어전압신호에 응답해 지연량이 조절되며 상기 내부클럭을 지연시켜 지연클럭을 생성하는 다수의 지연셀을 포함하는 전압제어 지연부; 상기 내부클럭 및 상기 지연클럭의 에지를 감지하여 상기 내부클럭 및 상기 지연클럭의 듀티비를 보정하고 보정 내부클럭 및 보정 지연클럭을 출력하는 듀티비 보정부; 및 상기 보정 내부클럭 및 상기 보정 지연클럭의 듀티비에 따라 상기 제어전압신호를 출력하는 듀티비 감지부를 포함한다.
Figure P1020080110952
듀티, 지연, 에지

Description

듀티비 보정회로 및 그를 포함하는 지연고정루프회로{DUTY CYCLE CORRECTION CIRCUIT AND DELAY LOCKED LOOP CIRCUIT INCLUDING THE SAME}
본 발명은 듀티비 보정회로 및 그를 포함하는 지연고정루프회로에 관한 것으로, 보다 상세하게는 회로의 면적 및 전력소모를 줄일 수 있는 듀티비 보정회로 및 그를 포함하는 지연고정루프회로에 관한 것이다.
도 1은 종래의 듀티비 보정회로를 포함하는 지연고정루프회로의 구성도이다.
도면에 도시된 바와 같이 종래의 듀얼 루프(dual loop) 구조의 지연고정루프회로는 제1지연고정부(101), 제2지연고정부(103) 및 듀티비 보정부(105)로 구성된다.
제1 및 제2지연고정부(101, 103) 각각은 외부클럭(EXT_CLK)을 지연시켜 지연고정(locking)된 제1 및 제2내부클럭(RCLK_1, RCLK_2)을 출력한다. 이 때 제2지연고정부(103)는 후술되는 듀티비 보정부(151)의 위상혼합 동작과 관련하여 제2내 부클럭(RCLK_2)을 반전시켜 출력한다. 따라서 제1 및 제2내부클럭(RCLK_1, RCLK_2)의 라이징 에지는 서로 위상일치되지만 제1 및 제2내부클럭(RCLK_1, RCLK_2)의 듀티비는 서로 반대이다. 예를 들어 제1내부클럭(RCLK_1)의 하이레벨 구간과 로우레벨 구간의 비, 듀티비가 40:60이라면 제2내부클럭(RCLK_2)의 듀티비는 60:40이다. 제2지연고정부(103)의 출력단에 버블은 반전을 의미한다.
제1 및 제2내부클럭(RCLK_1, RCLK_2)은 듀티비 보정부(151)로 입력된다. 듀티비 보정부(151)는 제1내부클럭(RCLK_1)과 제2내부클럭(RCLK_2)의 위상을 혼합하여 제1 및 제2내부클럭(RCLK_1, RCLK_2)의 듀티비를 보정한다. 상기된 바와 같이 제1 및 제2내부클럭(RCLK_1, RCLK_2)의 라이징 에지는 위상 일치하므로 듀티비 보정부(151)는 제1 및 제2내부클럭(RCLK_1, RCLK_2)의 폴링에지의 위상을 혼합함으로써 제1 및 제2내부클럭(RCLK_1, RCLK_2)의 듀티비를 보정한다. 예를 들어 상기된 바와 같이 제1내부클럭(RCLK_1)의 듀티비가 40:60이고 제2내부클럭(RCLK_2)의 듀티비가 60:40인 경우 듀티비 보정부(151)는 제1 및 제2내부클럭(RCLK_1, RCLK_2)의 폴링에지를 제1 및 제2내부클럭(RCLK_1, RCLK_2)의 폴링에지의 중간위상으로 혼합함으로써 듀티비가 50:50인 제1 및 제2보정 내부클럭((RCLK1_CC, RCLK2_CC)을 출력한다.
상기된 바와 같이 종래의 지연고정루프회로는 내부클럭의 듀티비를 보정하기 위해 2개의 지연고정부로 구성된다. 지연고정부는 외부클럭(EXT_CLK)을 지연시키기 위해 다수의 지연유닛으로 구성되는 지연라인을 구비한다. 상기 지연유닛은 일반적으로 2개의 낸드게이트 또는 인버터로 구성되는데, 지연고정루프회로는 외부 클럭(EXT_CLK)의 저주파 영역에서도 동작 가능해야하므로 상기 지연라인은 매우 많은 수백개 이상의 지연유닛으로 구성된다. 또한 상기 지연라인으로 항상 토글하는 클럭이 입력되어 상기 지연라인에서 매우 많은 전력이 소비된다. 따라서 지연고정루프회로의 레이아웃 면적 및 전력소비에서 지연라인은 절반이상을 차지한다.
즉, 종래의 지연고정루프회로는 듀티를 보정하기 위해 지연라인을 구비하는 하나의 지연고정부를 추가로 구비함으로써 지연고정루프회로 전체의 레이아웃 면적 및 전력소비가 증가되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 전력소비 및 레이아웃 면적을 감소시킬 수 있는 듀티비 보정회로 및 그를 포함하는 지연고정루프회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 외부클럭과 내부클럭의 위상스큐를 보상하기 위해 입력클럭을 지연시켜 상기 내부클럭을 출력하는 지연고정부; 제어전압신호에 응답해 지연량이 조절되며 상기 내부클럭을 지연시켜 지연클럭을 생성하는 다수의 지연셀을 포함하는 전압제어 지연부; 상기 내부클럭 및 상기 지연클럭의 에지를 감지하여 상기 내부클럭 및 상기 지연클럭의 듀티비를 보정하고 보정 내부 클럭 및 보정 지연클럭을 출력하는 듀티비 보정부; 및 상기 보정 내부클럭 및 상기 보정 지연클럭의 듀티비에 따라 상기 제어전압신호를 출력하는 듀티비 감지부를 포함하는 지연고정루프회로를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 제어전압신호에 응답해 지연량이 조절되며 입력클럭을 입력받아 지연시켜 지연클럭을 생성하는 다수의 지연셀을 포함하는 전압제어 지연부; 상기 입력클럭 및 상기 지연클럭의 에지를 감지하여 상기 입력클럭 및 상기 지연클럭의 듀티비를 보정하고 보정 입력클럭 및 보정 지연클럭을 출력하는 듀티비 보정부; 및 상기 보정 입력클럭 및 상기 보정 지연클럭의 듀티비에 따라 상기 제어전압신호를 출력하는 듀티비 감지부를 포함하는 듀티비 보정회로를 제공한다.
본 발명에 따르면, 하나의 지연고정부 및 전압제어 지연부를 이용하여 내부클럭의 듀티비를 보정함으로써 지연고정루프회로의 레이아웃 면적 및 전력소비가 감소되는 효과가 있다. 또한 듀티비를 보정한 출력신호를 피드백하여 듀티비를 감지함으로써 듀티비 보정능력이 향상되는 효과가 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가 장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 듀티비 보정회로를 포함하는 지연고정루프회로 나타내는 도면이다.
도 2에 도시된 바와 같이 본 발명에 따른 지연고정루프회로는 지연고정부(201), 전압제어 지연부(209), 듀티비 보정부(211) 및 듀티비 감지부(213)를 포함한다.
지연고정부(201)는 외부클럭(EXT_CLK)과 내부클럭(RCLK)의 위상스큐를 보상하기 위해 입력클럭인 외부클럭(EXT_CLK)을 지연시켜 내부클럭(RCLK)을 출력한다. 외부클럭(EXT_CLK)은 버퍼에 의해 버퍼링되어 입력될 수 있다. 지연고정부(201)는 위상비교부(203), 지연부(205) 및 레플리카 모델부(207)를 포함한다.
위상비교부(203)는 외부클럭(EXT_CLK)과 레플리카 모델부(207)로부터 출력되는 피드백클럭(FB_CLK)의 위상을 비교하고 외부클럭(EXT_CLK)과 피드백클럭(FB_CLK)의 위상차에 대한 정보를 포함하는 비교신호(CMP)를 출력한다.. 레플리카 모델부(207)는 지연고정루프회로가 사용되는 집적회로 내부의 클럭 지연성분이 모델링되어 있으며 내부클럭(RCLK)을 입력받아 피드백클럭(FB_CLK)을 출력한다. 비교신호(CMP)는 지연부(205)로 입력된다. 지연부(205)는 다수의 지연유닛을 포함하는 지연라인을 포함하며 외부클럭(EXT_CLK)과 피드백클럭(FB_CLK)의 위상을 일치시키기 위해 지연량을 조절하여 외부클럭(EXT_CLK)을 지연시키고 지연고정된 내부클럭(RCLK)을 출력한다.
전압제어 지연부(209)는 후술되는 듀티비 감지부(213)가 출력하는 제어전압신호(VCTRL)에 응답해 지연량이 조절되며 내부클럭(RCLK)을 지연시켜 지연클럭(FCLK)을 생성하는 다수의 지연셀을 포함한다. 이 때 전압제어 지연부(209)는 내부클럭(RCLK)을 반전시켜 지연클럭(FCLK)을 출력한다. 전압제어 지연부(209)는 제어전압신호(VCTRL)에 따라 지연클럭(FCLK)의 지연량을 증가 또는 감소시키며 지연클럭(FCLK)의 폴링에지가 내부클럭(RCLK)의 라이징에지보다 지연되거나 내부클럭(RCLK)의 라이징에지가 지연클럭(FCLK)의 폴링에지보다 지연되도록 한다.
한편, 지연고정 동작에 필요한 지연량과 비교하여 듀티비 보정동작에 필요한 지연량은 극히 적다. 따라서 전압제어 지연부(209)는 지연부(205)와 달리 수 개의 지연셀을 포함해 내부클럭(RCLK)을 지연시킨다.
듀티비 보정부(211)는 내부클럭(RCLK) 및 지연클럭(FCLK)을 입력받아 내부클럭(RCLK) 및 지연클럭(FCLK)의 에지를 감지해 듀티비를 보정하여 보정 내부클럭(RCLK_CC) 및 보정 지연클럭(FCLK_CC)을 출력한다. 일실시예로서 듀티비 보정부(211)는 내부클럭(RCLK)의 라이징 에지에 응답해 보정 내부클럭(RCLK_CC)을 하이레벨로 인에이블하고 지연클럭(FCLK)의 라이징 에지에 응답해 보정 내부클럭(FCLK_CC)을 로우레벨로 디스에이블함으로써 내부클럭(RCLK)의 듀티비를 보정할 수 있다. 여기서 클럭이 인에이블된다는 것은 하이레벨로 천이하는 것을 의미하며 디스에이블된다는 것은 로우레벨로 천이하는 것을 의미한다.
상기된 바와 같이 내부클럭(RCLK)과 지연클럭(FCLK)은 반전관계이므로 내부클럭(RCLK)과 지연클럭(FCLK)의 듀티비는 동일하다. 따라서 예를 들어 내부클 럭(RCLK)의 하이레벨 구간이 로우레벨 구간보다 좁은 경우, 지연클럭(FCLK)이 내부클럭(RCLK)보다 지연될수록 보정 내부클럭(RCLK_CC)의 하이레벨 구간은 넓어진다. 반대로 내부클럭(RCLK)의 하이레벨 구간이 로우레벨 구간보다 넓은 경우 내부클럭(RCLK)이 지연클럭(FCLK)보다 지연될수록 보정 내부클럭(RCLK_CC)의 하이레벨 구간은 좁아진다. 지연클럭(FCLK)도 상기와 같은 방식으로 듀티비 보정부(211)에서 듀티비가 보정된다.
듀티비 감지부(213)는 듀티비 보정부(211)가 출력하는 보정 내부클럭(RCLK_CC) 및 보정 지연클럭(FCLK_CC)을 피드백받아 보정 내부클럭(RCLK_CC) 및 보정 지연클럭(FCLK_CC)의 듀티비를 감지한다. 그리고 듀티비 감지부(213)는 보정 내부클럭(RCLK_CC) 및 보정 지연클럭(FCLK_CC)의 듀티비에 따라 전압제어 지연부(209)의 지연량을 결정하는 제어전압신호(VCTRL)를 전압제어 지연부(209)로 출력한다.
결국 상기의 과정을 거쳐 외부클럭(EXT_CLK)은 피드백클럭(FB_CLK)과 위상일치되고 내부클럭(RCLK)과 지연클럭(FCLK)의 듀티비는 보정된다.
상기된 바와 같이 본 발명에 따른 지연고정루프회로는 내부클럭(RCLK)과 지연클럭(FCLK)의 듀티비를 보정하기 위해 1개의 지연고정부만을 포함하며 1개의 지연부만을 포함한다. 그리고 도 4 내지 도 8에서 자세히 설명되지만 듀티비 감지부(213), 전압제어 지연부(209) 및 듀티비 보정부(211)가 포함하는 소자는 지연부(205) 하나가 포함하는 지연유닛에 비해 매우 적다. 따라서 종래기술과 비교하여 지연고정루프회로의 레이아웃 면적 및 전력소비가 감소할 수 있다.
또한 제1 및 제2내부클럭(RCLK_1, RCLK_2)의 위상을 혼합하는 종래의 지연고정루프회로와 달리 본 발명에 따른 지연고정루프회로는 보정 내부클럭(RCLK_CC) 및 보정 지연클럭(FCLK_CC)을 피드백받아 보정 내부클럭(RCLK_CC) 및 보정 지연클럭(FCLK_CC)의 듀티비를 감지하고 듀티비 감지결과가 듀티비 보정에 반영된다. 따라서 내부클럭(RCLK) 및 지연클럭(FCLK)의 듀티비가 보다 정확히 보정될 수 있다.
한편, 본 발명에 따른 지연고정루프회로는 내부클럭(RCLK)을 반전시키기 위해 위상 스플리터(phase spliter)를 포함할 수 있으며 이 경우 상기 위상 스플리터는 전압제어 지연부(209)를 포함한다. 즉, 상기 위상 스플리터에서 전압제어 지연부(209)가 내부클럭(RCLK)을 반전 및 지연시켜 지연클럭(FCLK)을 출력한다.
듀티비 감지부(213), 전압제어 지연부(209) 및 듀티비 보정부(211)에 대한 보다 자세한 설명은 도 4 내지 도 8에서 후술된다.
도 3은 도 2의 듀티비 감지부(213)를 보다 상세하게 나타낸 도면이다.
도 2에 도시된 바와 같이 듀티비 감지부(213)는 차지펌프(301), 전압비교수단(303), 카운터(305) 및 제어전압신호 발생수단(307)을 포함한다.
차지펌프(301)는 보정 내부클럭(RCLK_CC) 및 보정 지연클럭(FCLK_CC)의 듀티비에 따라 반대 레벨로 천이하는 제1 및 제2천이신호(RCKVO, FCKVO)를 출력한다. 예를 들어 보정 내부클럭(RCLK_CC)의 하이레벨 구간이 로우레벨 구간보다 좁다면 제1천이신호(RCKVO)는 하이레벨로 천이하고 제2천이신호(FCKVO)는 로우레벨로 천이한다.
전압비교수단(303)은 제1 및 제2천이신호(RCKVO, FCKVO)의 논리레벨을 비교하여 제1 및 제2천이신호(RCKVO, FCKVO)의 논리레벨에 따라 증가신호 및 감지신호(INC, DEC)를 인에이블하여 출력한다. 예를 들어 제1천이신호(RCKVO)의 논리레벨이 제2천이신호(FCKVO)의 논리레벨보다 높다면 증가신호(INC)가 인에이블된다.
카운터(305)는 증가신호 및 감지신호(INC, DEC)에 응답해 업 카운팅 또는 다운 카운팅되는 이진코드(CTRL<0:N>)를 출력한다.
제어전압신호 발생수단(307)은 이진코드(CTRL<0:N>)에 응답해 아날로그적으로 전압값이 변하는 제어전압신호(VCTRL)를 출력한다. 이진코드(CTRL<1:N>)가 업 카운팅되면 제어전압신호(VCTRL)의 전압값이 단계적으로 증가할 수 있으며 이진코드(CTRL<1:N>)가 다운 카운팅되면 제어전압신호(VCTRL)의 전압값이 단계적으로 감소할 수 있다. 제어전압신호(VCTRL)는 전압제어 지연부(209)로 입력된다.
도 2의 듀티비 감지부(213)는 일실시예로서 제어전압신호 발생수단(307)이 이진코드(CTRL<0:N>)에 응답해 제어전압신호(VCTRL)를 출력하나 제어전압신호 발생수단(307)이 전압비교수단(303)의 증가신호 및 감지신호(INC, DEC)에 응답하는 경우 듀티비 감지부(213)는 카운터(305)없이 구성될 수 있다.
차지펌프(301), 전압비교수단(303) 및 제어전압신호 발생수단(307)에 대한 보다 자세한 설명은 도 4 내지 도 6에서 후술된다.
도 4는 도 3의 차지펌프(301)의 상세 구성도이다.
도 4에 도시된 바와 같이 제1천이신호 발생수단(401) 및 제2천이신호 발생 수단(407) 및 리셋수단(413)을 포함한다.
상기된 바와 같이 내부클럭(RCLK)과 지연클럭(FCLK)의 듀티비는 동일하다. 그리고 듀티비 보정부(211)가 출력하는 보정 내부클럭(RCLK_CC) 및 보정 지연클럭(FCLK_CC)의 듀티비 역시 동일하다. 따라서 보정 내부클럭(RCLK_CC)의 하이레벨 구간이 로우레벨 구간보다 좁다면 보정 지연클럭(FCLK_CC)의 하이레벨 구간은 로우레벨 구간보다 넓다.
따라서 보정 내부클럭(RCLK_CC) 및 보정 지연클럭(FCLK_CC)을 각각 입력받는 제1 및 제2엔모스 트랜지스터(403, 409)의 턴온 시간에 차이가 발생한다. 제1 및 제2엔모스 트랜지스터(403, 409)의 턴온 시간에 차이로 인해 제1 및 제2커패시터(C1, C2)에 전하가 충방전되는 시간에도 차이가 발생되어 제1 및 제2천이신호(RCKVO, FCKVO)는 다른 논리레벨로 천이한다.
예를 들어 보정 내부클럭(RCLK_CC)의 하이레벨 구간이 로우레벨 구간보다 좁다면 제1엔모스 트랜지스터(403)의 턴온시간이 제2엔모스 트랜지스터(409)의 턴온시간보다 짧다. 따라서 제1커패시터(C1)에는 충전되는 전하가 방전되는 전하보다 많아 제1천이신호(RCKVO)는 하이레벨로 천이한다. 그러나 제2커패시터(C2)에는 방전되는 전하가 많으므로 제2천이신호(FCKVO)가 로우레벨로 천이한다.
한편, 전압비교수단(303)이 제1 및 제2천이신호(RCKVO, FCKVO)의 레벨차이를 감지할 수 있을 정도로 제1 및 제2천이신호(RCKVO, FCKVO)가 천이된 이후에는 차지펌프(301)가 다시 제1 및 제2천이신호(RCKVO, FCKVO)를 다른 논리레벨로 천이하도록 제1 및 제2천이신호(RCKVO, FCKVO)의 논리레벨을 동일하게 할 필요가 있다. 리셋수단(413)은 주기적으로 인에이블되는 펄스신호인 리셋신호(RESET)를 입력받아 제1 및 제2커패시터(C1, C2)의 전하량을 동일하게 하여 제1 및 제2천이신호(RCKVO, FCKVO)의 논리레벨을 동일하게 한다.
인에이블 신호(EN)가 하이레벨로 인에이블되어 있는 동안 제3 및 제4엔모스 트랜지스터(405, 409)는 턴온되어 전류패스를 형성하고 제1천이신호 발생수단(401) 및 제2천이신호 발생수단(405)은 인에이블될 수 있다.
도 5는 도 3의 전압비교수단(303)의 상세 구성도이다.
비교기(501)는 제1 및 제2천이신호(RCKVO, FCKVO)의 레벨 차이를 감지해 하이레벨 또는 로우레벨의 신호를 출력한다.
제1 및 제2앤드 게이트(503, 505)는 비교기(501)의 출력신호를 입력받되 제2앤드 게이트(505)는 비교기(501)의 출력신호를 반전시켜 입력받는다. 동시에 제1 및 제2앤드 게이트(503, 505)는 주기적으로 하이레벨로 인에이블되는 펄스 제어신호(CMP_PU)를 입력받는다. 따라서 하이레벨의 신호와 인에이블된 펄스 제어신호(CMP_PU)를 입력받는 앤드 게이트는 하이레벨로 인에이블되는 증가신호(INC) 또는 감지신호(DEC)를 출력한다. 하이레벨로 인에이블되는 증가신호(INC) 또는 감지신호(DEC)에 응답해 카운터(305)는 업 카운팅 또는 다운 카운팅을 수행한다.
한편, 펄스 제어신호(CMP_PU)는 도 4에서 설명된 리셋신호(RESET)와 주기가 동일하되, 리셋신호(RESET)에 의해 제1 및 제2커패시터(C1, C2)의 전하량이 같아지기 전에 비교기(501)가 제1 및 제2천이신호(RCKVO, FCKVO)의 레벨 차이를 감지해야 하므로 리셋신호(RESET)보다 먼저 인에이블된다. 주기적으로 인에이블되는 펄스신호(RESET, CMP_PU)는 오실레이터와 펄스발생기를 이용해 생성할 수 있다.
도 6은 도 3의 제어전압신호 발생수단(307)의 상세 구성도이다.
도 6에서는 카운터(305)가 출력하는 이진코드(CTRL<1:N>)가 5비트의 신호인 경우가 일실시예로서 설명된다.
제어전압신호(VCTRL)를 출력하는 제어전압신호 발생수단(307)의 출력노드(A)를 기준으로 저항이 병렬로 존재한다. 그리고 이진코드(CTRL<1:N>) 및 이진코드(CTRL<1:5>)를 반전시킨 반전 이진코드(CTRLB<1:5>)의 비트 수에 대응되도록 구성되는 제1 내지 제10패스게이트(601 내지 610)의 턴온/오프에 따라 전류를 통과시키는 저항(R1 내지 R10)의 개수가 달라진다. 패스게이트의 턴온/오프는 이진코드(CTRL<1:5>) 및 반전 이진코드(CTRLB<1:5>)에 의해 결정되므로 결국 이진코드 이진코드(CTRL<1:5>)에 따라 전류를 통과시키는 저항의 개수가 달라져 제어전압신호(VCTRL)의 전압값이 변한다.
초기 이진코드(CTRL<1:5>)가 '10000'으로 초기화되어 있는 상태라면 제1패스게이트(601) 및 제6 내지 9패스게이트(606 내지 609)가 턴온된다. 이 경우 제1패스게이트(601) 및 제6 내지 9패스게이트(606 내지 609)로 전류가 흐르므로 R1 및 R6 내지 R9에는 전류가 흐르지 않아 제어전압신호(VCTRL)의 전압값은 하기 수학식1과 같다.
(Rinit+R10)/(2Rinit+R2+R3+R4+R5+R10)*VDD
이후 이진코드(CTRL<1:5>)가 업 카운팅되어 '10001'이 되면 제1패스게이트(601), 제5패스게이트(605) 및 제7 내지 제9패스게이트(607 내지 609)가 턴온된다. 이 경우 R1, R5 및 R7 내지 R9에는 전류가 흐르지 않으므로 제어전압신호(VCTRL)의 전압값은 하기 수학식2과 같다.
(Rinit+R6+R10)/(2Rinit+R2+R3+R4+R6+R10)*VDD
결국 저항 R1내지 R10의 값을 조절하면 이진코드 이진코드(CTRL<1:5>)에 따라 전압값이 단계적으로 증가 또는 감소하는 제어전압신호(VCTRL)가 생성될 수 있다.
이진코드의 비트수에 따라 패스게이트 및 저항의 개수는 달라질 수 있다. 이진코드의 비트수가 증가한다면 제어전압신호 발생수단(307)은 이진코드의 비트수에 대응되도록 패스게이트 및 저항을 추가로 포함하며 제어전압신호(VCTRL)의 전압값은 더욱 세분화될 수 있다.
도 7은 도 2의 전압제어 지연부(209)의 상세 구성도이다.
도 3에 도시된 바와 같이 전압제어 지연부(209)는 직렬로 연결된 다수의 지연셀(701 내지 703)을 포함한다. 도 3에서는 전압제어 지연부(209)가 3개의 지연셀(701 내지 703)을 포함하는 경우가 일실시예로서 설명된다.
듀티비가 어긋나는 정도는 지연고정부(201)의 지연부(205)가 외부클럭(EXT_CLK)을 지연시키는 정도에 비해 매우 작으므로 3개의 지연셀로 내부클럭(RCLK)을 지연시켜 내부클럭(RCLK)의 듀티비가 보정될 수 있다. 아날로그 신호인 제어전압신호(VCTRL)에 따라 제1 내지 제3지연셀(701 내지 703)에 흐르는 전류량이 증감되어 지연셀의 지연량이 조절된다. 지연셀(701 내지 703) 각각은 입력신호를 반전시켜 출력한다. 지연클럭(FCLK)은 내부클럭(RCLK)과 반전 관계이므로 전압제어 지연부(209)는 홀수개의 지연셀을 포함하는 것이 바람직하다.
제어전압신호(VCTRL)가 하이레벨로 천이될수록 제1 내지 제4엔모스 트랜지스터(704 내지 707)는 강하게 턴온된다. 그러면 제1피모스 트랜지스터(708)의 드레인의 전압이 하강하여 제1 내지 제4피모스 트랜지스터(708 내지 711) 역시 강하게 턴온된다. 따라서 제1 내지 제3지연셀(701 내지 703)에 흐르는 전류량이 많아지므로 지연클럭(FCLK)이 천이하는 시간이 감소된다. 결국 지연클럭(FCLK)의 지연량이 감소한다. 반대로 제어전압신호(VCTRL)가 로우레벨로 천이될수록 제1 내지 제4엔모스 트랜지스터(704 내지 707)는 약하게 턴온된다. 그러면 제1피모스 트랜지스터(708)의 드레인의 전압이 상승하여 제1 내지 제4피모스 트랜지스터(708 내지 711) 역시 약하게 턴온된다. 따라서 제1 내지 제3지연셀(701 내지 703)에 흐르는 전류량이 적아지므로 지연클럭(FCLK)의 지연량은 증가한다.
도 8은 도 2의 듀티비 보정부(211)의 상세 구성도이다.
도 4에 도시된 바와 같이 듀티비 보정부(211)는 제1 및 제2에지 감지수단(801, 803), 제1 및 제2보정수단을 포함한다. 도 2에서 일실시예로서 설명된 바와 같이 도 4에서 제1 및 제2에지 감지수단(801, 803)이 내부클럭(RCLK) 및 지연클럭(FCLK)의 라이징 에지를 감지하는 경우가 일실시예로서 설명된다.
제1에지 감지수단(801)은 내부클럭(RCLK)의 라이징 에지에서 소정구간 로우레벨로 인에이블되는 제1감지신호(EDGE_1)를 출력한다. 그리고 제2에지 감지수단9803)은 지연클럭(FCLK)의 라이징 에지에서 소정구간 로우레벨로 인에이블되는 제2감지신호(EDGE_2)를 출력한다.
제1보정수단(805)의 제1인버터(807)는 제1감지신호(EDGE_1)에 응답해 하이레벨의 신호를 출력한다. 제1래치(809)는 제2감지신호(EDGE_2)에 의해 제1인버터(807)가 로우레벨의 신호를 출력할 때까지 제1인버터(807)의 출력신호를 래치한다. 그리고 제1래치(809)는 제1인버터(807)가 제1감지신호(EDGE_1)에 응답해 다시 하이레벨의 신호를 출력할 때까지 제1인버터(807)의 출력신호를 래치한다.
따라서 제1보정수단(805)은 내부클럭(RCLK)의 라이징 에지에 응답해 하이레벨로 인에이블되고 지연클럭(FCLK)의 라이징 에지에 응답해 로우레벨로 디스에이블되는 보정 내부클럭(RCLK_CC)을 출력한다. 지연클럭(FCLK)의 지연량이 증가되면 지연클럭(FCLK)이 보다 지연되어 하이레벨로 인에이블하므로 보정 내부클럭(RCLK_CC)의 하이레벨 구간이 넓어진다.
제2보정수단(811)의 제2인버터(813)는 제2감지신호(EDGE_2)에 응답해 하이 레벨의 신호를 출력한다. 제2래치(815)는 제1감지신호(EDGE_1)에 의해 제2인버터(813)가 로우레벨의 신호를 출력할 때까지 제2인버터(813)의 출력신호를 래치한다. 그리고 제2래치(815)는 제2인버터(813)가 제2감지신호(EDGE_2)에 응답해 다시 하이레벨의 신호를 제2인버터(813)의 출력신호를 래치한다.
따라서 제2보정수단(811)은 지연클럭(FCLK)의 라이징 에지에 응답해 하이레벨로 인에이블되고 내부클럭(RCLK)의 라이징 에지에 응답해 로우레벨로 디스에이블되는 보정 지연클럭(FCLK_CC)을 출력한다. 지연클럭(FCLK)의 지연량이 증가되면 지연클럭(FCLK)이 보다 지연되어 하이레벨로 인에이블되므로 보정 지연클럭(FCLK_CC)의 하이레벨 구간은 좁아진다.
한편, 상기된 전압제어 지연부(209), 듀티비 감지부(213) 및 듀티비 보정부(211)는 지연고정루프회로의 출력신호를 보정하는 것 외에 소정의 시스템에서 사용되는 클럭의 듀티비를 보정할 수 있는 듀티비 보정회로로서 사용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하다 할 것이다.
도 9는 본 발명에 따른 듀티비 보정회로의 동작을 설명하기 위한 도면이다.
도 9에 도시된 바와 같이 내부클럭(RCLK)의 하이레벨 구간이 로우레벨 구간보다 좁으며 지연클럭(FCLK)의 하이레벨 구간은 로우레벨 구간보다 넓다. 따라서 듀티비 감지부(213)는 내부클럭(RCLK) 및 지연클럭(FCLK)의 듀티비를 감지해 전압제어 지연부(209)가 지연클럭(FCLK)을 소정 지연량(DD)만큼 지연시키도록 제어전압신호(VCTRL)를 출력한다.
듀티비 보정부(211)는 내부클럭(RCLK) 및 지연클럭(FCLK)의 라이징 에지를 감지해 로우레벨로 인에이블되는 제1 및 제2감지신호(EDGE_1, EDGE_2)를 출력한다. 그리고 듀티비 보정부(211)는 제1감지신호(EDGE_1)에 응답해 하이레벨로 인에이블되고 제2감지신호(EDGE_2)에 응답해 로우레벨로 디스에이블되는 보정 내부클럭(RCLK_CC), 제2감지신호(EDGE_2)에 응답해 하이레벨로 인에이블되고 제1감지신호(EDGE_1)에 응답해 로우레벨로 디스에이블되는 보정 지연클럭(FCLK_CC)을 출력한다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
도 1은 종래의 듀티비 보정회로를 포함하는 지연고정루프회로의 구성도,
도 2는 본 발명에 따른 듀티비 보정회로를 포함하는 지연고정루프회로 나타내는 도면,
도 3은 도 2의 듀티비 감지부(213)를 보다 상세하게 나타낸 도면,
도 4는 도 3의 차지펌프(301)의 상세 구성도,
도 5는 도 3의 전압비교수단(303)의 상세 구성도,
도 6은 도 3의 제어전압신호 발생수단(307)의 상세 구성도,
도 7은 도 2의 전압제어 지연부(209)의 상세 구성도,
도 8은 도 2의 듀티비 보정부(211)의 상세 구성도,
도 9는 본 발명에 따른 듀티비 보정회로의 동작을 설명하기 위한 도면이다.

Claims (10)

  1. 외부클럭과 내부클럭의 위상스큐를 보상하기 위해 입력클럭을 지연시켜 상기 내부클럭을 출력하는 지연고정부;
    제어전압신호에 응답해 지연량이 조절되며 상기 내부클럭을 지연시켜 지연클럭을 생성하는 다수의 지연셀을 포함하는 전압제어 지연부;
    상기 내부클럭 및 상기 지연클럭의 에지를 감지하여 상기 내부클럭 및 상기 지연클럭의 듀티비를 보정하고 보정 내부클럭 및 보정 지연클럭을 출력하는 듀티비 보정부; 및
    상기 보정 내부클럭 및 상기 보정 지연클럭의 듀티비에 따라 상기 제어전압신호를 출력하는 듀티비 감지부
    를 포함하는 지연고정루프회로.
  2. 제 1항에 있어서,
    상기 전압제어 지연부는
    상기 내부클럭을 반전시켜 상기 지연클럭을 출력하는
    지연고정루프회로.
  3. 제 1항에 있어서,
    상기 지연셀의 지연량은
    상기 제어전압신호에 응답해 변하는 상기 지연셀에 흐르는 전류량에 따라 조절되는
    지연고정루프회로.
  4. 제 1항에 있어서,
    상기 듀티비 보정부는
    상기 내부클럭의 소정 에지에 응답해 인에이블되는 제1감지신호를 출력하는 제1에지감지수단;
    상기 지연클럭의 상기 소정 에지 응답해 인에이블되는 제2감지신호를 출력하는 제2에지감지수단;
    상기 제1감지신호에 응답해 인에이블되고 상기 제2감지신호에 응답해 디스에이블되는 상기 보정 내부클럭을 출력하는 제1보정수단; 및
    상기 제2감지신호에 응답해 인에이블되고 상기 제1감지신호에 응답해 디스에이블되는 상기 보정 지연클럭을 출력하는 제2보정수단
    을 포함하는 지연고정루프회로.
  5. 제 1항에 있어서,
    상기 듀티비 감지부는
    상기 보정 내부클럭 및 상기 보정 지연클럭의 듀티비에 따라 반대 레벨로 천이하는 제1 및 제2천이신호를 출력하는 차지펌프;
    상기 제1 및 제2천이신호의 레벨에 따라 인에이블되는 증가신호 및 감소신호를 출력하는 전압비교수단;
    상기 증가신호 및 감소신호에 응답해 업/다운 카운팅하여 이진코드를 출력하는 카운터; 및
    상기 이진코드에 응답해 상기 제어전압신호를 출력하는 제어전압신호 발생수단
    을 포함하는 지연고정루프회로.
  6. 제 1항에 있어서,
    상기 지연고정부는
    상기 입력클럭과 피드백클럭의 위상을 비교하여 비교신호를 출력하는 위상비교부;
    상기 비교신호에 응답해 상기 입력클럭을 지연시켜 상기 내부클럭을 출력하는 지연부; 및
    상기 내부클럭을 입력받아 상기 피드백클럭을 출력하는 레플리카 모델부
    을 포함하는 지연고정루프회로.
  7. 제어전압신호에 응답해 지연량이 조절되며 입력클럭을 입력받아 지연시켜 지연클럭을 생성하는 다수의 지연셀을 포함하는 전압제어 지연부;
    상기 입력클럭 및 상기 지연클럭의 에지를 감지하여 상기 입력클럭 및 상기 지연클럭의 듀티비를 보정하고 보정 입력클럭 및 보정 지연클럭을 출력하는 듀티비 보정부; 및
    상기 보정 입력클럭 및 상기 보정 지연클럭의 듀티비에 따라 상기 제어전압신호를 출력하는 듀티비 감지부
    를 포함하는 듀티비 보정회로.
  8. 제 7항에 있어서,
    상기 전압제어 지연부는
    상기 입력클럭을 반전시켜 상기 지연클럭을 출력하는
    듀티비 보정회로.
  9. 제 7항에 있어서,
    상기 지연셀의 지연량은
    상기 제어전압신호에 응답해 변하는 상기 지연셀에 흐르는 전류량에 따라 조절되는
    듀티비 보정회로.
  10. 제 7항에 있어서,
    상기 듀티비 보정부는
    상기 입력클럭의 소정 에지에 응답해 인에이블되는 제1감지신호를 출력하는 제1에지감지수단;
    상기 지연클럭의 상기 소정 에지 응답해 인에이블되는 제2감지신호를 출력하는 제2에지감지수단;
    상기 제1감지신호에 응답해 인에이블되고 상기 제2감지신호에 응답해 디스에이블되는 상기 보정 입력클럭을 출력하는 제1보정수단; 및
    상기 제2감지신호에 응답해 인에이블되고 상기 제1감지신호에 응답해 디스에이블되는 상기 보정 지연클럭을 출력하는 제2보정수단
    을 포함하는 듀티비 보정회로.
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