KR20150086844A

KR20150086844A - 디스큐 기능을 갖는 고속 데이터 인터페이스 방법 및 그 장치

Info

Publication number: KR20150086844A
Application number: KR1020140006952A
Authority: KR
Inventors: 전필재
Original assignee: 삼성전자주식회사
Priority date: 2014-01-20
Filing date: 2014-01-20
Publication date: 2015-07-29
Also published as: KR102140057B1; TW201534054A; US20150206273A1; US9576550B2; TWI649966B

Abstract

디스큐 기능을 갖는 고속 데이터 인터페이스 방법 및 그 장치가 개시된다 본 발명의 LVDS 송신 장치는 송신 클럭 신호를 발생하여 클럭 채널을 통해 LVDS 수신 장치로 전송하며, 상기 송신 클럭 신호에 동기된 직렬 데이터를 하나 이상의 데이터 채널을 통해 전송하는 LVDS 송신 블록; 및 상기 LVDS 송신 블록의 디스큐 모드에서의 동작을 제어하기 위한 디스큐 컨트롤러를 포함하며, 상기 LVDS 송신 블록은 상기 송신 클럭 신호의 패턴을 동작 모드에 따라 다르게 발생한다.

Description

디스큐 기능을 갖는 고속 데이터 인터페이스 방법 및 그 장치{Data interface method having de-skew function and Apparatus there-of}

본 발명의 개념은 데이터 인터페이스 장치 및 방법에 관한 것으로, 보다 상세하게는 고속 데이터를 인터페이스하기 위한 장치 및 그 방법에 관한 것이다.

종래부터 디스플레이 장치의 인터페이스에 주로 사용된 LVDS(Low voltage differential signaling) 인터페이스(LVDS IF)는 클락 신호와 데이터가 독립되어 있으며, 인가된 클락 신호를 이용하여 데이터를 복원해 내는 구조로 되어 있다. 클락 신호와 데이터 간의 스큐(Skew)에 대한 보상이 중요함에도 불구하고, 이와 대한 별도의 프로토콜이나 표준이 제안되어 있지 않았다. 따라서, 케이블, 인쇄 회로 기판(PCB: printed circuit board), 및 칩(Chip) 내의 물리적 레이어에서 클락 신호와 데이터 간의 스큐를 최소화 하는 노력을 해야 한다. 그러나, 이러한 물리적 레이어에서의 노력만으로 스큐를 최소화 하는데 한계가 있기 때문에 현재 상용화 되고 있는 LVDS IF의 최대 데이터 레이트(Max Data Rate)은 채널당 700Mbps 이하이다.

디지털 텔레비전(DTV) 사양이 점차 높은 해상도를 요구함에 따라 기존의 LVDS IF방식으로의 대응은 필연적으로 채널 수의 증가로 이어지고 있으며 이는 전체적인 비용 상승 및 품질 저하의 요인이 되고 있다.

본 발명이 이루고자 하는 기술적인 과제는 LVDS 인터페이스에서 클락 신호와 데이터간의 스큐(skew)를 줄일 수 있는 인터페이스 장치 및 그 방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 송신 클럭 신호를 발생하여 클럭 채널을 통해 LVDS(Low voltage differential signaling) 수신 장치로 전송하며, 상기 송신 클럭 신호에 동기된 직렬 데이터를 하나 이상의 데이터 채널을 통해 전송하는 LVDS 송신 블록; 및 상기 LVDS 송신 블록의 디스큐 모드에서의 동작을 제어하기 위한 디스큐 컨트롤러를 포함하며, 상기 LVDS 송신 블록은 상기 송신 클럭 신호의 패턴을 동작 모드에 따라 다르게 발생하는 LVDS 송신 장치가 제공된다.

상기 동작 모드는 상기 디스큐 모드 및 노말 모드를 포함할 수 있으며, 상기 동작 모드에 따라 상기 송신 클럭 신호의 펄스폭 또는 듀티비가 달라진다.

상기 디스큐 모드는 프레임 동기를 맞추기 위한 수직 동기 신호가 디스에이블되는 수직 블랭크 구간의 일부 구간에서 수행될 수 있다.

상기 디스큐 모드에서는 미리 정해진 디스큐 클락 패턴을 갖는 상기 송신 클럭 신호와 미리 정해진 디스큐 데이터 패턴을 가지는 상기 직렬 데이터가 사용될 수 있다.

상기 디스큐 컨트롤러는 상기 디스큐 모드 구간을 결정하기 위한 디스큐 제어 신호 및 상기 디스큐 모드에서, 디스큐 데이터 패턴의 전송 구간을 결정하기 위한 디스큐 트레이닝 신호를 생성하여 상기 LVDS 송신 블록으로 인가할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따르면, LVDS(Low voltage differential signaling) 송신 장치로부터 클럭 채널을 통해 클럭 신호를 수신하는 클럭 신호 수신부; 상기 수신 클럭 신호의 패턴을 검출하고 동작 모드를 판단하는 패턴 검출기; 및 상기 동작 모드가 디스큐 모드인 경우, 데이터 채널을 통해 수신되는 데이터를 단위 지연 시간만큼씩 순차적으로 지연시키고, 지연된 데이터를 미리 정해진 디스큐 데이터 패턴과 비교하여 패스 또는 페일 여부를 판단하는 디시리얼라이저 블록을 포함하는 LVDS 수신 장치가 제공된다.

상기 동작 모드는 상기 디스큐 모드 및 노말 모드를 포함하며, 상기 동작 모드에 따라 상기 수신 클럭 신호의 펄스폭 또는 듀티비가 달라질 수 있다.

상기 클럭 신호 수신부는 상기 수신 클락 신호를 특정 샘플링 간격으로 샘플링한 클락 패턴 샘플링 데이터를 생성하고, 상기 수신 클락 신호를 분주한 분주 클락 신호와 함께 상기 클락 패턴 샘플링 데이터를 상기 패턴 검출기로 제공할 수 있다.

상기 디시리얼라이저 블록은 상기 데이터 채널을 통해 직렬 데이터를 수신하고, 지연 제어 신호에 응답하여 상기 직렬 데이터를 지연하며, 상기 직렬 데이터를 병렬 데이터로 변환하는 디시리얼라이저; 및 상기 지연된 병렬 데이터를 상기 디스큐 데이터 패턴과 비교하여 패스 또는 페일 여부를 판단하며, 상기 지연 제어 신호를 조절하는 디스큐 블록을 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따르면, 송신 클럭 신호를 발생하여 클럭 채널을 통해 데이터 수신 장치로 전송하는 단계; 상기 송신 클럭 신호에 동기된 직렬 데이터를 하나 이상의 데이터 채널을 통해 상기 데이터 수신 장치로 전송하는 단계; 데이터 송신 장치로부터 상기 클럭 채널을 통해 상기 송신 클럭 신호를 수신하여 수신 클럭 신호를 발생하는 단계; 상기 수신 클럭 신호의 패턴을 검출하고 동작 모드를 판단하는 단계; 및 상기 동작 모드가 디스큐 모드인 경우, 상기 데이터 채널을 통해 수신되는 데이터를 단위 지연 시간만큼씩 순차적으로 지연시키고, 지연된 데이터를 미리 정해진 디스큐 데이터 패턴과 비교하여 패스 또는 페일 여부를 판단하는 단계를 포함하며, 상기 송신 클럭 신호의 패턴은 동작 모드에 따라 달라지는 데이터 인터페이스 방법이 제공된다.

상기 동작 모드는 상기 디스큐 모드 및 노말 모드를 포함하며, 상기 동작 모드에 따라 상기 송신 클럭 신호의 펄스폭 또는 듀티비가 달라질 수 있다.

상기 동작 모드를 판단하는 단계는 상기 수신 클락 신호를 특정 샘플링 간격으로 샘플링하여 클락 패턴 샘플링 데이터를 생성하는 단계; 및 상기 클락 패턴 샘플링 데이터를 이용하여 상기 동작 모드를 판단하는 단계를 포함할 수 있다.

상기 패스 또는 페일 여부를 판단하는 단계는 상기 데이터 채널을 통해 직렬 데이터를 수신하고, 지연 제어 신호에 응답하여 상기 직렬 데이터를 지연하는 단계; 상기 직렬 데이터를 병렬 데이터로 변환하는 단계; 및 상기 지연된 병렬 데이터를 상기 디스큐 데이터 패턴과 비교하여 패스 또는 페일 여부를 판단하는 단계를 포함할 수 있다.

상술한 바와 같이, 본 발명의 일 실시예에 따르면, LVDS 인터페이스에서 클락 신호와 데이터를 디스큐(de-skew)할 수 있는 통신 프로토콜을 추가함으로써 클락 신호와 데이터 간의 스큐를 감소시킨다.

또한, 본 발명의 일 실시예에 따르면, LVDS 인터페이스에서 핀이나 채널의 추가나 변경을 필요로 하지 않으므로, 기존 LVDS 프로토콜을 그대로 사용함으로 기존 상용화된 LVDS 와도 호환 가능하다.

도 1은 본 발명의 일 실시예에 따른 LVDS 인터페이스 시스템의 개략적인 구성 블록도이다.
도 2a는 도 1에 도시된 LVDS 송신 장치의 일 실시예를 나타내는 구성 블록도이다. 도 2b는 도 1에 도시된 LVDS 송신 장치의 다른 실시예를 나타내는 구성 블록도이다.
도 3은 도 2b에 도시된 LVDS 송신 블록의 일 실시예를 나타내는 구성 블록도이다.
도 4는 도 2a 및 도 3에 도시된 신호들을 나타내는 표이다.
도 5a는 도 1에 도시된 LVDS 송신 장치의 동작을 설명하기 위한 개략적인 신호 타이밍도이다.
도 5b는 본 발명의 일 실시예에 따른 LVDS 송신 장치의 동작을 설명하기 위한 개략적인 신호 타이밍도이다.
도 6a 및 도 6b는 각각 도 1에 도시된 LVDS 수신 장치의 일 실시예를 나타내는 구성 블록도이다.
도 7은 도 6a 및 도 6b에 도시된 신호들을 설명하기 위한 표이다.
도 8은 클락 패턴 샘플링 데이터의 일 실시예를 나타내는 도면이다.
도 9는 도 6에 도시된 제1 수신 채널부의 일 실시예를 나타내는 구성 블록도이다.
도 10은 도 9에 도시된 디시리얼라이저의 일 실시예를 나타내는 구성 블록도이다.
도 11은 도 9 및 도 10에 도시된 제1 수신 채널부의 동작을 설명하기 위한 개략적인 신호 타이밍도이다.
도 12는 본 발명의 일 실시예에 따른 LVDS 수신 장치의 동작 구간을 나타낸다.
도 13은 본 발명의 실시예에 따른 전자 시스템을 개략적으로 나타내는 블록도이다.
도 14는 본 발명의 실시예에 따른 전자 시스템을 나타내는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 일 실시예에 따른 LVDS 인터페이스 시스템의 개략적인 구성 블록도이다. 도 1을 참조하면, LVDS 인터페이스 시스템(1)은 LVDS 송신 장치(10), LVDS 수신 장치(20), 클락 채널(30) 및 적어도 하나의 데이터 채널(40)을 포함한다.

도 2a는 도 1에 도시된 LVDS 송신 장치의 일 실시예를 나타내는 구성 블록도이다. 도 5a는 도 1에 도시된 LVDS 송신 장치의 동작을 설명하기 위한 개략적인 신호 타이밍도이다.

도 2a 및 도 5a를 참조하면, LVDS 송신 장치(10A)는 LVDS 송신 블록(100A) 및 디스큐 컨트롤러(200A)를 포함한다.

LVDS 송신 블록(100A)은 비디오 제어 신호들(VSYNC, HSYNC), 입력 데이터(DATA<m:0>), 및 입력 클럭 신호(CKIN)를 수신한다. 여기서, m은 1이상의 정수이다.

비디오 제어 신호들(VSYNC, HSYNC)은 복수의 프레임들로 구성되는 비디오 신호의 디스플레이를 제어하기 위한 신호들로서, 도 5a에 도시된 타이밍을 가질 수 있다.

프레임과 프레임 사이에 존재하는 수직 블랭크 구간 동안에는 데이터가 디스플레이되지 않으며, 이 구간의 일부 또는 전부에서 디스큐 모드가 동작할 수 있다.

도 5a에 도시된 바와 같이, 데이터가 디스플레이되는 동안에는 수직 동기 신호(VSYNC)는 하이레벨로 유지되고, 수직 블랭크 구간에서는 수직 동기 신호(VSYNC)는 로우레벨일 수 있다. 따라서, 수직 동기 신호(VSYNC)가 로우 레벨로 천이되면, LVDS 송신 블록(100A)은 수직 블랭크 구간에 들어왔다라는 것을 알 수 있다. 수직 동기 신호(VSYNC)는 프레임 동기를 맞추기 위한 비디오 제어 신호이고, 수평 동기 신호(HSYNC)는 수평 동기를 맞추기 위한 비디오 제어 신호이다.

도 2a에 도시되지는 않았지만, LVDS 송신 블록(100A)은 수직 블랭크 구간 동안 디스큐 선택 신호(도 2b의 AUTO_SEL)에 의해 디스큐 모드 구간으로 진입할 수도 있다. 이에 대해서는, 도 2b를 참조하여 후술한다.

입력 데이터(DATA<m:0>)는 (m+1) 비트의 병렬 데이터로서, RGB 비디오 신호일 수 있다. 예컨대, m이 29인 경우, 입력 데이터(DATA<m:0>)는 10비트의 R 비디오 신호, 10비트의 G 비디오 신호 및 10비트의 B 비디오 신호로 구성될 수 있다.

입력 클럭 신호(CKIN)는 픽셀 클럭 신호라고도 지칭되며, 오실레이터(미도시) 또는 시스템 PLL(미도시)로부터 생성될 수 있다.

입력 데이터(DATA<m:0>)는 입력 클럭 신호(CKIN)에 동기되어 입력될 수 있다. LVDS 송신 블록(100A)은 수직 동기 신호(VSYNC)에 기초하여 수직 블랭크 구간에 진입했음을 알리는 신호를 디스큐 컨트롤러(200A)로 출력할 수 있다.

디스큐 컨트롤러(200A)는 디스큐 모드가 인에이블되고, 수직 블랭크 구간에 진입하면, 디스큐 모드 동작을 위한 디스큐 제어 신호(예컨대, 도 5a의 CNT_100C, DESKEW_TRN)를 LVDS 송신 블록(100A)로 출력할 수 있다.

일 실시예에서, 디스큐 컨트롤러(200A)는 수직 동기 신호(VSYNC)에 기초하여 디스큐 모드로 진입하고, 제1 디스큐 제어 신호(예컨대, 도 5a의 CNT_100C)와 제2 디스큐 제어 신호(예컨대, 도 5a의 DESKEW_TRN)를 LVDS 송신 블록(100A)로 출력할 수 있다.

LVDS 송신 블록(100A)은 제1 디스큐 제어 신호(예컨대, 도 5a의 CNT_100C)에 응답하여 미리 정해진 디스큐 클락 패턴을 생성하여 클락 채널(30)을 통해 LVDS 수신 장치(20)로 전송할 수 있다.

LVDS 송신 블록(100A)은 제2 디스큐 제어 신호(예컨대, 도 5a의 DESKEW_TRN)에 응답하여 미리 정해진 디스큐 데이터 패턴을 생성하여 적어도 하나의 데이터 채널(40)을 통해 LVDS 수신 장치(20)로 전송할 수 있다.

따라서, LVDS 송신 블록(100A)은 디스큐 모드에서는, 노말 클락 신호 대신 디스큐 클락 신호를 전송하고, 노말 데이터 대신 디스큐 데이터를 전송할 수 있다. 디스큐 클락 신호는 미리 정해진 디스큐 클락 패턴을 가지며, 디스큐 데이터는 미리 정해진 디스큐 데이터 패턴을 가진다.

도 2b는 도 1에 도시된 LVDS 송신 장치의 다른 실시예를 나타내는 구성 블록도이고, 도 3은 도 2b에 도시된 LVDS 송신 블록의 일 실시예를 나타내는 구성 블록도이다. 도 4는 도 2a 내지 도 3에 도시된 신호들을 설명하기 위한 표이다. 도 5b는 본 발명의 일 실시예에 따른 LVDS 송신 장치의 동작을 설명하기 위한 개략적인 신호 타이밍도이다.

도 2b 내지 도 5b를 참조하면, LVDS 송신 장치(10B)는 LVDS 송신 블록(100B) 및 디스큐 컨트롤러(200B)를 포함한다. LVDS 송신 블록(100B)은 송신 PLL(110), 시리얼라이저(120), 및 송신 드라이버(130)를 포함할 수 있다.

LVDS 송신 블록(100B)은 수직 블랭크 플래그 신호(VBLK_FLAG), 비디오 제어 신호들(VSYNC, HSYNC), 입력 데이터(DATA<m:0>), 및 입력 클럭 신호(CKIN)를 수신한다. 여기서, m은 1이상의 정수이다.

수직 블랭크 플래그 신호(VBLK_FLAG)는 수직 블랭크 구간을 나타내기 위한 플래그 신호이다. 비디오 제어 신호들(VSYNC, HSYNC)은 복수의 프레임들로 구성되는 비디오 신호의 디스플레이를 제어하기 위한 신호들로서, 도 5b에 도시된 타이밍을 가질 수 있다.

수직 블랭크 플래그 신호(VBLK_FLAG)는 수직 동기 신호(VSYNC)에 연관된 신호로서, 수직 동기 신호(VSYNC)가 로우레벨로 천이한 후 인에이블될 수 있다. 수직 블랭크 플래그 신호(VBLK_FLAG)가 인에이블되면, LVDS 송신 블록(100B)은 수직 블랭크 구간에 들어왔다라는 것을 알 수 있다. 또한 LVDS 송신 블록(100B)은 수직 블랭크 구간동안 디스큐 선택 신호(AUTO_SEL)에 의해 디스큐 모드 구간으로 진입할 수 있다.

입력 데이터(DATA<m:0>)는 입력 클럭 신호(CKIN)에 동기되어 입력될 수 있다. LVDS 송신 블록(100B)은 수직 블랭크 플래그 신호(VBLK_FLAG)에 기초하여 내부 수직 블랭크 플래그 신호(VBLK_FLAG_I)를 발생하고, 입력 클럭 신호(CKIN)에 기초하여 내부 픽셀 클럭 신호(CK_I)를 발생하여 디스큐 컨트롤러(200B)로 출력할 수 있다.

디스큐 컨트롤러(200B)는 디스큐 선택 신호(AUTO_SEL)을 수신한다. 디스큐 선택 신호(AUTO_SEL)는 디스큐 모드를 인에이블하기 위한 신호이다. 예컨대, 디스큐 선택 신호(AUTO_SEL)가 제1 로직 레벨(예컨대, '로우' 또는 '0')로 설정되면 디스큐 모드는 디스에이블되고, 디스큐 선택 신호(AUTO_SEL)가 제2 로직 레벨(예컨대, '하이' 또는 '1')로 설정되면 디스큐 모드는 인에이블될 수 있으나, 본 발명의 실시예가 이에 한정되는 것은 아니다. 디스큐 선택 신호(AUTO_SEL)는 로직 회로(미도시)로부터 인가될 수도 있고, 특정 레지스터에 설정될 수도 있다.

디스큐 컨트롤러(200B)는 디스큐 모드가 인에이블되면, 내부 수직 블랭크 플래그 신호(VBLK_FLAG_I) 및 내부 픽셀 클럭 신호(CK_I)에 기초하여 디스큐 모드 동작을 위한 디스큐 제어 신호(CNT_100C) 및 디스큐 트레이닝 신호(DESKEW_TRN)를 LVDS 송신 블록(100B)으로 출력한다.

마찬가지로, 디스큐 컨트롤러(200B)는, LVDS 송신 블록(100B)으로 부터 수직 블랭크 플래그 신호(VBLK_FLAG)에 기초하여 내부 수직 블랭크 플래그 신호(VBLK_FLAG_I)를 수신하고, 입력 클럭 신호(CKIN)에 기초하여 내부 픽셀 클럭 신호(CK_I)를 수신하였다 하더라도 디스큐 선택 신호(AUTO_SEL)에 의해 디스큐 모드가 인에이블 되지 않으면 디스큐 제어 신호(CNT_100C) 및 디스큐 트레이닝 신호(DESKEW_TRN)를 LVDS 송신 블록(100B)으로 출력하지 않는다. 디스큐 제어 신호(CNT_100C)는 디스큐 모드 구간을 결정하는 신호이다. 예컨대, 디스큐 제어 신호(CNT_100C)는 내부 픽셀 클럭 신호(CK_I)의 특정 싸이클(예컨대, 100싸이클) 동안 인에이블될 수 있다. 그러나, 본 발명의 실시예가 이에 한정되는 것은 아니다.

디스큐 트레이닝 신호(DESKEW_TRN)는 디스큐 데이터 패턴의 전송 구간을 결정하는 신호일 수 있다.

예컨대, LVDS 송신 블록(100B)은 디스큐 제어 신호(CNT_100C)가 인에이블되면, 디스큐 클락 패턴을 생성하여 클락 채널(30)을 통하여 LVDS 수신 장치(20)로 전송하고, 디스큐 트레이닝 신호(DESKEW_TRN)가 인에이블되면 디스큐 데이터 패턴을 생성하여 적어도 하나의 데이터 채널(40)을 통하여 LVDS 수신 장치(20)로 전송할 수 있다. 디스큐 제어 신호(CNT_100C)와 디스큐 트레이닝 신호(DESKEW_TRN)가 디스에이블되면, LVDS 송신 블록(100B)은 디스큐 데이터 패턴의 전송을 중단할 수 있다.

본 발명의 일 실시예에 따르면 LVDS 송신 장치(20B)는 디스큐 컨트롤러 (200B)을 구비하지 않을 수 있다. LVDS 송신블록(100B)은 수직 블랭크 플래그 신호(VBLK_FLAG)가 인에이블되면, 디스큐 클락 패턴을 생성하여 클락 채널(30)을 통하여 LVDS 수신 장치(20)로 전송하고, 디스큐 데이터 패턴을 생성하여 데이터 채널(40)을 통하여 LVDS 수신 장치(20)로 전송할 수 있다. 수직 블랭크 플래그 신호 (VBLK_FLAG)가 디스에이블되면, LVDS 송신 블록(100)은 디스큐 데이터 패턴의 전송을 중단할 수 있다.

디스큐 클락 패턴은 LVDS 수신 장치(20)로 하여금 디스큐 모드로 진입시키기 위한 신호로서, 특정 패턴의 클록 신호일 수 있다. 디스큐 데이터 패턴은 디스큐 모드에서 사용되는 특정 패턴의 데이터이다.

본 발명의 실시예에서는 LVDS 수신 장치(20)로 하여금 디스큐 모드로 진입시키기 위하여 미리 정해진 디스큐 클락 패턴을 사용하지만, 본 발명의 실시예가 이에 한정되는 것은 아니다.

예컨대, 특정의 디스큐 모드 진입용 데이터 패턴을 데이터 채널 중 적어도 하나의 채널을 통해 전송할 수도 있고, 또는 클락 채널(30) 및 데이터 채널(40)과 별도의 채널을 통해 제어 신호를 전송함으로써, LVDS 수신 장치(20)를 디스큐 모드로 진입시킬 수 있다.

디스큐 클락 패턴은 노말 모드(Normal Mode)에서 전송되는 클락 패턴(노말 클락 패턴)과 다르다. 이에 대해서는 상세히 후술하기로 한다.

도 3을 참조하면, 송신 PLL(110)은 제1 및 제2 분주기(111, 115), 위상 주파수 검출기(phase-frequency detector, 112), 전하 펌프(113) 및 전압 제어 오실레이터(114)를 포함할 수 있다. 제1 및 제2 분주기(111, 115)는 각각 입력 신호의 주파수를 정수배 또는 실수배 분주하여 출력하는 주파수 분주기이다. 제1 분주기(111)는 입력 클락 신호(CLKIN)를 분주하여 출력하고, 제2 분주기(115)는 전압 제어 오실레이터(114)의 출력 클락 신호를 분주하여 위상 주파수 검출기(112)로 피드백한다.

위상 주파수 검출기(112)는 제1 분주기(111)의 출력 신호와 제2 분주기(115)의 출력 신호간의 위상 및 주파수 차를 검출하여 검출 신호를 출력한다. 전하 펌프(113)는 검출 신호에 응답하여 출력 전압을 조절한다. 전압 제어 오실레이터(114)는 전하 펌프(113)의 출력 전압에 응답하여 출력 클락 신호의 주파수를 조절한다.

도 3에 도시된 송신 PLL(110)은 하나의 실시예일 뿐, 이에 한정되지 않는다.

시리얼라이저(120)는 제1 내지 제n 송신 채널부(121-1~121-n, n은 1 이상의 정수) 및 송신 클락 발생부(122)를 포함할 수 있다. 송신 드라이버(130)는 제1 내지 제n 데이터 드라이버(131-1~131-n) 및 클락 드라이버(132)를 포함한다. n은 데이터 채널의 수로서, 본 실시예에서는 n은 5인 것으로 가정하나, 본 발명의 실시예가 이에 한정되는 것은 아니다. 각 데이터 채널에 대응하여 송신 채널부 및 데이터 드라이버가 구비될 수 있다.

제1 내지 제n 송신 채널부(121-1~121-n) 각각은 입력 데이터(DATA<m:0>) 중 해당 입력 데이터를 병렬 데이터에서 직렬 데이터로 변환하여 출력한다. 예컨대, 제1 내지 제n 송신 채널부(121-1~121-n) 각각은 k(2이상의 정수)비트씩 입력되는 병렬 데이터를 직렬 데이터로 변환활 수 있다. 예를 들어, k가 6인 경우, 제1 송신 채널부(121-1)는 입력 데이터(DATA<m:0>) 중 첫 번째 6비트 병렬 데이터(DATA<5:0>)를 제1 직렬 데이터로 변환하여 제1 데이터 드라이버(131-1)로 출력하고, 제2 송신 채널부(121-2)는 입력 데이터(DATA<m:0>) 중 두 번째 6비트 병렬 데이터(DATA<11:6>)를 제2 직렬 데이터로 변환하여 제2 데이터 드라이버(131-2)로 출력할 수 있다. 예를 들어, k가 7인 경우에는, 제1 내지 제n 송신 채널부(121-1~121-n) 각각은 7비트씩 병렬 데이터를 직렬 데이터 변환할 수 있다.

클락 발생부(122)는 송신 PLL(110)로부터 출력되는 클락 신호로부터 송신 클럭 신호를 생성하여 클락 드라이버(132)로 출력한다.

제1 내지 제n 데이터 드라이버(131-1~131-n) 및 클락 드라이버(132)는 각각 해당 입력 신호를 수신하여 차동 신호(differential signal)를 발생할 수 있다.

제1 데이터 드라이버(131-1)는 제1 송신 채널부(121-1)로부터 출력되는 제1 직렬 데이터를 수신하여 제1 차동 데이터(TXP_A, TXN_A)를 생성하여 제1 데이터 채널을 통해 송신하고, 제2 데이터 드라이버(131-2)는 제2 송신 채널부(121-2)로부터 제2 직렬 데이터를 수신하여 제2 차동 데이터(TXP_B, TXN_B)를 생성하여 제2 데이터 채널을 통해 송신할 수 있다. 다른 데이터 드라이버의 기능 및 구성은 제1 및 제2 데이터 드라이버(131-1, 131-2)와 동일하다.

클락 드라이버(132)는 클락 발생부(122)로부터 출력되는 송신 클락 신호를 수신하고, 이를 기초로 차동 클락 신호(TXCLKP, TXCLKN)를 생성하여 클락 채널(30)을 통해 송신한다.

도 1에서는 5개 이상의 데이터 채널과 하나의 클락 채널을 포함하는 LVDS 인터페이스 시스템이 예시적으로 도시되나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 데이터 채널의 수는 1이상일 수 있다.

도 6a및 도 6b는 각각 도 1에 도시된 LVDS 수신 장치(20)의 일 실시예를 나타내는 구성 블록도이다. 도 7은 도 6a 및 도 6b에 도시된 신호들을 설명하기 위한 표이다. 도 6a 및 도 7을 참조하면, LVDS 수신 장치(20A)는, 수신 DLL(300), 패턴 검출기(400), 및 디시리얼라이저 블록(500A)을 포함할 수 있다.

LVDS 수신 장치(20A)는 또한 데이터 채널(40)을 통해 전송되는 차동 직렬 데이터(TXP, TXN)를 수신하고 버퍼링하여 출력하는 데이터 수신 버퍼(미도시) 및 클락 채널(30)을 통해 전송되는 클락 신호(TXCLKP, TXCLKN)를 수신하고 버퍼링하여 출력하는 클락 수신 버퍼(미도시)를 더 포함할 수 있다.

수신 DLL(300)은 클락 수신 버퍼(미도시)로부터 수신 클럭 신호(RCKIN)을 수신하고, 이를 정수배 또는 실수배 분주하여 분주 클럭 신호(CK_8DIV)를 발생하여 패턴 검출기(400)로 제공한다. 예를 들어, 분주 클럭 신호(CK_8DIV)는 수신 클럭 신호(RCKIN)를 정수(예컨대, 8)배 분주한 신호일 수 있으나, 본 발명의 실시예가 이에 한정되지 않는다.

수신 DLL(300)은 DLL 락 지표 신호(LDOUT) 및 클락 패턴 샘플링 데이터(DPT<7:0>)를 패턴 검출기(400)로 출력할 수 있다. DLL 락 지표 신호(LDOUT)는 DLL(300)의 락킹 여부를 나타내는 신호이다. 클락 패턴 샘플링 데이터(DPT<7:0>)는 수신 클럭 신호(RCKIN)를 특정 샘플링 간격(예컨대, 클락 싸이클 단위)로 샘플링한 8비트 데이터일 수 있다. 클락 패턴 샘플링 데이터는 분주 클럭 신호(CK_8DIV)에 동기되어, 패턴 검출기(400)로 입력될 수 있다.

패턴 검출기(400)는 클락 패턴 샘플링 데이터(DPT<7:0>)를 이용하여, 동작 모드를 검출한다. 예컨대, 패턴 검출기(400)는 수신 클럭 신호(RCKIN)를 샘플링한 클락 클락 패턴 샘플링 데이터(DPT<7:0>)를 미리 정해진 디스큐 클락 패턴과 비교하여, 디스큐 모드인지 노말 모드인지를 판단할 수 있다.

디스큐 모드에서는, 디시리얼라이저 블록(500A)은 데이터 채널을 통해 수신되는 데이터(즉, 디스큐 데이터)를 단위 지연 시간만큼씩 순차적으로 지연시키고, 지연된 데이터를 미리 정해진 디스큐 데이터 패턴과 비교하여 패스 또는 페일 여부를 판단함으로써 데이터의 지연량을 결정한다.

노말 모드에서는, 디시리얼라이저 블록(500A)은 데이터 채널을 통해 수신되는 데이터(즉, 노말 데이터)를 디스큐 모드에서 결정된 지연량만큼 지연시킨 후 병렬 데이터로 변환하여 출력한다. 도 8은 클락 패턴 샘플링 데이터(DPT<7:0>)의 일 실시예를 나타내는 도면이다. 이를 참조하면, 수신 클락 신호(RCKIN)의 패턴이 초기에는 하이레벨('1') 구간이 로우레벨('0') 구간에 비하여 짧은 듀티율(duty ratio)을 가지다가 나중에는 하이레벨('1') 구간이 로우레벨('0') 구간에 비하여 긴 듀티율을 가진다.

상술한 k가 7인 경우, 즉, 제1 내지 제 n 채널 송신부(121-1~121-n)가 각각 7비트씩 병렬 데이터를 직렬 데이터로 변환해서 전송하는 경우, 수신 클락 신호(RCKIN)의 한 클락 싸이클에 7비트의 직렬 데이터가 매핑된다.

이 경우, 수신 클락 신호(RCKIN)의 듀티율, 즉 하이레벨 대 로우레벨의 비율을 5:2, 4:3, 3:4, 2:5 등으로 조절할 수 있다. 도 8에 도시된 실시예에서는, 디스큐 클락 패턴으로, 8 클락 싸이클 주기로, 처음 4클락 싸이클 동안에는 2:5의 듀티율을 갖고, 다음 4클락 싸이클 동안에는 5:2의 듀티율을 갖는 클락 패턴이 사용될 수 있다. 반면, 노말 모드에서는, 디스큐 클락 패턴과는 달리, 5:2의 듀티율을 갖는 클락 패턴이 사용될 수 있다. 이와 같이, 디스큐 모드와 노말 모드에서의 클락 패턴을 달리함으로써, LVDS 수신 장치(20A)는 클락 패턴을 검출하여 디스큐 모드인지를 판단할 수 있다.

따라서, 8비트의 클락 패턴 샘플링 데이터(DPT<7:0>)는 디스큐 모드에는 '0000 1111'이고, 노말 모드에서는 '1111 1111'일 수 있다. 패턴 검출기(400)는 클락 패턴 샘플링 데이터(DPT<7:0>)를 이용하여, 동작 모드를 검출한다.

예컨대, 패턴 검출기(400)는 클락 패턴 샘플링 데이터(DPT<7:0>)가 '0000 1111'일 때는 디스큐 모드로 판단하고, 클락 패턴 샘플링 데이터(DPT<7:0>)가 '1111 1111'일 때는 노말 모드로 판단할 수 있다.

패턴 검출기(400)는 디스큐 제어 신호(DESKEW_CNT)를 생성하여 디시리얼라이저 블록(500)으로 제공한다. 디스큐 제어 신호(DESKEW_CNT)는 디스큐 모드/노말 모드를 선택하기 위한 신호로서, 예를 들어, 패턴 검출기(400)가 디스큐 모드로 판단하면, 디스큐 제어 신호(DESKEW_CNT)를 인에이블한다.

디시리얼라이저 블록(500A)은 제1 내지 제n 수신 채널부(511A~515A) 및 수신 클락 발생부(520)를 포함할 수 있다. 제1 내지 제n 수신 채널부(511A~515A) 각각은 입력 시리얼 데이터를 수신하여 병렬 데이터로 변환하여 출력한다.

도 9는 도 6에 도시된 제1 수신 채널부(511A)의 일 실시예를 나타내는 구성 블록도이다. 이를 참조하면, 제1 수신 채널부(511A)는 디스큐 블록(531) 및 디시리얼라이저(532)를 포함한다.

디시리얼라이저(532)는 샘플링 클럭 신호(SCLK<6:0>)에 응답하여 제1 입력 시리얼 데이터(RDIN1)를 수신하여 이를 제1 병렬 데이터(DES_D<6:0>)로 변환하여 출력한다. 제1 입력 시리얼 데이터(RDIN1)는 제1 송신 채널부(121-1)로부터 출력되어 제1 데이터 채널을 통해 수신된 시리얼 데이터이다.

도 10은 도 9에 도시된 디시리얼라이저(532)의 일 실시예를 나타내는 구성 블록도이다. 이를 참조하면, 디시리얼라이저(532)는 지연 셀 회로(541) 및 직-병렬 변환기(542)를 포함할 수 있다. 지연 셀 회로(541)는 직렬로 연결된 복수(2이상)의 단위 지연셀들(541-1~541-p, p는 2이상의 정수)을 포함할 수 있다. 단위 지연셀들(541-1~541-p) 각각의 지연시간은 동일할 수도 있고, 다를 수도 있다.

지연 셀 회로(541)는 지연 제어 신호(SKC<3:0>)에 응답하여 제1 입력 시리얼 데이터(RDIN1)를 지연하여 출력한다. 지연 제어 신호(SKC<3:0>)의 값에 따라, 제1 입력 시리얼 데이터(RDIN1)의 지연량이 달라진다. 예컨대, 지연 제어 신호(SKC<3:0>)에 따라, 제1 입력 시리얼 데이터(RDIN1)이 통과하는 단위 지연 셀들((541-1~541-p)의 수가 달라질 수 있다.

또한, 일 실시예에 따르면, p는 12이고, 지연 제어 신호(SKC<3:0>)는 4비트 디지털 신호일 수 있으나, 본 발명의 실시예가 이에 한정되는 것은 아니다.

직-병렬 변환기(542)는 지연 셀 회로(541)에 의해 지연된 제1 입력 시리얼 데이터(RDIN1)를 제1 병렬 데이터(DES_D<6:0>)로 변환하여 출력한다.

디스큐 블록(531)은 디스큐 제어 신호(DESLEW_CNT)에 응답하여 동작한다. 디스큐 모드에서는 디스큐 블록(531)은 제1 병렬 데이터(DES_D<6:0>)를 수신하고, 제1병렬 데이터(DES_D<6:0>)를 기 저장된 제1 디스큐 데이터 패턴과 비교하여 패스/페일 여부를 판정한다.

제1 디스큐 데이터 패턴은 상술한 디스큐 데이터 패턴 중 제1 데이터 채널에 해당하는 데이터이다. 즉, 디스큐 모드에서는, LVDS 송신 장치(10)와 LVDS 수신 장치(20) 간에 미리 정해진 패턴을 가지는 디스큐 데이터 패턴을 전송하고, 수신한 데이터를 미리 저장된 디스큐 데이터 패턴과 비교함으로써 패스/페일 여부를 판정한다.

또한, 디스큐 블록(531)은 지연 제어 신호(SKC<3:0>)의 값을 조절한다. 예컨대, 디스큐 블록(531)은 지연 제어 신호(SKC<3:0>)의 값을 초기값부터 순차적으로 1씩 증가시킬 수 있다.

그러면, 지연 제어 신호(SKC<3:0>)에 따라, 제1 입력 시리얼 데이터(RDIN1)의 지연량이 달라지고, 패스/페일 여부 또한 달라질 수 있다.

도 11은 도 9 및 도 10에 도시된 제1 수신 채널부의 동작을 설명하기 위한 개략적인 신호 타이밍도이다. 도 9 내지 도 11을 참조하면, 지연셀 회로(541)는 지연 제어 신호(SKC<3:0>)에 따라, 제1 입력 시리얼 데이터(RDIN1)를 ΔT 만큼 순차적으로 이동(즉, 지연)한다. ΔT는 단위 지연 셀(541-1 내지 541-p 중 어느 하나)의 지연 시간으로서, T_BIT/12일 수 있다. T_BIT는 1UI로서, T_clk/7일 수 있다.

T_clk는 수신 클락 신호(RCKIN)의 한 클럭 싸이클일 수 있다. 본 실시예에서는, k가 7이고, p가 12인 경우를 가정한다. 따라서, 1클락 싸이클 동안 채널당 7비트의 직렬 데이터가 매칭된다. 따라서, 직렬 데이터의 1비트에 해당하는 시간, 즉 1비트 데이터 구간인 T_BIT는 T_clk/7이고, ΔT는 T_BIT/12 이다.

직-병렬 변환기(542)는 지연 셀 회로(541)에 의해 지연된 제1 입력 시리얼 데이터(RDIN1)를 샘플링 클럭 신호(SCLK<6:0>)를 이용하여 제1 병렬 데이터(DES_D<6:0>)로 변환한다.

샘플링 클럭 신호(SCLK<6:0>)는 DLL(300)에서 만들어진 클락 신호로서, 수신 클럭 신호(RCKIN)와 주파수는 동일하나 7개의 서로 다른 위상을 가지는 클락 신호들일 수 있다. 이에 따라, 직-병렬 변환기(542)는 제1 입력 시리얼 데이터(RDIN1)를 7비트 단위로 제1 병렬 데이터(DES_D<6:0>)로 변환할 수 있다.

상술한 실시예들에서 사용된 특정 수치들은 설명의 편의를 위해 사용된 예시적인 수치들로서, 본 발명의 실시예가 이에 한정되는 것은 아니다.

디스큐 블록(531)은 제1 병렬 데이터(DES_D<6:0>)를 기 약속된 디스큐 데이터 패턴 중 제1 디스큐 데이터 패턴과 같은지 비교하여 같을 경우 패스(Pass), 다를 경우 페일(Fail) 판정을 내린다.

도 11에 도시된 바와 같이, 지연 제어 신호(SKC<3:0>)에 따른 지연 셀 회로(541)에서의 지연량에 따라, 페일, 패스, 페일이 반복적으로 나타날 수 있다.

디스큐 블록(531)은 패스 구간 중 가운데 패스에 해당하는 지연량을 선택할 수 있다. 즉, 패스 구간 중 가운데 패스에 해당하는 지연 제어 신호(SKC<3:0>)의 값이 선택될 수 있다. 이에 따라, 선택된 지연 제어 신호(SKC<3:0>) 또는 지연량은 데이터와 클락 신호간의 스큐를 최소화하는 값에 해당한다. 이에 따라, 디스큐 모드는 완료되며, 노말 모드에서는 디스큐 모드에서 선택된 지연 제어 신호(SKC<3:0>)에 따라 동작한다.

노말 모드에서는 디시리얼라이저(532)는 디스큐 모드에서 선택된 지연 제어 신호(SKC<3:0>)에 응답하여 제1 입력 시리얼 데이터(RDIN1)를 지연하고 이를 제1 병렬 데이터(DES_D<6:0>)로 변환하여 디스큐 블록(531)으로 출력한다.

디스큐 블록(531)은 제1 병렬 데이터(DES_D<6:0>)를 수신하고 이를 버퍼링하여 제1 출력 데이터(RDO<6:0>)로서 출력할 수 있다. 도 6a의 실시예에서는, 제1 내지 제 n 수신 채널부 중 제1 수신 채널부(511A)만이 디스큐 모드로 동작하여 제1 데이터 채널을 통해 수신되는 디스큐 데이터를 단위 지연 시간만큼씩 순차적으로 지연시키고, 지연된 데이터를 미리 정해진 디스큐 데이터 패턴과 비교하여 패스 또는 페일 여부를 판단하여, 지연량을 결정한다.

노말 모드에서는, 제1 내지 제n 수신 채널부(511A~51nA) 모두 제1 수신 채널부(511A)에서 결정된 지연량(예컨대, 지연 제어 신호(SKC<3:0>)에 따라 노말 데이터를 지연하고, 지연된 데이터를 병렬로 변환할 수 있다.

반면, 도 6b의 실시예에서는, 제1 내지 제 n 수신 채널부(511B~51nB) 각각 디스큐 모드로 동작하여 해당 데이터 채널을 통해 수신되는 디스큐 데이터를 단위 지연 시간만큼씩 순차적으로 지연시키고, 지연된 데이터를 미리 정해진 디스큐 데이터 패턴과 비교하여 패스 또는 페일 여부를 판단하여, 지연량을 결정한다.

노말 모드에서는, 제1 내지 제n 수신 채널부(511A~51nA)는 각각 디스큐 모드에서 결정된 지연량에 따라 노말 데이터를 지연하고, 지연된 데이터를 병렬로 변환할 수 있다.

상술한 바와 같이, n개의 데이터 채널이 구비되는 경우, 모든 데이터 채널에 대하여 본 발명의 실시예에 따른 디스큐 기능이 구현될 수도 있고, 일부 데이터 채널에 대해서만 본 발명의 실시예에 따른 디스큐 기능이 구현되고, 나머지 데이터 채널에 대해서는, 다른 데이터 채널에서 결정된 지연량이 사용될 수 있다.

도 12는 본 발명의 일 실시예에 따른 LVDS 수신 장치의 동작 구간을 나타낸다. LVDS 수신 장치는 초기 트레이닝 구간, 노말 동작 구간, 및 V-blank 구간을 가진다. 초기 트레이닝 구간은 Power On이후의 초기 동작 구간으로서, 이 구간에서는 DLL 로킹 동작 및 디스큐 모드가 수행될 수 있다. 초기 트레이닝 구간 이후에는 노말 동작 구간, 및 V-blank 구간이 교호적으로 나타날 수 있다. 각 노말 동작 구간은 비디오 데이터의 한 프레임에 해당할 수 있으며, 비디오 데이터를 디스플레이하는 구간이다. V-Blank 구간은 상술한 바와 같이 프레임과 프레임 간 디스플레이가 안 되는 구간으로서, 이 구간의 일부 또는 전부의 구간을 이용하여 디스큐 모드가 수행될 수 있다.

상술한 바와 같이, 본 발명의 실시예는 디스플레이 인터페이스를 위해 디스큐를 위한 새로운 프로토콜을 갖는다. 본 발명의 실시예는 고속 데이터 인터페이스 분야에 모두 적용 가능하다. 예컨대, DTV 및 LCD등의 디스플레이 패널에서 RGB 데이터를 인터페이스 하기 위한 장치에 적용 될 수 있다.

도 13은 본 발명의 실시예에 따른 전자 시스템을 개략적으로 나타내는 블록도이다. 도 13을 참조하면, 전자 시스템(600)은 호스트(610) 및 디스플레이 장치(630)를 포함할 수 있다. 호스트(610)는 프로세서(611), LVDS 송신 장치(10), 및 파워 모듈(612)를 포함한다.

시스템(600)은 이미지 또는 영상 신호를 디스플레이 장치(630)에서 디스플레이할 수 있는 이동 전화기(mobile phone), 스마트폰(smart-phone), 태블릿 PC(tablet personal computer), PDA(personal digital assistant), PMP(portable multimedia player) MP3 플레이어, 또는 차량용 네비게이션 시스템(automotive navigation system) 등과 같은 모바일 기기(mobile device), 소형 기기(handheld device) 또는 소형 컴퓨터(handheld computer)를 의미한다.

외부 메모리(20)는 프로세서(611)에서 실행되는 프로그램 명령들(program instructions)을 저장한다. 외부 메모리(20)는 디스플레이 장치(630)에 스틸 이미지들(still images) 또는 정지 영상들을 디스플레이하기 위한 이미지 데이터를 저장할 수 있다. 또한, 외부 메모리(20)는 무빙 이미지(moving image) 또는 동영상을 디스플레이하기 위한 이미지 데이터를 저장할 수 있다. 상기 무빙 이미지는 짧은 시간에 나타나는(presented) 일련의 서로 다른 스틸 이미지들일 수 있다.

프로세서(611)는 디스플레이 장치(630)를 제어한다. 실시 예에 따라 프로세서(611)는 집적 회로(integrated circuit(IC)), 프로세서(processor), 어플리케이션 프로세서(application processor), 멀티 미디어 프로세서(multimedia processor), 또는 집적된 멀티 미디어 프로세서(integrated multimedia processor)라고 호칭될 수 있다.

디스플레이 장치(630)는 디스플레이 드라이버(631)와 디스플레이 패널(632)을 포함한다. 실시 예에 따라, 프로세서(611)와 디스플레이 드라이버(631)는 하나의 모듈(module), 하나의 시스템 온 칩(system on chip), 또는 하나의 패키지, 예컨대 멀티-칩 패키지(multi-chip package)로 구현될 수 있다. 다른 실시예에 따라, 디스플레이 드라이버(631)와 디스플레이 패널(632)는 하나의 모듈로 구현될 수 있다.

디스플레이 드라이버(631)는 프로세서(611)에서 출력된 신호들에 따라 디스플레이 패널(632)의 동작을 제어한다. 예컨대, 디스플레이 드라이버(631)는 프로세서(611)로부터 수신한 이미지 데이터를 선택된 인터페이스를 통하여 출력 영상 신호로서 디스플레이 패널(632)로 전송할 수 있다.

디스플레이 드라이버(631)는 LVDS 수신 장치(20)를 포함할 수 있다.

디스플레이 패널(632)는 디스플레이 드라이버(631)로부터 출력된 출력 영상 신호를 디스플레이 할 수 있다. 예컨대, 디스플레이 패널(632)은 LCD(liquid crystal display), LED(light emitting diode) 디스플레이, OLED(Organic LED) 디스플레이, 또는 AMOLED(active-matrix OLED) 디스플레이로 구현될 수 있다.

도 14는 본 발명의 실시예에 따른 전자 시스템을 나타내는 블록도이다. 도 14를 참조하면, 전자 시스템(900)은 PC(personal computer), 데이터 서버, 또는 휴대용 전자 장치로 구현될 수 있다.

상기 휴대용 전자 장치는 랩탑(laptop) 컴퓨터, 이동 전화기, 스마트 폰 (smart phone), 태블릿 (tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라 (digital still camera), 디지털 비디오 카메라 (digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.

전자 시스템은 SoC(905), 파워 소스(910), 스토리지(920), 메모리 (930), 입출력 포트(940), 확장 카드(950), 네트워크 디바이스(960), 및 디스플레이(970)를 포함한다. 실시 예에 따라. 전자 시스템은 카메라 모듈(980)을 더 포함할 수 있다.

SoC(905)는 구성 요소들(elements; 910~980) 중에서 적어도 하나의 동작을 제어할 수 있다. SoC(905)는 상술한 LVDS 송신 장치(10)를 포함할 수 있다.

파워 소스(910)는 구성 요소들(100, 및 910~980) 중에서 적어도 하나로 동작 전압을 공급할 수 있다. 파워 소스(910)는 도 1의 PMIC(40)에 의해 제어될 수 있다.

스토리지(920)는 하드디스크 드라이브(hard disk drive) 또는 SSD(solid state drive)로 구현될 수 있다.

메모리(930)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다. 실시 예에 따라, 메모리(930)에 대한 데이터 액세스 동작, 예컨대, 리드 동작, 라이트 동작(또는 프로그램 동작), 또는 이레이즈 동작을 제어할 수 있는 메모리 컨트롤러는 SoC(905)에 집적 또는 내장될 수 있다. 다른 실시 예에 따라, 상기 메모리 컨트롤러는 SoC(905)와 메모리(930) 사이에 구현될 수 있다.

입출력 포트(940)는 전자 시스템으로 데이터를 전송하거나 또는 전자 시스템(10)으로부터 출력된 데이터를 외부 장치로 전송할 수 있는 포트들을 의미한다. 예컨대, 입출력 포트(940)는 컴퓨터 마우스와 같은 포인팅 장치(pointing device)를 접속하기 위한 포트, 프린터를 접속하기 위한 포트, 또는 USB 드라이브를 접속하기 위한 포트일 수 있다.

확장 카드(950)는 SD(secure digital) 카드 또는 MMC(multimedia card)로 구현될 수 있다. 실시 예에 따라, 확장 카드(950)는 SIM(subscriber identification module) 카드 또는 USIM(universal subscriber identity module) 카드일 수 있다.

네트워크 디바이스(960)는 전자 시스템을 유선 네트워크 또는 무선 네트워크에 접속시킬 수 있는 장치를 의미한다.

디스플레이(970)는 스토리지(920), 메모리(930), 입출력 포트(940), 확장 카드(950), 또는 네트워크 디바이스(960)로부터 출력된 데이터를 디스플레이할 수 있다. 디스플레이(970)는 상술한 LVDS 수신 장치(20)를 포함할 수 있다.

카메라 모듈(980)은 광학 이미지를 전기적인 이미지로 변환할 수 있는 모듈을 의미한다. 따라서, 카메라 모듈(980)로부터 출력된 전기적인 이미지는 스토리지(920), 메모리(930), 또는 확장 카드(950)에 저장될 수 있다. 또한, 카메라 모듈(980)로부터 출력된 전기적인 이미지는 디스플레이(970)를 통하여 디스플레이될 수 있다.

본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.

컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.

또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.

상기 본 발명의 내용은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

LVDS 인터페이스 시스템(1)
LVDS 송신 장치(10)
LVDS 수신 장치(20)
클락 채널(30)
데이터 채널(40)
LVDS 송신 블록(100)
디스큐 컨트롤러(200)
수신 DLL(300)
패턴 검출기(400)
디시리얼라이저 블록(500)

Claims

LVDS(Low voltage differential signaling) 송신 장치에 있어서,
송신 클럭 신호를 발생하여 클럭 채널을 통해 LVDS 수신 장치로 전송하며, 상기 송신 클럭 신호에 동기된 직렬 데이터를 하나 이상의 데이터 채널을 통해 전송하는 LVDS 송신 블록; 및
상기 LVDS 송신 블록의 디스큐 모드에서의 동작을 제어하기 위한 디스큐 컨트롤러를 포함하며,
상기 LVDS 송신 블록은
상기 송신 클럭 신호의 패턴을 동작 모드에 따라 다르게 발생하는 LVDS 송신 장치.
제1항에 있어서, 상기 동작 모드는
상기 디스큐 모드 및 노말 모드를 포함하며,
상기 동작 모드에 따라 상기 송신 클럭 신호의 펄스폭 또는 듀티비가 달라지는 LVDS 송신 장치.
제2항에 있어서, 상기 디스큐 모드는
프레임 동기를 맞추기 위한 수직 동기 신호가 디스에이블되는 수직 블랭크 구간의 일부 또는 전부 구간에서 수행되는 LVDS 송신 장치.
제3항에 있어서, 상기 디스큐 모드에서는
미리 정해진 디스큐 클락 패턴을 갖는 상기 송신 클럭 신호와
미리 정해진 디스큐 데이터 패턴을 가지는 상기 직렬 데이터가 사용되는 LVDS 송신 장치.
제2항에 있어서, 상기 디스큐 컨트롤러는
상기 디스큐 모드 구간을 결정하기 위한 디스큐 제어 신호 및 상기 디스큐 모드에서, 디스큐 데이터 패턴의 전송 구간을 결정하기 위한 디스큐 트레이닝 신호를 생성하여 상기 LVDS 송신 블록으로 인가하는 LVDS 송신 장치.
제5항에 있어서, 상기 LVDS 송신 블록은
상기 디스큐 제어 신호에 응답하여 디스큐 클락 패턴을 생성하여 상기 송신 클럭 신호로서 상기 클락 채널을 통해 상기 LVDS 수신 장치로 제공하며,
상기 디스큐 트레이닝 신호에 응답하여 미리 정해진 디스큐 데이터 패턴을 생성하여 상기 직렬 데이터로서 상기 데이터 채널을 통해 상기 LVDS 수신 장치로 제공하는 LVDS 송신 장치.
제6항에 있어서, 상기 디스큐 컨트롤러는
수직 블랭크 구간을 나타내는 수직 블랭크 플래그 신호에 응답하여 상기 디스큐 제어 신호를 인에이블하며,
상기 디스큐 제어 신호의 인에이블 후 소정 시간 후에 상기 디스큐 트레이닝 신호를 인에이블하는 LVDS 송신 장치.
제1항에 있어서, 상기 송신 블록은
상기 송신 클럭 신호를 발생하는 송신 위상 동기 루프(PLL);
상기 송신 클럭 신호에 따라, 병렬 데이터를 상기 직렬 데이터로 변환하는 시리얼라이저; 및
상기 송신 클럭 신호 및 상기 직렬 데이터를 각각 상기 클럭 채널 및 상기 데이터 채널로 전송하는 송신 드라이버를 포함하는 LVDS 송신 장치.
LVDS(Low voltage differential signaling) 수신 장치에 있어서,
LVDS 송신 장치로부터 클럭 채널을 통해 클럭 신호를 수신하는 클럭 신호 수신부;
상기 수신 클럭 신호의 패턴을 검출하고 동작 모드를 판단하는 패턴 검출기; 및
상기 동작 모드가 디스큐 모드인 경우, 데이터 채널을 통해 수신되는 데이터를 단위 지연 시간만큼씩 순차적으로 지연시키고, 지연된 데이터를 미리 정해진 디스큐 데이터 패턴과 비교하여 패스 또는 페일 여부를 판단하는 디시리얼라이저 블록을 포함하는 LVDS 수신 장치.
제9항에 있어서, 상기 동작 모드는
상기 디스큐 모드 및 노말 모드를 포함하며,
상기 동작 모드에 따라 상기 수신 클럭 신호의 펄스폭 또는 듀티비가 달라지는 LVDS 수신 장치.
제10항에 있어서, 상기 디스큐 모드는
프레임 동기를 맞추기 위한 수직 동기 신호가 디스에이블되는 수직 블랭크 구간의 일부 또는 전부 구간에서 수행되는 LVDS 수신 장치.
제10항에 있어서, 상기 클럭 신호 수신부는
상기 수신 클락 신호를 특정 샘플링 간격으로 샘플링한 클락 패턴 샘플링 데이터를 생성하고, 상기 수신 클락 신호를 분주한 분주 클락 신호와 함께 상기 클락 패턴 샘플링 데이터를 상기 패턴 검출기로 제공하며,
상기 클락 패턴 샘플링 데이터는 상기 동작 모드에 따라 다른 LVDS 수신 장치.
제10항에 있어서, 상기 디시리얼라이저 블록은
상기 데이터 채널을 통해 직렬 데이터를 수신하고, 지연 제어 신호에 응답하여 상기 직렬 데이터를 지연하며, 상기 직렬 데이터를 병렬 데이터로 변환하는 디시리얼라이저; 및
상기 지연된 병렬 데이터를 상기 디스큐 데이터 패턴과 비교하여 패스 또는 페일 여부를 판단하며, 상기 지연 제어 신호를 조절하는 디스큐 블록을 포함하는 LVDS 수신 장치.
제13항에 있어서, 상기 디시리얼라이저는
직렬로 연결된 복수(2이상)의 단위 지연셀들을 포함하며, 상기 지연 제어 신호에 응답하여 상기 직렬 데이터의 지연량을 결정하는 지연셀 회로; 및
상기 지연셀 회로로부터 출력되는 직렬 데이터를 상기 병렬 데이터로 변환하는 직-병렬 변환기를 포함하는 LVDS 수신 장치.
제14항에 있어서, 상기 디스큐 블록은
상기 지연 제어 신호를 순차적으로 조절하여 패스 및 페일 구간을 검출하며, 상기 패스 구간 중 가운데에 해당하는 지연 제어 신호 값을 선택하며,
상기 노말 모드에서는 상기 선택된 지연 제어 신호 값이 사용되는 LVDS 수신 장치.
제10항에 있어서, 상기 데이터 채널은 제1 내지 제n(2이상의 정수) 데이터 채널을 포함하고,
상기 디시리얼라이저 블록은 상기 제1 내지 제n 데이터 채널에 일대일로 대응하여 구비되는 제1 내지 제n 수신 채널부를 포함하며,
상기 디스큐 모드에서, 상기 제1 수신 채널부는
상기 제1 데이터 채널을 수신되는 데이터를 상기 단위 지연 시간만큼씩 순차적으로 지연시키고, 지연된 데이터를 미리 정해진 디스큐 데이터 패턴과 비교하여 패스 또는 페일 여부를 판단하여, 제1 지연량을 결정하며,
상기 노말 모드에서, 상기 제1 및 제2 수신 채널부 각각은
해당 데이터 채널을 통해 수신되는 데이터를 상기 제1 지연량에 따라 지연시킨 후 병렬로 변환하여 출력하는 LVDS 수신 장치.
제10항에 있어서, 상기 데이터 채널은 제1 내지 제n(2이상의 정수) 데이터 채널을 포함하고,
상기 디시리얼라이저 블록은 상기 제1 내지 제n 데이터 채널에 일대일로 대응하여 구비되는 제1 내지 제n 수신 채널부를 포함하며,
상기 디스큐 모드에서, 상기 제1 제 n 수신 채널부 각각은
해당 데이터 채널을 수신되는 데이터를 상기 단위 지연 시간만큼씩 순차적으로 지연시키고, 지연된 데이터를 미리 정해진 디스큐 데이터 패턴과 비교하여 패스 또는 페일 여부를 판단하여, 지연량을 결정하며,
상기 노말 모드에서, 상기 제1 및 제n 수신 채널부 각각은
해당 데이터 채널을 통해 수신되는 데이터를 해당 수신 채널부에서 결정된 지연량에 따라 지연시킨 후 병렬로 변환하여 출력하는 LVDS 수신 장치.
송신 클럭 신호를 발생하여 클럭 채널을 통해 데이터 수신 장치로 전송하는 단계;
상기 송신 클럭 신호에 동기된 직렬 데이터를 하나 이상의 데이터 채널을 통해 상기 데이터 수신 장치로 전송하는 단계;
데이터 송신 장치로부터 상기 클럭 채널을 통해 상기 송신 클럭 신호를 수신하여 수신 클럭 신호를 발생하는 단계;
상기 수신 클럭 신호의 패턴을 검출하고 동작 모드를 판단하는 단계; 및
상기 동작 모드가 디스큐 모드인 경우, 상기 데이터 채널을 통해 수신되는 데이터를 단위 지연 시간만큼씩 순차적으로 지연시키고, 지연된 데이터를 미리 정해진 디스큐 데이터 패턴과 비교하여 패스 또는 페일 여부를 판단하는 단계를 포함하며,
상기 송신 클럭 신호의 패턴은 동작 모드에 따라 달라지는 데이터 인터페이스 방법.
제18항에 있어서, 상기 동작 모드는
상기 디스큐 모드 및 노말 모드를 포함하며,
상기 동작 모드에 따라 상기 송신 클럭 신호의 펄스폭 또는 듀티비가 달라지는 데이터 인터페이스 방법.
제19항에 있어서, 상기 디스큐 모드는
프레임 동기를 맞추기 위한 수직 동기 신호가 디스에이블되는 수직 블랭크 구간의 일부 구간에서 수행되는 데이터 인터페이스 방법.