TWI649966B - 低電壓差分信號方式傳輸器及低電壓差分信號方式接收器 - Google Patents

低電壓差分信號方式傳輸器及低電壓差分信號方式接收器 Download PDF

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Abstract

一種低電壓差分信號方式(LVDS)傳輸器可包含LVDS傳輸裝置，LVDS傳輸裝置經組態以在各別時脈通道以及資料通道上產生傳輸時脈以及與傳輸時脈同步的串列資料。當LVDS傳輸裝置在正常操作模式以及去偏斜操作模式下操作時，傳輸時脈可具有不同信號型樣。亦提供去偏斜控制器，去偏斜控制器以電氣方式耦合至LVDS傳輸裝置。去偏斜控制器經組態以運用控制信號來驅動LVDS傳輸裝置，控制信號使LVDS傳輸裝置在正常操作模式與去偏斜操作模式之間切換。傳輸時脈在去偏斜操作模式期間的工作週期可不等於傳輸時脈在正常操作模式期間的工作週期。

Description

低電壓差分信號方式傳輸器及低電壓差分信號方式接收器 【優先權申請之引用】
本申請案主張2014年1月20日申請的韓國專利申請案第10-2014-0006952號的優先權，此韓國專利申請案的揭露內容的全文是據此以引用方式併入本文中。
本發明概念的實施例是關於一種資料介面設備與方法，且更特定而言，是關於一種用於高速介接資料的設備與方法。
根據已在顯示裝置(display device)中使用的低電壓差分信號方式(low voltage differential signaling，LVDS)介面，時脈信號(clock signal)與資料彼此獨立，且使用時脈信號來恢復資料。儘管時脈信號與資料之間的偏斜的補償是重要的，但仍尚未提出關於此補償的特殊協定或標準。因此，有必要使電纜、印刷電路板(printed circuit board，PCB)以及晶片的實體層(physical layer)中的時脈信號與資料之間的偏斜最小化。然而，對於僅在實體層中作出此努力而使偏斜最小化而言存在限制，且因此，慣常使用的低電壓差分信號方式介面的最大資料速率通常每一通道為700Mbps或小於700Mbps。
隨著數位電視(digital television，DTV)的解析度增加，當使用習知低電壓差分信號方式介面時會不可避免地增加通道的數目，此情形導致成本增加以及品質減低。
根據本發明的一些實施例的一種低電壓差分信號方式(LVDS)傳輸器包含低電壓差分信號方式傳輸裝置，低電壓差分信號方式傳輸裝置經組態以在各別時脈通道以及資料通道上產生傳輸時脈以及與傳輸時脈同步的串列資料。當低電壓差分信號方式傳輸裝置在正常操作模式以及去偏斜操作模式下操作時，傳輸時脈具有不同信號型樣(signal pattern)。亦提供去偏斜控制器(de-skew controller)，去偏斜控制器以電氣方式耦合至低電壓差分信號方式傳輸裝置。去偏斜控制器經組態以運用控制信號(control signal)來驅動低電壓差分信號方式傳輸裝置，控制信號使低電壓差分信號方式傳輸裝置在正常操作模式與去偏斜操作模式之間切換。在本發明的此等實施例中的一些實施例中，傳輸時脈在去偏斜操作模式期間的工作週期(duty cycle)不等於傳輸時脈在正常操作模式期間的工作週期。另外，在去偏斜操作模式期間，傳輸時脈以及串列資料兩者均可具有各別預定型樣。
根據本發明的額外實施例，在去偏斜操作模式期間，去偏斜控制器向低電壓差分信號方式傳輸裝置提供判定去偏斜模式 週期(de-skew mode period)的去偏斜控制信號(de-skew control signal)以及判定去偏斜資料型樣傳輸週期(de-skew data pattern transmission period)的去偏斜訓練信號(de-skew training signal)。去偏斜控制器甚至可回應於由低電壓差分信號方式傳輸裝置產生的垂直空白旗標信號(vertical blank flag signal)而產生去偏斜控制信號。此低電壓差分信號方式傳輸裝置可包含：傳輸鎖相迴路(phase-locked loop，PLL)，經組態以產生傳輸時脈；串列器(serializer)，經組態以將在低電壓差分信號方式傳輸裝置的輸入處接收的並列資料轉換成串列資料；以及傳輸驅動器(transmission driver)，經組態以在低電壓差分信號方式傳輸裝置的輸出處將傳輸時脈以及串列資料傳輸至各別時脈通道以及資料通道。
根據本發明的另外實施例，一種低電壓差分信號方式(LVDS)接收器可包含：型樣偵測器(pattern detector)，型樣偵測器經組態以偵測在其輸入處接收的時脈的型樣，且基於經偵測型樣而自多個可能操作模式判定接收器的操作模式；以及解串器(deserializer)。此解串器經組態以延遲在接收器的串列資料埠(serial data port)處接收的資料且比較經延遲資料與去偏斜資料型樣，以藉此在接收器安置於去偏斜操作模式下時判定通過/失敗狀態(pass/fail condition)。根據本發明的一些實施例，型樣偵測器可藉由評估在輸入處接收的時脈的工作週期來偵測時脈的型樣，以藉此判定將進入正常操作模式抑或去偏斜操作模式。
在本發明的此等實施例的一些實施例中，解串器可包含延遲裝置(delay device)，延遲裝置經組態為串聯地以電氣方式耦合的多個延遲部件(delay cell)。此延遲裝置可經組態以接收在串 列埠處接收的資料，且可對判定由延遲裝置提供的潛時(latency)的延遲控制信號(delay control signal)作出回應。亦可提供串列-並列轉換器(serial-to-parallel converter)，串列-並列轉換器經組態以將自延遲裝置輸出的串列資料轉換成並列資料。另外，解串器可包含去偏斜電路(de-skew circuit)，去偏斜電路經組態以比較並列資料與去偏斜資料型樣，以藉此判定通過/失敗狀態。
根據本發明概念的一些額外實施例，提供一種低電壓差分信號方式(LVDS)傳輸器，包含：低電壓差分信號方式傳輸區塊，經組態以產生傳輸時脈信號(transmission clock signal)以及經由時脈通道而將傳輸時脈信號傳輸至低電壓差分信號方式接收器，且經由至少一個資料通道而傳輸與傳輸時脈信號同步的串列資料；以及去偏斜控制器，經組態以在去偏斜模式下控制低電壓差分信號方式傳輸區塊的操作。低電壓差分信號方式傳輸區塊根據操作模式以不同型樣而產生傳輸時脈信號。操作模式可包含去偏斜模式以及正常模式，且傳輸時脈信號的脈衝寬度(pulse width)或工作比(duty ratio)可根據操作模式而改變。可在停用用於訊框同步(frame synchronization)的垂直同步信號(vertical synchronous signal)時的垂直空白週期(vertical blank period)的部分期間執行去偏斜模式。
可在去偏斜模式下使用具有預定去偏斜時脈型樣(predetermined de-skew clock pattern)的傳輸時脈信號以及具有預定去偏斜資料型樣(predetermined de-skew data pattern)的串列資料。去偏斜控制器可在去偏斜模式下產生用於判定去偏斜模式週期的去偏斜控制信號以及用於判定去偏斜資料型樣傳輸週期的去 偏斜訓練信號，且將去偏斜控制信號以及去偏斜訓練信號施加至低電壓差分信號方式傳輸區塊。
根據本發明概念的其他實施例，提供一種低電壓差分信號方式接收器，包含：時脈信號接收單元(clock signal receiving unit)，經組態以經由時脈通道而自低電壓差分信號方式傳輸器接收時脈信號；型樣偵測器，經組態以偵測經接收時脈信號的型樣且判定操作模式；以及解串器區塊，經組態以將經由資料通道而接收的資料依序地延遲單位延遲時間(unit delay time)、比較已被延遲的資料與預定去偏斜資料型樣，且在操作模式為去偏斜模式時判定通過或失敗。
操作模式可包含去偏斜模式以及正常模式，且經接收時脈信號的脈衝寬度或工作比可根據操作模式而改變。可在停用用於訊框同步的垂直同步信號時的垂直空白週期的部分期間執行去偏斜模式，或可貫穿垂直空白週期執行去偏斜模式。
時脈信號接收單元可藉由以預定取樣間隔(predetermined sampling interval)對經接收時脈信號進行取樣來產生時脈型樣取樣資料(clock pattern sampling data)，且將時脈型樣取樣資料以及藉由劃分經接收時脈信號的頻率而獲得的分頻時脈信號(frequency-divided clock signal)傳輸至型樣偵測器。解串器區塊可包含：解串器，經組態以經由資料通道而接收串列資料、回應於延遲控制信號而延遲串列資料，且將串列資料轉換成並列資料；以及去偏斜區塊，經組態以比較並列資料與去偏斜資料型樣、判定通過或失敗，且控制延遲控制信號。
根據本發明概念的另外實施例，提供一種資料介面方 法，包含：產生傳輸時脈信號且經由時脈通道而將資料傳輸至資料接收器(data receiver)；經由至少一個資料通道而將與傳輸時脈信號同步的串列資料傳輸至資料接收器；經由時脈通道而自資料傳輸器接收傳輸時脈信號且產生接收時脈信號(reception clock signal)；偵測接收時脈信號的型樣且判定操作模式；以及將經由資料通道而接收的資料依序地延遲單位延遲時間、比較已被延遲的資料與預定去偏斜資料型樣，且在操作模式為去偏斜模式時判定通過或失敗。傳輸時脈信號的型樣根據操作模式而改變。
操作模式可包含去偏斜模式以及正常模式，且傳輸時脈信號的脈衝寬度或工作比可根據操作模式而改變。可在停用用於訊框同步的垂直同步信號時的垂直空白週期的部分期間執行去偏斜模式。可在去偏斜模式下使用具有預定去偏斜型樣的傳輸時脈信號以及具有預定去偏斜資料型樣的串列資料。判定操作模式可包含藉由以預定取樣間隔對接收時脈信號進行取樣來產生時脈型樣取樣資料，以及使用時脈型樣取樣資料來判定操作模式。判定通過或失敗可包含經由資料通道而接收串列資料、回應於延遲控制信號而延遲串列資料、將串列資料轉換成並列資料、比較並列資料與去偏斜資料型樣，以及判定通過或失敗。
1‧‧‧低電壓差分信號方式介面系統
10‧‧‧低電壓差分信號方式傳輸器
10A、10B‧‧‧低電壓差分信號方式傳輸器
20、20A、20B‧‧‧低電壓差分信號方式接收器
30‧‧‧時脈通道
40‧‧‧資料通道
100A、100B‧‧‧低電壓差分信號方式傳輸區塊
110‧‧‧傳輸鎖相迴路
111‧‧‧第一分頻器
112‧‧‧相位頻率偵測器
113‧‧‧電荷泵
114‧‧‧電壓控制器振盪器
115‧‧‧第二分頻器
120‧‧‧串列器
121-1‧‧‧第一傳輸通道單元
121-2‧‧‧第二傳輸通道單元
121-3‧‧‧第三傳輸通道單元
121-4‧‧‧第四傳輸通道單元
121-n‧‧‧第n傳輸通道單元
122‧‧‧時脈再生器
130‧‧‧傳輸驅動器
131-1‧‧‧第一資料驅動器
131-2‧‧‧第二資料驅動器
131-3‧‧‧第三資料驅動器
131-4‧‧‧第四資料驅動器
131-n‧‧‧第n資料驅動器
132‧‧‧時脈驅動器
200A、200B‧‧‧去偏斜控制器
300‧‧‧接收延遲鎖定迴路
400‧‧‧型樣偵測器
500A、500B‧‧‧解串器區塊
511A、511B‧‧‧第一接收通道單元
512A、512B‧‧‧第二接收通道單元
513A、513B‧‧‧第三接收通道單元
514A、514B‧‧‧第四接收通道單元
51nA、51nB‧‧‧第n接收通道單元
520A、520B‧‧‧時脈產生器
531‧‧‧去偏斜區塊
532‧‧‧解串器
541‧‧‧延遲部件電路
541-1、541-2、541-p‧‧‧單位延遲部件
542‧‧‧串列-並列轉換器
600‧‧‧電子系統
610‧‧‧主機
611‧‧‧處理器
612‧‧‧電力模組
630‧‧‧顯示裝置
631‧‧‧顯示驅動器
632‧‧‧顯示面板
900‧‧‧電子系統
905‧‧‧系統單晶片
910‧‧‧電源
920‧‧‧儲存器
930‧‧‧記憶體
940‧‧‧I/O埠
950‧‧‧擴充卡
960‧‧‧網路裝置
970‧‧‧顯示器
980‧‧‧攝影機模組
AUTO_SEL‧‧‧去偏斜選擇信號
CK_I‧‧‧內部(像素時脈)信號
CKIN‧‧‧輸入時脈信號
CNT_100C‧‧‧去偏斜控制信號
CK_8DIV‧‧‧分頻時脈信號
CLK_I‧‧‧時脈信號
DATA<m：0>‧‧‧輸入資料
DES_D<6：0>‧‧‧第一並列資料
DESKEW_CNT‧‧‧去偏斜控制信號
DESKEW_TRN‧‧‧去偏斜訓練信號
DPT<7：0>‧‧‧時脈型樣取樣資料
LDOUT‧‧‧延遲鎖定迴路鎖定指示符信號
HSYNC‧‧‧視訊控制信號/水平同步信號
RCKIN‧‧‧時脈信號
RDIN1‧‧‧第一輸入串列資料
RDIN2‧‧‧第二輸入串列資料
RDIN3‧‧‧第三輸入串列資料
RDIN4‧‧‧第四輸入串列資料
RDINn‧‧‧第n輸入串列資料
RDO<m：0>‧‧‧輸出資料
RDO<6：0>‧‧‧第一輸出資料
RDO<13：7>‧‧‧第二輸出資料
RDO<20：14>‧‧‧第三輸出資料
RDO<27：21>‧‧‧第四輸出資料
RDO<34：28>‧‧‧第n輸出資料
RXCLKO‧‧‧輸出時脈信號
SCLK<6：0>‧‧‧取樣時脈信號
SKC<3：0>‧‧‧延遲控制信號
SPLCK<6：0>、SPLCK‧‧‧取樣時脈信號
TBIT‧‧‧1位元資料週期
Tclk‧‧‧單一時脈循環
TXCLKN、TXCLKP‧‧‧差分時脈信號
TXN#‧‧‧差分串列資料
TXN_A‧‧‧第一差分資料
TXN_B‧‧‧第二差分資料
TXN_C‧‧‧第三差分資料
TXN_D‧‧‧第四差分資料
TXN_E‧‧‧第n差分資料
TXP#‧‧‧差分串列資料
TXP_A‧‧‧第一差分資料
TXP_B‧‧‧第二差分資料
TXP_C‧‧‧第三差分資料
TXP_D‧‧‧第四差分資料
TXP_E‧‧‧第n差分資料
VBLK_FLAG‧‧‧垂直空白旗標信號
VBLK_FLAG_I‧‧‧內部(垂直空白旗標)信號
VSYNC‧‧‧視訊控制信號/垂直同步信號
1clk~8clk‧‧‧週期
△T‧‧‧延遲時間
本發明概念的以上以及其他特徵與優勢將藉由參看隨附圖式來詳細地描述本發明概念的例示性實施例而變得更顯而易見，在圖式中：
圖1為根據本發明概念的一些實施例的低電壓差分信號方式 (LVDS)介面系統的示意性方塊圖。
圖2A為圖1所說明的低電壓差分信號方式傳輸器的實例的方塊圖。
圖2B為圖1所說明的低電壓差分信號方式傳輸器的另一實例的方塊圖。
圖3為圖2B所說明的低電壓差分信號方式傳輸區塊的方塊圖。
圖4為展示圖2A以及圖2B所說明的信號的目錄。
圖5A為根據本發明概念的一些實施例的圖1所說明的低電壓差分信號方式傳輸器的操作中的信號的示意性時序圖。
圖5B為根據本發明概念的其他實施例的圖1所說明的低電壓差分信號方式傳輸器的操作中的信號的示意性時序圖。
圖6A以及圖6B為圖1所說明的低電壓差分信號方式接收器的實例的方塊圖。
圖7為展示圖6A以及圖6B所說明的信號的目錄。
圖8為根據本發明概念的一些實施例的時脈型樣取樣資料的圖解。
圖9為根據本發明概念的一些實施例的圖6A以及圖6B所說明的第一接收通道單元(reception channel unit)的方塊圖。
圖10為根據本發明概念的一些實施例的圖9所說明的解串器的方塊圖。
圖11為圖9以及圖10所說明的第一接收通道單元的操作中的信號的示意性時序圖。
圖12為根據本發明概念的一些實施例的低電壓差分信號方 式接收器的操作週期的圖解。
圖13為根據本發明概念的一些實施例的電子系統(electronic system)的示意性方塊圖。
圖14為根據本發明概念的一些實施例的電子系統900的方塊圖。
現在將參看隨附圖式而在下文中更完全地描述本發明概念，在圖式中展示本發明的實施例。然而，本發明可以許多不同形式而體現，且不應被認作限於本文所陳述的實施例。更確切地，提供此等實施例以使得本揭露內容將透徹且完整，且將向在本領域具有知識者完全地傳達本發明的範疇。在圖式中，可出於清晰起見而誇示層以及區域的大小以及相對大小。相同編號始終指代相同元件。
應理解，當一元件被稱作「連接」或「耦合」至另一元件時，此元件可直接地連接或耦合至此另一元件，或可存在介入元件。與此對比，當一元件被稱作「直接地連接」或「直接地耦合」至另一元件時，不存在介入元件。如本文所使用，術語「及/或」包含關聯列舉項目中的一或多者的任何以及所有組合，且可被縮寫為「/」。
應理解，儘管本文中可使用術語第一、第二等等以描述各種元件，但此等元件不應受到此等術語限制。此等術語僅用以區分一個元件與另一元件。舉例而言，在不脫離本揭露內容的教示的情況下，第一信號可被稱為第二信號，且類似地，第二信號 可被稱為第一信號。
本文所使用的術語是僅出於描述特定實施例的目的，且並不意欲限制本發明。如本文所使用，除非上下文另有清晰指示，否則單數形式「一」以及「所述」意欲亦包含複數形式。應進一步理解，術語「包括(comprises及/或comprising)」或「包含(includes及/或including)」在用於本說明書中時指定所敍述的特徵、區域、整數、步驟、操作、元件及/或組件的存在，但並不排除一個或多個其他特徵、區域、整數、步驟、操作、元件、組件及/或其群組的存在或添加。
除非另有定義，否則本文所使用的所有術語(包含技術術語以及科學術語)的含義與在本發明所屬領域中具有通常知識者通常所理解的含義相同。應進一步理解，應將術語(諸如，常用辭典中定義的彼等術語)解譯為具有與其在相關領域及/或本申請案的上下文中的含義一致的含義，且將不以理想化或過度正式的意義進行解譯，除非本文中有如此明確定義。
圖1為根據本發明概念的一些實施例的低電壓差分信號方式(LVDS)介面系統1的示意性方塊圖。參看圖1，低電壓差分信號方式介面系統1包含低電壓差分信號方式傳輸器10、低電壓差分信號方式接收器20、時脈通道30，以及至少一個資料通道40。
圖2A為圖1所說明的低電壓差分信號方式傳輸器10的實例10A的方塊圖。圖5A為根據本發明概念的一些實施例的圖1所說明的低電壓差分信號方式傳輸器10的操作中的信號的示意性時序圖。參看圖2A以及圖5A，低電壓差分信號方式傳輸器10A 包含低電壓差分信號方式傳輸區塊100A以及去偏斜控制器200A。
低電壓差分信號方式傳輸區塊100A接收視訊控制信號VSYNC與視訊控制信號HSYNC、輸入資料DATA<m：0>，以及輸入時脈信號CKIN，其中「m」為至少1的整數。視訊控制信號VSYNC與視訊控制信號HSYNC控制由多個訊框組成的視訊信號的顯示，且可具有圖5A所說明的時序。在訊框之間的垂直空白週期期間不顯示資料，且可在垂直空白週期的部分期間或貫穿此週期啟動去偏斜模式。
如圖5A所展示，垂直同步信號VSYNC在資料被顯示的同時處於高位準(high level)，且垂直同步信號VSYNC可在垂直空白週期期間處於低位準(low level)。因此，當垂直同步信號VSYNC轉變至低位準時，辨識到低電壓差分信號方式傳輸區塊100A已進入垂直空白週期。垂直同步信號VSYNC為用於訊框同步的視訊控制信號，且水平同步信號HSYNC為用於水平同步的視訊控制信號。
儘管圖2A中未圖示，但低電壓差分信號方式傳輸區塊100A可回應於去偏斜選擇信號(圖2B中的AUTO_SEL)而在垂直空白週期期間進入去偏斜模式。稍後將參看圖2B來描述此情形。
輸入資料DATA<m：0>為(m+1)位元並列資料，且可為RGB視訊信號。舉例而言，當「m」為29時，輸入資料DATA<m：0>可包含10位元R視訊信號、10位元G視訊信號，以及10位元B視訊信號。輸入時脈信號CKIN亦被稱為像素時脈信號(pixel clock signal)，且可由振盪器(oscillator)(未圖示)或系統鎖相迴路(PLL) (未圖示)產生。輸入資料DATA<m：0>可與輸入時脈信號CKIN同步地被輸入。
低電壓差分信號方式傳輸區塊100A可基於垂直同步信號VSYNC而將指示垂直空白週期已開始的信號輸出至去偏斜控制器200A。當啟用去偏斜模式且進入垂直空白週期時，去偏斜控制器200A可將用於去偏斜模式的去偏斜控制信號(例如，圖5A中的CNT_100C以及DESKEW_TRN)輸出至低電壓差分信號方式傳輸區塊100A。
根據一些實施例，去偏斜控制器200A可基於垂直同步信號VSYNC而進入去偏斜模式，且可將第一去偏斜控制信號(例如，圖5A中的CNT_100C)以及第二去偏斜控制信號(例如，圖5A中的DESKEW_TRN)輸出至低電壓差分信號方式傳輸區塊100A。
低電壓差分信號方式傳輸區塊100A可回應於第一去偏斜控制信號CNT_100C而產生預定去偏斜時脈型樣，且可經由時脈通道30而將時脈型樣傳輸至低電壓差分信號方式接收器20。低電壓差分信號方式傳輸區塊100A亦可回應於第二去偏斜控制信號(例如，圖5A中的DESKEW_TRN)而產生預定去偏斜資料型樣，且可經由至少一個資料通道40而將資料型樣傳輸至低電壓差分信號方式接收器20。
因此，低電壓差分信號方式傳輸區塊100A可在去偏斜模式下傳輸去偏斜時脈信號而非正常時脈信號且傳輸去偏斜資料而非正常資料。去偏斜時脈信號具有預定去偏斜時脈型樣，且去偏斜資料具有預定去偏斜資料型樣。
圖2B為圖1所說明的低電壓差分信號方式傳輸器10的另一實例10B的方塊圖。圖3為圖2B所說明的低電壓差分信號方式傳輸區塊100B的方塊圖。圖4為展示圖2A至圖3所說明的信號的目錄。圖5B為低電壓差分信號方式傳輸器10B的操作中的信號的示意性時序圖。
參看圖2B至圖5B，低電壓差分信號方式傳輸器10B包含低電壓差分信號方式傳輸區塊100B，以及去偏斜控制器200B。低電壓差分信號方式傳輸區塊100B可包含傳輸鎖相迴路110、串列器120，以及傳輸驅動器130。
低電壓差分信號方式傳輸區塊100B接收垂直空白旗標信號VBLK_FLAG、視訊控制信號VSYNC與視訊控制信號HSYNC、輸入資料DATA<m：0>，以及輸入時脈信號CKIN，其中「m」為至少1的整數。垂直空白旗標信號VBLK_FLAG為用於指示垂直空白週期的旗標信號。視訊控制信號VSYNC與視訊控制信號HSYNC控制由多個訊框組成的視訊信號的顯示，且可具有圖5B所說明的時序。在訊框之間的垂直空白週期期間不顯示資料，且可在垂直空白週期的部分期間或貫穿此週期啟動去偏斜模式。
垂直空白旗標信號VBLK_FLAG是與垂直同步信號VSYNC相關，且可在垂直同步信號VSYNC轉變至低位準之後啟用垂直空白旗標信號VBLK_FLAG。當啟用垂直空白旗標信號VBLK_FLAG時，低電壓差分信號方式傳輸區塊100B辨識到垂直空白週期已開始。另外，低電壓差分信號方式傳輸區塊100B亦可在垂直空白週期期間回應於去偏斜選擇信號AUTO_SEL而進入去偏斜模式。
輸入資料DATA<m：0>為(m+1)位元並列資料，且可為RGB視訊信號。舉例而言，當「m」為29時，輸入資料DATA<m：0>可包含10位元R視訊信號、10位元G視訊信號，以及10位元B視訊信號。輸入時脈信號CKIN亦被稱為像素時脈信號，且可由振盪器(未圖示)或系統鎖相迴路(PLL)(未圖示)產生。輸入資料DATA<m：0>可與輸入時脈信號CKIN同步地被輸入。
低電壓差分信號方式傳輸區塊100B可產生基於垂直空白旗標信號VBLK_FLAG的內部垂直空白旗標信號VBLK_FLAG_I以及基於輸入時脈信號CKIN的內部像素時脈信號CK_I，且可將內部信號VBLK_FLAG_I以及內部信號CK_I輸出至去偏斜控制器200B。
去偏斜控制器200B接收去偏斜選擇信號AUTO_SEL。去偏斜選擇信號AUTO_SEL用以啟用去偏斜模式。舉例而言，可在將去偏斜選擇信號AUTO_SEL設定至第一邏輯位準(例如，「LOW」或「0」)時停用去偏斜模式，且可在將去偏斜選擇信號AUTO_SEL設定至第二邏輯位準(例如，「HIGH」或「1」)時啟用去偏斜模式，但本發明概念並不限於此實例。去偏斜選擇信號AUTO_SEL可由邏輯電路(logic circuit)(未圖示)施加，及/或可在特定暫存器中被設定。
當啟用去偏斜模式時，去偏斜控制器200B可基於內部垂直空白旗標信號VBLK_FLAG_I以及內部像素時脈信號CK_I而將用於去偏斜模式的去偏斜控制信號CNT_100C以及去偏斜訓練信號DESKEW_TRN輸出至低電壓差分信號方式傳輸區塊100B。
除非由去偏斜選擇信號AUTO_SEL啟用去偏斜模式，否則即使當去偏斜控制器200B自低電壓差分信號方式傳輸區塊100B接收到基於垂直空白旗標信號VBLK_FLAG的內部垂直空白旗標信號VBLK_FLAG_I以及基於輸入時脈信號CKIN的內部像素時脈信號CK_I，去偏斜控制器200B亦不會將去偏斜控制信號CNT_100C以及去偏斜訓練信號DESKEW_TRN輸出至低電壓差分信號方式傳輸區塊100B。去偏斜控制信號CNT_100C為用於判定去偏斜模式週期的信號。舉例而言，可在內部像素時脈信號CK_I的預定循環週期(例如，100循環週期)期間啟用去偏斜控制信號CNT_100C。然而，本發明概念並不限於此實例。去偏斜訓練信號DESKEW_TRN可判定去偏斜資料型樣的傳輸週期。
舉例而言，當啟用去偏斜控制信號CNT_100C時，低電壓差分信號方式傳輸區塊100B可產生去偏斜時脈型樣以及經由時脈通道30而將去偏斜時脈型樣傳輸至低電壓差分信號方式接收器20，且當啟用去偏斜訓練信號DESKEW_TRN時，低電壓差分信號方式傳輸區塊100B可產生去偏斜資料型樣以及經由至少一個資料通道40而將去偏斜資料型樣傳輸至低電壓差分信號方式接收器20。當停用去偏斜控制信號CNT_100C以及去偏斜訓練信號DESKEW_TRN兩者時，低電壓差分信號方式傳輸區塊100B可停止去偏斜資料型樣的傳輸。
根據一些實施例，低電壓差分信號方式傳輸器10B可不包含去偏斜控制器200B。當啟用垂直空白旗標信號VBLK_FLAG時，低電壓差分信號方式傳輸區塊100B可產生去偏斜時脈型樣以及經由時脈通道30而將去偏斜時脈型樣傳輸至低電壓差分信號方 式接收器20，且產生去偏斜資料型樣以及經由資料通道40而將去偏斜資料型樣傳輸至低電壓差分信號方式接收器20。當停用垂直空白旗標信號VBLK_FLAG時，低電壓差分信號方式傳輸區塊100B可停止去偏斜資料型樣的傳輸。
去偏斜時脈型樣可為以預定型樣而產生以允許低電壓差分信號方式接收器20進入去偏斜模式的時脈信號。去偏斜資料型樣為具有在去偏斜模式下使用的預定型樣的資料。
在當前實施例中，預定去偏斜資料型樣用以允許低電壓差分信號方式接收器20進入去偏斜模式，但本發明概念並不限於此情形。舉例而言，可將用於進入去偏斜模式的特殊資料型樣傳輸至資料通道當中的至少一個通道，或可藉由經由除了時脈通道30以及資料通道40以外的特殊通道而將控制信號傳輸至低電壓差分信號方式接收器20來允許低電壓差分信號方式接收器20進入去偏斜模式。去偏斜時脈型樣不同於在正常模式下傳輸的時脈型樣(亦即，正常時脈型樣)。
參看圖3，傳輸鎖相迴路110可包含第一分頻器(divider)111、第二分頻器115、相位頻率偵測器(phase-frequency detector，PFD)112、電荷泵(charge-pump)113，以及電壓控制器振盪器(voltage-controller oscillator，VCO)114。第一分頻器111以及第二分頻器115為將輸入信號的頻率除以整數或實數的分頻器。第一分頻器111劃分輸入時脈信號CLKIN的頻率。第二分頻器115劃分電壓控制器振盪器114的輸出時脈信號的頻率，且將輸出信號回授至相位頻率偵測器112。
相位頻率偵測器112偵測第一分頻器111的輸出信號與 第二分頻器115的輸出信號之間的相位差(phase difference)以及頻率差(frequency difference)，且輸出偵測信號(detection signal)。電荷泵113回應於偵測信號而控制輸出電壓。電壓控制器振盪器114回應於電荷泵113的輸出電壓而控制輸出時脈信號的頻率。圖3所說明的傳輸鎖相迴路110僅僅為實例，且本發明概念並不限於此情形。
串列器120可包含第一傳輸通道單元(transmission channel unit)121-1至第n傳輸通道單元121-n(其中「n」為至少1的整數)，以及時脈再生器(clock regenerator)122。傳輸驅動器130包含第一資料驅動器(data driver)131-1至第n資料驅動器131-n，以及時脈驅動器(clock driver)132。此處，「n」表示資料通道的數目，且假定「n」為5，但本發明概念並不限於此實例。可針對資料通道中的每一者提供傳輸通道單元以及資料驅動器。
第一傳輸通道單元121-1至第n傳輸通道單元121-n中的每一者將輸入資料DATA<m：0>當中的對應輸入資料自並列資料轉換成串列資料。舉例而言，第一傳輸通道單元121-1至第n傳輸通道單元121-n中的每一者可將k位元並列資料(其中「k」為至少2的整數)轉換成串列資料。當「k」為6時，第一傳輸通道單元121-1可將輸入資料DATA<m：0>當中的第一6位元並列資料DATA<5：0>轉換成第一串列資料且可將第一串列資料輸出至第一資料驅動器131-1，且第二傳輸通道單元121-2可將輸入資料DATA<m：0>當中的第二6位元並列資料DATA<11：6>轉換成第二串列資料且可將第二串列資料輸出至第二資料驅動器131-2。當 「k」為7時，第一傳輸通道單元121-1至第n傳輸通道單元121-n中的每一者可將7位元並列資料轉換成串列資料。
時脈再生器122根據自傳輸鎖相迴路110輸出的時脈信號來產生傳輸時脈信號，且將傳輸時脈信號輸出至時脈驅動器132。
第一資料驅動器131-1至第n資料驅動器131-n以及時脈驅動器132可接收分別對應的輸入信號，且產生差分信號(differential signal)。第一資料驅動器131-1可自第一傳輸通道單元121-1接收第一串列資料，且產生以及經由第一資料通道而傳輸第一差分資料(differential data)TXP_A以及第一差分資料TXN_A。第二資料驅動器131-2可自第二傳輸通道單元121-2接收第二串列資料，且產生以及經由第二資料通道而傳輸第二差分資料TXP_B以及第二差分資料TXN_B。其他資料驅動器131-3至131-n的功能以及結構與第一資料驅動器131-1以及第二資料驅動器131-2的功能以及結構相同。
時脈驅動器132自時脈再生器122接收傳輸時脈信號，且產生以及經由時脈通道30而傳輸差分時脈信號(differential clock signal)TXCLKP以及差分時脈信號TXCLKN。
儘管圖3中說明包含至少五個資料通道以及一個時脈通道的低電壓差分信號方式介面系統，但本發明概念並不限於圖3所說明的當前實施例。資料通道的數目可為至少1。
圖6A以及圖6B為圖1所說明的低電壓差分信號方式接收器20的實例20A以及實例20B的方塊圖。圖7為展示圖6A以及圖6B所說明的信號的目錄。參看圖6A以及圖7，低電壓差 分信號方式接收器20A可包含接收延遲鎖定迴路(delay-locked loop，DLL)300、型樣偵測器400，以及解串器區塊500A。低電壓差分信號方式接收器20A亦可包含經由資料通道40而接收差分串列資料(differential serial data)TXP以及差分串列資料TXN且緩衝差分串列資料TXP以及差分串列資料TXN的資料接收緩衝器(data receiving buffer)(未圖示)，以及經由時脈通道30而接收差分時脈信號TXCLKP以及差分時脈信號TXCLKN且緩衝差分時脈信號TXCLKP以及差分時脈信號TXCLKN的時脈接收緩衝器(clock receiving buffer)(未圖示)。
接收延遲鎖定迴路300自時脈接收緩衝器接收一接收時脈信號RCKIN、將接收時脈信號RCKIN的頻率除以整數或實數以產生分頻時脈信號CK_8DIV，且將分頻時脈信號CK_8DIV施加至型樣偵測器400。分頻時脈信號CK_8DIV可為將接收時脈信號RCKIN的頻率除以整數(例如，整數8)的結果，但本發明概念並不限於當前實施例。
接收延遲鎖定迴路300可將延遲鎖定迴路鎖定指示符信號LDOUT以及時脈型樣取樣資料DPT<7：0>輸出至型樣偵測器400。延遲鎖定迴路鎖定指示符信號LDOUT指示接收延遲鎖定迴路300的鎖定或解鎖。時脈型樣取樣資料DPT<7：0>可為藉由以預定取樣間隔(例如，預定時脈循環)對接收時脈信號RCKIN進行取樣而獲得的8位元資料。時脈型樣取樣資料DPT<7：0>可與分頻時脈信號CK_8DIV同步地被輸入至型樣偵測器400。
型樣偵測器400使用時脈型樣取樣資料DPT<7：0>來偵測操作模式。舉例而言，型樣偵測器400可比較由接收時脈信號 RCKIN的取樣引起的時脈型樣取樣資料DPT<7：0>與預定去偏斜時脈型樣，且判定去偏斜模式或正常模式。
在去偏斜模式下，解串器區塊500A將經由資料通道而接收的資料(亦即，去偏斜資料)依序地延遲單位延遲時間、比較經延遲資料與預定去偏斜資料型樣，且判定通過或失敗，藉此判定資料潛時。在正常模式下，解串器區塊500A將經由資料通道而接收的資料(亦即，正常資料)延遲在去偏斜模式下判定的潛時，且接著將資料轉換成並列資料。
圖8為根據本發明概念的一些實施例的時脈型樣取樣資料DPT<7：0>的圖解。參看圖8，接收時脈信號RCKIN的型樣在開始部分中具有較低工作比，亦即，高位準(亦即，「1」)的週期短於低位準(亦即，「0」)的週期。不同地，接收時脈信號RCKIN的型樣稍後具有較高工作比，亦即，高位準週期長於低位準週期。
當「k」為7時，亦即，當第一傳輸通道單元121-1至第n傳輸通道單元121-n中的每一者將7位元並列資料轉換成串列資料時，將7位元串列資料映射至接收時脈信號RCKIN的單一時脈循環。在此狀況下，可將接收時脈信號RCKIN的工作比(亦即，高位準對低位準的比率)調整至5：2、4：3、3：4、或2：5。在圖8所說明的實施例中，去偏斜時脈型樣可具有8時脈循環週期，且在前四個時脈循環期間具有為2：5的工作比以及在後繼四個時脈循環期間具有為5：2的工作比。然而，在正常模式下，可使用具有為5：2的工作比的時脈型樣。如上文所描述，當在去偏斜模式以及正常模式下使用不同時脈型樣時，低電壓差分信號方式接收器20A可偵測時脈型樣且判定去偏斜模式或正常模式。
8位元時脈型樣取樣資料DPT<7：0>可在去偏斜模式下為「0000 1111」且在正常模式下為「1111 1111」。型樣偵測器400使用時脈型樣取樣資料DPT<7：0>來偵測操作模式。舉例而言，型樣偵測器400可在時脈型樣取樣資料DPT<7：0>為「0000 1111」時將操作模式判定為去偏斜模式，且可在時脈型樣取樣資料DPT<7：0>為「1111 1111」時將操作模式判定為正常模式。
型樣偵測器400產生去偏斜控制信號DESKEW_CNT以及將去偏斜控制信號DESKEW_CNT傳輸至解串器區塊500A。去偏斜控制信號DESKEW_CNT為用於選擇去偏斜模式或正常模式的信號。當型樣偵測器400將操作模式判定為去偏斜模式時，啟用去偏斜控制信號DESKEW_CNT。
解串器區塊500A可包含第一接收通道單元511A至第n接收通道單元51nA，以及時脈產生器(clock generator)520A。第一接收通道單元511A至第n接收通道單元51nA中的每一者接收輸入串列資料(input serial data)以及將輸入串列資料轉換成並列資料。
圖9為根據本發明概念的一些實施例的圖6A所說明的第一接收通道單元511A的方塊圖。參看圖9，第一接收通道單元511A包含去偏斜區塊531以及解串器532。
解串器532回應於取樣時脈信號SCLK<6：0>而接收第一輸入串列資料RDIN1，且將第一輸入串列資料RDIN1轉換成第一並列資料DES_D<6：0>。第一輸入串列資料RDIN1為已經由第一資料通道而自第一傳輸通道單元121-1輸出的串列資料。
圖10為根據本發明概念的一些實施例的圖9所說明的 解串器532的方塊圖。參看圖10，解串器532可包含延遲部件電路(delay cell circuit)541以及串列-並列轉換器542。延遲部件電路541可包含串聯地連接的多個(至少兩個)單位延遲部件(unit delay cell)541-1至單位延遲部件541-p(其中「p」為至少2的整數)。單位延遲部件541-1至單位延遲部件541-p可具有相同或不同延遲時間。
延遲部件電路541回應於延遲控制信號SKC<3：0>而延遲以及輸出第一輸入串列資料RDIN1。第一輸入串列資料RDIN1的潛時取決於延遲控制信號SKC<3：0>的值而不同。舉例而言，第一輸入串列資料RDIN1傳遞通過的單位延遲部件541-1至單位延遲部件541-p的數目可取決於延遲控制信號SKC<3：0>而不同。在一些實施例中，「p」可為12，且延遲控制信號SKC<3：0>可為4位元數位信號，但本發明概念並不限於此等實施例。
串列-並列轉換器542將已由延遲部件電路541延遲的第一輸入串列資料RDIN1轉換成第一並列資料DES_D<6：0>。
去偏斜區塊531回應於去偏斜控制信號DESKEW_CNT而操作。在去偏斜模式下，去偏斜區塊531接收第一並列資料DES_D<6：0>、比較第一並列資料DES_D<6：0>與已被儲存的第一去偏斜資料型樣，且判定通過或失敗。
第一去偏斜資料型樣為上述去偏斜資料型樣當中的對應於第一資料通道的資料。換言之，在去偏斜模式下，在低電壓差分信號方式傳輸器10與低電壓差分信號方式接收器20之間傳輸預定去偏斜資料型樣，且比較經傳輸資料與已被儲存的去偏斜資料型樣以便判定通過或失敗。
去偏斜區塊531亦調整延遲控制信號SKC<3：0>的值。舉例而言，去偏斜區塊531可將延遲控制信號SKC<3：0>的值自初始值依序地增加1。接著，可取決於延遲控制信號SKC<3：0>的值而改變第一輸入串列資料RDIN1的潛時，從而改變判定通過或失敗的結果。
圖11為圖9以及圖10所說明的第一接收通道單元511A的操作中的信號的示意性時序圖。參看圖9至圖11，延遲部件電路541根據延遲控制信號SKC<3：0>而將第一輸入串列資料RDIN1依序地移位(亦即，延遲)△T。此處，△T表示單位延遲部件(亦即，單位延遲部件541-1至單位延遲部件541-p中的一者)的延遲時間，且可為TBIT/12。此處，TBIT為1單位間隔(unit interval，UI)且可為Tclk/7，且Tclk可為接收時脈信號RCKIN的單一時脈循環。
在當前實施例中，假定「k」為7且「p」為12。因此，7位元串列資料在一個時脈循環期間匹配於每一通道。因此，對應於串列資料中的每一位元的時間(亦即，1位元資料週期TBIT)為Tclk/7，且△T為TBIT/12。
串列-並列轉換器542使用取樣時脈信號SCLK<6：0>而將已由延遲部件電路541延遲的第一輸入串列資料RDIN1轉換成第一並列資料DES_D<6：0>。取樣時脈信號SCLK<6：0>為由接收延遲鎖定迴路300產生的時脈信號，且可具有與接收時脈信號RCKIN的頻率相同的頻率，但具有七種不同相位。因此，串列-並列轉換器542可將第一輸入串列資料RDIN1的每七個位元轉換成第一並列資料DES_D<6：0>。
上述實施例中使用的特定值僅僅為描述中出於方便起見而使用的實例，且本發明概念並不限於此情形。
去偏斜區塊531比較第一並列資料DES_D<6：0>與預定去偏斜資料型樣當中的第一去偏斜資料型樣，且在第一並列資料DES_D<6：0>與第一去偏斜資料型樣相同時判定通過以及在第一並列資料DES_D<6：0>不同於第一去偏斜資料型樣時判定失敗。
如圖11所展示，根據延遲部件電路541的取決於延遲控制信號SKC<3：0>而改變的延遲時間，可重複地出現失敗週期、通過週期以及失敗週期。
去偏斜區塊531可選擇對應於通過週期的中心處的通過的潛時。換言之，可選擇延遲控制信號SKC<3：0>的對應於通過週期中的中心通過的值。因此，所選擇的延遲控制信號SKC<3：0>或潛時對應於使資料與時脈信號之間的偏斜最小化的值。因此，當去偏斜模式終止時，根據已在去偏斜模式下選擇的延遲控制信號SKC<3：0>來執行在正常模式下的操作。
在正常模式下，解串器532回應於已在去偏斜模式下選擇的延遲控制信號SKC<3：0>而延遲第一輸入串列資料RDIN1、將已被延遲的第一輸入串列資料RDIN1轉換成第一並列資料DES_D<6：0>，且將第一並列資料DES_D<6：0>輸出至去偏斜區塊531。去偏斜區塊531接收以及緩衝第一並列資料DES_D<6：0>，且輸出第一輸出資料RDO<6：0>。在圖6A所說明的實施例中，在第一接收通道單元511A至第n接收通道單元51nA當中，僅第一接收通道單元511A在去偏斜模式下操作，使得第一接收通道單元511A將經由第一資料通道而接收的去偏斜資料依序地延遲單位延 遲時間、比較經延遲資料與預定去偏斜資料型樣、判定通過或失敗，且決定潛時。
在正常模式下，第一接收通道單元511A至第n接收通道單元51nA中的全部可根據由第一接收通道單元511A判定的潛時(例如，延遲控制信號SKC<3：0>)來延遲正常資料，且可將經延遲資料轉換成並列資料。
圖6B的第一接收通道單元511B至第n接收通道單元51nB的結構與圖6A的第一接收通道單元511A至第n接收通道單元51nA的結構實質上相同。因此，現在將集中於與圖6A的第一接收通道單元511A至第n接收通道單元51nA的差異來描述第一接收通道單元511B至第n接收通道單元51nB。在圖6B所說明的實施例中，第一接收通道單元511B至第n接收通道單元51nB中的每一者在去偏斜模式下操作，使得第一接收通道單元511B至第n接收通道單元51nB中的每一者將經由對應資料通道而接收的去偏斜資料延遲單位延遲時間、比較經延遲資料與預定去偏斜資料型樣、判定通過或失敗，且決定潛時。在正常模式下，第一接收通道單元511B至第n接收通道單元51nB中的每一者可根據在去偏斜模式下判定的潛時來延遲正常資料，且將經延遲資料轉換成並列資料。
當如上文所描述而提供「n」個資料通道時，可針對每一資料通道實施根據本發明概念的一些實施例的去偏斜功能，或可針對僅一些資料通道實施根據本發明概念的一些實施例的去偏斜功能，且可針對剩餘資料通道使用針對一些資料通道所判定的潛時。
圖12為根據本發明概念的一些實施例的低電壓差分信號方式接收器的操作週期的圖解。低電壓差分信號方式接收器具有初始訓練週期(initial training period)、正常操作週期(normal operating period)以及V空白週期(V-blank period)。初始訓練週期為在通電之後的初始操作週期。可在初始訓練週期中執行延遲鎖定迴路鎖定以及去偏斜模式。在初始訓練週期之後，可交替地出現正常操作週期以及V空白週期。每一正常操作週期可對應於視訊資料的單一訊框。在正常操作週期中顯示視訊資料。V空白週期為不顯示視訊資料的訊框間週期(inter-frame period)。可在V空白週期的部分期間或貫穿V空白週期執行去偏斜模式。
如上文所描述，本發明概念的實施例具有用於顯示介面(display interface)的新去偏斜協定(de-skew protocol)。可在高速資料介面的任何領域中使用此等實施例。舉例而言，可在用於介接諸如數位電視(DTV)面板以及液晶顯示(liquid crystal display，LCD)面板的顯示面板中的RGB資料的設備中使用此等實施例。
圖13為根據本發明概念的一些實施例的電子系統600的示意性方塊圖。參看圖13，電子系統600可包含主機610以及顯示裝置630。主機610包含處理器611、低電壓差分信號方式傳輸器10，以及電力模組(power module)612。電子系統600可為行動裝置、手持型裝置或手持型電腦，諸如，行動電話、智慧型電話、平板個人電腦(personal computer，PC)、個人數位助理(personal digital assistant，PDA)、攜帶型多媒體播放器(portable multimedia player，PMP)、MP3播放器、或汽車導航系統，以上 各者可在顯示裝置630中顯示影像或視訊信號。
外部記憶體(external memory)(未圖示)儲存在處理器611中執行的程式指令(program instruction)。外部記憶體(未圖示)可儲存用以在顯示裝置630中顯示靜態影像(still image)的影像資料。另外，外部記憶體(未圖示)亦可儲存用以顯示移動影像(moving image)的影像資料。移動影像可為在短時間內呈現的一系列不同靜態影像。
處理器611控制顯示裝置630。根據實施例，處理器611可被稱為積體電路(integrated circuit，IC)、處理器、應用程式處理器、多媒體處理器、或積體多媒體處理器。
顯示裝置630包含顯示驅動器(display driver)631以及顯示面板632。在一些實施例中，處理器611以及顯示驅動器631可一起實施於單一模組、單一系統單晶片(system-on-chip，SoC)或單一封裝(例如，多晶片封裝)中。在其他實施例中，顯示驅動器631以及顯示面板632可一起實施於單一模組中。
顯示驅動器631根據自處理器611輸出的信號來控制顯示面板632的操作。舉例而言，顯示驅動器631可使用所選擇的介面而將自處理器611接收的影像資料作為輸出影像信號傳輸至顯示面板632。
顯示驅動器631可包含低電壓差分信號方式接收器20。顯示面板632可顯示自顯示驅動器631接收的輸出影像信號。顯示面板632可被實施為液晶顯示面板、發光二極體(light emitting diode，LED)顯示面板、有機發光二極體(organic LED，OLED)顯示面板、或主動式矩陣有機發光二極體(active-matrix OLED， AMOLED)顯示面板。
圖14為根據本發明概念的一些實施例的電子系統900的方塊圖。參看圖14，電子系統900可被實施為個人電腦(PC)、資料伺服器(data server)或攜帶型電子裝置(portable electronic device)。攜帶型電子裝置可為膝上型電腦、蜂巢式電話、智慧型電話、平板個人電腦(PC)、個人數位助理(PDA)、企業數位助理(enterprise digital assistant，EDA)、數位靜態攝影機、數位視訊攝影機、攜帶型多媒體播放器(PMP)、攜帶型導航裝置(portable navigation device，PND)、手持型遊戲控制台、或電子書裝置(e(electronic)-book device)。電子系統900包含系統單晶片(SoC)905、電源910、儲存器920、記憶體930、I/O埠940、擴充卡950、網路裝置960、顯示器970。電子系統900亦可包含攝影機模組980。系統單晶片905可控制元件910至元件970中的至少一者的操作。系統單晶片905可包含低電壓差分信號方式傳輸器10。電源910可將操作電壓供應至元件905以及元件910至元件980中的至少一者。電源910可由電源管理積體電路控制。儲存器920可由硬碟驅動機(hard disk drive，HDD)或固態驅動機(solid state drive，SSD)實施。記憶體930可由揮發性記憶體或非揮發性記憶體實施。記憶體930上的控制資料存取操作(例如，讀取操作、寫入操作(或程式操作)或抹除操作)的記憶體控制器(memory controller)(未圖示)可整合至或嵌入於SoC 905中。替代地，記憶體控制器可設置於SoC 905與記憶體930之間。
I/O埠940為接收被傳輸至電子系統900的資料或將資料自電子系統900傳輸至外部裝置的埠。舉例而言，I/O埠940可 包含與諸如電腦滑鼠的指向裝置(pointing device)連接的埠、與印表機連接的埠，以及與USB驅動機連接的埠。擴充卡950可被實施為安全數位(secure digital，SD)卡或多媒體卡(multimedia card，MMC)。擴充卡950可為用戶識別模組(subscriber identity module，SIM)卡或通用用戶識別模組(universal SIM，USIM)卡。網路裝置960使電子系統900能夠與有線網路或無線網路連接。顯示器970顯示自儲存器920、記憶體930、I/O埠940、擴充卡950或網路裝置960輸出的資料。顯示器970可包含低電壓差分信號方式接收器20。
攝影機模組980將光學影像(optical image)轉換成電氣影像(electrical image)。因此，可將自攝影機模組980輸出的電氣影像儲存於儲存器920、記憶體930或擴充卡950中。再者，可經由顯示器970而顯示自攝影機模組980輸出的電氣影像。
一般本發明概念亦可被體現為電腦可讀媒體上的電腦可讀程式碼(computer-readable code)。電腦可讀記錄媒體為可將資料儲存為程式的任何資料儲存裝置，此程式可此後由電腦系統讀取。電腦可讀記錄媒體的實例包含唯讀記憶體(read-only memory，ROM)、隨機存取記憶體(random-access memory，RAM)、CD-ROM、磁帶、軟碟，以及光學資料儲存裝置。
電腦可讀記錄媒體亦可遍及網路耦合電腦系統(network coupled computer system)而分散，使得以分散式方式儲存以及執行電腦可讀程式碼。再者，本發明所屬領域的程式設計師可容易詮釋用以完成一般本發明概念的功能程式、程式碼以及程式碼片段。
如上文所描述，根據本發明概念的一些實施例，在低電壓差分信號方式介面中使用用於去偏斜的通信協定(communication protocol)，藉此減低時脈信號與資料之間的偏斜。另外，按照原狀使用習知低電壓差分信號方式協定而不在低電壓差分信號方式介面中添加接腳或通道或改變低電壓差分信號方式介面中的接腳或通道，使得本發明概念的實施例與現有商業化低電壓差分信號方式相容。
雖然已參考本發明概念的例示性實施例而特定地展示以及描述本發明概念，但在本領域具有通常知識者應理解，在不脫離由以下申請專利範圍定義的本發明概念的精神以及範疇的情況下，可對本發明概念進行各種形式以及細節改變。

Claims (15)

  1. 一種低電壓差分信號方式傳輸器，包括：低電壓差分信號方式傳輸裝置，經組態以在各別時脈通道以及資料通道上產生傳輸時脈以及與所述傳輸時脈同步的串列資料，當所述低電壓差分信號方式傳輸裝置在正常操作模式以及去偏斜操作模式下操作時，所述傳輸時脈具有不同信號型樣；以及去偏斜控制器，以電氣方式耦合至所述低電壓差分信號方式傳輸裝置，所述去偏斜控制器經組態以運用控制信號來驅動所述低電壓差分信號方式傳輸裝置，所述控制信號使所述低電壓差分信號方式傳輸裝置在所述正常操作模式與所述去偏斜操作模式之間切換，其中所述傳輸時脈在所述去偏斜操作模式期間的工作週期不等於所述傳輸時脈在所述正常操作模式期間的工作週期。
  2. 如申請專利範圍第1項所述的低電壓差分信號方式傳輸器，其中在所述去偏斜操作模式期間，所述傳輸時脈以及所述串列資料兩者均具有各別預定型樣。
  3. 如申請專利範圍第1項所述的低電壓差分信號方式傳輸器，其中在所述去偏斜操作模式期間，所述去偏斜控制器向所述低電壓差分信號方式傳輸裝置提供判定去偏斜模式週期的去偏斜控制信號以及判定去偏斜資料型樣傳輸週期的去偏斜訓練信號。
  4. 如申請專利範圍第3項所述的低電壓差分信號方式傳輸器，其中所述去偏斜控制器回應於由所述低電壓差分信號方式傳輸裝置產生的垂直空白旗標信號而產生所述去偏斜控制信號。
  5. 如申請專利範圍第1項所述的低電壓差分信號方式傳輸 器，其中所述低電壓差分信號方式傳輸裝置包括：傳輸鎖相迴路，經組態以產生所述傳輸時脈；串列器，經組態以將在所述低電壓差分信號方式傳輸裝置的輸入處接收的並列資料轉換成所述串列資料；以及傳輸驅動器，經組態以在所述低電壓差分信號方式傳輸裝置的輸出處將所述傳輸時脈以及所述串列資料傳輸至各別時脈通道以及資料通道。
  6. 一種低電壓差分信號方式接收器，包括：型樣偵測器，經組態以偵測在其輸入處接收的時脈的型樣，且基於所述經偵測型樣而自多個可能操作模式判定所述接收器的操作模式；以及解串器區塊，經組態以延遲在所述接收器的串列資料埠處接收的資料且比較所述經延遲資料與去偏斜資料型樣，以藉此在所述接收器安置於去偏斜操作模式下時判定通過/失敗狀態，其中所述型樣偵測器藉由評估在所述輸入處接收的所述時脈的工作週期來偵測所述時脈的型樣，以藉此判定將進入正常操作模式抑或所述去偏斜操作模式。
  7. 如申請專利範圍第6項所述的低電壓差分信號方式接收器，其中所述解串器區塊包括：延遲裝置，包括串聯地以電氣方式耦合的多個延遲部件，所述延遲裝置經組態以接收在所述串列埠處接收的所述資料，且對判定由所述延遲裝置提供的潛時的延遲控制信號作出回應；以及串列-並列轉換器，經組態以將自所述延遲裝置輸出的串列資料轉換成並列資料。
  8. 如申請專利範圍第7項所述的低電壓差分信號方式接收器，其中所述解串器包括去偏斜電路，所述去偏斜電路經組態以比較所述並列資料與所述去偏斜資料型樣，以藉此判定所述通過/失敗狀態。
  9. 一種低電壓差分信號方式傳輸器，包括：低電壓差分信號方式傳輸區塊，經組態以產生傳輸時脈信號以及經由時脈通道而將所述傳輸時脈信號傳輸至低電壓差分信號方式接收器，且經由至少一個資料通道而傳輸與所述傳輸時脈信號同步的串列資料；以及去偏斜控制器，經組態以在去偏斜模式下控制所述低電壓差分信號方式傳輸區塊的操作，其中所述低電壓差分信號方式傳輸區塊根據操作模式以不同型樣而產生所述傳輸時脈信號，其中所述操作模式包括所述去偏斜模式以及正常模式，且所述傳輸時脈信號的脈衝寬度或工作比根據所述操作模式而改變。
  10. 如申請專利範圍第9項所述的低電壓差分信號方式傳輸器，其中在停用用於訊框同步的垂直同步信號時的垂直空白週期的部分期間執行所述去偏斜模式，或貫穿所述垂直空白週期執行所述去偏斜模式。
  11. 如申請專利範圍第10項所述的低電壓差分信號方式傳輸器，其中在所述去偏斜模式下使用具有預定去偏斜時脈型樣的所述傳輸時脈信號以及具有預定去偏斜資料型樣的所述串列資料。
  12. 如申請專利範圍第9項所述的低電壓差分信號方式傳輸器，其中所述去偏斜控制器在所述去偏斜模式下產生用於判定去 偏斜模式週期的去偏斜控制信號以及用於判定去偏斜資料型樣傳輸週期的去偏斜訓練信號，且將所述去偏斜控制信號以及所述去偏斜訓練信號施加至所述低電壓差分信號方式傳輸區塊。
  13. 如申請專利範圍第12項所述的低電壓差分信號方式傳輸器，其中所述低電壓差分信號方式傳輸區塊回應於所述去偏斜控制信號而產生去偏斜時脈型樣且經由所述時脈通道而將所述去偏斜時脈型樣作為所述傳輸時脈信號傳輸至所述低電壓差分信號方式接收器，且所述低電壓差分信號方式傳輸區塊回應於所述去偏斜訓練信號而產生預定去偏斜資料型樣且經由所述資料通道而將所述去偏斜資料型樣作為所述串列資料傳輸至所述低電壓差分信號方式接收器。
  14. 如申請專利範圍第13項所述的低電壓差分信號方式傳輸器，其中所述去偏斜控制器回應於指示垂直空白週期的垂直空白旗標信號而啟用所述去偏斜控制信號，且在啟用所述去偏斜控制信號之後的預定時段之後啟用所述去偏斜訓練信號。
  15. 如申請專利範圍第9項所述的低電壓差分信號方式傳輸器，其中所述低電壓差分信號方式傳輸區塊包括：傳輸鎖相迴路，經組態以產生所述傳輸時脈信號；串列器，經組態以根據所述傳輸時脈信號而將並列資料轉換成所述串列資料；以及傳輸驅動器，經組態以將所述傳輸時脈信號傳輸至所述時脈通道且將所述串列資料傳輸至所述資料通道。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102535362B1 (ko) * 2015-10-05 2023-05-23 삼성전자주식회사 듀얼 에지를 이용하여 스큐 캘리브레이션을 수행하는 시스템 온 칩과 집적 회로 및 이들을 포함하는 모바일 장치
US10447254B1 (en) 2018-04-18 2019-10-15 Macom Technology Solutions Holdings, Inc. Analog delay based T-spaced N-tap feed-forward equalizer for wireline and optical transmitters
KR102006205B1 (ko) * 2018-09-27 2019-08-02 일성기계공업 주식회사 원단교정기에서의 원단검출 고속카메라를 위한 고속데이터 전송장치
CN110233807B (zh) * 2019-05-08 2022-07-15 合肥杰发科技有限公司 一种低压差分信号发送器以及数据传输设备
KR20210089811A (ko) * 2020-01-08 2021-07-19 삼성전자주식회사 외부 신호에 기초하여, 전력 모드의 변경을 감지하는 전자 장치
CN112782562A (zh) * 2021-01-05 2021-05-11 珠海欧比特宇航科技股份有限公司 基于ate的soc芯片低电压差分信号测试方法及装置
CN112685355B (zh) * 2021-01-11 2022-03-18 龙迅半导体（合肥）股份有限公司 一种加串器
CN115801503B (zh) * 2022-11-18 2024-03-22 电子科技大学 面向跨芯片互连的lvds并行数据自动校准电路及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7301996B1 (en) * 2003-05-28 2007-11-27 Lattice Semiconductor Corporation Skew cancellation for source synchronous clock and data signals
US20090063889A1 (en) * 2007-09-05 2009-03-05 Faisal Dada Aligning data on parallel transmission lines
US7720107B2 (en) * 2003-06-16 2010-05-18 Cisco Technology, Inc. Aligning data in a wide, high-speed, source synchronous parallel link
WO2012147258A1 (ja) * 2011-04-25 2012-11-01 パナソニック株式会社 チャネル間スキュー調整回路

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4354057A (en) * 1980-04-08 1982-10-12 Bell Telephone Laboratories, Incorporated Predictive signal coding with partitioned quantization
CA2263221C (en) 1996-08-13 2002-05-28 Masanori Kurita Pll circuit for digital display apparatus
US5987543A (en) * 1997-08-29 1999-11-16 Texas Instruments Incorporated Method for communicating digital information using LVDS and synchronous clock signals
US6232806B1 (en) * 1998-10-21 2001-05-15 International Business Machines Corporation Multiple-mode clock distribution apparatus and method with adaptive skew compensation
US6292116B1 (en) * 1999-05-17 2001-09-18 Altera Corporation Techniques and circuitry for accurately sampling high frequency data signals input to an integrated circuit
TW463080B (en) 2000-03-24 2001-11-11 Winbond Electronics Corp Clock generating device which can adjust clock skew and method
US20020031141A1 (en) * 2000-05-25 2002-03-14 Mcwilliams Patrick Method of detecting back pressure in a communication system using an utopia-LVDS bridge
JP2002135234A (ja) 2000-10-20 2002-05-10 Mitsubishi Electric Corp スキュー調整回路
KR100354073B1 (ko) * 2001-01-09 2002-09-28 삼성전자 주식회사 이미지 데이터 처리장치
US6578940B2 (en) * 2001-07-25 2003-06-17 Hewlett-Packard Development Company, L.P. System for ink short protection
US6847232B2 (en) * 2001-11-08 2005-01-25 Texas Instruments Incorporated Interchangeable CML/LVDS data transmission circuit
US7400173B1 (en) * 2003-09-19 2008-07-15 Cypress Semicondductor Corp. Differential receiver with wide input common mode range and low duty cycle distortion
US7339443B2 (en) * 2004-12-06 2008-03-04 Matsushita Electric Industrial Co., Ltd. Common mode radiation inhibit circuit and electronic equipment
US20070103204A1 (en) * 2005-11-10 2007-05-10 X-Emi, Inc. Method and apparatus for conversion between quasi differential signaling and true differential signaling
US8090971B2 (en) 2007-12-04 2012-01-03 Synopsys, Inc. Data recovery architecture (CDR) for low-voltage differential signaling (LVDS) video transceiver applications
US20100060557A1 (en) 2008-09-10 2010-03-11 Himax Technologies Limited Data de-skew block device and method of de-skewing transmitted data
KR101024261B1 (ko) * 2008-11-10 2011-03-29 주식회사 하이닉스반도체 듀티비 보정회로 및 그를 포함하는 지연고정루프회로
KR101537533B1 (ko) 2008-12-30 2015-07-17 주식회사 동부하이텍 디스플레이 장치 및 그의 차동 신호 수신 방법
KR100937509B1 (ko) * 2009-05-13 2010-01-19 고화수 타이밍 컨트롤러, 컬럼 드라이버 및 이를 갖는 표시 장치
US20110007066A1 (en) 2009-07-10 2011-01-13 Chin-Tien Chang Data transmitting method for transmitting data between timing controller and source driver of display and display using the same
EP2290860B1 (en) * 2009-08-06 2021-03-31 ADVA Optical Networking SE A pluggable conversion module for a data transport card of a wavelength division multiplexing system
KR20110052205A (ko) * 2009-11-12 2011-05-18 삼성전자주식회사 외부 루프백 테스트 기능을 갖는 전송 전용 집적회로 칩 및 그에 따른 외부 루프백 테스트 방법
CN102834867A (zh) * 2010-06-08 2012-12-19 拉姆伯斯公司 集成电路设备时序校准
KR101977016B1 (ko) * 2011-12-30 2019-05-13 삼성전자 주식회사 방송 수신 시스템의 프론트 엔드 집적회로, 이를 포함하는 방송 수신 시스템, 및 이의 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7301996B1 (en) * 2003-05-28 2007-11-27 Lattice Semiconductor Corporation Skew cancellation for source synchronous clock and data signals
US7720107B2 (en) * 2003-06-16 2010-05-18 Cisco Technology, Inc. Aligning data in a wide, high-speed, source synchronous parallel link
US20090063889A1 (en) * 2007-09-05 2009-03-05 Faisal Dada Aligning data on parallel transmission lines
WO2012147258A1 (ja) * 2011-04-25 2012-11-01 パナソニック株式会社 チャネル間スキュー調整回路

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Publication number Publication date
KR102140057B1 (ko) 2020-07-31
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KR20150086844A (ko) 2015-07-29

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